JP2974583B2

JP2974583B2 - 半導体装置およびその製造方法

Info

Publication number: JP2974583B2
Application number: JP6282141A
Authority: JP
Inventors: 英俊中西; 暁柳澤
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1994-05-31
Filing date: 1994-11-16
Publication date: 1999-11-10
Anticipated expiration: 2014-11-10
Also published as: JPH0851123A

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はパワーＭＯＳＦＥＴや絶
縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）等のＭ
ＯＳ複合デバイス等の絶縁ゲート型半導体装置に関す
る。

【０００２】

【従来の技術】パワーＭＯＳＦＥＴに加え、近年ＩＧＢ
Ｔ，ＭＯＳ制御サイリスタ（ＭＣＴ），ＭＯＳアシステ
ッド・ゲート・トリガード・サイリスタ（ＭＡＧＴ），
エミッタ・スイッチド・サイリスタ（ＥＳＴ）等のＭＯ
Ｓ複合デバイスが、大電力用デバイスとして開発されて
いる。これらは電圧駆動型のパワーデバイスであり、使
いやすいこともありシステム側からの要求も多く、これ
らに答える形としても急速に開発が進められている。

【０００３】ＩＧＢＴは、上部にＭＯＳＦＥＴ構造、下
部にバイポーラトランジスタ構造を備えた複合構造とと
らえることもできる。この構造及び基本動作は、特開昭
５７−１２０３６９号公報、特開平３−２１８６４３号
公報等に記載されている。従来、ＩＧＢＴは大型電力素
子として大電流化をはかるため、図１４（ａ）に示され
る様に、ペレット基板１１上に複数のＩＧＢＴセル（ユ
ニットセル）を集合した中・小型ＩＧＢＴ素子を１セグ
メントとして、複数個のセグメント３０１，３０２，
…，３１６を放射状に配置した構造が提案されている。
大電流用パワーデバイスの製造方法における共通の、し
かも重要な問題は、４インチ，５インチ，６インチ…と
いった大面積のペレット上に１個でもダストが落下すれ
ば、ペレット全体が死んでしまう危険性を有している点
である。この点ＬＳＩ，ＵＬＳＩでは不良の発生した部
分のみをダイソート、ダイシングにより削除すればよ
く、したがって、多少の歩留りが悪くても製品化が可能
といえるが、１ペレット１素子の構造では１ペレットに
付１００％の歩留りが要求されることとなる。したがっ
て図１４（ａ）に示すように複数のセグメント３０１，
３０２，…，３１６等に分割し、不良セグメントのみを
分離し、歩留１００％という要求から回避しているので
ある。各セグメント３０１，３０２，…，３１６には、
同図（ｂ）に示される様に、複数の開孔部２１を有する
ポリシリコンゲート電極層２２が各々形成されている。
それらセグメント３０１，３０２，…，３１６毎に独立
したポリシリコンゲート電極層２２はペレット基板１１
の中心部に達するように形成されており、その中心部に
設けられるＡｌ等からなるゲート電極取出し部１３に接
続される。上述した特開昭５７−１２０３６４号公報等
の記載を基に、従来のｎチャンネル型ＩＧＢＴについて
説明する。図１５は、図１４（ｂ）におけるＸ−Ｘ′断
面を示し、エミッタ電極層２３と圧接されるエミッタ圧
接板３９、及びコレクタ電極層３８と圧接されるコレク
タ圧接板４０をそれぞれ接続した状態を示す図である。
図１５において、ｐ^＋コレクタ領域３２の上に低不純
物濃度の高抵抗ｎ⁻ベース領域３１が形成されてい
る。ｎ⁻ベース領域３１の表面にはＤＳＡ（Double D
iffusion Self Align ）法等により、その表面が露出す
るようにｐベース領域３５が形成されている。ｐベース
領域３５の底部にはｐ^＋領域３３が形成されている。
更に、このｐベース領域３５中にその表面が露出するよ
うにｎ^＋エミッタ領域３６を形成する。そして、ｐベ
ース領域３５の表面にはＳｉＯ_２などの薄い絶縁膜
（ゲート酸化膜）３４を介してポリシリコンゲート電極
層２２が設けられている。このポリシリコンゲート電極
層２２は、隣接するｐベース領域３５相互の間を跨ぎ、
隣接するｐベース領域内のそれぞれのｎ^＋エミッタ領
域３６まで達するようにｎ⁻ベース領域３１の上部に
配置されている。ｎ^＋エミッタ領域３６とｐベース領
域３５とを表面で短絡するように金属エミッタ電極２３
が設けられ、ポリシリコンゲート電極層２２に接続して
金属のゲート電極取出し部１３、ｐ^＋コレクタ領域３
２に接続して金属コレクタ電極層３８がそれぞれ設けら
れている。

【０００４】次にＩＧＢＴの動作原理について説明す
る。ＩＧＢＴのターンオンは、金属エミッタ電極層２３
が接地され、金属コレクタ電極層３８に正電圧が印加さ
れた状態でゲート電極端子取出し部１３を介してポリシ
リコンゲート電極層２２に金属エミッタ電極層２３に対
して正電圧を印加することにより実現される。ポリシリ
コンゲート電極層２２に正電圧が印加されると、ＭＯＳ
ＦＥＴ同様ｐベース領域３５の表面に反転チャネルが形
成されｎ^＋エミッタ領域３６から反転チャネルを通し
てｎ⁻ベース領域３１内に電子が注入される。これに
対し、ｐ^＋コレクタ領域３２からｎ⁻ベース領域３
１内にホールの注入が起こり、ｐ^＋コレクタ領域３２
とｎ⁻ベース領域３１のｐｎ接合は順バイアス状態と
なり、ｎ⁻ベース領域３１が伝導度変調を起こし、素子
を導通状態に導く。ＩＧＢＴのオン状態は、以上のよう
に高抵抗であるｎ⁻ベース領域３１が伝導度変調によ
り、その抵抗成分が極めて小さくなるため、ｎ⁻ベー
ス領域３１の不純物密度が低く、厚さの厚い高耐圧素子
であってもオン抵抗のきわめて小さい特性が得られる。
一方、ＩＧＢＴのターンオフは、ポリシリコンゲート電
極層２２に金属エミッタ電極２３に対して負電圧を印加
することにより実現される。ポリシリコンゲート電極層
２２に負電圧が印加されると、反転チャネルは消滅し、
ｎ^＋エミッタ領域３６からの電子の流入は止まる。し
かし、ｎ⁻ベース領域３１内には依然として電子が存
在する。ｎ⁻ベース領域３１内に蓄積したホールの大
部分はｐベース領域３５を通り、エミッタ電極２３へ流
入するが一部はｎ⁻ベース領域３１内に存在する電子
と再結合して消滅する。ｎ⁻ベース領域３１内に蓄積
したホールがすべて消滅した時点で素子は阻止状態とな
り、ターンオフが完了する。

【０００５】不良セグメントの分離方法を図１６を参照
して説明する。不良セグメント３０５は、動作しないよ
うにするため、図中の丸印部分のポリシリコンゲート電
極層２２をドライエッチング法等により切断する。しか
しながら、ドライエッチングによる切断であると、不良
セグメント３０５の位置に合わせたフォトレジスト等の
マスクパターンを形成してポリシリコンゲート電極層２
２をエッチングするため、マスク合わせ工程などが余分
に必要となり複雑である。

【０００６】これらの従来のｎチャンネル型ＩＧＢＴの
一般的な製造方法は以下のようである。まず、厚さ約１
５０μｍ、不純物密度約１０^１８〜１０^２０ｃｍ^−３の
ｐ型シリコン半導体基板３２は、ｐ^＋コレクタ領域３
２として用いられる。この半導体基板３２に半導体層３
１を気相成長させ、これをｎ⁻ベース領域３１とす
る。あるいは厚さ２５０〜３００μｍ、抵抗率５０〜２
００Ωｃｍのｎ⁻基板３１の裏面から１０^１８〜５×
１０^１９ｃｍ^−３のｐ型拡散層を深さ３０μｍ程度形成
してｐ^＋コレクタ領域３２とする。この様にして、ｐ
^＋−ｎ⁻構造のウエハを形成する。次ぎに、ｎ⁻
ベース領域３１の表面にＳｉＯ_２などの絶縁膜３４を
形成し、更に、この上にポリシリコンゲート電極層２２
を形成する。その際、ポリシリコンゲート電極層２２
は、図１４の如く、フォトリソグラフィーおよびＲＩＥ
等を用いて各セグメント３０１，３０２，…，３１６毎
ごとに分割し、さらに各セグメントにおいて開孔部２１
を設ける。それら開孔部２１より、ｐ^＋ボディ領域３
３、ｐベース領域３５及びｎエミッタ領域３６をイオン
注入法等の不純物拡散にて順次形成する。なお、別の方
法としては、絶縁膜３４、およびポリシリコンゲート電
極層２２を形成する前に、フォトリソグラフィーを用い
てｐベース３５、ｐ^＋ボディ領域３５を形成してもよ
い。またｐ^＋ボディ領域３５のみ絶縁膜３４形成前に
形成し、ｐベース領域３５はポリシリコンゲート電極層
２２の開孔部２１を介して形成してもよい。表面上に酸
化膜３７を形成後、酸化膜３７を選択的に開孔し、ｎエ
ミッタ領域３６及びｐ^＋領域３３に接続するようにエ
ミッタ電極層２３を形成すると共に、ポリシリコンゲー
ト電極層２２に接続するようにゲート電極端子取出し部
１３を形成する。更に、裏面ｐ^＋コレクタ層３２上に
コレクタ電極層３８を形成する。

【０００７】次に、各セグメント３０１，３０２，…，
３１６毎にＩＧＢＴの特性チェックを行う。その際、特
性不良の発見されたセグメントはそのセグメントが動作
しないように後述するような方法により分離する。その
後、エミッタ電極に圧接緩衝用に厚いメタルを形成し、
エミッタ電極層２３上にドーナツ状のエミッタ圧接板３
９、コレクタ電極層３８上にコレクタ圧接板４０を両側
から圧接する。

【０００８】この圧接工程により各セグメント３０１〜
３０６のエミッタ電極は共通電極となり、１個のＩＧＢ
Ｔ素子として動作することとなる。ゲート電極端子は、
エミッタ圧接板３９のゲート端子取出し用窓部を介して
取り出し、ＩＧＢＴが完成する。

【０００９】また、このような構造のＩＧＢＴである
と、不良セグメントの分離をした場合、不良箇所（図１
６中の×印部分）はセグメント内の一部分であるにもか
かわらず、１つのセグメント全体が動作することができ
ない。また、１つのセグメントがペレット内に占める割
合は大きく、上記不良セグメントの分離方法であると、
実際に動作するセグメントの有効な面積の効率が悪くな
る。そのため、ペレット面積を増大する必要があり、小
さいペレット面積で大電流を流すことが困難である。

【００１０】

【発明が解決しようとする課題】上述のように、従来の
ＩＧＢＴでは、放射状に配置された複数のセグメントの
各セグメント毎にポリシリコンゲート電極層を分割して
形成し、それら全てのセグメントのそれぞれのポリシリ
コンゲート電極層をペレットの中心部にまで引伸ばして
ペレットの中心部のゲート電極端子取出し部に接続させ
た構造である。このような構造であると、（１）セグメント内の１セルが不良箇所であっても、ゲ
ート電極端子取出し部近傍のポリシリコンゲート電極層
を切断して、その１セルを含むセグメント全体が動作し
ないような不良セグメント分離方法を用いることにな
る。そのため、ペレット内のセグメントの集積度の効率
が悪く、ＩＧＢＴの大電流化を図るには、ペレット面積
を増大する必要があるという問題点があった。また図１
４，図１６から容易に理解されることであるが、従来技
術においては、セグメント３０１，３０２，…，３１６
の１ケ当りの面積が比較的大きく、このことは、それだ
け故障・不良の発生確率が高いということで、しかも故
障・不良が発生した場合は無効となる面積が大きくなる
という相乗的な欠点を有していた。

【００１１】（２）更に、ポリシリコンゲート電極層の
切断が困難であり、たとえばドライエッチング法を用い
ると、プロセスが複雑となり手間がかかるという問題点
があった。

【００１２】上記問題点を鑑み、本発明はセグメントの
集積度の効率を向上させ、かつ実際に動作するセグメン
トの有効面積を増大せしめペレット面積の増大を抑制し
得る大電流用半導体装置およびその製造方法を提供する
ことを目的とする。

【００１３】本発明の他の目的は、不良セグメントの分
離を容易にし得ると共に不良箇所を簡単に特定すること
が可能な大電流用型半導体装置およびその製造方法を提
供することである。

【００１４】本発明のさらに他の目的はペレット内に不
良セグメントが発生した場合、他のセグメントを傷つけ
たり、特性を悪化させることなく、不良セグメントのみ
を簡単に分離できる大電流用半導体装置およびその製造
方法を提供することである。

【課題を解決するための手段】本発明の第１の特徴に係
る半導体装置は、複数個の第１の主電極領域に接続され
た第１の主電極層、この第１の主電極層に対向した第２
の主電極層、および第１及び第２の主電極層間を流れる
主電流を制御するためのゲート電極層とからなる単位構
造をセグメントとし、複数個のこのセグメントをペレッ
ト基板上に配列した電力用半導体装置に関する。ここ
で、「第１の主電極層」とは、絶縁ゲート型バイポーラ
トランジスタ（ＩＧＢＴ）においては、エミッタ電極層
及びコレクタ電極層のいずれか一方、ベース抵抗制御サ
イリスタ（ＢＲＴ）に、ＭＯＳ制御サイリスタ（ＭＣ
Ｔ），ＭＯＳ制御静電誘導サイリスタ（ＭＣＳＩＴ
Ｈ）、又はＭＯＳアシステッド・ゲート・トリガード・
サイリスタ（ＭＡＧＴ）等においては、アノード電極層
及びカソード電極層のいずれか一方の電極層を意味し、
「第２の主電極層」は「第１の主電極層」とはならない
他の電極層の意である。即ち、本発明の第１の特徴はペ
レット基板上に配置されたゲート電極端子取り出し部
と、このゲート電極端子取り出し部に接続された所定の
線幅を有する複数本の連結用導電層と、この連結用導電
層のそれぞれに接続された複数本のセグメント用導電層
と、このセグメント用導電層のそれぞれに、一対一に対
応して接続され、且つ他のセグメントとは空間的に独立
して配置されたゲート電極層と、ゲート電極層のそれぞ
れの内部となる位置に配置された第１の主電極層とを少
なくとも有する半導体装置であることである。

【００１５】例えば、ペレット基板上に全部でｌ個（ｌ
＝ｍ・ｎ個）のセグメントが配置されているすれば、こ
れらをｍ個のグループに分け、各グループにつき、ｎ個
のセグメントが、それぞれｎ本のセグメント用導電層を
介して、そのグループの連結用導電層に接続されてい
る。全部で、ｍ本の連結用導電層をペレット基板上に配
置することにより、ｍ個のグループがそのペレット基板
上に均等に配置されることになる。そして、１本の連結
用導電層に並列接続されているｎ個のセグメントによ
り、１つの「セグメントユニット」が定義される。従っ
て、ｍ本の連結用導電層により、ｍ個のセグメントユニ
ットがペレット基板上に配置されることになる。

【００１６】本発明の第１の特徴において、好ましく
は、ゲート電極端子取り出し部を、ペレット基板の中央
部に配置し、複数本（ｍ本）の連結用導電層を、このゲ
ート電極端子取り出し部からそれぞれ放射状に、且つ直
線的に周辺部に向かって延びるように構成するればよ
い。

【００１７】この結果、ペレット基板全体としてみれ
ば、ｌ＝ｍ・ｎ個のセグメントは、異なる半径を有した
同心円上に配列される。またｍ本の放射状連結用導電層
に対応して、ｍ個のセグメントユニットが放射状に配置
されることとなる。

【００１８】なお、異なる種類（２種類以上）のセグメ
ントユニットを、ペレット基板上に混在させて配置する
ことも可能である。この場合、異なる種類（２種類以
上）のセグメントユニットを構成するそれぞれのセグメ
ントの数は互いに異なっても良い。つまり、異なる種類
（２種類以上）のセグメントユニットのそれぞれの数を
ｍ_１，ｍ_２，ｍ_３，…とし、その各セグメントユ
ニットを構成するそれぞれのセグメントの数をｎ_１，
ｎ_２，ｎ_３，…とすれば、セグメントの総数ｌは、
一般的には、ｌ＝ｍ_１・ｎ_１＋ｍ_２・ｎ_２＋ｍ_３・ｎ_３＋…… となる。例えば、ｎ_１＝３個のセグメントが１本の連
結用導電層接続されたセグメントユニットとｎ_２＝２
個のセグメントが１本の連結用導電層接続されたセグメ
ントユニットとの２種類のセグメントユニットが配置さ
れ、ｎ_１＝３個のセグメントからなるセグメントユニ
ットがそれぞれｍ_１＝１６本の連結用導電層に接続さ
れ、ｎ_２＝２個のセグメントからなるセグメントユニ
ットがそれぞれｍ_２＝１６本の連結用導電層に接続さ
れるとすれば、ペレット基板上には全体で、ｌ＝８０個
のセグメントが規則的に配置されることになる。

【００１９】連結用導電層に接続されるセグメントの最
大数が３ならば、同心円状配列では、３列の同心円が出
来、連結用導電層に接続されるセグメントの最大数が
４，５，…ならば、４列，５列，…の同心円が出来るこ
とは容易に理解できるであろう。また１本の連結用導電
層の片側にｎ_１＝３個のセグメントを接続し、もう一
方にｎ_２＝２個のセグメントを接続し、１本の連結用
導電層にｎ＝５個のセグメントが接続されたセグメント
ユニットを構成することも可能である。

【００２０】また、本発明の第１の特徴において、好ま
しくは、複数本（ｍ本）の連結用導電層は、各連結用導
電層からこの連結用導電層に対してそれぞれ垂直方向に
分岐する複数個（ｎ個）の分岐配線部を具備し、この複
数個（ｎ個）の分岐配線部を介してのみ、複数個（ｎ
個）のセグメント用導電層と各連結用導電層とが、それ
ぞれ互いに電気的に接続され流ようにすればよい。

【００２１】現実には、大電流動作を可能とするため
に、ペレット基板の面積が大面積となると、製造技術上
の問題から、特性不良なセグメントが含まれる確率が次
第に増大する。従って、本発明の第１の特徴において、
複数本の連結用導電層は、各連結用導電層から垂直方向
に分岐する複数個の短かな分岐配線部を具備し、この複
数個の短かな分岐配線部を介して、複数個のセグメント
のうち特性良好なセグメントに接続されたセグメント用
導電層と連結用導電層とを連続的に形成し、複数個のセ
グメントのうち特性不良なセグメントに接続されたセグ
メント用導電層は、分岐配線部において連結用導電層と
電気的に分離して配置し、特性不良なセグメントのみに
おいて、ゲート電極層と第１の主電極層とを短絡するこ
とが好ましい。

【００２２】このように、構成すれば、ペレット基板が
大面積になった場合の全セグメントのうち、特性不良な
セグメントをペレット基板から簡単に分離できる。

【００２３】或いは、複数本の連結用導電層と、各連結
用導電層から垂直方向に分岐する複数個の矩形の分岐配
線部と、絶縁体からなる分離部を介して、それぞれの端
部が分岐配線部に最近接位置となるように配置された複
数本のセグメント用導電層とが、第１層金属層によりそ
れぞれ形成された半導体装置において、複数個のセグメ
ントのうち特性良好なセグメントに接続されたセグメン
ト用導電層は、分離部の上部に局所的に配置された第２
層金属層により、セグメント用導電層と連結用導電層と
が互いに橋渡しされ、電気的に接続され、複数個のセグ
メントのうち特性不良なセグメントに接続されたセグメ
ント用導電層は、分離部により連結用導電層と電気的に
分離され、特性不良なセグメントのみにおいて、ゲート
電極層と第１の主電極層とが第２層金属層により短絡さ
れているように構成しても良い。このようにしても、ペ
レット基板が大面積になった場合の全セグメントのう
ち、特性不良なセグメントをペレット基板から簡単に分
離できる。

【００２４】また、本発明の第１の特徴において、複数
個のセグメントは、それぞれ実質的に同じ面積で、同じ
形状であることが好ましい。

【００２５】さらに、本発明の第１の特徴において、第
１の主電極層は、矩形形状であり、セグメント用導電層
は、「コの字」形状等の完全に閉じない形状で、第１の
主電極層の周りに配置されていることが好ましい。

【００２６】さらに、本発明の第１の特徴において、ゲ
ート電極層は、ポリシリコンゲート電極層であり、セグ
メント用導電層がこのポリシリコンゲート電極層の周辺
部において、コンタクト孔を介して、ゲート電極層に電
気的に接続していることが好ましい。

【００２７】さらに、本発明の第１の特徴において、セ
グメント用導電層は、連結用導電層とは一定距離離間し
て互いに平行に配置された配線パターン部を有すること
が好ましい。この一定距離は、例えば、２０μｍ乃至１
００μｍ程度に選べばよい。さらに、本発明の第１の特
徴において、セグメント用導電層は、連結用導電層と互
いに平行に配置された２辺と、連結用導電層とは、直交
方向に配置された１辺とからなるコの字形状であること
が好ましい。

【００２８】さらに、本発明の第１の特徴において、連
結用導電層の下部、分岐配線部の下部、及び分岐配線部
近傍のセグメント用導電層の下部には、ポリシリコンゲ
ート電極層が配置されていないようにしておけば、分岐
配線部若しくは分岐配線部近傍のセグメント用導電層を
１回のエッチング作業により分離出きるので、好まし
い。

【００２９】なお、本発明の第１の特徴に係る電力用半
導体装置としては、ＩＧＢＴの他、ベース抵抗制御サイ
リスタ（ＢＲＴ）に、ＭＯＳ制御サイリスタ（ＭＣ
Ｔ），ＭＯＳ制御静電誘導サイリスタ（ＭＣＳＩＴ
Ｈ）、又はＭＯＳアシステッド・ゲート・トリガード・
サイリスタ（ＭＡＧＴ）のいずれかに適用可能である。

【００３０】本発明の第２の特徴は、（イ）第１導電型
高不純物密度の第２の主電極領域の上部に、第２導電型
低不純物密度の第１のベース領域が配置された構造にお
いて、この第１のベース領域の表面の複数のセグメント
領域の内部に、複数の第１導電型の第２のベース領域を
形成する工程と、（ロ）この複数の第２のベース領域の
相互の間に位置する、この第１のベース領域の表面、お
よびこの第２のベース領域の表面の上部にゲート絶縁膜
を形成する工程と、（ハ）このゲート絶縁膜の上部に、
ポリシリコン層を堆積し、このポリシリコン層が複数の
セグメント領域内にのみ残留するように、周辺部が矩形
で、内部に複数の開口部を有した形状にパターニング
し、互いに空間的に分離された複数のポリシリコンゲー
ト電極層を形成する工程と、（ニ）ポリシリコンゲート
電極層に形成された開口部を利用して、複数の第２のベ
ース領域のそれぞれの内部に第２導電型高不純物密度の
第１主電極領域を形成する工程と、（ホ）このポリシリ
コンゲート電極層を含んでこの第１のベース領域の表面
に形成された層間絶縁膜を形成する工程と、（へ）ポリ
シリコンゲート電極層の周辺部及び、第１主電極領域の
上部の層間絶縁膜を除去し、コンタクト孔を開口する工
程と、（ト）層間絶縁膜の上部に導電層を堆積し、この
導電層をパターニングして、同一線幅で直線状に延びる
複数本の連結用導電層と、この連結用導電層のそれぞれ
に複数個形成された分岐配線部と、この分岐配線部にそ
れぞれ接続され、且つポリシリコンゲート電極層にコン
タクト孔を介して接続された複数本のセグメント用導電
層と、コンタクト孔を介して第１主電極領域に接続され
た第１の主電極層とをそれぞれ形成する工程と、（チ）
セグメント領域毎に、第１主電極領域とセグメント用導
電層との間の電気的特性を測定する工程と、（リ）この
測定する工程により、不良と判定されたセグメント領域
のセグメント用導電層と連結用導電層の間を分岐配線部
において、切断・分離する工程とを少なくとも含む半導
体装置の製造方法であることである。

【００３１】ここで、（イ）の第１導電型高不純物密度
の第２の主電極領域の上部に、第２導電型低不純物密度
の第１のベース領域が配置された構造は、第２導電型低
不純物密度の第１のベース領域となる半導体基板の裏面
に、第１導電型高不純物密度の第２の主電極領域を積層
成長する方法等を用いればよい。

【００３２】本発明の第３の特徴は、（イ）第１導電型
高不純物密度の第２の主電極領域の上部に、第２導電型
低不純物密度の第１のベース領域が配置された構造にお
いて、この第１のベース領域の表面の複数のセグメント
領域の内部に、複数の第１導電型の第２のベース領域を
形成する工程と、（ロ）この複数の第２のベース領域の
相互の間に位置する、この第１のベース領域の表面、お
よびこの第２のベース領域の表面の上部にゲート絶縁膜
を形成する工程と、（ハ）このゲート絶縁膜の上部に、
ポリシリコン層を堆積し、このポリシリコン層が複数の
セグメント領域内にのみ残留するように、周辺部が矩形
で、内部に複数の開口部を有した形状にパターニング
し、互いに空間的に分離された複数のポリシリコンゲー
ト電極層を形成する工程と、（ニ）ポリシリコンゲート
電極層に形成された開口部を利用して、複数の第２のベ
ース領域のそれぞれの内部に第２導電型高不純物密度の
第１主電極領域を形成する工程と、（ホ）このポリシリ
コンゲート電極層を含んでこの第１のベース領域の表面
に形成された層間絶縁膜を形成する工程と、（へ）ポリ
シリコンゲート電極層の周辺部及び、第１主電極領域の
上部の層間絶縁膜を除去し、コンタクト孔を開口する工
程と、（ト）層間絶縁膜の上部に第１層金属層を堆積
し、この第１層金属層をパターニングして、同一線幅で
直線状に延びる複数本の連結用導電層と、この連結用導
電層のそれぞれに複数個形成された分岐配線部と、この
分岐配線部の先端に絶縁体からなる分離部を介して最近
接に配置され、且つポリシリコンゲート電極層にコンタ
クト孔を介して接続された複数本のセグメント用導電層
と、コンタクト孔を介して第１主電極領域に接続された
第１の主電極層とをそれぞれ形成する工程と、（チ）セ
グメント領域毎に、第１主電極領域とセグメント用導電
層との間の電気的特性を測定する工程と、（リ）測定す
る工程により、所定の規定値を満足すると判定されたセ
グメントに接続されたセグメント用導電層のみと連結用
導電層とを、分離部の上部に選択的に形成された第２層
金属層を用いて接続する工程とを少なくとも含むことを
特徴とする半導体装置の製造方法である。

【００３３】ここで、（イ）の第１導電型高不純物密度
の第２の主電極領域の上部に、第２導電型低不純物密度
の第１のベース領域が配置された構造は、第２導電型低
不純物密度の第１のベース領域となる半導体基板の裏面
に、第１導電型高不純物密度の第２の主電極領域を積層
成長する方法等を用いればよい。

【００３４】本発明の第３の特徴において、第２層金属
層を用いて接続する工程は、第１層金属層上、及び露出
した層間絶縁膜上の全面に第２層金属層を堆積するステ
ップと、この堆積するステップの後に、第２層金属層を
フォトリソグラフィーを用いてパターニングするステッ
プとから構成することが好ましい。このフォトリソグラ
フィーは同一レチクルマスクパターンを用いた逐次移動
式縮小露光法であり電気的特性が所定の規定値を満足す
るセグメントに対しては正規の露光座標で、所定の規定
値を満足しないセグメントに対しては正規の露光座標か
ら所定の寸法をずらした座標で行なえばよい。

【００３５】また、本発明の第３の特徴に係る第２層金
属層を用いて接続する工程において、電気的特性が所定
の規定値を満足しないセグメントに対しては、さらに第
２の主電極領域とセグメント用導電層とを短絡すること
が好ましい。

【００３６】

【作用】本発明の第１の特徴に係る半導体装置によれ
ば、各セグメントのゲート電極層に一対一に対応して接
続されたセグメント用導電層を、複数本（ｎ本）ずつ所
定の線幅を有する１本の連結用導電層に接続して、１個
のセグメントユニットを構成している。そして、複数本
（ｍ本）の連結用導電層を、ゲート電極端子取り出し部
に接続して、ｍ個のセグメントユニットからなる電力用
半導体装置を構成している。つまり、各セグメントユニ
ット毎に、この中に含まれる各セグメントのポリシリコ
ンゲート電極層をセグメント用導電層を介して、そのセ
グメントユニットの連結用導電層により連結している。
このような複数個（ｍ個）のセグメントユニットを、ゲ
ート電極端子取出部に対し適正に配置するとともに、セ
グメントユニットおよびこのセグメントユニットの内部
構造を構成する複数（ｎ個）のセグメントの大きさを調
整することにより、ペレット基板上の無効領域が調整で
きる。従って、電力用半導体装置を構成する単位構造で
あるセグメントの実効的な集積度を向上できる。

【００３７】特に、本発明の第１の特徴に係る半導体装
置の構造を採用することにより、特定の連結用導電層に
接続される複数の（ｎ個の）セグメントの内の１個が不
良であれば、この不良セグメントのみを簡単に分離し、
全体としての動作できる。即ち、特定のセグメントユニ
ット内に不良セグメントが発見されれば、この不良セグ
メントのみを、その特定のセグメントユニットの連結用
導電層から分離することにより、同一のセグメントユニ
ット内に含まれる他のセグメント、即ち，正常なセグメ
ントを無効とすることなく、有効に使用することができ
る。更に、この不良セグメントのゲート電極層と第１の
主電極層（たとえば、ＩＧＢＴであれば、エミッタ電極
層）を短絡することにより、確実に動作しないようにす
ることができる。従って、大幅にセグメントの集積度の
効率を向上することができ、ペレット面積を増大するこ
となく大電流を制御することが可能である。さらに従来
技術を説明する図１４と本発明に係る図１とを比較すれ
ば明らかなように、それぞれのセグメントの面積は、本
発明の第１の特徴の半導体装置においては、極めて小さ
な面積を選択し設計することが可能となる。このため単
一セグメント当りの故障・不良の発生の確率が小さく、
また故障・不良が発生してもその無効となる面積が小さ
くて済むという二重の利点を有している。

【００３８】本発明の第１の特徴において、連結用導電
層の下部、分岐配線部の下部及び分岐配線部近傍のセグ
メント用導電層の下部には、ポリシリコンゲート電極層
を配置しない構造とすることにより、不良セグメントを
分離するための、切断すべき導電層は金属配線層で良く
なるので、分離工程が簡単になる。即ち、単層のポリシ
リコンゲート電極層のみの構造、若しくはポリシリコン
ゲート電極層と金属配線層との２層構造の場合とは異な
り、単層の金属配線層のみの構造とすることにより、不
良セグメントをウェットエッチング、あるいは機械的手
法により簡単に切断することができる。従って、大面積
を有した大電流用のＩＧＢＴやＭＣＴ等が高歩留りで製
造できる。つまり、従来のポリシリコンゲート電極層、
若しくはポリシリコンゲート電極層／金属配線層の２層
構造を切断する場合は、通常、フォトリソグラフィーを
用い、さらにドライエッチングによって切断していた
が、単層構造の金属層であれば、目視等によりエッチン
グ液を滴下する方法等により簡単に切断できる。

【００３９】本発明の第１の特徴において、複数本の連
結用導電層と、各連結用導電層から垂直方向に分岐する
複数個の矩形の分岐配線部と、絶縁体からなる分離部を
介して、それぞれの端部が分岐配線部の最近接位置とな
るように配置された複数本のセグメント用導電層とを、
それぞれ第１層金属層で構成しておき、第２層金属層を
分離部の上部に局所的に配置することにより、セグメン
ト用導電層と連結用導電層とを電気的に接続すれば、不
良セグメントを分離するために配線をウェットエッチン
グや、機械的手法によって切断する工程が不要となり、
簡単に不良セグメントの分離ができる。しかも不良セグ
メント分離工程時に、他の良好な特性を有したセグメン
トを傷付けたり、特性を悪化させるということもない。
したがって大面積を有した大電流用のＩＧＢＴやＭＣＴ
等の電力用半導体装置がきわめて簡単に、かつ高歩留り
で製造可能となる。このため、分離部（不良セグメント
分離部分）の寸法（切断しろ）はフォトリソグラフィー
で決めることができ、０．７〜１μｍ程度に、極めて小
さくできるので、セグメントの集積度が増大し、かつパ
ターンの微細化が可能となる。したがって高速、低オン
抵抗の半導体装置が簡単に製造できる。

【００４０】本発明の第２の特徴に係る半導体装置の製
造方法によれば、セグメント領域毎に、第１主電極領域
とセグメント用導電層との間の電気的特性を測定する工
程により、それぞれのセグメントユニットの内部におい
て、特性が良好なセグメントと不良なセグメントを分類
することが出来る。そして、この測定する工程により、
不良と判定されたセグメント領域のセグメント用導電層
と連結用導電層の間を分岐配線部において、簡単に切断
・分離出来る。そして、ポリシリコン層を複数のセグメ
ント領域内にのみ残留するようにパターニングしている
ので、連結用導電層の下部、分岐配線部の下部及び分岐
配線部近傍のセグメント用導電層の下部には、ポリシリ
コンゲート電極層が配置されない構造なっている。従っ
て、不良セグメントを分離するための「切断・分離する
工程」においては、切断すべき導電層は金属配線層で良
くなるので、切断・分離工程が簡単になる。即ち、単層
のポリシリコンゲート電極層のみの構造、若しくはポリ
シリコンゲート電極層と金属配線層との２層構造の場合
とは異なり、分岐配線部を単層の金属配線層のみの構造
とすることにより、不良セグメントをウェットエッチン
グ、あるいは機械的手法により簡単に切断・分離するこ
とができる。従って、大面積を有した大電流用のＩＧＢ
ＴやＭＣＴ等が高歩留りで製造できる。つまり、従来の
ポリシリコンゲート電極層、若しくはポリシリコンゲー
ト電極層／金属配線層の２層構造を切断・分離する場合
は、通常、フォトリソグラフィーを用い、さらにドライ
エッチングによって切断していたが、単層構造の金属層
であれば、目視等によりエッチング液を滴下する方法等
により簡単に切断・分離できる。

【００４１】本発明の第３の特徴に係る半導体装置の製
造方法によれば、連結用導電層と、連結用導電層に形成
された分岐配線部と、分岐配線部の先端に分離部を介し
て最近接に配置されたセグメント用導電層とを第１層金
属層により形成している。そして、セグメント領域毎
に、第１主電極領域とセグメント用導電層との間の電気
的特性を測定する工程により、それぞれのセグメントユ
ニットの内部において、特性が良好なセグメントと不良
なセグメントを分類し、この測定する工程により、所定
の規定値を満足すると判定されたセグメントに接続され
たセグメント用導電層のみと連結用導電層とを、分離部
の上部に選択的に形成された第２層金属層を用いて接続
することが出来る。このため、本発明の第３の特徴に係
る半導体装置の製造方法によれば、不良セグメントを分
離するために、ウェットエッチングや、機械的手法によ
って切断する工程が不要で、簡単且つ正確に不良セグメ
ントの分離ができる。しかも不良セグメント分離工程時
に、他の良好な特性を有したセグメントを傷付けたり、
特性を悪化させるということもない。したがって大面積
を有した大電流用のＩＧＢＴやＭＣＴ等のＭＯＳ複合半
導体装置がきわめて簡単に、かつ高歩留りで製造可能と
なる。

【００４２】さらに、本発明の第３の特徴において、第
２層金属層を用いて接続する工程を、第１層金属層上、
及び露出した層間絶縁膜上の全面に第２層金属層を堆積
するステップと、この堆積するステップの後に、第２層
金属層をフォトリソグラフィーを用いてパターニングす
るステップとから、構成すれば、分離部（不良セグメン
ト分離部分）の寸法（「切断しろ」）はフォトリソグラ
フィーの精度で決めることができ、０．７〜１μｍ程度
の「切断しろ」は容易に実現できる。周知のように、フ
ォトリソグラフィーの精度は、極めて高く、微細なパタ
ーンが加工できるので、セグメントの集積度が増大し、
かつパターンの微細化が可能となる。したがって高速、
低オン抵抗の半導体装置が簡単に製造できる。

【００４３】

【実施例】以下、本発明による実施例を図面を参照して
説明する。図１は、本発明の第１の実施例に係るＩＧＢ
Ｔのペレット内のセグメントの配置を示す上面図であ
る。まず、ＩＧＢＴのペレット内のセグメントの配置を
説明する。図１によれば、ＩＧＢＴのペレット基板１１
上に複数のセグメント１２は例えば３列の同心円の円周
状に配置されており、ゲート電極端子取出し部１３はペ
レット基板１１の中心部に配置される。セグメントは４
列，５列，６列…の同心円状に配列してもよく、必要と
される電流値等に応じて選べばよい。それらセグメント
１２の各ゲート電極層は、後述する手段によりゲート電
極端子取出し部１３に接続される。

【００４４】次に、セグメント１２とゲート電極端子取
出し部１３との接続を図２を参照して説明する。図２は
放射方向に並ぶ３つのセグメント１２（図１中の点線で
示したセグメントユニット２の部分）を詳細に示してい
る。図２に示すように、本発明の第１の実施例に係るＩ
ＧＢＴは、ペレット基板１１上に配置されたゲート電極
端子取り出し部１３と、このゲート電極端子取り出し部
１３に接続された所定の線幅を有する複数本の連結用導
電層２４２と、この連結用導電層２４２のそれぞれに接
続された複数本のセグメント用導電層２４１と、このセ
グメント用導電層２４１のそれぞれに、一対一に対応し
て接続され、且つ他のセグメントとは空間的に独立して
配置されたゲート電極層２２と、ゲート電極層２２のそ
れぞれの内部となる位置に配置された第１の主電極層
（エミッタ電極層）とを少なくとも有している。各セグ
メント１２は、複数の開孔部２１を有するポリシリコン
ゲート電極層（図２の点線により囲まれた部分）２２
と、それらポリシリコンゲート電極層２２上に酸化膜を
介して設けられたエミッタ電極層（左上がりの斜線部
分）２３とを有する。各セグメントのポリシリコンゲー
ト電極層２２は、各セグメント内に設けられたセグメン
ト用導電層（以下セグメント用金属ゲート電極層とい
う）２４１に接続され、それら各セグメント用金属ゲー
ト電極層２４１は連結用導電層（以下連結用金属ゲート
電極層という）２４２によりゲート電極端子取出し部１
３に接続される。

【００４５】このように、本発明の第１の実施例では、
ポリシリコンゲート電極層２２を各セグメントのみに形
成し、各セグメントからゲート電極端子取出し部１３へ
配線層として、セグメント用金属ゲート電極層２４１お
よび連結用金属ゲート電極層２４２を用いている。その
際、１個または複数個のセグメントを島状の１単位（セ
グメントユニット２）とし、そのセグメントユニット２
毎に１本の連結用金属ゲート電極層２４２を用いてゲー
ト電極端子取出し部１３に接続している。したがって、
このセグメントユニット２をゲート電極端子取出し部１
３に対して適正に配置するとともに、セグメントユニッ
トの大きさ、セグメントの大きさを調整することによ
り、無効領域を削減できる。

【００４６】更に、図３を参照して、ポリシリコンゲー
ト電極層２２とセグメント用金属ゲート電極層２４１お
よび連結用金属電極層２４２との接続を詳細に説明す
る。図３（ａ）は図２中のＡ−Ａ′の断面図であり、図
３（ｂ）は図２中のＢ−Ｂ′の断面図である。但し、半
導体基板の表面側のみを示している。図３（ａ）によれ
ば、ｎ⁻型半導体基板３１に設けられたｐ^＋領域３
３と、ｐ^＋領域３３に設けられたｎエミッタ領域３６
と、セグメント領域に設けられるポリシリコンゲート電
極層２２と、ｎエミッタ領域３６上に形成されたエミッ
タ電極層２３と、ポリシリコンゲート電極層２２上の酸
化膜３７を選択的に開孔し、ポリシリコンゲート電極層
２２と接続するセグメント用金属ゲート電極層２４１
と、セグメント用金属ゲート電極層２４１に一体に形成
された連結用金属ゲート電極層２４２とからなる。ま
た、図３（ｂ）によれば、セグメント領域にポリシリコ
ンゲート電極層２２が設けられ、ポリシリコンゲート電
極層２２およびその上の酸化膜３７に開孔部を選択的に
設けて、ｎエミッタ領域３６及びｐ^＋ボディ領域３３
に接続されるエミッタ電極層２３が設けられている。更
に、ポリシリコンゲート電極層２２の上部の酸化膜３７
の開口部を介してセグメント用金属ゲート電極層２４１
が接続されている。

【００４７】次に、図４を参照して、本発明の第１の実
施例に係るＩＧＢＴの断面構造及びその製造方法を併せ
て説明する。図４は図３（ｂ）と同様の断面を示し、エ
ミッタ圧接板３９及びコレクタ圧接板４０を接続した状
態を示している。まず、第１のベース領域となるｎ⁻
型半導体基板３１の裏面に裏面ｐ^＋コレクタ層（第２
の主電極領域）３２を形成する。次にフォトリソグラフ
ィーを用いて、酸化膜あるいはフォトレジストをマスク
として^１１Ｂ^＋を加速電圧３５−５０ｋｅＶ，ドーズ
量２−３×１０^１５ｃｍ^−２で、第１のベース領域（ｎ
⁻型半導体基板）３１にイオン注入し、その後１２０
０℃，１２時間程度のアニールにより第１のベース領域
（ｎ⁻型半導体基板）３１の表面に、ｐ^＋ボディ領
域３３を形成する。さらに、^１１Ｂ^＋を加速電圧４５
−６０ｋｅＶ，ドーズ量１−３×１０^１４ｃｍ^−２等の
条件でイオン注入し、１１００℃で１０時間アニール
し、第１のベース領域（ｎ⁻型半導体基板）３１の表
面に、ｐベース領域（第２のベース領域）３５を形成す
る。なお、ｐ^＋ボディ領域３３の形成を省略し、ｐベ
ース領域３５のイオン注入のドーズ量を増し、深めに第
１のベース領域（ｎ⁻型半導体基板）３１の表面に、ｐ
ベース領域（第２のベース領域）３５を形成してもよ
い。さらに、ｎ⁻型半導体基板（第１のベース領域）
３１の表面上に厚さ７０−１００ｎｍのゲート酸化膜
（ゲート絶縁膜）３４を熱酸化法等により形成し、その
上に厚さ３５０−６００ｎｍのポリシリコンゲート電極
層２２をＣＶＤ法等により堆積形成する。その際、ポリ
シリコンゲート電極層２２は、図２に示すように各セグ
メント毎に分割配置され、それぞれが複数の開孔部２１
を有するように、フォトリソグラフィーおよびＲＩＥ等
を用いてパターン形成される。それら開孔部２１を介し
て、すなわちポリシリコンゲート電極２２をマスクとし
て用いて自己整合的にｎエミッタ領域（第１主電極領
域）３６をイオン注入等によりｎ型不純物を選択拡散し
て順次形成する。このときポリシリコンにも^７５Ａｓ
^＋がイオン注入され、いわゆるドープド・ポリシリコ
ン（ＤＯＰＯＳ）となる。このイオン注入のとき、ｐベ
ースの中央部はフォトリソグラフィーを用いて酸化膜、
又はフォトレジストでマスクをしておく。イオン注入
は、たとえば^７５Ａｓ^＋を加速電圧４０−５０ｋｅ
Ｖ，ドーズ量２−６×１０^１５ｃｍ^−２程度で行ない、
その後１０００℃，２０分間くらいアニールをすればよ
い。この後、表面上に酸化膜（層間絶縁膜）３７を形成
後、酸化膜３７を選択的に開孔し、ｎエミッタ領域３
６、ｐベース領域３５及びｐ^＋ボディ領域３３に接続
するようにエミッタ電極層２３を形成する。ポリシリコ
ンゲート電極層２２上の酸化膜３７を選択的に開孔した
後、ポリシリコンゲート電極層２２と接続するセグメン
ト用金属ゲート電極層２４１を形成する。更に、裏面ｐ
^＋コレクタ層３２上にコレクタ電極層３８を形成す
る。その後、ＩＧＢＴの特性チェックを行う。次に、こ
のＩＧＢＴの特性チェックの方法を説明する。まず、１
本の連結用金属ゲート電極層２４２により連結された複
数個のセグメントの集合体を１単位（セグメントユニッ
ト２）として、各セグメントユニット２毎に動作チェッ
クを行う。次に、正常に動作しないセグメントユニット
２がある場合、そのセグメントユニット２を構成する各
セグメント毎に動作チェックを行う。それにより、不良
セグメントを発見することができる。尚、各セグメント
ユニット２毎の動作チェックを省略し、直接それぞれの
セグメント毎に動作チェックを行うこともできるが、大
面積となりセグメントの数が数百〜数千になった場合は
セグメントユニット毎に先ず行うことが高効率であるこ
とは容易に理解できるであろう。

【００４８】このような特性チェックの結果、例えば、
図５に示されるように、ペレット内に不良セグメント
（斜線部分）１２ａが数箇所発見されたとする。その
際、不良セグメント１２ａの分離は、図６に示されるよ
うに、セグメント用金属ゲート電極層２４１と連結用金
属ゲート電極層２４２との接続部分（丸印部分）にエッ
チング液を滴下して切断・分離する。次に、セグメント
用金属ゲート電極層２４２とエミッタ電極層２３とをゲ
ート・エミッタ短絡部２５で導電物質により接続し、ゲ
ートとエミッタとを短絡して、不良セグメント１２ａが
動作しないようにする。導電物質としては例えば、銀ペ
ーストを用いて、セグメント用金属ゲート電極層２４１
とエミッタ電極層２３とを接続することができる。ま
た、ゲート・エミッタ短絡部２５は、図中に示される部
分に限定されることなく、セグメント用金属ゲート電極
層２４１とエミッタ電極層２３とが接続可能な部分であ
ればよい。尚、上記距離Ｌを２０−１００μｍ程度とす
ることにより、ウェットエッチングを容易に行うことが
できる。距離Ｌはペレット内におけるセグメントの集積
度を悪化させない範囲で大きく設定することが望まし
い。次に、この不良セグメントの分離が終了したペレッ
トに、エミッタ電極２３上にドーナツ状のエミッタ圧接
板３９、コレクタ電極層３８上にコレクタ圧接板４０を
両側から圧接すればＩＧＢＴが完成する。

【００４９】本発明のＩＧＢＴによれば、不良セグメン
ト１２ａのみを切断することができるため、ペレット内
の無効部分を最小限に抑えることができる。それによ
り、ＩＧＢＴの大電流化を小さなペレット面積により達
成することができる。また、各セグメント１２内に設け
られるポリシリコンゲート電極層２２をエミッタ電極層
２３を取り囲む周辺部までの大きさに形成し、ポリシリ
コンゲート電極層２２とセグメント用金属ゲート電極層
２４１をエミッタ電極層２３の周辺部で接続する。その
結果、セグメントのターンオン時のゲートへのバイアス
が均一になり、ターンオン・タイムのセグメント内バラ
ツキを小さくすることができる。更に、ゲート電極端子
取出し部１３と各セグメント１２とは、連結用金属ゲー
ト電極層２４２で接続されているため、ゲートバイアス
のバラツキをペレット内の各セグメント１２間において
小さくすることができる。その結果、ターンオン・ター
ンオフ時の電流集中が抑制され、安定した素子特性を得
ることができる。尚、セグメント用及び連結用金属ゲー
ト電極層２４１，２４２はＡｌ層若しくは、Ａｌ層とＴ
ｉ等の高融点金属層との２層構造とすることが可能であ
る。上記２層構造とした場合、切断の際に用いるエッチ
ング液は、各材質に最適なものを用いて段階的にエッチ
ングする。

【００５０】次に図７を用いて本発明の第２の実施例に
係るベース抵抗制御サイリスタ（ＢＲＴ）について説明
する。ＢＲＴセルは、図７に示される様に、まず、第２
導電型低不純物密度の第１のベース領域としてのｎ⁻
型半導体基板３１表面に、不純物を拡散して、第１導電
型の第２のベース領域としてのｐベース領域３５及びｐ
ダイバータ（diverter）領域７３を形成する。ｐベース
領域（第２のベース領域）３５にｎエミッタ領域（第１
主電極領域）３６を不純物を拡散して形成する。さらに
ｎ⁻型半導体基板３１の裏面には順次積層成長させて
ｎ^＋バッファ層７５及び裏面ｐ^＋アノード層（第１
導電型高不純物密度の第２の主電極領域）７６を形成す
る。ｐベース領域３５及びｐダイバータ領域７３上にゲ
ート酸化膜（ゲート絶縁膜）３４を形成し、このゲート
酸化膜３４上にポリシリコンゲート電極層２２を形成す
る。ポリシリコンゲート電極層２２を被覆するように酸
化膜３７を形成し、その酸化膜３７の開孔部を介してｐ
ダイバータ領域７３とｎエミッタ領域３６とに電気的に
接続するカソード電極層８０を形成する。さらに、裏面
ｐ^＋アノード層７６にアノード電極層８１を形成す
る。ＢＲＴのターンオンはポリシリコンゲート電極層２
２を正バイアスにしてｎチャンネルＭＯＳＦＥＴを導通
し、ＩＧＢＴと同様にオンさせる。オフは負電圧をポリ
シリコンゲート電極２２に印加し、ｐベース領域３５と
ｐダイバータ領域７３との間のｐチャンネルＭＯＳＦＥ
Ｔを導通（ショート）させて、ターンオフする。このよ
うなＢＲＴセルを複数個含むセグメントを形成し、その
セグメントを複数個連結して１単位（セグメントユニッ
ト）として、ペレット内に配置する。その際、各セグメ
ント内のゲート電極としてポリシリコンからなるポリシ
リコンゲート電極層を形成し、それらポリシリコンゲー
ト電極層をセグメント用金属ゲート電極層を介しゲート
電極引出し部への引出し電極である、例えばＡｌからな
る連結用金属ゲート電極層へ連絡し、各セグメントユニ
ットを構成する。その後、本発明の第１の実施例の場合
と同様に各セグメントユニット２、および各セグメント
毎の動作チェックを行ない、不良セグメントを分離し、
その後カソード圧接板１３９およびアノード圧接板１４
１を両側から圧接すれば図７に示すＢＲＴが完成する。

【００５１】図８は本発明の第３の実施例に係るＭＯＳ
制御サイリスタ（ＭＣＴ）の断面図である。ＭＣＴセル
は、図８に示される様に、まず、第２導電型低不純物密
度の第１のベース領域としてのｎ⁻型半導体基板の裏
面にｎ^＋バッファ層７５、ｐ^＋アノード層（第１導
電型高不純物密度の第２の主電極領域）７６を形成す
る。次に、このｎ⁻型半導体基板３１の表面にｐ型不
純物を拡散してｐベース領域（第１導電型の第２のベー
ス領域）３５を形成する。ｐベース領域３５の中にｎ
^＋エミッタ領域（第２導電型高不純物密度の第１主電
極領域）３６と、ｎ^＋エミッタ領域よりも浅いｎベー
ス領域５５を形成する。さらにｎベース領域５５とｎ
^＋エミッタ領域３６の界面近傍にｐ^＋ショート領域
５６を形成する。ｐベース領域３５、ｎベース領域５
５、及びｎ⁻型半導体基板３１の表面上にゲート酸化
膜（ゲート絶縁膜）３４を形成し、このゲート酸化膜３
４上にポリシリコンゲート電極層２２を形成する。ポリ
シリコンゲート電極層２２を被覆するように酸化膜３７
を形成し、ｐ^＋ショート領域５５とｎ^＋エミッタ領
域３６とを電気的に接続するカソード電極層８０を形成
する。さらに、裏面ｐ^＋アノード層７６にアノード電
極層８１を形成する。このようなＭＣＴセルを複数個含
むセグメントを形成し、そのセグメントを複数個連結し
て１セグメントユニットとして、ペレット内に配置す
る。その際、各セグメント内のゲート電極としてポリシ
リコンからなるポリシリコンゲート電極層２２を形成
し、それらポリシリコンゲート電極層２２をセグメント
用金属ゲート電極層２４１を介してゲート電極引出し部
への引出し電極である、例えばＡｌ等の金属からなる連
結用金属ゲート電極層に連結し、セグメントユニットを
構成する。その後、本発明の第１および第２の実施例の
場合と同様に、各セグメントユニットおよび各セグメン
ト毎の動作チェックを行ない、不良セグメントを分離
し、その後カソード圧接板１３９およびアノード圧接板
１４１を両側から圧接すれば図８に示すＭＣＴが完成す
る。図８においてｎベース領域５５とｎ⁻型半導体基
板の間にｐベース領域３５の表面をチャンネルとするｎ
チャンネルＭＯＳＦＥＴが形成され、ゲートに正電位を
印加することにより、ｎチャンネルＭＯＳＦＥＴが導通
し、ｎ⁻型半導体基板３１に電子が注入されることに
よりＭＣＴがターンオンする。これによりｐ^＋アノー
ド層７６からも正孔の注入が生じ大量の導通電流が流れ
ることとなる。ＭＣＴのターンオフはｐ^＋ショート領
域５６とｐベース領域３５との間にｎベース領域５５の
表面をチャンネルとするｐチャンネルＭＯＳＦＥＴのゲ
ートに負電圧を印加することによりｎ⁻型半導体基板
中の正孔を引き抜きターンオフする。

【００５２】図９は本発明の第４の実施例に係るＳＩサ
イリスタ（静電誘導サイリスタ）を主サイリスタとした
ＭＯＳ複合半導体素子であるＭＣＳＩＴＨ（ＭＯＳ制御
ＳＩサイリスタ）の断面図である。図９において、ｎ
^＋領域６１、ｐ^＋領域７６、ｐ^＋領域６３及びｎ
⁻⁻領域６５はそれぞれＳＩサイリスタ１のカソード領
域、アノード層、ゲート領域及びチャンネル領域であ
る。ｎ^＋領域６１とｐ^＋領域６３との間にチャンネル
領域６５より高不純物密度のｎウェル領域６４が形成さ
れ、このｎウェル領域６４の内部にｐＭＯＳトランジス
タのｐ^＋ドレイン領域６２が形成され、ｐ^＋領域６
３がｐＭＯＳトランジスタのソース領域となっている。
ｎウェル領域６４の表面は、ｐＭＯＳトランジスタがデ
ィプリーション型（ノーマリオン型）となるようにチャ
ンネルドープ等が施されている。ポリシリコンゲート電
極層２２は、ｐＭＯＳトランジスタのゲート電極とであ
るが、同時に、ＳＩサイリスタのｐ^＋ゲート領域６３
の上部に形成されたターンオン用のコンデンサの一方の
電極としても機能する。即ち、ポリシリコンゲート電極
層２２と酸化膜等の絶縁膜３４とＳＩサイリスタのｐ
^＋ゲート領域６３とでコンデンサが形成されている。
このコンデンサの容量値が大きい程ＳＩサイリスタのタ
ーンオン時間が短くなるが、あまり大きくするとＳＩサ
イリスタのゲートに蓄積された容量が増大し、ターンオ
フ時間が長くなる。従って、このコンデンサの容量に
は、ターンオン時間及びターンオフ時間を共に短くする
ための最適値が存在し、それはＳＩサイリスタのゲート
領域自身の有する容量（ゲート・カソード間容量
Ｃ_ＧＫ）の１０〜８０倍程度が良い。従って、ｐ^＋ゲ
ート拡散領域６３の上部の絶縁膜として用いる薄い酸化
膜３４の厚みは、１００ｎｍ以下の値、望ましくは７〜
２０ｎｍの厚みが良い。Ａｌ等の金属から成るカソード
電極層８０は、ｎ^＋カソード領域６１とｐ^＋ドレイ
ン領域６２とを接続している。Ａｌ等から成るアノード
電極層８１はｐ^＋アノード層７６に接している。ｎ
⁻⁻領域６５の不純物密度は１０^１１〜１０^１３ｃｍ
^−３程度の低不純物密度とし、ｎウェル領域６４の不純
物密度を１０^１６ｃｍ^−３程度とすれば、ＳＩサイリス
タをノーマリオフ型としてゲート長Ｌが２μｍ以下のｐ
ＭＯＳトランジスタを構成しても、ｐＭＯＳトランジス
タのソース・ドレイン間にパンチスルー電流は流れな
い。ｎウェル領域６４の不純物密度を１０^１８ｃｍ^−３
程度とすれば、サブミクロンゲート長のｐＭＯＳトラン
ジスタを構成できるので、オン抵抗が極めて低減され、
しかもｐＭＯＳトランジスタのパンチスルー電流による
リーク電流は小さくなる。ｐ^＋領域７６，６２，６３
の不純物密度は１０^１８〜１０^２０ｃｍ^−３であり、ｎ
^＋カソード領域６１の不純物密度は１０^１８〜１０
^２１ｃｍ^−３である。このようなＭＣＳＩＴＨセルを複
数個含むセグメントを形成し、そのセグメントを複数個
連結して１セグメントユニットとしてペレット内に配置
する。その際、各セグメントのポリシリコンゲート電極
層２２は図９に示すようにセグメント用金属ゲート電極
層２４１に接続され、本発明の第１の実施例で示した図
２と同様に、セグメント用金属ゲート電極層２４１は連
結用金属ゲート電極層２４２に接続され、また各セグメ
ントは連結されてセグメントユニットが形成され、ペレ
ット中央部のゲート電極取出し部１３に導かれる。な
お、本発明の第１〜第３の実施例においても同様ではあ
るが、より高速動作させるためにはポリシリコンゲート
電極層２２をＷＳｉ_２やＴｉＳｉ_２等の高融点金属の
シリサイド膜、もしくはＷ，Ｍｏ，Ｃｏ等の高融点金
属、あるいは、これらを用いたポリサイド膜とすること
が望ましいことは勿論である。本発明の第４の実施例に
おいても、カソード圧接板１３９、アノード圧接板１４
１を両側から圧接する前に、各セグメントユニット毎、
各セグメント毎の動作チェックを行ない、不良セグメン
トは図６と同様に切断・分離し、その後、最終組み立て
工程を行う。ＭＣＳＩＴＨの基礎となるＳＩサイリスタ
は静電誘導効果で動作する、すなわち電圧駆動型のデバ
イスであるため、電流集中が生じにくいので大面積化が
容易である。したがって、本発明のリダンダンシー技術
を併用することにより、さらにペレットの大型化が容易
となり、５インチペレット、６インチペレット等の大電
流用ＭＣＳＩＴＨが容易に製造できる。

【００５３】本発明の第４の実施例において、ＳＩサイ
リスタのターンオンを行うには、ポリシリコンゲート電
極層２２に正の電圧を印加してｐ^＋ゲート領域６３の
上部に接続されたコンデンサを介してｎ⁻⁻チャンネル
領域６５中に形成される電位障壁の高さを容量結合（静
電誘導効果）で下げ、ｎ^＋カソード領域６１から電子
が注入されるようにする。注入された電子はｎ⁻⁻チャ
ンネル領域６５とｐ^＋アノード層７６との界面近傍に蓄
積され、その結果、アノード電極層８１側のｎ⁻⁻チャ
ンネル領域６５中に形成されるホールに対する電位障壁
が消滅し、アノード層７６からホールの注入が起こり、
このホールがｎ^＋カソード領域６１からの電子の注入
をさらに促進し、ＳＩサイリスタはターンオンする。こ
の時、ディプリーション型のｐＭＯＳトランジスタは、
ポリシリコンゲート電極層２２に正の電圧が印加される
ために、遮断状態になる。一方、ポリシリコンゲート電
極２２に印加する電圧を零ボルトとすると、ｐＭＯＳト
ランジスタは導通状態となり、ｐ^＋ゲート領域６３を
介してホールがカソード電極層８０側に引き抜かれ、ｎ
^＋カソード領域６１の前面の電子に対する電位障壁が
高くなり、ＳＩサイリスタはターンオフする。このよう
に単一の矩形パルスをポリシリコンゲート電極に印加す
ることにより、大電流のオン・オフが可能なＭＣＳＩＴ
Ｈが動作する。

【００５４】なお、ＭＣＳＩＴＨとは異なる構造である
がＭＯＳ−ＳＩＴ（静電誘導トランジスタ）とバイポー
ラトランジスタとのＭＯＳ複合デバイスとしてＭＯＳフ
ィールド制御サイリスタ（ＦＣＴ）にも本発明を適用で
きる。ＭＯＳ−ＦＣＴはディプリィーションモード・サ
イリスタ（ＤＭＴ）のサイリスタのｐベースをなくした
構造に似ているといえるが、米国電子通信学会（ＩＥＥ
Ｅ）のアイ・イー・デー・エム・テクニカルダイジェス
ト（ＩＥＤＭ Tech.Digest）１９８９年の第２９３頁等
に詳細に記載されている。

【００５５】図１０に本発明の第５の実施例に係るＩＧ
ＢＴの不良セグメント分離工程前の概略上面図、図１１
に本発明の第５の実施例のＩＧＢＴの不良セグメント分
離後の概略上面図を示す。本発明の第５の実施例に係る
ＩＧＢＴの製造工程は本発明の第１の実施例とほぼ同様
であるが、本発明の第１の実施例とは、ゲート配線方法
と不良セグメントの分離方法が異なる。本発明の第１の
実施例では、各セグメント用金属ゲート電極層２４１と
セグメントユニットの連結用金属電極層２４２は単一の
金属層として接続されていた。本発明の第５の実施例で
は、図１０に示すようにセグメント用金属電極層２４１
と連結用金属ゲート電極層２４２は前もって、絶縁体か
らなる分離部２９により分離されて形成されている。セ
グメント用および連結用金属ゲート電極層２４１，２４
２は、たとえばＴｉを４００ｎｍ，Ａｌを４μｍ堆積し
た多層金属層あるいはＡｌ−Ｃｕ−Ｓｉ等のようなＡｌ
合金膜とすればよい。そして、各セグメント毎でＩＧＢ
Ｔの特性チェックを行い、特性の良好なセグメントは図
１１に示すようにセグメント用金属ゲート電極層２４１
と連結用金属電極層２４２とをＡｌ等の圧接緩衝用金属
を兼ねた第２金属層１３０で接続する。一方、不良セグ
メント部分についてはセグメント用金属電極層２４１と
エミッタ電極層２３ａを第２金属層１３１にて短絡し、
セグメント用金属ゲート電極層２４１と連結用金属ゲー
ト電極層２４２は接続せず不良セグメントが動作しない
ようにする。

【００５６】このセグメント用金属ゲート電極層２４１
と連結用金属電極層２４２との接続、セグメント用金属
ゲート電極層２４１とエミッタ電極層２３の短絡は次の
ような工程で行う。まず、各セグメントのＩＧＢＴの特
性測定後、良品セグメントと不良セグメントの位置を明
確にする。次に圧接緩衝用の第２金属層のパターニング
用のマスクを各セグメントが接続又は短絡できるように
準備する。例えば厚さ５〜１０μｍのＡｌ等の第２金属
層用の金属膜を蒸着後、このマスクを用いてフォトリソ
グラフィー工程を行い分離部２９の上の接続配線１３０
及びセグメント用金属ゲート電極層２４１とエミッタ電
極層２３の上の短絡配線１３１とエミッタ電極層２３を
形成する。この場合、マスクは接続・短絡配線１３０，
１３１とエミッタ電極層２３の両方が同時にできるもの
でもよいし、それぞれを別々に行うもののどちらでもよ
い。なお、第１層金属層としてＴｉ／Ａｌ／Ｍｏ，Ａｌ
−Ｓｉ／Ｍｏ，Ａｌ−Ｓｉ−Ｃｕ／Ｍｏ等の複合膜を用
い、第２層金属層としてＡｌ，Ａｌ−Ｓｉ，Ａｌ−Ｓｉ
−Ｃｕのいずれかを用いれば第１層金属層と第２層金属
層の接触が良好となる。第２金属層のパターン形成が終
了した後、たとえば４２０℃〜４５０℃で真空中、水素
ガス（Ｈ_２）中、あるいは不活性ガス中で１０〜２０
分間シンタリングを行なう。そして、この後エミッタ電
極層２３及びゲート電極端子取出部１３のみ露出させ、
他の表面は絶縁膜又はポリイミド膜などで被膜し、中央
部にゲート電極端子取出部１３を開孔したエミッタ圧接
板３９をエミッタ電極層２３側に、裏面全面を圧接する
形状のコレクタ圧接板４０を、コレクタ電極層３８側に
圧接し、素子を組み立てる。

【００５７】本発明の第５の実施例に係るＩＧＢＴの不
良セグメント分離方法によれば、不良セグメントの分離
のための切断しろは極めて小さくできる。たとえば顕微
鏡下、あるいは目視にてエッチング液滴下によるウェッ
トエッチング、あるいは機械的手法による配線の切断の
ためには２０〜１００μｍの切断しろが必要となるが、
本発明の第５の実施例に記載した方法によれば切断しろ
は０．７〜１μｍ程度に設定することも可能となる。し
たがって、パターンの微細化および高集積化が可能とな
り、大電流用の高速かつ低オン抵抗、低導通ロスの半導
体装置が極めて容易に製造でき、その歩留りも高いもの
となる。

【００５８】次に、本発明の第６の実施例に係るＩＧＢ
Ｔの不良セグメント分離工程前の概略上面図を図１２
に、その不良セグメント分離後の概略上面図を図１３に
示す。本発明の第６の実施例も本発明の第５の実施例と
同様各セグメントＩＧＢＴの特性測定後、良品セグメン
トと不良セグメントの位置を明確にする。そして、第２
金属層を蒸着後、例えば、ステッパーで良品セグメント
の領域については、セグメント用金属電極層２４１、連
結用金属ゲート電極層２４２およびエミッタ電極層２３
の上部の第２金属層１３８が正常にパターニングされる
よう正規の座標で露光し、不良セグメント領域について
はエミッタ電極層２３ａの上部の第２金属層１３７によ
りセグメント用金属ゲート電極層２４１とエミッタ電極
層２３ａが短絡され、セグメント用金属電極層２４１と
連結用金属ゲート電極層２４２とは接続されないようパ
ターンの座標をずらして逐次移動露光しパターニングす
る。この場合は、不良セグメントを指定して、ステッパ
ーのコントローラに入力するだけで、半自動的に不良セ
グメントの分離のパターン形成が可能となる。そしてこ
の後、本発明の第１、第５の実施例と同様絶縁膜を形成
し、図４と同様にエミッタ圧接板３９をエミッタ電極層
２３側に、コレクタ圧接板４０をコレクタ電極層３９に
圧接して素子を組立てる。

【００５９】なお、以上の実施例ではｎチャンネル型Ｉ
ＧＢＴ等のｎチャンネル型半導体装置について説明した
が、導電型を逆にしｐチャンネル型としてもよいことは
勿論である。なお、本発明の実施例では、ＩＧＢＴ，Ｂ
ＲＴ，ＦＣＴ、およびＭＣＳＩＴＨについて説明した
が、これ以外の絶縁ゲート型半導体装置、例えばパワー
ＭＯＳＦＥＴ，ＵＭＯＳＦＥＴ，ＶＭＯＳＦＥＴ，ＭＡ
ＧＴ、ＤＭＴ、あるいはその他のＭＯＳサイリスタ、Ｍ
ＯＳＧＴＯ等に適用可能であることも勿論である。例え
ばＭＡＧＴはプロシーディング・オブ・ザ・アイエスピ
ーエスデー（Proc.ISPSD）の１９９０年の第２７７頁等
に詳細に記載されているように、電流駆動用のベースと
ＭＯＳゲートの二つの制御端子をもつＭＯＳ複合デバイ
スであるが、本発明が適用できることは容易に理解され
るであろう。またＳｉデバイスに限定する必要はなく、
ＳｉＣでパワーＭＯＳデバイスを構成すれば、特に６０
０℃以上での高温においても動作可能な、大面積・大電
流のパワーデバイスが実現される。また、ＧａＡｓ−Ｇ
ａＡｌＡｓヘテロ接合による絶縁ゲート構造の半導体装
置やＩｎＰの表面に形成したＳｉＯ_２膜によるＭＯＳ
半導体装置等他の絶縁ゲート型半導体装置に適用できる
ことはもちろんである。特に化合物半導体装置ではＴｉ
／Ｐｔ／Ａｕ，Ｔｉ／Ｎｉ／Ａｕ−Ｇｅ／Ａｕ等の複雑
な、しかもＡｕのようなエッチングの困難な金属を含む
多層金属配線が用いられるので本発明の第５、第６の実
施例に示した技術は、それらの金属配線の切断をそれぞ
れのエッチング液を用意して、何度も繰り返して行う必
要もないので、不良セグメントの分離を極めて容易に行
うことができる。

【００６０】

【発明の効果】本発明によれば、複数個のセグメントの
集合からなるセグメントユニットを１単位として、その
単位毎に設けた１本の連結用金属ゲート電極層を用い
て、各セグメントのポリシリコンゲート電極層をゲート
電極端子取出し部に接続させた構造である。ペレット内
のセグメントの配置は、セグメントユニットおよびセグ
メントの大きさを調整して適正に配置される。従ってペ
レット内の無効面積が削減され実効的な集積度が向上す
る。不良セグメントがある場合でも、その不良セグメン
トのみをセグメント用金属ゲート電極層２４１と連結用
金属電極層２４２との間で切断すればよく、ペレット内
の無効部分を最小限に抑えることができる。従って、チ
ップ面積を増大させることなく、大電流化を図ることと
同時に単位チップ面積（ペレット面積）当りのオン抵抗
や導通ロスを低減できる。更に、ターンオン・オフ時の
電流の均一化が図れる。

【００６１】本発明によれば、セグメントの面積は必要
に応じて小さく選定し、設計することが可能となるの
で、単位セグメント当りの不良・故障の確率は小さくな
る。しかも不良・故障の発生した場合は、その部分を分
離したことによる損失面積も小さく、二重の利点を有し
ている。

【００６２】本発明によれば、不良セグメントの分離と
いったリダンダンシー技術が簡単にできるため、５００
Ａクラスから１０００Ａクラス以上といった大面積の絶
縁ゲート型半導体装置の製造が容易となり、生産性が増
大する。本発明によれば不良セグメント分離工程時に、
他の良品セグメントを傷つけるといったことも生じず、
簡単かつ短時間で不良セグメントの分離が可能となる。

【００６３】本発明によれば、ペレット上の金属配線層
を多層配線とした場合でも簡単に不良セグメントの分離
ができる。例えば、ＭＯＳ構造で良く用いられる、Ａｌ
スパイクを防止するためにＡｌの下地にＴｉ等のバリア
メタルを形成した場合においても、異った金属用にそれ
ぞれ異なった金属エッチング液を用意して長時間の手間
のかかるエッチングを行わなくてもよくなるので、生産
性が向上し最終製品としての歩留りが向上する。またＰ
ｔ等のエッチングの困難なバリアメタルを使っても簡単
に不良セグメントの分離ができるので生産性が向上す
る。

【００６４】本発明によれば、不良セグメントの分離の
ための切断しろは極めて小さくできる。たとえば顕微鏡
下、あるいは目視にてエッチング液滴下によるウェット
エッチング、あるいは機械的手法による配線の切断のた
めには２０〜１００μｍの切断しろが必要となるが、本
発明の第５および第６の実施例に記載した方法によれば
切断しろは０．７〜１μｍ程度に設定することも可能と
なる。したがって、パターンの微細化および高集積化が
可能となり、大電流用の高速かつ低オン抵抗、低導通ロ
スの半導体装置が極めて容易に製造でき、その歩留りも
高いものとなる。

【図面の簡単な説明】

【図１】本発明の第１の実施例に係るＩＧＢＴのペレッ
ト内のセグメントの配置を示す上面図である。

【図２】図１中の点線部分（セグメントユニット２）を
詳細に示す上面図である。

【図３】図２中のＡ−Ａ′を示す断面図（ａ）、図２中
のＢ−Ｂ′を示す断面図（ｂ）である。但し、半導体基
板の表面側のみを示している。

【図４】図３（ｂ）を更に詳細に示し、エミッタ圧接板
及びコレクタ圧接板を圧接した断面図である。

【図５】ペレット内の不良セグメント（斜線部分）を示
す上面図である。

【図６】図５内の点線部分の一部を示す上面図である。

【図７】本発明の第２の実施例に係るＢＲＴの断面図で
ある。

【図８】本発明の第３の実施例に係るＭＣＴの断面図で
ある。

【図９】本発明の第４の実施例に係るＭＣＳＩＴＨの断
面図である。

【図１０】本発明の第５の実施例に係るＩＧＢＴの製造
工程途中の平面図である。

【図１１】本発明の第５の実施例に係るＩＧＢＴの不良
セグメント分離後の平面図である。

【図１２】本発明の第６の実施例に係るＩＧＢＴの製造
工程の途中を表わす平面図である。

【図１３】本発明の第６の実施例に係るＩＧＢＴの不良
セグメント分離後の平面図である。

【図１４】従来のＩＧＢＴのペレット内のセグメントの
配置を示す上面図（ａ）と、セグメントのポリシリコン
ゲート電極層を拡大した上面図（ｂ）である。

【図１５】図１４中のＸ−Ｘ′断面を示す断面図であ
る。但しエミッタ圧接板及びコレクタ圧接板を接続した
状態を示す。

【図１６】従来のＩＧＢＴのペレット内の不良セグメン
トの切断・分離方法を示す上面図である。

【符号の説明】

２セグメントユニット１１ペレット基板１２，３０１，３０２，…，３１６セグメント１２ａ不良セグメント１３ゲート電極端子取出し部２１開孔部２２ポリシリコンゲート電極層２３エミッタ電極層２３ａ不良セグメントのエミッタ電極層２４金属ゲート電極層２５ゲート・エミッタ短絡部２９分離部３１ｎ⁻型半導体基板（ｎ⁻ベース領域）３２裏面ｐ^＋コレクタ層３３ｐ^＋領域（ｐ^＋ボディ領域）３４ゲート酸化膜３５ｐベース領域３６ｎエミッタ領域３７酸化膜３８コレクタ電極層３９エミッタ圧接板４０コレクタ圧接板５５ｎベース領域５６ｐ^＋ショート領域６１ｎ^＋カソード領域６２ｐ^＋ドレイン領域６３ｐ^＋埋め込みゲート領域６４ｎウェル領域６５ｎ⁻⁻チャンネル領域７３ｐダイバータ７５ｎ^＋バッファ層７６ｐ^＋アノード層８０カソード電極層８１アノード電極層１３０，１３１，１３７，１３８第２金属層１３９カソード圧接板１４１アノード圧接板２４１セグメント用導電層（セグメント用金属ゲート
電極層）２４２連結用導電層（連結用金属ゲート電極層）

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号ＦＩＨ０１Ｌ 29/74 Ｍ６０１Ａ６０１Ｃ (58)調査した分野(Int.Cl.⁶，ＤＢ名) H01L 21/336 H01L 29/74 H01L 29/749 H01L 29/78

Claims

(57)【特許請求の範囲】

【請求項１】複数個の第１の主電極領域に接続された
第１の主電極層、該第１の主電極層に対向した第２の主
電極層、および前記第１及び第２の主電極層間を流れる
主電流を制御するためのゲート電極層とからなる単位構
造をセグメントとし、複数個の該セグメントをペレット
基板上に配列した電力用半導体装置であって、前記ペレット基板上に配置されたゲート電極端子取り出
し部と、該ゲート電極端子取り出し部に接続された所定の線幅を
有する複数本の連結用導電層と、該連結用導電層のそれぞれに接続された複数本のセグメ
ント用導電層と、該セグメント用導電層のそれぞれに、一対一に対応して
接続され、且つ他のセグメントとは空間的に独立して配
置された前記ゲート電極層と、前記ゲート電極層のそれぞれの内部となる位置に配置さ
れた前記第１の主電極層とを少なくとも有することを特
徴とする半導体装置。
【請求項２】前記ゲート電極端子取り出し部は、前記
ペレット基板の中央部に配置され、前記複数本の連結用
導電層は、前記ゲート電極端子取り出し部からそれぞれ
放射状に、且つ直線的に周辺部に向かって延びることを
特徴とする請求項１記載の半導体装置。
【請求項３】前記複数本の連結用導電層は、各連結用
導電層から該各連結用導電層に対してそれぞれ垂直方向
に分岐する複数個の分岐配線部を具備し、該複数個の分
岐配線部を介してのみ、前記複数個のセグメント用導電
層と前記各連結用導電層とが、それぞれ互いに電気的に
接続されていることを特徴とする請求項１又は２記載の
半導体装置。
【請求項４】前記複数本の連結用導電層は、各連結用
導電層から垂直方向に分岐する複数個の短かな分岐配線
部を具備し、該複数個の短かな分岐配線部を介して、前
記複数個のセグメントのうち特性良好なセグメントに接
続された前記セグメント用導電層と前記連結用導電層と
が連続的に形成され、前記複数個のセグメントのうち特性不良なセグメントに
接続された前記セグメント用導電層は、前記分岐配線部
において前記連結用導電層と電気的に分離されて配置さ
れ、前記特性不良なセグメントのみにおいて、前記セグ
メント用導電層と前記第１の主電極層とが短絡されてい
ることを特徴とする請求項１又は２記載の半導体装置。
【請求項５】第１層金属層からなる前記複数本の連結
用導電層と、前記第１層金属層からなり、各連結用導電層から垂直方
向に分岐する複数個の矩形の分岐配線部と、絶縁体からなる分離部を介して、それぞれの端部が前記
分岐配線部の最近接位置となるように配置され、且つ前
記第１層金属層からなる複数本のセグメント用導電層
と、前記セグメント用導電層と前記連結用導電層とを電気的
に接続すべく前記分離部の上部に局所的に配置された第
２層金属層とから少なくとも構成されていることを特徴
とする請求項１又は２記載の半導体装置。
【請求項６】前記複数本の連結用導電層と、各連結用
導電層から垂直方向に分岐する複数個の矩形の分岐配線
部と、絶縁体からなる分離部を介して、それぞれの端部
が前記分岐配線部に最近接位置となるように配置された
複数本のセグメント用導電層とが、第１層金属層により
それぞれ形成された半導体装置において、前記複数個のセグメントのうち特性良好なセグメントに
接続された前記セグメント用導電層は、前記分離部の上
部に局所的に配置された第２層金属層により、前記セグ
メント用導電層と前記連結用導電層とが互いに橋渡しさ
れ、電気的に接続され、前記複数個のセグメントのうち特性不良なセグメントに
接続された前記セグメント用導電層は、前記分離部によ
り前記連結用導電層と電気的に分離され、前記特性不良
なセグメントのみにおいて、前記セグメント用導電層と
前記第１の主電極層とが前記第２層金属層により短絡さ
れていることを特徴とする請求項１又は２記載半導体装
置。
【請求項７】前記複数個のセグメントは、それぞれ実
質的に同じ面積で、同じ形状であることを特徴とする請
求項１乃至６のいずれか１項記載の半導体装置。
【請求項８】前記第１の主電極層は、矩形形状であ
り、前記セグメント用導電層は、完全に閉じない形状
で、前記第１の主電極層の周りに配置されていることを
特徴とする請求項１乃至７のいずれか１項記載の半導体
装置。
【請求項９】前記ゲート電極層は、ポリシリコンゲー
ト電極層であり、前記セグメント用導電層が該ポリシリ
コンゲート電極層の周辺部において、コンタクト孔を介
して、前記ゲート電極層に電気的に接続していることを
特徴とする請求項１乃至８のいずれか１項記載の半導体
装置。
【請求項１０】前記セグメント用導電層は、前記連結
用導電層とは一定距離離間して互いに平行に配置された
配線パターン部を有することを特徴とする請求項１乃至
９のいずれか１項記載の半導体装置。
【請求項１１】前記一定距離は、２０μｍ乃至１００
μｍであることを特徴とする請求項１０記載の半導体装
置。
【請求項１２】前記分岐配線部とセグメント用導電層
との間の前記分離部の長さは０．７μｍ乃至１μｍであ
ることを特徴とする請求項５乃至１０のいずれか１項記
載の半導体装置。
【請求項１３】前記セグメント用導電層は、前記連結
用導電層と互いに平行に配置された２辺と、前記連結用
導電層とは、直交方向に配置された１辺とからなるコの
字形状であることを特徴とする請求項１乃至１１のいず
れか１項記載の半導体装置。
【請求項１４】前記連結用導電層の下部、前記分岐配
線部の下部及び前記分岐配線部近傍の前記セグメント用
導電層の下部には、前記ポリシリコンゲート電極層が配
置されていないことを特徴とする請求項９乃至１３のい
ずれか１項の半導体装置。
【請求項１５】前記電力用半導体装置は，ＢＲＴ，Ｍ
ＣＴ，ＭＣＳＩＴＨ、又はＭＡＧＴのいずれかであるこ
とを特徴とする請求項１乃至１４のいずれか１項記載の
半導体装置。
【請求項１６】（イ）第１導電型高不純物密度の第２
の主電極領域の上部に、第２導電型低不純物密度の第１
のベース領域が配置された構造において、該第１のベー
ス領域の表面の複数のセグメント領域の内部に、複数の
第１導電型の第２のベース領域を形成する工程と、（ロ）該複数の第２のベース領域の相互の間に位置す
る、該第１のベース領域の表面、および該第２のベース
領域の表面の上部にゲート絶縁膜を形成する工程と、（ハ）該ゲート絶縁膜の上部に、ポリシリコン層を堆積
し、該ポリシリコン層が前記複数のセグメント領域内に
のみ残留するように、周辺部が矩形で、内部に複数の開
口部を有した形状にパターニングし、互いに空間的に分
離された複数のポリシリコンゲート電極層を形成する工
程と、（ニ）前記ポリシリコンゲート電極層に形成された前記
開口部を利用して、前記複数の第２のベース領域のそれ
ぞれの内部に第２導電型高不純物密度の第１主電極領域
を形成する工程と、（ホ）該ポリシリコンゲート電極層を含んで該第１のベ
ース領域の表面に形成された層間絶縁膜を形成する工程
と、（へ）前記ポリシリコンゲート電極層の周辺部及び、前
記第１主電極領域の上部の前記層間絶縁膜を除去し、コ
ンタクト孔を開口する工程と、（ト）前記層間絶縁膜の上部に導電層を堆積し、該導電
層をパターニングして、同一線幅で直線状に延びる複数本の連結用導電層と、該
連結用導電層のそれぞれに複数個形成された分岐配線部
と、該分岐配線部にそれぞれ接続され、且つポリシリコ
ンゲート電極層に前記コンタクト孔を介して接続された
複数本のセグメント用導電層と、前記コンタクト孔を介
して前記第１主電極領域に接続された第１の主電極層と
をそれぞれ形成する工程と、（チ）前記セグメント領域毎に、前記第１主電極領域と
前記セグメント用導電層との間の電気的特性を測定する
工程と、（リ）該測定する工程により、不良と判定されたセグメ
ント領域の前記セグメント用導電層と前記連結用導電層
の間を前記分岐配線部において、切断・分離する工程と
を少なくとも含むことを特徴とする半導体装置の製造方
法。
【請求項１７】（イ）第１導電型高不純物密度の第２
の主電極領域の上部に、第２導電型低不純物密度の第１
のベース領域が配置された構造において、該第１のベー
ス領域の表面の複数のセグメント領域の内部に、複数の
第１導電型の第２のベース領域を形成する工程と、（ロ）該複数の第２のベース領域の相互の間に位置す
る、該第１のベース領域の表面、および該第２のベース
領域の表面の上部にゲート絶縁膜を形成する工程と、（ハ）該ゲート絶縁膜の上部に、ポリシリコン層を堆積
し、該ポリシリコン層が前記複数のセグメント領域内に
のみ残留するように、周辺部が矩形で、内部に複数の開
口部を有した形状にパターニングし、互いに空間的に分
離された複数のポリシリコンゲート電極層を形成する工
程と、（ニ）前記ポリシリコンゲート電極層に形成された前記
開口部を利用して、前記複数の第２のベース領域のそれ
ぞれの内部に第２導電型高不純物密度の第１主電極領域
を形成する工程と、（ホ）該ポリシリコンゲート電極層を含んで該第１のベ
ース領域の表面に形成された層間絶縁膜を形成する工程
と、（へ）前記ポリシリコンゲート電極層の周辺部及び、前
記第１主電極領域の上部の前記層間絶縁膜を除去し、コ
ンタクト孔を開口する工程と、（ト）前記層間絶縁膜の上部に第１層金属層を堆積し、
該第１層金属層をパターニングして、同一線幅で直線状
に延びる複数本の連結用導電層と、該連結用導電層のそ
れぞれに複数個形成された分岐配線部と、該分岐配線部
の先端に絶縁体からなる分離部を介して最近接に配置さ
れ、且つポリシリコンゲート電極層に前記コンタクト孔
を介して接続された複数本のセグメント用導電層と、前
記コンタクト孔を介して前記第１主電極領域に接続され
た第１の主電極層とをそれぞれ形成する工程と、（チ）前記セグメント領域毎に、前記第１主電極領域と
前記セグメント用導電層との間の電気的特性を測定する
工程と、（リ）前記測定する工程により、所定の規定値を満足す
ると判定されたセグメントに接続されたセグメント用導
電層のみと前記連結用導電層とを、前記分離部の上部に
選択的に形成された第２層金属層を用いて接続する工程
とを少なくとも含むことを特徴とする半導体装置の製造
方法。
【請求項１８】前記第２層金属層を用いて接続する工
程は、前記第１層金属層上、及び露出した前記層間絶縁膜上の
全面に前記第２層金属層を堆積するステップと、該堆積するステップの後に、前記第２層金属層をフォト
リソグラフィーを用いてパターニングするステップとか
らなることを特徴とする請求項１７に記載の半導体装置
の製造方法。
【請求項１９】前記フォトリソグラフィーは同一レチ
クルマスクパターンを用いた逐次移動式縮小露光法であ
り電気的特性が所定の規定値を満足するセグメントに対
しては正規の露光座標で、所定の規定値を満足しないセ
グメントに対しては正規の露光座標から所定の寸法をず
らした座標で行なうことを特徴とする請求項１８に記載
の半導体装置の製造方法。
【請求項２０】前記第２層金属層を用いて接続する工
程において、電気的特性が所定の規定値を満足しないセ
グメントに対しては、さらに前記第１の主電極領域と前
記セグメント用導電層とを短絡することを特徴とする請
求項１７に記載の半導体装置の製造方法。