JP3505039B2 - 半導体装置及びその製造方法 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims description 399
- 238000004519 manufacturing process Methods 0.000 title claims description 15
- 239000012535 impurity Substances 0.000 claims description 111
- 239000000758 substrate Substances 0.000 claims description 62
- 238000009826 distribution Methods 0.000 claims description 40
- 238000000034 method Methods 0.000 claims description 21
- 238000010438 heat treatment Methods 0.000 claims description 20
- 238000005468 ion implantation Methods 0.000 claims description 4
- 239000010410 layer Substances 0.000 description 203
- 230000015556 catabolic process Effects 0.000 description 35
- 230000007423 decrease Effects 0.000 description 18
- 239000011229 interlayer Substances 0.000 description 15
- 238000010586 diagram Methods 0.000 description 9
- 230000005684 electric field Effects 0.000 description 8
- 230000015572 biosynthetic process Effects 0.000 description 5
- 230000000694 effects Effects 0.000 description 5
- 230000001681 protective effect Effects 0.000 description 5
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 4
- 229910052814 silicon oxide Inorganic materials 0.000 description 4
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 3
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 3
- 239000010931 gold Substances 0.000 description 2
- 229920001721 polyimide Polymers 0.000 description 2
- 239000009719 polyimide resin Substances 0.000 description 2
- 229910000838 Al alloy Inorganic materials 0.000 description 1
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 1
- 229910052737 gold Inorganic materials 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 229920002120 photoresistant polymer Polymers 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 239000002356 single layer Substances 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
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- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
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- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/0843—Source or drain regions of field-effect devices
- H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
- H01L29/0852—Source or drain regions of field-effect devices of field-effect transistors with insulated gate of DMOS transistors
- H01L29/0873—Drain regions
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- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
- H01L29/0692—Surface layout
- H01L29/0696—Surface layout of cellular field-effect devices, e.g. multicellular DMOS transistors or IGBTs
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/0843—Source or drain regions of field-effect devices
- H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置に関
し、特に、縦型トランジスタを有する半導体装置に適用
して有効な技術に関するものである。
し、特に、縦型トランジスタを有する半導体装置に適用
して有効な技術に関するものである。
【０００２】
【従来の技術】電力用のスイッチング素子として使用さ
れる半導体装置として、例えば、縦型ＭＩＳＦＥＴ（Ｍ
etal Ｉnsulator Ｓemicodutor Ｆield Ｅffect Ｔrans
istor)を複数個塔載した半導体装置がある。この種の半
導体装置は、複数個の縦型ＭＩＳＦＥＴの夫々を電気的
に並列に接続している。
れる半導体装置として、例えば、縦型ＭＩＳＦＥＴ（Ｍ
etal Ｉnsulator Ｓemicodutor Ｆield Ｅffect Ｔrans
istor)を複数個塔載した半導体装置がある。この種の半
導体装置は、複数個の縦型ＭＩＳＦＥＴの夫々を電気的
に並列に接続している。
【０００３】前記縦型ＭＩＳＦＥＴは、例えばｐチャネ
ル導電型で構成されている。このｐチャネル導電型の縦
型ＭＩＳＦＥＴは、主に、チャネル形成領域、ゲート絶
縁膜、ゲート電極、ソース領域及びドレイン領域で構成
されている。ドレイン領域は、p+型半導体基板及びこの
p+型半導体基板の主面上に形成されたp-型エピタキシャ
ル層で構成されている。このp-型エピタキシャル層はp+
型半導体基板の不純物濃度に比べて低い不純物濃度で構
成されている。チャネル形成領域は、p-型エピタキシャ
ル層の主面に形成されたｎ型半導体領域で構成されてい
る。このｎ型半導体領域は、p-型エピタキシャル層の不
純物濃度に比べて高く、p+型半導体基板の不純物濃度に
比べて低い不純物濃度で構成されている。ソース領域
は、ｎ型半導体領域の主面に形成されたp+型半導体領域
で構成されている。このp+型半導体領域はｎ型半導体領
域の不純物濃度に比べて高い不純物濃度で構成されてい
る。
ル導電型で構成されている。このｐチャネル導電型の縦
型ＭＩＳＦＥＴは、主に、チャネル形成領域、ゲート絶
縁膜、ゲート電極、ソース領域及びドレイン領域で構成
されている。ドレイン領域は、p+型半導体基板及びこの
p+型半導体基板の主面上に形成されたp-型エピタキシャ
ル層で構成されている。このp-型エピタキシャル層はp+
型半導体基板の不純物濃度に比べて低い不純物濃度で構
成されている。チャネル形成領域は、p-型エピタキシャ
ル層の主面に形成されたｎ型半導体領域で構成されてい
る。このｎ型半導体領域は、p-型エピタキシャル層の不
純物濃度に比べて高く、p+型半導体基板の不純物濃度に
比べて低い不純物濃度で構成されている。ソース領域
は、ｎ型半導体領域の主面に形成されたp+型半導体領域
で構成されている。このp+型半導体領域はｎ型半導体領
域の不純物濃度に比べて高い不純物濃度で構成されてい
る。
【０００４】また、電力用のスイッチング素子として使
用される半導体装置として、例えば、縦型バイポーラト
ランジスタを複数個塔載した半導体装置がある。この種
の半導体装置は、複数個の縦型バイポーラトランジスタ
の夫々を電気的に並列に接続している。
用される半導体装置として、例えば、縦型バイポーラト
ランジスタを複数個塔載した半導体装置がある。この種
の半導体装置は、複数個の縦型バイポーラトランジスタ
の夫々を電気的に並列に接続している。
【０００５】前記縦型バイポーラトランジスタは、例え
ばｐｎｐ型で構成されている。このｐｎｐ型の縦型バイ
ポーラトランジスタは、主に、ｐ型エミッタ領域、ｎ型
ベース領域及びｐ型コレクタ領域で構成されている。ｐ
型コレクタ領域は、ｎ型半導体基板の主面上に形成され
たp-型エピタキシャル層及びｎ型半導体基板とp-型エピ
タキシャル層との間に設けられた埋込み型のp+型半導体
領域で構成されている。この埋込み型のp+型半導体領域
はp-型エピタキシャル層の不純物濃度に比べて高い不純
物濃度で構成されている。ｎ型ベース領域は、p-型エピ
タキシャル層の主面に形成されたｎ型半導体領域で構成
されている。このｎ型半導体領域は、p-型エピタキシャ
ル層の不純物濃度に比べて高く、埋込み型のp+型半導体
領域の不純物濃度に比べて低い不純物濃度で構成されて
いる。ｐ型エミッタ領域はｎ型半導体領域の主面に形成
されたp+型半導体領域で構成されている。このp+型半導
体領域はｎ型半導体領域の不純物濃度に比べて高い不純
物濃度で構成されている。
ばｐｎｐ型で構成されている。このｐｎｐ型の縦型バイ
ポーラトランジスタは、主に、ｐ型エミッタ領域、ｎ型
ベース領域及びｐ型コレクタ領域で構成されている。ｐ
型コレクタ領域は、ｎ型半導体基板の主面上に形成され
たp-型エピタキシャル層及びｎ型半導体基板とp-型エピ
タキシャル層との間に設けられた埋込み型のp+型半導体
領域で構成されている。この埋込み型のp+型半導体領域
はp-型エピタキシャル層の不純物濃度に比べて高い不純
物濃度で構成されている。ｎ型ベース領域は、p-型エピ
タキシャル層の主面に形成されたｎ型半導体領域で構成
されている。このｎ型半導体領域は、p-型エピタキシャ
ル層の不純物濃度に比べて高く、埋込み型のp+型半導体
領域の不純物濃度に比べて低い不純物濃度で構成されて
いる。ｐ型エミッタ領域はｎ型半導体領域の主面に形成
されたp+型半導体領域で構成されている。このp+型半導
体領域はｎ型半導体領域の不純物濃度に比べて高い不純
物濃度で構成されている。
【０００６】なお、縦型ＭＩＳＦＥＴを塔載する半導体
装置については、例えば特開平１−２９１４６８号公報
に記載されている。
装置については、例えば特開平１−２９１４６８号公報
に記載されている。
【０００７】
（１）前記ｐチャネル導電型の縦型ＭＩＳＦＥＴを塔載
する半導体装置において、基本的な性能である耐圧は、
縦型ＭＩＳＦＥＴのドレイン領域であるp-型エピタキシ
ャル層とチャネル形成領域であるｎ型半導体領域とのｐ
ｎ接合耐圧で決定される。このｐｎ接合耐圧は、ゲート
電極及びソース領域を接地した状態で、ドレイン領域に
負の電圧を印加した時に、アバランシェ降伏電流が流れ
るまでの電圧で表される。ｎ型半導体領域の不純物濃度
はp-型エピタキシャル層の不純物濃度に比べて高いの
で、ｐｎ接合耐圧を評価するバイアス印加時の空乏層
は、ｎ型半導体領域側よりもp-型エピタキシャル層側に
伸びる。この空乏層は、ｐ型不純物の濃度が高く成れば
なるほど伸びづらくなり、電界が強くなる。ｐ型不純物
の濃度が急激に高くなると、空乏層内の電界も急激に強
くなりアバランシェ降伏し易くなる。最終的には空乏層
がp+型半導体基板にぶつかるとそれ以上伸びることが出
来ないので、ついにアバランシェ降伏電流が流れる。即
ち、p-型エピタキシャル層の膜厚を厚くすることによっ
てｐｎ接合耐圧を高めることができる。また、p-型エピ
タキシャル層の抵抗率を高くすることによってｐｎ接合
耐圧を高めることができる。
する半導体装置において、基本的な性能である耐圧は、
縦型ＭＩＳＦＥＴのドレイン領域であるp-型エピタキシ
ャル層とチャネル形成領域であるｎ型半導体領域とのｐ
ｎ接合耐圧で決定される。このｐｎ接合耐圧は、ゲート
電極及びソース領域を接地した状態で、ドレイン領域に
負の電圧を印加した時に、アバランシェ降伏電流が流れ
るまでの電圧で表される。ｎ型半導体領域の不純物濃度
はp-型エピタキシャル層の不純物濃度に比べて高いの
で、ｐｎ接合耐圧を評価するバイアス印加時の空乏層
は、ｎ型半導体領域側よりもp-型エピタキシャル層側に
伸びる。この空乏層は、ｐ型不純物の濃度が高く成れば
なるほど伸びづらくなり、電界が強くなる。ｐ型不純物
の濃度が急激に高くなると、空乏層内の電界も急激に強
くなりアバランシェ降伏し易くなる。最終的には空乏層
がp+型半導体基板にぶつかるとそれ以上伸びることが出
来ないので、ついにアバランシェ降伏電流が流れる。即
ち、p-型エピタキシャル層の膜厚を厚くすることによっ
てｐｎ接合耐圧を高めることができる。また、p-型エピ
タキシャル層の抵抗率を高くすることによってｐｎ接合
耐圧を高めることができる。
【０００８】しかしながら、p-型エピタキシャル層の膜
厚を厚くした場合、半導体装置のもう一つの基本的な性
能であるオン抵抗が増加してしまう。また、p-型エピタ
キシャル層の抵抗率を高くした場合においても、同様に
オン抵抗が増加してしまう。オン抵抗は、ソース領域を
接地し、ドレイン領域に負の電圧を印加した状態で、ゲ
ート電極に負の電圧を印加した時に、p+型半導体領域
(ソース領域)からｎ型半導体領域(チャネル形成領域)に
形成されたチャネルを通り、p-型エピタキシャル層(ド
レイン領域)を経由してp+型半導体基板(ドレイン領域)
にドレイン電流が流れるときの抵抗であり、p-型エピタ
キシャル層の抵抗によって支配されるため、p-型エピタ
キシャル層の膜厚を厚くした場合や抵抗率を高めた場
合、オン抵抗は増加する。
厚を厚くした場合、半導体装置のもう一つの基本的な性
能であるオン抵抗が増加してしまう。また、p-型エピタ
キシャル層の抵抗率を高くした場合においても、同様に
オン抵抗が増加してしまう。オン抵抗は、ソース領域を
接地し、ドレイン領域に負の電圧を印加した状態で、ゲ
ート電極に負の電圧を印加した時に、p+型半導体領域
(ソース領域)からｎ型半導体領域(チャネル形成領域)に
形成されたチャネルを通り、p-型エピタキシャル層(ド
レイン領域)を経由してp+型半導体基板(ドレイン領域)
にドレイン電流が流れるときの抵抗であり、p-型エピタ
キシャル層の抵抗によって支配されるため、p-型エピタ
キシャル層の膜厚を厚くした場合や抵抗率を高めた場
合、オン抵抗は増加する。
【０００９】（２）前記ｐｎｐ型の縦型バイポーラトラ
ンジスタを塔載する半導体装置において、基本的な性能
である耐圧は、縦型バイポーラトランジスタのコレクタ
領域であるp-型エピタキシャル層とベース領域であるｎ
型半導体領域とのｐｎ接合耐圧で決定される。このｐｎ
接合耐圧は、前述の縦型ＭＩＳＦＥＴの場合と同様に、
p-型エピタキシャル層の膜厚を厚くしたり、p-型エピタ
キシャル層の抵抗率を高くすることによって高めること
ができる。
ンジスタを塔載する半導体装置において、基本的な性能
である耐圧は、縦型バイポーラトランジスタのコレクタ
領域であるp-型エピタキシャル層とベース領域であるｎ
型半導体領域とのｐｎ接合耐圧で決定される。このｐｎ
接合耐圧は、前述の縦型ＭＩＳＦＥＴの場合と同様に、
p-型エピタキシャル層の膜厚を厚くしたり、p-型エピタ
キシャル層の抵抗率を高くすることによって高めること
ができる。
【００１０】しかしながら、p-型エピタキシャル層の膜
厚を厚くした場合、半導体装置のもう一つの基本的な性
能であるオン抵抗が増加してしまう。また、p-型エピタ
キシャル層の抵抗率を高くした場合においても、同様に
オン抵抗が増加してしまう。オン抵抗は、ｐ型エミッタ
領域を接地し、ｐ型コレクタ領域に負の電圧を印加した
状態で、ｎ型ベース領域に負の電圧を印加した時に、p+
型半導体領域（ｐ型エミッタ領域）からｎ型半導体領域
(ｎ型ベース領域)を通り、p-型エピタキシャル層(ｐ型
コレクタ領域)を経由して埋込み型のp+型半導体領域(ｐ
型コレクタ領域)にコレクタ電流が流れるときの抵抗で
あり、p-型エピタキシャル層の抵抗によって支配される
ため、p-型エピタキシャル層の膜厚を厚くした場合や抵
抗率を高めた場合、オン抵抗は増加する。
厚を厚くした場合、半導体装置のもう一つの基本的な性
能であるオン抵抗が増加してしまう。また、p-型エピタ
キシャル層の抵抗率を高くした場合においても、同様に
オン抵抗が増加してしまう。オン抵抗は、ｐ型エミッタ
領域を接地し、ｐ型コレクタ領域に負の電圧を印加した
状態で、ｎ型ベース領域に負の電圧を印加した時に、p+
型半導体領域（ｐ型エミッタ領域）からｎ型半導体領域
(ｎ型ベース領域)を通り、p-型エピタキシャル層(ｐ型
コレクタ領域)を経由して埋込み型のp+型半導体領域(ｐ
型コレクタ領域)にコレクタ電流が流れるときの抵抗で
あり、p-型エピタキシャル層の抵抗によって支配される
ため、p-型エピタキシャル層の膜厚を厚くした場合や抵
抗率を高めた場合、オン抵抗は増加する。
【００１１】本発明の目的は、縦型ＭＩＳＦＥＴを有す
る半導体装置の耐圧を確保したままオン抵抗を低減する
ことが可能な技術を提供することにある。
る半導体装置の耐圧を確保したままオン抵抗を低減する
ことが可能な技術を提供することにある。
【００１２】本発明の他の目的は、縦型バイポーラトラ
ンジスタを有する半導体装置の耐圧を確保したままオン
抵抗を低減することが可能な技術を提供することにあ
る。
ンジスタを有する半導体装置の耐圧を確保したままオン
抵抗を低減することが可能な技術を提供することにあ
る。
【００１３】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述及び添付図面によって明らか
になるであろう。
な特徴は、本明細書の記述及び添付図面によって明らか
になるであろう。
【００１４】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
下記のとおりである。
発明のうち、代表的なものの概要を簡単に説明すれば、
下記のとおりである。
【００１５】（１）第１導電型半導体層をドレイン領域
とし、前記第１導電型半導体層の主面に形成された第２
導電型半導体領域をチャネル形成領域とし、前記第２導
電型半導体領域の主面に形成された第１導電型半導体領
域をソース領域とする縦型ＭＩＳＦＥＴを有する半導体
装置であって、前記第１導電型半導体層の底面から前記
第２導電型半導体領域の底面までの高さに相当する領域
の不純物濃度分布を、前記第１導電型半導体層の底面か
らその主面に向って徐々に不純物の濃度が低くなる濃度
勾配で構成する。前記第１導電型半導体層の底面から前
記第２導電型半導体領域の底面までの高さに相当する領
域において、前記第２導電型半導体領域の底面の近傍に
おける不純物濃度は、前記第２導電型半導体領域の不純
物濃度分布のピーク値に比べて低く構成され、前記第１
導電型半導体層の底面の近傍における不純物濃度は、前
記第２導電型半導体領域の不純物濃度分布のピーク値に
比べて高く構成されている。
とし、前記第１導電型半導体層の主面に形成された第２
導電型半導体領域をチャネル形成領域とし、前記第２導
電型半導体領域の主面に形成された第１導電型半導体領
域をソース領域とする縦型ＭＩＳＦＥＴを有する半導体
装置であって、前記第１導電型半導体層の底面から前記
第２導電型半導体領域の底面までの高さに相当する領域
の不純物濃度分布を、前記第１導電型半導体層の底面か
らその主面に向って徐々に不純物の濃度が低くなる濃度
勾配で構成する。前記第１導電型半導体層の底面から前
記第２導電型半導体領域の底面までの高さに相当する領
域において、前記第２導電型半導体領域の底面の近傍に
おける不純物濃度は、前記第２導電型半導体領域の不純
物濃度分布のピーク値に比べて低く構成され、前記第１
導電型半導体層の底面の近傍における不純物濃度は、前
記第２導電型半導体領域の不純物濃度分布のピーク値に
比べて高く構成されている。
【００１６】（２）第１導電型半導体層をコレクタ領域
とし、前記第１導電型半導体層の主面に形成された第２
導電型半導体領域をベース領域とし、前記第２導電型半
導体領域の主面に形成された第１導電型半導体領域をエ
ミッタ領域とする縦型バイポーラトランジスタを有する
半導体装置であって、前記第１導電型半導体層の底面か
ら前記第２導電型半導体領域の底面までの高さに相当す
る領域の不純物濃度分布を、前記第１導電型半導体領域
の底面からその主面に向って不純物の濃度が徐々に低く
なる濃度勾配で構成する。前記第１導電型半導体層の底
面から前記第２導電型半導体領域の底面までの高さに相
当する領域において、前記第２導電型半導体領域の底面
の近傍における不純物濃度は、前記第２導電型半導体領
域の不純物濃度分布のピーク値に比べて低く構成され、
前記第１導電型半導体層の底面の近傍における不純物濃
度は、前記第２導電型半導体領域の不純物濃度分布のピ
ーク値に比べて高く構成されている。
とし、前記第１導電型半導体層の主面に形成された第２
導電型半導体領域をベース領域とし、前記第２導電型半
導体領域の主面に形成された第１導電型半導体領域をエ
ミッタ領域とする縦型バイポーラトランジスタを有する
半導体装置であって、前記第１導電型半導体層の底面か
ら前記第２導電型半導体領域の底面までの高さに相当す
る領域の不純物濃度分布を、前記第１導電型半導体領域
の底面からその主面に向って不純物の濃度が徐々に低く
なる濃度勾配で構成する。前記第１導電型半導体層の底
面から前記第２導電型半導体領域の底面までの高さに相
当する領域において、前記第２導電型半導体領域の底面
の近傍における不純物濃度は、前記第２導電型半導体領
域の不純物濃度分布のピーク値に比べて低く構成され、
前記第１導電型半導体層の底面の近傍における不純物濃
度は、前記第２導電型半導体領域の不純物濃度分布のピ
ーク値に比べて高く構成されている。
【００１７】上述した手段（１）によれば、第１導電型
半導体層と第２導電型半導体領域とのｐｎ接合部から第
１導電型半導体層側に伸びる空乏層内の電界は、空乏層
が伸びるにつれて徐々に強くなるので、第１導電型半導
体層と第２導電型半導体領域とのｐｎ接合耐圧が安定す
る。また、第１導電型半導体層の底面から前記第２導電
型半導体領域の底面までの高さに相当する領域での抵抗
は、深さ方向に向って徐々に低くなるので、オン抵抗を
支配する第１導電型半導体層のトータル的な抵抗率を低
減できる。従って、縦型ＭＩＳＦＥＴを有する半導体装
置の耐圧を確保したままオン抵抗を低減することができ
る。
半導体層と第２導電型半導体領域とのｐｎ接合部から第
１導電型半導体層側に伸びる空乏層内の電界は、空乏層
が伸びるにつれて徐々に強くなるので、第１導電型半導
体層と第２導電型半導体領域とのｐｎ接合耐圧が安定す
る。また、第１導電型半導体層の底面から前記第２導電
型半導体領域の底面までの高さに相当する領域での抵抗
は、深さ方向に向って徐々に低くなるので、オン抵抗を
支配する第１導電型半導体層のトータル的な抵抗率を低
減できる。従って、縦型ＭＩＳＦＥＴを有する半導体装
置の耐圧を確保したままオン抵抗を低減することができ
る。
【００１８】上述した手段（２）によれば、第１導電型
半導体層と第２導電型半導体領域とのｐｎ接合部から第
１導電型半導体層側に伸びる空乏層内の電界は、空乏層
が伸びるにつれて徐々に強くなるので、第１導電型半導
体層と第２導電型半導体領域とのｐｎ接合耐圧が安定す
る。また、第１導電型半導体層の底面から前記第２導電
型半導体領域の底面までの高さに相当する領域での抵抗
は、深さ方向に向って徐々に低くなるので、オン抵抗を
支配する第１導電型半導体層のトータル的な抵抗率を低
減できる。従って、縦型バイポーラトランジスタを有す
る半導体装置の耐圧を確保したままオン抵抗を低減する
ことができる。
半導体層と第２導電型半導体領域とのｐｎ接合部から第
１導電型半導体層側に伸びる空乏層内の電界は、空乏層
が伸びるにつれて徐々に強くなるので、第１導電型半導
体層と第２導電型半導体領域とのｐｎ接合耐圧が安定す
る。また、第１導電型半導体層の底面から前記第２導電
型半導体領域の底面までの高さに相当する領域での抵抗
は、深さ方向に向って徐々に低くなるので、オン抵抗を
支配する第１導電型半導体層のトータル的な抵抗率を低
減できる。従って、縦型バイポーラトランジスタを有す
る半導体装置の耐圧を確保したままオン抵抗を低減する
ことができる。
【００１９】
【発明の実施の形態】以下、図面を参照して本発明の実
施の形態を詳細に説明する。
施の形態を詳細に説明する。
【００２０】なお、発明の実施の形態を説明するための
全図において、同一機能を有するものは同一符号を付
け、その繰り返しの説明は省略する。
全図において、同一機能を有するものは同一符号を付
け、その繰り返しの説明は省略する。
【００２１】（実施形態１）図１は、本発明の実施形態
１である半導体装置のチップレイアウト図であり、図２
は、図１の要部平面図であり、図３は、図２に示すＡ−
Ａ線の位置で切った断面図である。なお、図２におい
て、図を見易くするため、後述するソース配線１１Ａ、
最終保護膜１２等は図示を省略している。
１である半導体装置のチップレイアウト図であり、図２
は、図１の要部平面図であり、図３は、図２に示すＡ−
Ａ線の位置で切った断面図である。なお、図２におい
て、図を見易くするため、後述するソース配線１１Ａ、
最終保護膜１２等は図示を省略している。
【００２２】本実施形態の半導体装置は、図１に示すよ
うに、例えば平面が方形状で形成された半導体チップ２
０を主体に構成されている。この半導体装置は、基本的
に単層配線構造で構成されている。
うに、例えば平面が方形状で形成された半導体チップ２
０を主体に構成されている。この半導体装置は、基本的
に単層配線構造で構成されている。
【００２３】前記半導体チップ２０の中央部には、その
大半の領域にソース配線１１Ａが配置され、その一部の
領域にゲート配線１１Ｂが配置されている。ソース配線
１１Ａの一部の領域１１Ａ1 は、外部端子(ボンディン
グパッド)として構成され、外部との電気的な導通の仲
介を行うボンディングワイヤ等が電気的に接続される。
ゲート配線１１Ｂの一部の領域１１Ｂ1 は、外部端子
(ボンディングパッド)として構成され、外部との電気的
な導通の仲介を行うボンディングワイヤ等が電気的に接
続される。ソース配線１１Ａ、ゲート配線１１Ｂの夫々
は、例えばアルミニウム（Ａｌ）膜又は珪素(Ｓｉ)が添
加されたアルミニウム合金膜で形成されている。
大半の領域にソース配線１１Ａが配置され、その一部の
領域にゲート配線１１Ｂが配置されている。ソース配線
１１Ａの一部の領域１１Ａ1 は、外部端子(ボンディン
グパッド)として構成され、外部との電気的な導通の仲
介を行うボンディングワイヤ等が電気的に接続される。
ゲート配線１１Ｂの一部の領域１１Ｂ1 は、外部端子
(ボンディングパッド)として構成され、外部との電気的
な導通の仲介を行うボンディングワイヤ等が電気的に接
続される。ソース配線１１Ａ、ゲート配線１１Ｂの夫々
は、例えばアルミニウム（Ａｌ）膜又は珪素(Ｓｉ)が添
加されたアルミニウム合金膜で形成されている。
【００２４】前記半導体チップの中央部には、図２に示
すように、複数個の縦型ＭＩＳＦＥＴＱが塔載されてい
る。この複数個の縦型ＭＩＳＦＥＴＱの夫々は電気的に
並列に接続されている。
すように、複数個の縦型ＭＩＳＦＥＴＱが塔載されてい
る。この複数個の縦型ＭＩＳＦＥＴＱの夫々は電気的に
並列に接続されている。
【００２５】前記半導体チップ２０は、図３に示すよう
に、例えば、単結晶珪素からなるp+型半導体基板１Ａの
主面上にp-型エピタキシャル層１Ｂが形成された半導体
基体１を主体に構成されている。この半導体基体１の主
面には複数個の縦型ＭＩＳＦＥＴＱが構成され、その裏
面上にはドレイン電極１３が構成されている。ドレイン
電極１３は例えば金(Ａｕ)膜で形成されている。
に、例えば、単結晶珪素からなるp+型半導体基板１Ａの
主面上にp-型エピタキシャル層１Ｂが形成された半導体
基体１を主体に構成されている。この半導体基体１の主
面には複数個の縦型ＭＩＳＦＥＴＱが構成され、その裏
面上にはドレイン電極１３が構成されている。ドレイン
電極１３は例えば金(Ａｕ)膜で形成されている。
【００２６】前記p+型半導体基板１Ａは、例えば１０
［ｍΩｃｍ］程度の抵抗率で構成されている。このp+型
半導体基板１Ａには、抵抗値を低減する不純物として例
えばボロン(Ｂ)が導入されている。前記p-型エピタキシ
ャル層１Ｂは、例えば１０［μｍ］程度の膜厚で構成さ
れている。この場合、半導体装置としては６０［Ｖ］の
耐圧を有する。
［ｍΩｃｍ］程度の抵抗率で構成されている。このp+型
半導体基板１Ａには、抵抗値を低減する不純物として例
えばボロン(Ｂ)が導入されている。前記p-型エピタキシ
ャル層１Ｂは、例えば１０［μｍ］程度の膜厚で構成さ
れている。この場合、半導体装置としては６０［Ｖ］の
耐圧を有する。
【００２７】前記縦型ＭＩＳＦＥＴＱは、主に、チャネ
ル形成領域、ゲート絶縁膜４、ゲート電極５、ソース領
域及びドレイン領域で構成されている。チャネル形成領
域はp-型エピタキシャル層１Ｂの主面に形成されたｎ型
半導体領域６で構成されている。ゲート絶縁膜４はp-型
エピタキシャル層１Ｂの主面上に形成されている。この
ゲート絶縁膜４は例えば熱酸化珪素膜で形成されてい
る。ゲート電極５はゲート絶縁膜４の主面上に形成され
ている。このゲート電極５は例えば抵抗値を低減する不
純物が導入された多結晶珪素膜で形成されている。ソー
ス領域はｎ型半導体領域６の主面に形成されたp+型半導
体領域７で構成されている。ドレイン領域は、p+型半導
体基板１Ａ及びこのp+型半導体基板１Ａの主面上に形成
されたp-型エピタキシャル層１Ｂで構成されている。即
ち、本実施形態の縦型ＭＩＳＦＥＴＱはｐチャネル導電
型で構成されている。
ル形成領域、ゲート絶縁膜４、ゲート電極５、ソース領
域及びドレイン領域で構成されている。チャネル形成領
域はp-型エピタキシャル層１Ｂの主面に形成されたｎ型
半導体領域６で構成されている。ゲート絶縁膜４はp-型
エピタキシャル層１Ｂの主面上に形成されている。この
ゲート絶縁膜４は例えば熱酸化珪素膜で形成されてい
る。ゲート電極５はゲート絶縁膜４の主面上に形成され
ている。このゲート電極５は例えば抵抗値を低減する不
純物が導入された多結晶珪素膜で形成されている。ソー
ス領域はｎ型半導体領域６の主面に形成されたp+型半導
体領域７で構成されている。ドレイン領域は、p+型半導
体基板１Ａ及びこのp+型半導体基板１Ａの主面上に形成
されたp-型エピタキシャル層１Ｂで構成されている。即
ち、本実施形態の縦型ＭＩＳＦＥＴＱはｐチャネル導電
型で構成されている。
【００２８】前記チャネル形成領域であるｎ型半導体領
域６は、ゲート電極５に対して自己整合で導入されたｎ
型不純物で構成されている。このｎ型半導体領域６の平
面形状は、図２に示すように、例えば円形状で形成され
ている。前記ソース領域であるp+型半導体領域７は、ゲ
ート電極５に対して自己整合で導入されたｐ型不純物で
構成されている。このp+型半導体領域７の平面形状は、
図２に示していないが、例えばリング形状で形成されて
いる。
域６は、ゲート電極５に対して自己整合で導入されたｎ
型不純物で構成されている。このｎ型半導体領域６の平
面形状は、図２に示すように、例えば円形状で形成され
ている。前記ソース領域であるp+型半導体領域７は、ゲ
ート電極５に対して自己整合で導入されたｐ型不純物で
構成されている。このp+型半導体領域７の平面形状は、
図２に示していないが、例えばリング形状で形成されて
いる。
【００２９】前記チャネル形成領域であるｎ型半導体領
域６の主面には、図３に示すように、コンタクト領域で
あるn+型半導体領域１０が形成されている。このn+型半
導体領域１０は、ｎ型半導体領域６の不純物濃度に比べ
て高い不純物濃度で構成されている。
域６の主面には、図３に示すように、コンタクト領域で
あるn+型半導体領域１０が形成されている。このn+型半
導体領域１０は、ｎ型半導体領域６の不純物濃度に比べ
て高い不純物濃度で構成されている。
【００３０】前記n+型半導体領域１０、p+型半導体領域
７の夫々には、層間絶縁膜８に形成された接続孔９を通
してソース配線１１Ａが電気的に接続されている。ま
た、前記ゲート電極５には、層間絶縁膜８に形成された
接続孔(図示せず)を通してゲート配線(１１Ｂ)が電気的
に接続されている。層間絶縁膜８は、例えばＰＳＧ（Ｐ
hospho Ｓilicate Ｇlass)膜で形成されている。
７の夫々には、層間絶縁膜８に形成された接続孔９を通
してソース配線１１Ａが電気的に接続されている。ま
た、前記ゲート電極５には、層間絶縁膜８に形成された
接続孔(図示せず)を通してゲート配線(１１Ｂ)が電気的
に接続されている。層間絶縁膜８は、例えばＰＳＧ（Ｐ
hospho Ｓilicate Ｇlass)膜で形成されている。
【００３１】前記ソース配線１１Ａ上及びゲート配線
(１１Ｂ)上を含む半導体基体１の主面上の全面には最終
保護膜１２が形成されている。この最終保護膜１２は例
えばポリイミド系樹脂膜で形成されている。
(１１Ｂ)上を含む半導体基体１の主面上の全面には最終
保護膜１２が形成されている。この最終保護膜１２は例
えばポリイミド系樹脂膜で形成されている。
【００３２】前記p-型エピタキシャル層１Ｂにおいて、
p-型エピタキシャル層１Ｂとp+型半導体基板１Ａとの界
面であるp-型エピタキシャル層１Ｂの底面からp-型エピ
タキシャル層１Ｂとｎ型半導体領域６との界面の最下部
であるｎ型半導体領域６の底面までの高さに相当する領
域２Ａの不純物濃度分布は、図４（図３に示すＢ−Ｂ線
における不純物濃度分布図）に示すように、p-型エピタ
キシャル層１Ｂの底面からその主面に向って徐々にｐ型
不純物の濃度が低くなる濃度勾配で構成されている。な
お、図４において、横軸はp-型エピタキシャル層１Ｂの
主面からのデバイス深さ［μｍ］を示し、縦軸は不純物
濃度［atoms／cm3］を示す。
p-型エピタキシャル層１Ｂとp+型半導体基板１Ａとの界
面であるp-型エピタキシャル層１Ｂの底面からp-型エピ
タキシャル層１Ｂとｎ型半導体領域６との界面の最下部
であるｎ型半導体領域６の底面までの高さに相当する領
域２Ａの不純物濃度分布は、図４（図３に示すＢ−Ｂ線
における不純物濃度分布図）に示すように、p-型エピタ
キシャル層１Ｂの底面からその主面に向って徐々にｐ型
不純物の濃度が低くなる濃度勾配で構成されている。な
お、図４において、横軸はp-型エピタキシャル層１Ｂの
主面からのデバイス深さ［μｍ］を示し、縦軸は不純物
濃度［atoms／cm3］を示す。
【００３３】前記p-型エピタキシャル層１Ｂの底面から
ｎ型半導体領域６の底面までの高さに相当する領域２Ａ
において、ｎ型半導体領域６の底面の近傍における不純
物濃度は、ｎ型半導体領域６の不純物濃度分布のピーク
値に比べて低く構成され、p-型エピタキシャル層１Ｂの
底面の近傍における不純物濃度は、ｎ型半導体領域６の
不純物濃度分布のピーク値に比べて高く構成されてい
る。
ｎ型半導体領域６の底面までの高さに相当する領域２Ａ
において、ｎ型半導体領域６の底面の近傍における不純
物濃度は、ｎ型半導体領域６の不純物濃度分布のピーク
値に比べて低く構成され、p-型エピタキシャル層１Ｂの
底面の近傍における不純物濃度は、ｎ型半導体領域６の
不純物濃度分布のピーク値に比べて高く構成されてい
る。
【００３４】前記領域２Ａの不純物濃度分布は、p-型エ
ピタキシャル層１Ｂの底面下に設けられたp+型半導体基
板１Ａからのｐ型不純物の導入によって形成される。こ
のｐ型不純物の導入は、ｎ型半導体領域６を形成する工
程の前において、半導体基体１に熱処理を施すことによ
って行なわれる。熱処理温度を１２００［℃］に固定し
た場合の熱処理時間と半導体装置の基本的な性能である
耐圧との関係を図５に示し、熱処理温度を１２００
［℃］に固定した場合の熱処理時間と半導体装置の基本
的な性能であるオン抵抗との関係を図６に示す。半導体
装置の耐圧は、縦型ＭＩＳＦＥＴＱのドレイン領域であ
るp-型エピタキシャル層１Ｂとチャネル形成領域である
ｎ型半導体領域６とのｐｎ接合耐圧で決定される。この
ｐｎ接合耐圧は、ゲート電極５及びソース領域を接地し
た状態で、ドレイン領域に負の電圧を印加した時に、ア
バランシェ降伏電流が流れるまでの電圧で表される。ま
た、半導体装置のオン抵抗は、縦型ＭＩＳＦＥＴＱのソ
ース領域を接地し、ドレイン領域に負の電圧を印加した
状態で、ゲート電極５に負の電圧を印加した時に、p+型
半導体領域(ソース領域)７からｎ型半導体領域(チャネ
ル形成領域)６に形成されたチャネルを通り、p-型エピ
タキシャル層(ドレイン領域)１Ｂを経由してp+型半導体
基板(ドレイン領域)１Ａにドレイン電流が流れるときの
抵抗である。
ピタキシャル層１Ｂの底面下に設けられたp+型半導体基
板１Ａからのｐ型不純物の導入によって形成される。こ
のｐ型不純物の導入は、ｎ型半導体領域６を形成する工
程の前において、半導体基体１に熱処理を施すことによ
って行なわれる。熱処理温度を１２００［℃］に固定し
た場合の熱処理時間と半導体装置の基本的な性能である
耐圧との関係を図５に示し、熱処理温度を１２００
［℃］に固定した場合の熱処理時間と半導体装置の基本
的な性能であるオン抵抗との関係を図６に示す。半導体
装置の耐圧は、縦型ＭＩＳＦＥＴＱのドレイン領域であ
るp-型エピタキシャル層１Ｂとチャネル形成領域である
ｎ型半導体領域６とのｐｎ接合耐圧で決定される。この
ｐｎ接合耐圧は、ゲート電極５及びソース領域を接地し
た状態で、ドレイン領域に負の電圧を印加した時に、ア
バランシェ降伏電流が流れるまでの電圧で表される。ま
た、半導体装置のオン抵抗は、縦型ＭＩＳＦＥＴＱのソ
ース領域を接地し、ドレイン領域に負の電圧を印加した
状態で、ゲート電極５に負の電圧を印加した時に、p+型
半導体領域(ソース領域)７からｎ型半導体領域(チャネ
ル形成領域)６に形成されたチャネルを通り、p-型エピ
タキシャル層(ドレイン領域)１Ｂを経由してp+型半導体
基板(ドレイン領域)１Ａにドレイン電流が流れるときの
抵抗である。
【００３５】図５に示すように、ｐｎ接合耐圧は、点Ｂ
まで変化せず、点Ｂを境にして点Ｃのように低下する。
これは、点Ｂの熱処理時間でp+型半導体基板１Ａからの
ｐ型不純物がｎ型半導体領域６の底面の位置まで拡散し
たためである。点Ａではp+型半導体基板１Ａから拡散し
たｐ型不純物がｎ型半導体領域６の底面まで到達してい
ない。点Ｃで耐圧の低下を招いている原因としては２つ
ある。１つはp+型半導体基板１Ａから拡散したｐ型不純
物がｎ型半導体領域６の底面を越え、結果的にｐｎ接合
部におけるp-型エピタキシャル層１Ｂの不純物濃度が高
くなってしまったためである。もう１つはp-型エピタキ
シャル層１Ｂの底面の近傍において、非常に不純物濃度
の高い領域が増加し、結果的にp-型エピタキシャル層１
Ｂの実効的な膜厚が薄くなったことによる。
まで変化せず、点Ｂを境にして点Ｃのように低下する。
これは、点Ｂの熱処理時間でp+型半導体基板１Ａからの
ｐ型不純物がｎ型半導体領域６の底面の位置まで拡散し
たためである。点Ａではp+型半導体基板１Ａから拡散し
たｐ型不純物がｎ型半導体領域６の底面まで到達してい
ない。点Ｃで耐圧の低下を招いている原因としては２つ
ある。１つはp+型半導体基板１Ａから拡散したｐ型不純
物がｎ型半導体領域６の底面を越え、結果的にｐｎ接合
部におけるp-型エピタキシャル層１Ｂの不純物濃度が高
くなってしまったためである。もう１つはp-型エピタキ
シャル層１Ｂの底面の近傍において、非常に不純物濃度
の高い領域が増加し、結果的にp-型エピタキシャル層１
Ｂの実効的な膜厚が薄くなったことによる。
【００３６】一方、オン抵抗は、図６に示すように、熱
処理時間を長くすればするほど単調に低下する。これ
は、長時間の熱処理ほどオン抵抗に最も支配的なp-型エ
ピタキシャル層１Ｂの抵抗を低くできるためである。即
ち、p-型エピタキシャル層１Ｂの底面からｎ型半導体領
域６の底面までの高さに相当する領域２Ａの不純物濃度
分布を、p-型エピタキシャル層１Ｂの底面からその主面
に向って徐々にｐ型不純物の濃度が低くなる濃度勾配で
構成することにより、p-型エピタキシャル層１Ｂとｎ型
半導体領域６とのｐｎ接合部からp-型エピタキシャル層
１Ｂ側に伸びる空乏層内の電界は、空乏層が伸びるにつ
れて徐々に強くなるので、p-型エピタキシャル層１Ｂと
ｎ型半導体領域６とのｐｎ接合耐圧が安定する。また、
p-型エピタキシャル層１Ｂの底面からｎ型半導体領域６
の底面までの高さに相当する領域２Ａでの抵抗は、深さ
方向に向って徐々に低くなるので、オン抵抗を支配する
p-型エピタキシャル層１Ｂのトータル的な抵抗率を低減
できる。従って、縦型ＭＩＳＦＥＴＱを塔載する半導体
装置の耐圧を確保したままオン抵抗を低減することがで
きる。
処理時間を長くすればするほど単調に低下する。これ
は、長時間の熱処理ほどオン抵抗に最も支配的なp-型エ
ピタキシャル層１Ｂの抵抗を低くできるためである。即
ち、p-型エピタキシャル層１Ｂの底面からｎ型半導体領
域６の底面までの高さに相当する領域２Ａの不純物濃度
分布を、p-型エピタキシャル層１Ｂの底面からその主面
に向って徐々にｐ型不純物の濃度が低くなる濃度勾配で
構成することにより、p-型エピタキシャル層１Ｂとｎ型
半導体領域６とのｐｎ接合部からp-型エピタキシャル層
１Ｂ側に伸びる空乏層内の電界は、空乏層が伸びるにつ
れて徐々に強くなるので、p-型エピタキシャル層１Ｂと
ｎ型半導体領域６とのｐｎ接合耐圧が安定する。また、
p-型エピタキシャル層１Ｂの底面からｎ型半導体領域６
の底面までの高さに相当する領域２Ａでの抵抗は、深さ
方向に向って徐々に低くなるので、オン抵抗を支配する
p-型エピタキシャル層１Ｂのトータル的な抵抗率を低減
できる。従って、縦型ＭＩＳＦＥＴＱを塔載する半導体
装置の耐圧を確保したままオン抵抗を低減することがで
きる。
【００３７】次に、前記縦型ＭＩＳＦＥＴＱを塔載する
半導体装置の製造方法について、図７乃至図１３（製造
方法を説明するための要部断面図）を用いて説明する。
半導体装置の製造方法について、図７乃至図１３（製造
方法を説明するための要部断面図）を用いて説明する。
【００３８】まず、単結晶珪素からなるp+型半導体基板
１Ａを用意する。
１Ａを用意する。
【００３９】次に、前記p+型半導体基板１Ａの主面上に
エピタキシャル成長法でp-型エピタキシャル層１Ｂを形
成する。この工程により、p+型半導体基板１Ａ及びp-型
エピタキシャル層１Ｂからなる半導体基体１が形成され
る。エピタキシャル成長法で形成されたp-型エピタキシ
ャル層１Ｂは、抵抗率が安定し、しかも膜厚の厚さ精度
が高い。
エピタキシャル成長法でp-型エピタキシャル層１Ｂを形
成する。この工程により、p+型半導体基板１Ａ及びp-型
エピタキシャル層１Ｂからなる半導体基体１が形成され
る。エピタキシャル成長法で形成されたp-型エピタキシ
ャル層１Ｂは、抵抗率が安定し、しかも膜厚の厚さ精度
が高い。
【００４０】次に、図８に示すように、前記p-型エピタ
キシャル層１Ｂの底面からその主面に向って所定の位置
までの高さに相当する領域２Ａの不純物濃度分布を、p-
型エピタキシャル層１Ｂの底面からその主面に向って不
純物の濃度が徐々に低くなる濃度勾配にする。この領域
２Ａの不純物濃度分布は、p-型エピタキシャル層１Ｂの
底面下に設けられたp+型半導体基板１Ａから熱処理によ
って導入されたｐ型不純物で形成される。即ち、半導体
基体１に熱処理を施すことにより、領域２Ａの不純物濃
度分布は、p-型エピタキシャル層１Ｂの底面からその主
面に向ってｐ型不純物の濃度が徐々に低くなる。なお、
この工程において、p-型エピタキシャル層１Ｂの主面上
に熱酸化珪素膜３が形成される。
キシャル層１Ｂの底面からその主面に向って所定の位置
までの高さに相当する領域２Ａの不純物濃度分布を、p-
型エピタキシャル層１Ｂの底面からその主面に向って不
純物の濃度が徐々に低くなる濃度勾配にする。この領域
２Ａの不純物濃度分布は、p-型エピタキシャル層１Ｂの
底面下に設けられたp+型半導体基板１Ａから熱処理によ
って導入されたｐ型不純物で形成される。即ち、半導体
基体１に熱処理を施すことにより、領域２Ａの不純物濃
度分布は、p-型エピタキシャル層１Ｂの底面からその主
面に向ってｐ型不純物の濃度が徐々に低くなる。なお、
この工程において、p-型エピタキシャル層１Ｂの主面上
に熱酸化珪素膜３が形成される。
【００４１】次に、前記p-型エピタキシャル層１Ｂの主
面上に形成された熱酸化珪素膜３を除去する。
面上に形成された熱酸化珪素膜３を除去する。
【００４２】次に、前記p-型エピタキシャル層１Ｂの主
面上にゲート絶縁膜４を形成する。このゲート絶縁膜４
は例えば熱酸化珪素膜で形成される。
面上にゲート絶縁膜４を形成する。このゲート絶縁膜４
は例えば熱酸化珪素膜で形成される。
【００４３】次に、図９に示すように、前記ゲート絶縁
膜４の主面上の全面に導電膜５Ａを形成する。導電膜５
Ａは例えばＣＶＤ法で堆積された多結晶珪素膜で形成さ
れる。この多結晶珪素膜には抵抗値を低減する不純物が
その堆積中又は堆積後に導入される。
膜４の主面上の全面に導電膜５Ａを形成する。導電膜５
Ａは例えばＣＶＤ法で堆積された多結晶珪素膜で形成さ
れる。この多結晶珪素膜には抵抗値を低減する不純物が
その堆積中又は堆積後に導入される。
【００４４】次に、前記導電膜５Ａにパターンニングを
施し、ゲート絶縁膜４の主面上にゲート電極５を形成す
る。
施し、ゲート絶縁膜４の主面上にゲート電極５を形成す
る。
【００４５】次に、前記ゲート電極５を不純物導入用マ
スクとして使用し、p-型エピタキシャル層１Ｂの主面に
イオン打込み法でｎ型不純物を導入して、図１０に示す
ように、チャネル形成領域であるｎ型半導体領域６を形
成する。
スクとして使用し、p-型エピタキシャル層１Ｂの主面に
イオン打込み法でｎ型不純物を導入して、図１０に示す
ように、チャネル形成領域であるｎ型半導体領域６を形
成する。
【００４６】次に、熱処理を施し、前記ｎ型半導体領域
６のｎ型不純物を拡散させ、図１１に示すように、p-型
エピタキシャル層１Ｂの領域２Ａの主面にｎ型半導体領
域６の底面を接触させる。
６のｎ型不純物を拡散させ、図１１に示すように、p-型
エピタキシャル層１Ｂの領域２Ａの主面にｎ型半導体領
域６の底面を接触させる。
【００４７】次に、前記ｎ型半導体領域６の主面上にマ
スクＭを形成する。このマスクＭは、例えばフォトリソ
グラフィ技術を用いて形成されたフォトレジスト膜で形
成される。
スクＭを形成する。このマスクＭは、例えばフォトリソ
グラフィ技術を用いて形成されたフォトレジスト膜で形
成される。
【００４８】次に、前記マスクＭ及びゲート電極５を不
純物導入用マスクとして使用し、ｎ型半導体領域６の主
面にイオン打込み法でｐ型不純物を導入して、図１２に
示すように、ソース領域であるp+型半導体領域７を形成
する。この工程により、p+型半導体基板１Ａ及びp-型エ
ピタキシャル層１Ｂをドレイン領域とし、p-型エピタキ
シャル層１Ｂの主面に形成されたｎ型半導体領域６をチ
ャネル形成領域とし、ｎ型半導体領域６の主面に形成さ
れたp+型半導体領域７をソース領域とする縦型ＭＩＳＦ
ＥＴＱが形成される。
純物導入用マスクとして使用し、ｎ型半導体領域６の主
面にイオン打込み法でｐ型不純物を導入して、図１２に
示すように、ソース領域であるp+型半導体領域７を形成
する。この工程により、p+型半導体基板１Ａ及びp-型エ
ピタキシャル層１Ｂをドレイン領域とし、p-型エピタキ
シャル層１Ｂの主面に形成されたｎ型半導体領域６をチ
ャネル形成領域とし、ｎ型半導体領域６の主面に形成さ
れたp+型半導体領域７をソース領域とする縦型ＭＩＳＦ
ＥＴＱが形成される。
【００４９】次に、前記マスクＭを除去し、その後、前
記ゲート電極５上を含む半導体基体１の主面上の全面に
層間絶縁膜８を形成する。この層間絶縁膜８は例えばＰ
ＳＧ膜で形成される。
記ゲート電極５上を含む半導体基体１の主面上の全面に
層間絶縁膜８を形成する。この層間絶縁膜８は例えばＰ
ＳＧ膜で形成される。
【００５０】次に、前記層間絶縁膜８に、ｎ型半導体領
域６の一部の領域の表面及びp+型半導体領域７の一部の
領域の表面を露出する接続孔９を形成すると共に、ゲー
ト電極５の一部の領域の表面を露出する接続孔(図示せ
ず)を形成する。
域６の一部の領域の表面及びp+型半導体領域７の一部の
領域の表面を露出する接続孔９を形成すると共に、ゲー
ト電極５の一部の領域の表面を露出する接続孔(図示せ
ず)を形成する。
【００５１】次に、前記ｎ型半導体領域６の主面に接続
孔９を通してイオン打込み法でｎ型不純物を導入し、図
１３に示すように、ｎ型半導体領域６の主面にコンタク
ト領域であるn+型半導体領域１０を形成する。
孔９を通してイオン打込み法でｎ型不純物を導入し、図
１３に示すように、ｎ型半導体領域６の主面にコンタク
ト領域であるn+型半導体領域１０を形成する。
【００５２】次に、前記層間絶縁膜８上を含む半導体基
体１の主面上の全面に導電膜を形成し、その後、この導
電膜にパターンニングを施して、p+型半導体領域７、n+
型半導体領域１０の夫々に電気的に接続されるソース配
線１１Ａを形成すると共に、ゲート電極５に電気的に接
続されるゲート配線(１１Ｂ)を形成する。
体１の主面上の全面に導電膜を形成し、その後、この導
電膜にパターンニングを施して、p+型半導体領域７、n+
型半導体領域１０の夫々に電気的に接続されるソース配
線１１Ａを形成すると共に、ゲート電極５に電気的に接
続されるゲート配線(１１Ｂ)を形成する。
【００５３】次に、前記ソース配線１１Ａ上及びゲート
配線(１１Ｂ)上を含む半導体基体１の主面上の全面に例
えばポリイミド系樹脂からなる最終保護膜１１を形成
し、その後、半導体基体１の裏面にドレイン電極１３を
形成することにより、縦型ＭＩＳＦＥＴＱを塔載する半
導体装置がほぼ完成する。
配線(１１Ｂ)上を含む半導体基体１の主面上の全面に例
えばポリイミド系樹脂からなる最終保護膜１１を形成
し、その後、半導体基体１の裏面にドレイン電極１３を
形成することにより、縦型ＭＩＳＦＥＴＱを塔載する半
導体装置がほぼ完成する。
【００５４】なお、前記半導体装置は半導体ウエーハの
状態において製造され、製造工程が施された後、半導体
ウエーハを複数個のチップサイズに分割することによ
り、図１に示す半導体装置が形成される。
状態において製造され、製造工程が施された後、半導体
ウエーハを複数個のチップサイズに分割することによ
り、図１に示す半導体装置が形成される。
【００５５】このように構成された半導体装置は、電源
用のスイッチング素子として、図１４(等価回路図)に示
すように、例えば、自動車電装などのハイサイドスイッ
チ回路に塔載される。
用のスイッチング素子として、図１４(等価回路図)に示
すように、例えば、自動車電装などのハイサイドスイッ
チ回路に塔載される。
【００５６】ハイサイドスイッチ回路のスイッチング部
３０に、ｐチャネル導電型の縦型ＭＩＳＦＥＴを塔載す
る半導体装置を使用した場合、ソース領域が電源と接続
されるため、ソース領域に対するゲート電極の電圧が安
定し、簡単に駆動させることができる。一方、ハイサイ
ドスイッチ回路のスイッチング部３０に、ｎチャネル導
電型の縦型ＭＩＳＦＥＴを塔載する半導体装置を使用し
た場合、ソース領域が内部負荷回路部３１と接続される
ため、ソース領域に対するゲート電極の電圧が不安定に
なる。また、チャージポンプ回路が必要であり、回路全
体が複雑になる。即ち、ハイサイドスイッチ回路では、
ｐチャネル導電型の縦型ＭＩＳＦＥＴを塔載する半導体
装置を使用することが、回路を簡素化する上で非常に有
効である。しかし、ｐチャネル導電型の縦型ＭＩＳＦＥ
Ｔを塔載する半導体装置は、ｎチャネル導電型の縦型Ｍ
ＩＳＦＥＴを塔載する半導体装置に比べて約３倍程度の
オン抵抗を有するので、アプリケーションが限られてい
るが、ｐチャネル導電型の縦型ＭＩＳＦＥＴを塔載する
半導体装置に本発明を適用すれば、耐圧を確保したまま
オン抵抗を低減することができるので、アプリケーショ
ンを広げることができる。
３０に、ｐチャネル導電型の縦型ＭＩＳＦＥＴを塔載す
る半導体装置を使用した場合、ソース領域が電源と接続
されるため、ソース領域に対するゲート電極の電圧が安
定し、簡単に駆動させることができる。一方、ハイサイ
ドスイッチ回路のスイッチング部３０に、ｎチャネル導
電型の縦型ＭＩＳＦＥＴを塔載する半導体装置を使用し
た場合、ソース領域が内部負荷回路部３１と接続される
ため、ソース領域に対するゲート電極の電圧が不安定に
なる。また、チャージポンプ回路が必要であり、回路全
体が複雑になる。即ち、ハイサイドスイッチ回路では、
ｐチャネル導電型の縦型ＭＩＳＦＥＴを塔載する半導体
装置を使用することが、回路を簡素化する上で非常に有
効である。しかし、ｐチャネル導電型の縦型ＭＩＳＦＥ
Ｔを塔載する半導体装置は、ｎチャネル導電型の縦型Ｍ
ＩＳＦＥＴを塔載する半導体装置に比べて約３倍程度の
オン抵抗を有するので、アプリケーションが限られてい
るが、ｐチャネル導電型の縦型ＭＩＳＦＥＴを塔載する
半導体装置に本発明を適用すれば、耐圧を確保したまま
オン抵抗を低減することができるので、アプリケーショ
ンを広げることができる。
【００５７】このように、本実施形態によれば以下の作
用効果が得られる。
用効果が得られる。
【００５８】（１）p-型エピタキシャル層(第１導電型
半導体層)１Ｂをドレイン領域とし、前記p-型エピタキ
シャル層１Ｂの主面に形成されたｎ型半導体領域（第２
導電型半導体領域）６をチャネル形成領域とし、前記ｎ
型半導体領域６の主面に形成されたp+型半導体領域(第
１導電型半導体領域)７をソース領域とする縦型ＭＩＳ
ＦＥＴＱを有する半導体装置であって、前記p-型エピタ
キシャル層１Ｂの底面から前記ｎ型半導体領域６の底面
までの高さに相当する領域２Ａの不純物濃度分布を、前
記p-型エピタキシャル層１Ｂの底面からその主面に向っ
て徐々にｐ型不純物の濃度が低くなる濃度勾配で構成す
る。
半導体層)１Ｂをドレイン領域とし、前記p-型エピタキ
シャル層１Ｂの主面に形成されたｎ型半導体領域（第２
導電型半導体領域）６をチャネル形成領域とし、前記ｎ
型半導体領域６の主面に形成されたp+型半導体領域(第
１導電型半導体領域)７をソース領域とする縦型ＭＩＳ
ＦＥＴＱを有する半導体装置であって、前記p-型エピタ
キシャル層１Ｂの底面から前記ｎ型半導体領域６の底面
までの高さに相当する領域２Ａの不純物濃度分布を、前
記p-型エピタキシャル層１Ｂの底面からその主面に向っ
て徐々にｐ型不純物の濃度が低くなる濃度勾配で構成す
る。
【００５９】この構成により、p-型エピタキシャル層１
Ｂとｎ型半導体領域６とのｐｎ接合部からp-型エピタキ
シャル層１Ｂ側に伸びる空乏層内の電界は、空乏層が伸
びるにつれて徐々に強くなるので、p-型エピタキシャル
層１Ｂとｎ型半導体領域６とのｐｎ接合耐圧が安定す
る。また、p-型エピタキシャル層１Ｂの底面からｎ型半
導体領域６の底面までの高さに相当する領域６の抵抗
は、深さ方向に向って徐々に低くなるので、オン抵抗を
支配するp-型エピタキシャル層１Ｂのトータル的な抵抗
率を低減できる。従って、縦型ＭＩＳＦＥＴＱを有する
半導体装置の耐圧を確保したままオン抵抗を低減するこ
とができる。
Ｂとｎ型半導体領域６とのｐｎ接合部からp-型エピタキ
シャル層１Ｂ側に伸びる空乏層内の電界は、空乏層が伸
びるにつれて徐々に強くなるので、p-型エピタキシャル
層１Ｂとｎ型半導体領域６とのｐｎ接合耐圧が安定す
る。また、p-型エピタキシャル層１Ｂの底面からｎ型半
導体領域６の底面までの高さに相当する領域６の抵抗
は、深さ方向に向って徐々に低くなるので、オン抵抗を
支配するp-型エピタキシャル層１Ｂのトータル的な抵抗
率を低減できる。従って、縦型ＭＩＳＦＥＴＱを有する
半導体装置の耐圧を確保したままオン抵抗を低減するこ
とができる。
【００６０】また、半導体装置の耐圧を確保したままオ
ン抵抗を低減することができるので、アプリケーション
の幅を広くすることができる。特に、ハイサイドスイッ
チ回路においては有効である。
ン抵抗を低減することができるので、アプリケーション
の幅を広くすることができる。特に、ハイサイドスイッ
チ回路においては有効である。
【００６１】また、半導体装置の耐圧を確保したままオ
ン抵抗を低減することができるので、携帯電話やノート
型パソコン等のバッテリー制御に使用した場合、携帯電
話やノート型パソコンの使用時間を長くすることができ
る。
ン抵抗を低減することができるので、携帯電話やノート
型パソコン等のバッテリー制御に使用した場合、携帯電
話やノート型パソコンの使用時間を長くすることができ
る。
【００６２】（２）p-型エピタキシャル層(第１導電型
半導体層)１Ｂをドレイン領域とし、前記p-型エピタキ
シャル層１Ｂの主面に形成されたｎ型半導体領域（第２
導電型半導体領域）６をチャネル形成領域とし、前記ｎ
型半導体領域６の主面に形成されたp+型半導体領域(第
１導電型半導体領域)７をソース領域とする縦型ＭＩＳ
ＦＥＴＱを有する半導体装置の製造方法であって、前記
チャネル形成領域であるｎ型半導体領域６を形成する工
程の前に、前記p-型エピタキシャル層１Ｂの底面からそ
の主面に向って所定の位置までの高さに相当する領域２
Ａの不純物濃度分布を、前記p-型エピタキシャル層１Ｂ
の底面からその主面に向ってｐ型不純物の濃度が徐々に
低くなる濃度勾配にする工程を備える。
半導体層)１Ｂをドレイン領域とし、前記p-型エピタキ
シャル層１Ｂの主面に形成されたｎ型半導体領域（第２
導電型半導体領域）６をチャネル形成領域とし、前記ｎ
型半導体領域６の主面に形成されたp+型半導体領域(第
１導電型半導体領域)７をソース領域とする縦型ＭＩＳ
ＦＥＴＱを有する半導体装置の製造方法であって、前記
チャネル形成領域であるｎ型半導体領域６を形成する工
程の前に、前記p-型エピタキシャル層１Ｂの底面からそ
の主面に向って所定の位置までの高さに相当する領域２
Ａの不純物濃度分布を、前記p-型エピタキシャル層１Ｂ
の底面からその主面に向ってｐ型不純物の濃度が徐々に
低くなる濃度勾配にする工程を備える。
【００６３】これにより、p-型エピタキシャル層１Ｂの
底面から前記ｎ型半導体領域６の底面までの高さに相当
する領域２Ａの不純物濃度分布を、前記p-型エピタキシ
ャル層１Ｂの底面からその主面に向って徐々にｐ型不純
物の濃度が低くなる濃度勾配にすることができるので、
縦型ＭＩＳＦＥＴＱを塔載する半導体装置の耐圧を確保
したままオン抵抗を低減することができる。
底面から前記ｎ型半導体領域６の底面までの高さに相当
する領域２Ａの不純物濃度分布を、前記p-型エピタキシ
ャル層１Ｂの底面からその主面に向って徐々にｐ型不純
物の濃度が低くなる濃度勾配にすることができるので、
縦型ＭＩＳＦＥＴＱを塔載する半導体装置の耐圧を確保
したままオン抵抗を低減することができる。
【００６４】（実施形態２)図１５は、本発明の実施形
態２である半導体装置の要部断面図である。
態２である半導体装置の要部断面図である。
【００６５】本実施形態の半導体装置は、図１５に示す
ように、半導体基体１の主面に複数個の縦型ＭＩＳＦＥ
ＴＱを塔載している。複数個の縦型ＭＩＳＦＥＴＱの夫
々は電気的に並列に接続されている。
ように、半導体基体１の主面に複数個の縦型ＭＩＳＦＥ
ＴＱを塔載している。複数個の縦型ＭＩＳＦＥＴＱの夫
々は電気的に並列に接続されている。
【００６６】前記縦型ＭＩＳＦＥＴＱは、p+型半導体基
板１Ａ及びこのp+型半導体基板１Ａの主面上に形成され
たp-型エピタキシャル層１Ｂをドレイン領域とし、p-型
エピタキシャル層１Ｂの主面に形成されたｎ型半導体領
域６をチャネル形成領域とし、ｎ型半導体領域６の主面
に形成されたp+型半導体領域７をソース領域とする構造
で構成されている。また、縦型ＭＩＳＦＥＴＱは、p-型
エピタキシャル層１Ｂの主面に形成された溝内にゲート
電極５を埋め込んだトレンチ構造で構成されている。
板１Ａ及びこのp+型半導体基板１Ａの主面上に形成され
たp-型エピタキシャル層１Ｂをドレイン領域とし、p-型
エピタキシャル層１Ｂの主面に形成されたｎ型半導体領
域６をチャネル形成領域とし、ｎ型半導体領域６の主面
に形成されたp+型半導体領域７をソース領域とする構造
で構成されている。また、縦型ＭＩＳＦＥＴＱは、p-型
エピタキシャル層１Ｂの主面に形成された溝内にゲート
電極５を埋め込んだトレンチ構造で構成されている。
【００６７】前記p-型エピタキシャル層１Ｂにおいて、
p-型エピタキシャル層１Ｂとp+型半導体基板１Ａとの界
面であるp-型エピタキシャル層１Ｂの底面からp-型エピ
タキシャル層１Ｂとｎ型半導体領域６との界面の最下部
であるｎ型半導体領域６の底面までの高さに相当する領
域２Ａの不純物濃度分布は、p-型エピタキシャル層１Ｂ
の底面からその主面に向って徐々にｐ型不純物の濃度が
低くなる濃度勾配で構成されている。また、領域２Ａに
おいて、ｎ型半導体領域６の底面の近傍における不純物
濃度は、ｎ型半導体領域６の不純物濃度分布のピーク値
に比べて低く構成され、p-型エピタキシャル層１Ｂの底
面の近傍における不純物濃度は、ｎ型半導体領域６の不
純物濃度分布のピーク値に比べて高く構成されている。
p-型エピタキシャル層１Ｂとp+型半導体基板１Ａとの界
面であるp-型エピタキシャル層１Ｂの底面からp-型エピ
タキシャル層１Ｂとｎ型半導体領域６との界面の最下部
であるｎ型半導体領域６の底面までの高さに相当する領
域２Ａの不純物濃度分布は、p-型エピタキシャル層１Ｂ
の底面からその主面に向って徐々にｐ型不純物の濃度が
低くなる濃度勾配で構成されている。また、領域２Ａに
おいて、ｎ型半導体領域６の底面の近傍における不純物
濃度は、ｎ型半導体領域６の不純物濃度分布のピーク値
に比べて低く構成され、p-型エピタキシャル層１Ｂの底
面の近傍における不純物濃度は、ｎ型半導体領域６の不
純物濃度分布のピーク値に比べて高く構成されている。
【００６８】前記領域２Ａの不純物濃度分布は、p-型エ
ピタキシャル層１Ｂの底面下に設けられたp+型半導体基
板１Ａからのｐ型不純物の導入によって形成される。こ
のｐ型不純物の導入は、ｎ型半導体領域６を形成する工
程の前において、半導体基体１に熱処理を施すことによ
って行なわれる。
ピタキシャル層１Ｂの底面下に設けられたp+型半導体基
板１Ａからのｐ型不純物の導入によって形成される。こ
のｐ型不純物の導入は、ｎ型半導体領域６を形成する工
程の前において、半導体基体１に熱処理を施すことによ
って行なわれる。
【００６９】このように、本実施形態によれば、前述の
実施形態１と同様の作用効果が得られる。
実施形態１と同様の作用効果が得られる。
【００７０】（実施形態３)図１６は本発明の実施形態
３である半導体装置の要部断面図である。
３である半導体装置の要部断面図である。
【００７１】本実施形態の半導体装置は、図１６に示す
ように、半導体基体１の主面に縦型バイポーラトランジ
スタＴｒを塔載している。縦型バイポーラトランジスタ
Ｔｒは、図示していないが、複数個塔載され、電気的に
並列に接続されている。
ように、半導体基体１の主面に縦型バイポーラトランジ
スタＴｒを塔載している。縦型バイポーラトランジスタ
Ｔｒは、図示していないが、複数個塔載され、電気的に
並列に接続されている。
【００７２】前記縦型バイポーラトランジスタＴｒは、
ｐ型エミッタ領域、ｎ型ベース領域、ｐ型コレクタ領域
の夫々を順次縦方向に配列したｐｎｐ型で構成されてい
る。ｐ型コレクタ領域は、ｎ型半導体基板１Ｃの主面に
形成されたp-型エピタキシャル層１Ｂ及びｎ型半導体基
板１Ｃとp-型エピタキシャル層１Ｂとの間に設けられた
埋込み型のn+型半導体領域４０で構成されている。ｐ型
ベース領域は、p-型エピタキシャル層１Ｂの主面に形成
されたｎ型半導体領域６で構成されている。ｐ型エミッ
タ領域は、ｎ型半導体領域６の主面に形成されたp+型半
導体領域７で構成されている。
ｐ型エミッタ領域、ｎ型ベース領域、ｐ型コレクタ領域
の夫々を順次縦方向に配列したｐｎｐ型で構成されてい
る。ｐ型コレクタ領域は、ｎ型半導体基板１Ｃの主面に
形成されたp-型エピタキシャル層１Ｂ及びｎ型半導体基
板１Ｃとp-型エピタキシャル層１Ｂとの間に設けられた
埋込み型のn+型半導体領域４０で構成されている。ｐ型
ベース領域は、p-型エピタキシャル層１Ｂの主面に形成
されたｎ型半導体領域６で構成されている。ｐ型エミッ
タ領域は、ｎ型半導体領域６の主面に形成されたp+型半
導体領域７で構成されている。
【００７３】前記コレクタ領域である埋込み型のp+型半
導体領域４０の端部にはp-型エピタキシャル層１Ｂの主
面に形成されたp+型半導体領域４１の底面が接触され、
このp+型半導体領域４１の主面には層間絶縁膜４２に形
成された接続孔を通してコレクタ配線４３Ｃが電気的に
接続されている。
導体領域４０の端部にはp-型エピタキシャル層１Ｂの主
面に形成されたp+型半導体領域４１の底面が接触され、
このp+型半導体領域４１の主面には層間絶縁膜４２に形
成された接続孔を通してコレクタ配線４３Ｃが電気的に
接続されている。
【００７４】前記ｎ型ベース領域であるｎ型半導体領域
６の端部の主面には層間絶縁膜４２に形成された接続孔
を通してベース配線４３Ｂが電気的に接続されている。
また、前記ｐ型エミッタ領域であるp+型半導体領域７の
主面には層間絶縁膜４２に形成された接続孔を通してエ
ミッタ配線４３Ａが電気的に接続されている。
６の端部の主面には層間絶縁膜４２に形成された接続孔
を通してベース配線４３Ｂが電気的に接続されている。
また、前記ｐ型エミッタ領域であるp+型半導体領域７の
主面には層間絶縁膜４２に形成された接続孔を通してエ
ミッタ配線４３Ａが電気的に接続されている。
【００７５】前記p-型エピタキシャル層１Ｂにおいて、
p-型エピタキシャル層１Ｂとp+型半導体領域４０との界
面であるp-型エピタキシャル層１Ｂの底面からp-型エピ
タキシャル層１Ｂとｎ型半導体領域６との界面の最下部
であるｎ型半導体領域６の底面までの高さに相当する領
域２Ａの不純物濃度分布は、p-型エピタキシャル層１Ｂ
の底面からその主面に向って徐々にｐ型不純物の濃度が
低くなる濃度勾配で構成されている。また、領域２Ａに
おいて、ｎ型半導体領域６の底面の近傍における不純物
濃度は、ｎ型半導体領域６の不純物濃度分布のピーク値
に比べて低く構成され、p-型エピタキシャル層１Ｂの底
面の近傍における不純物濃度は、ｎ型半導体領域６の不
純物濃度分布のピーク値に比べて高く構成されている。
p-型エピタキシャル層１Ｂとp+型半導体領域４０との界
面であるp-型エピタキシャル層１Ｂの底面からp-型エピ
タキシャル層１Ｂとｎ型半導体領域６との界面の最下部
であるｎ型半導体領域６の底面までの高さに相当する領
域２Ａの不純物濃度分布は、p-型エピタキシャル層１Ｂ
の底面からその主面に向って徐々にｐ型不純物の濃度が
低くなる濃度勾配で構成されている。また、領域２Ａに
おいて、ｎ型半導体領域６の底面の近傍における不純物
濃度は、ｎ型半導体領域６の不純物濃度分布のピーク値
に比べて低く構成され、p-型エピタキシャル層１Ｂの底
面の近傍における不純物濃度は、ｎ型半導体領域６の不
純物濃度分布のピーク値に比べて高く構成されている。
【００７６】前記領域２Ａの不純物濃度分布は、p-型エ
ピタキシャル層１Ｂの底面下に設けられた埋込み型のp+
型半導体基板４０からのｐ型不純物の導入によって形成
される。このｐ型不純物の導入は、ｎ型半導体領域６を
形成する工程の前において、半導体基体１に熱処理を施
すことによって行なわれる。
ピタキシャル層１Ｂの底面下に設けられた埋込み型のp+
型半導体基板４０からのｐ型不純物の導入によって形成
される。このｐ型不純物の導入は、ｎ型半導体領域６を
形成する工程の前において、半導体基体１に熱処理を施
すことによって行なわれる。
【００７７】前記半導体装置の基本的な性能である耐圧
は、縦型バイポーラトランジスタＴｒのｐ型コレクタ領
域であるp-型エピタキシャル層１Ｂとｎ型ベース領域で
あるｎ型半導体領域６とのｐｎ接合耐圧で決定される。
このｐｎ接合耐圧は、ｐ型ベース領域及びｎ型エミッタ
領域を接地した状態で、コレクタ領域に負の電圧を印加
した時に、アバランシェ降伏電流が流れるまでの電圧で
表される。また、半導体装置の基本的な性能であるオン
抵抗は、ｐ型エミッタ領域を接地し、ｐ型コレクタ領域
に負の電圧を印加した状態で、ｎ型ベース領域に負の電
圧を印加した時に、p+型半導体領域(ｐ型エミッタ領域)
７からｎ型半導体領域(ｎ型ベース領域)６を通り、p-型
エピタキシャル層(ｐ型コレクタ領域)１Ｂを経由して埋
込み型のp+型半導体領域(ｐ型コレクタ領域)４０にコレ
クタ電流が流れるときの抵抗であり、p-型エピタキシャ
ル層１Ｂの抵抗によって支配される。即ち、p-型エピタ
キシャル層１Ｂの底面からｎ型半導体領域６の底面まで
の高さに相当する領域２Ａの不純物濃度分布を、p-型エ
ピタキシャル層１Ｂの底面からその主面に向って徐々に
ｐ型不純物の濃度が低くなる濃度勾配で構成することに
より、p-型エピタキシャル層１Ｂとｎ型半導体領域６と
のｐｎ接合部からp-型エピタキシャル層１Ｂ側に伸びる
空乏層内の電界は、空乏層が伸びるにつれて徐々に強く
なるので、p-型エピタキシャル層１Ｂとｎ型半導体領域
６とのｐｎ接合耐圧が安定する。また、p-型エピタキシ
ャル層１Ｂの底面からｎ型半導体領域６の底面までの高
さに相当する領域６の抵抗は、深さ方向に向って徐々に
低くなるので、オン抵抗を支配するp-型エピタキシャル
層１Ｂのトータル的な抵抗率を低減できる。
は、縦型バイポーラトランジスタＴｒのｐ型コレクタ領
域であるp-型エピタキシャル層１Ｂとｎ型ベース領域で
あるｎ型半導体領域６とのｐｎ接合耐圧で決定される。
このｐｎ接合耐圧は、ｐ型ベース領域及びｎ型エミッタ
領域を接地した状態で、コレクタ領域に負の電圧を印加
した時に、アバランシェ降伏電流が流れるまでの電圧で
表される。また、半導体装置の基本的な性能であるオン
抵抗は、ｐ型エミッタ領域を接地し、ｐ型コレクタ領域
に負の電圧を印加した状態で、ｎ型ベース領域に負の電
圧を印加した時に、p+型半導体領域(ｐ型エミッタ領域)
７からｎ型半導体領域(ｎ型ベース領域)６を通り、p-型
エピタキシャル層(ｐ型コレクタ領域)１Ｂを経由して埋
込み型のp+型半導体領域(ｐ型コレクタ領域)４０にコレ
クタ電流が流れるときの抵抗であり、p-型エピタキシャ
ル層１Ｂの抵抗によって支配される。即ち、p-型エピタ
キシャル層１Ｂの底面からｎ型半導体領域６の底面まで
の高さに相当する領域２Ａの不純物濃度分布を、p-型エ
ピタキシャル層１Ｂの底面からその主面に向って徐々に
ｐ型不純物の濃度が低くなる濃度勾配で構成することに
より、p-型エピタキシャル層１Ｂとｎ型半導体領域６と
のｐｎ接合部からp-型エピタキシャル層１Ｂ側に伸びる
空乏層内の電界は、空乏層が伸びるにつれて徐々に強く
なるので、p-型エピタキシャル層１Ｂとｎ型半導体領域
６とのｐｎ接合耐圧が安定する。また、p-型エピタキシ
ャル層１Ｂの底面からｎ型半導体領域６の底面までの高
さに相当する領域６の抵抗は、深さ方向に向って徐々に
低くなるので、オン抵抗を支配するp-型エピタキシャル
層１Ｂのトータル的な抵抗率を低減できる。
【００７８】次に、前記縦型バイポーラトランジスタＴ
ｒを有する半導体装置の製造方法について簡単に説明す
る。
ｒを有する半導体装置の製造方法について簡単に説明す
る。
【００７９】まず、単結晶珪素からなるｎ型半導体基板
１Ｃを用意する。
１Ｃを用意する。
【００８０】次に、縦型バイポーラトランジスタ形成領
域において、前記ｎ型半導体基板１Ｃの主面にｐ型不純
物を選択的に導入する。
域において、前記ｎ型半導体基板１Ｃの主面にｐ型不純
物を選択的に導入する。
【００８１】次に、前記ｎ型半導体基板１の主面上の全
面にエピタキシャル成長法でp-型エピタキシャル層１Ｂ
を形成する。このp-型エピタキシャル層１Ｂの形成によ
り、選択的に導入されたｐ型不純物がｎ型半導体基板１
Ｃの主面、p-型エピタキシャル層１Ｂの主面の夫々に拡
散され、ｎ型半導体領域１Ｃとp-型エピタキシャル層１
Ｂとの間に埋込み型のp+型半導体領域４０が形成され
る。また、ｎ型半導体基板１Ｃの主面上にp-型エピタキ
シャル層１Ｂを形成することにより、半導体基体１が形
成される。
面にエピタキシャル成長法でp-型エピタキシャル層１Ｂ
を形成する。このp-型エピタキシャル層１Ｂの形成によ
り、選択的に導入されたｐ型不純物がｎ型半導体基板１
Ｃの主面、p-型エピタキシャル層１Ｂの主面の夫々に拡
散され、ｎ型半導体領域１Ｃとp-型エピタキシャル層１
Ｂとの間に埋込み型のp+型半導体領域４０が形成され
る。また、ｎ型半導体基板１Ｃの主面上にp-型エピタキ
シャル層１Ｂを形成することにより、半導体基体１が形
成される。
【００８２】次に、前記p-型エピタキシャル層１Ｂの底
面からその主面に向って所定の位置までの高さに相当す
る領域２Ａの不純物濃度分布を、p-型エピタキシャル層
１Ｂの底面からその主面に向って不純物の濃度が徐々に
低くなる濃度勾配にする。この領域２Ａの不純物濃度分
布は、p-型エピタキシャル層１Ｂの底面下に設けられた
p+型半導体領域４０から熱処理によって導入されたｐ型
不純物で形成される。即ち、半導体基体１に熱処理を施
すことにより、領域２Ａの不純物濃度分布は、p-型エピ
タキシャル層１Ｂの底面からその主面に向ってｐ型不純
物の濃度が徐々に低くなる。
面からその主面に向って所定の位置までの高さに相当す
る領域２Ａの不純物濃度分布を、p-型エピタキシャル層
１Ｂの底面からその主面に向って不純物の濃度が徐々に
低くなる濃度勾配にする。この領域２Ａの不純物濃度分
布は、p-型エピタキシャル層１Ｂの底面下に設けられた
p+型半導体領域４０から熱処理によって導入されたｐ型
不純物で形成される。即ち、半導体基体１に熱処理を施
すことにより、領域２Ａの不純物濃度分布は、p-型エピ
タキシャル層１Ｂの底面からその主面に向ってｐ型不純
物の濃度が徐々に低くなる。
【００８３】次に、前記p-型エピタキシャル層１Ｂの主
面に、p+型半導体領域４０と接触するp+型半導体領域４
１を形成する。
面に、p+型半導体領域４０と接触するp+型半導体領域４
１を形成する。
【００８４】次に、前記p-型エピタキシャル層１Ｂの主
面にｎ型不純物を選択的に導入し、ｎ型ベース領域であ
るｎ型半導体領域６を形成する。このｎ型半導体領域６
の底面は領域２Ａの主面に接触される。
面にｎ型不純物を選択的に導入し、ｎ型ベース領域であ
るｎ型半導体領域６を形成する。このｎ型半導体領域６
の底面は領域２Ａの主面に接触される。
【００８５】次に、前記ｎ型半導体領域６の主面にｐ型
不純物を選択的に導入し、ｐ型エミッタ領域であるp+型
半導体領域７を形成する。
不純物を選択的に導入し、ｐ型エミッタ領域であるp+型
半導体領域７を形成する。
【００８６】次に、前記p-型エピタキシャル層１Ｂの主
面上の全面に層間絶縁膜４２を形成し、その後、層間絶
縁膜４２に、p+型半導体領域７の一部の表面を露出する
接続孔、ｎ型半導体領域６の一部の表面を露出する接続
孔、p+型半導体領域４１の一部の表面を露出する接続孔
の夫々を形成する。
面上の全面に層間絶縁膜４２を形成し、その後、層間絶
縁膜４２に、p+型半導体領域７の一部の表面を露出する
接続孔、ｎ型半導体領域６の一部の表面を露出する接続
孔、p+型半導体領域４１の一部の表面を露出する接続孔
の夫々を形成する。
【００８７】次に、前記p-型エピタキシャル層１Ｂの主
面上の全面に導電膜を形成し、その後、導電膜にパター
ンニングを施して、エミッタ配線４３Ａ、ベース配線４
３Ｂ、コレクタ配線４３Ｃの夫々を形成することによ
り、縦型バイポーラトランジスタＴｒを塔載する半導体
装置がほぼ完成する。
面上の全面に導電膜を形成し、その後、導電膜にパター
ンニングを施して、エミッタ配線４３Ａ、ベース配線４
３Ｂ、コレクタ配線４３Ｃの夫々を形成することによ
り、縦型バイポーラトランジスタＴｒを塔載する半導体
装置がほぼ完成する。
【００８８】このように、本実施形態によれば、以下の
作用効果が得られる。
作用効果が得られる。
【００８９】（１）p-型エピタキシャル層(第１導電型
半導体層)１Ｂをコレクタ領域とし、前記p-型エピタキ
シャル層１Ｂの主面に形成されたｎ型半導体領域（第２
導電型半導体領域）６をベース領域とし、前記ｎ型半導
体領域６の主面に形成されたp+型半導体領域(第１導電
型半導体領域)７をエミッタ領域とする縦型バイポーラ
トランジスタＴｒを有する半導体装置であって、前記p-
型エピタキシャル層１Ｂの底面から前記ｎ型半導体領域
６の底面までの高さに相当する領域２Ａの不純物濃度分
布を、前記p-型エピタキシャル層１Ｂの底面からその主
面に向ってｐ型不純物の濃度が徐々に低くなる濃度勾配
で構成する。
半導体層)１Ｂをコレクタ領域とし、前記p-型エピタキ
シャル層１Ｂの主面に形成されたｎ型半導体領域（第２
導電型半導体領域）６をベース領域とし、前記ｎ型半導
体領域６の主面に形成されたp+型半導体領域(第１導電
型半導体領域)７をエミッタ領域とする縦型バイポーラ
トランジスタＴｒを有する半導体装置であって、前記p-
型エピタキシャル層１Ｂの底面から前記ｎ型半導体領域
６の底面までの高さに相当する領域２Ａの不純物濃度分
布を、前記p-型エピタキシャル層１Ｂの底面からその主
面に向ってｐ型不純物の濃度が徐々に低くなる濃度勾配
で構成する。
【００９０】この構成により、p-型エピタキシャル層１
Ｂとｎ型半導体領域６とのｐｎ接合部からp-型エピタキ
シャル層１Ｂ側に伸びる空乏層内の電界は、空乏層が伸
びるにつれて徐々に強くなるので、p-型エピタキシャル
層１Ｂとｎ型半導体領域６とのｐｎ接合耐圧が安定す
る。また、p-型エピタキシャル層１Ｂの底面から前記ｎ
型半導体領域６の底面までの高さに相当する領域２Ａの
抵抗は、深さ方向に向って徐々に低くなるので、オン抵
抗を支配するp-型エピタキシャル層１Ｂのトータル的な
抵抗率を低減できる。従って、縦型バイポーラトランジ
スタＴｒを有する半導体装置の耐圧を確保したままオン
抵抗を低減することができる。
Ｂとｎ型半導体領域６とのｐｎ接合部からp-型エピタキ
シャル層１Ｂ側に伸びる空乏層内の電界は、空乏層が伸
びるにつれて徐々に強くなるので、p-型エピタキシャル
層１Ｂとｎ型半導体領域６とのｐｎ接合耐圧が安定す
る。また、p-型エピタキシャル層１Ｂの底面から前記ｎ
型半導体領域６の底面までの高さに相当する領域２Ａの
抵抗は、深さ方向に向って徐々に低くなるので、オン抵
抗を支配するp-型エピタキシャル層１Ｂのトータル的な
抵抗率を低減できる。従って、縦型バイポーラトランジ
スタＴｒを有する半導体装置の耐圧を確保したままオン
抵抗を低減することができる。
【００９１】（２）p-型エピタキシャル層(第１導電型
半導体層)１Ｂをコレクタ領域とし、前記p-型エピタキ
シャル層１Ｂの主面に形成されたｎ型半導体領域（第２
導電型半導体領域）６をベース領域とし、前記ｎ型半導
体領域６の主面に形成されたp+型半導体領域(第１導電
型半導体領域)７をエミッタ領域とする縦型バイポーラ
トランジスタＴｒを有する半導体装置の製造方法であっ
て、前記ｎ型ベース領域であるｎ型半導体領域６を形成
する工程の前に、前記p-型エピタキシャル層１Ｂの底面
からその主面に向って所定の位置までの高さに相当する
領域２Ａの不純物濃度分布を、前記p-型エピタキシャル
層１Ｂの底面からその主面に向ってｐ型不純物の濃度が
徐々に低くなる濃度勾配にする工程を備える。
半導体層)１Ｂをコレクタ領域とし、前記p-型エピタキ
シャル層１Ｂの主面に形成されたｎ型半導体領域（第２
導電型半導体領域）６をベース領域とし、前記ｎ型半導
体領域６の主面に形成されたp+型半導体領域(第１導電
型半導体領域)７をエミッタ領域とする縦型バイポーラ
トランジスタＴｒを有する半導体装置の製造方法であっ
て、前記ｎ型ベース領域であるｎ型半導体領域６を形成
する工程の前に、前記p-型エピタキシャル層１Ｂの底面
からその主面に向って所定の位置までの高さに相当する
領域２Ａの不純物濃度分布を、前記p-型エピタキシャル
層１Ｂの底面からその主面に向ってｐ型不純物の濃度が
徐々に低くなる濃度勾配にする工程を備える。
【００９２】これにより、p-型エピタキシャル層１Ｂの
底面から前記ｎ型半導体領域６の底面までの高さに相当
する領域２Ａの不純物濃度分布を、前記p-型エピタキシ
ャル層１Ｂの底面からその主面に向って徐々にｐ型不純
物の濃度が低くなる濃度勾配にすることができるので、
縦型バイポーラトランジスタＴｒを塔載する半導体装置
の耐圧を確保したままオン抵抗を低減することができ
る。
底面から前記ｎ型半導体領域６の底面までの高さに相当
する領域２Ａの不純物濃度分布を、前記p-型エピタキシ
ャル層１Ｂの底面からその主面に向って徐々にｐ型不純
物の濃度が低くなる濃度勾配にすることができるので、
縦型バイポーラトランジスタＴｒを塔載する半導体装置
の耐圧を確保したままオン抵抗を低減することができ
る。
【００９３】（実施形態４）図１７は本発明の実施形態
４である半導体装置の要部断面図である。
４である半導体装置の要部断面図である。
【００９４】本実施形態の半導体装置は、図１７に示す
ように、半導体基体１の主面に縦型ＭＩＳＦＥＴＱを塔
載している。縦型ＭＩＳＦＥＴＱは、図示していない
が、複数個塔載され、電気的に並列に接続されている。
ように、半導体基体１の主面に縦型ＭＩＳＦＥＴＱを塔
載している。縦型ＭＩＳＦＥＴＱは、図示していない
が、複数個塔載され、電気的に並列に接続されている。
【００９５】前記縦型ＭＩＳＦＥＴＱは、主に、チャネ
ル形成領域、ゲート絶縁膜４、ゲート電極５、ソース領
域及びドレイン領域で構成されている。チャネル形成領
域は、p-型エピタキシャル層１Ｂの主面に形成されたｎ
型半導体領域６で構成されている。ソース領域は、ｎ型
半導体領域６の主面に形成されたp+型半導体領域７で構
成されている。ドレイン領域は、ｎ型半導体基板１の主
面上に形成されたp-型エピタキシャル層１Ｂ及びｎ型半
導体基板１とp-型エピタキシャル層１Ｂとの間に形成さ
れた埋込み型のp+型半導体領域４０で構成されている。
つまり、本実施形態の縦型ＭＩＳＦＥＴＱは、ｐチャネ
ル導電型で構成されている。
ル形成領域、ゲート絶縁膜４、ゲート電極５、ソース領
域及びドレイン領域で構成されている。チャネル形成領
域は、p-型エピタキシャル層１Ｂの主面に形成されたｎ
型半導体領域６で構成されている。ソース領域は、ｎ型
半導体領域６の主面に形成されたp+型半導体領域７で構
成されている。ドレイン領域は、ｎ型半導体基板１の主
面上に形成されたp-型エピタキシャル層１Ｂ及びｎ型半
導体基板１とp-型エピタキシャル層１Ｂとの間に形成さ
れた埋込み型のp+型半導体領域４０で構成されている。
つまり、本実施形態の縦型ＭＩＳＦＥＴＱは、ｐチャネ
ル導電型で構成されている。
【００９６】前記ドレイン領域である埋込み型のp+型半
導体領域４０の端部の主面にはp-型エピタキシャル層１
Ｂの主面に形成されたp+型半導体領域４１の底面が接触
され、p+型半導体領域４１の主面には層間絶縁膜８に形
成された接続孔を通してドレイン配線１１Ｃが電気的に
接続されている。
導体領域４０の端部の主面にはp-型エピタキシャル層１
Ｂの主面に形成されたp+型半導体領域４１の底面が接触
され、p+型半導体領域４１の主面には層間絶縁膜８に形
成された接続孔を通してドレイン配線１１Ｃが電気的に
接続されている。
【００９７】前記チャネル形成領域であるｎ型半導体領
域６、ソース領域であるp+型半導体領域の夫々には、層
間絶縁膜８に形成された接続孔を通してソース配線１１
Ａが電気的に接続されている。
域６、ソース領域であるp+型半導体領域の夫々には、層
間絶縁膜８に形成された接続孔を通してソース配線１１
Ａが電気的に接続されている。
【００９８】前記p-型エピタキシャル層１Ｂにおいて、
p-型エピタキシャル層１Ｂとp+型半導体領域４０との界
面であるp-型エピタキシャル層１Ｂの底面からp-型エピ
タキシャル層１Ｂとｎ型半導体領域６との界面の最下部
であるｎ型半導体領域６の底面までの高さに相当する領
域２Ａの不純物濃度分布は、p-型エピタキシャル層１Ｂ
の底面からその主面に向って徐々にｐ型不純物の濃度が
低くなる濃度勾配で構成されている。また、領域２Ａに
おいて、ｎ型半導体領域６の底面の近傍における不純物
濃度は、ｎ型半導体領域６の不純物濃度分布のピーク値
に比べて低く構成され、p-型エピタキシャル層１Ｂの底
面の近傍における不純物濃度は、ｎ型半導体領域６の不
純物濃度分布のピーク値に比べて高く構成されている。
p-型エピタキシャル層１Ｂとp+型半導体領域４０との界
面であるp-型エピタキシャル層１Ｂの底面からp-型エピ
タキシャル層１Ｂとｎ型半導体領域６との界面の最下部
であるｎ型半導体領域６の底面までの高さに相当する領
域２Ａの不純物濃度分布は、p-型エピタキシャル層１Ｂ
の底面からその主面に向って徐々にｐ型不純物の濃度が
低くなる濃度勾配で構成されている。また、領域２Ａに
おいて、ｎ型半導体領域６の底面の近傍における不純物
濃度は、ｎ型半導体領域６の不純物濃度分布のピーク値
に比べて低く構成され、p-型エピタキシャル層１Ｂの底
面の近傍における不純物濃度は、ｎ型半導体領域６の不
純物濃度分布のピーク値に比べて高く構成されている。
【００９９】前記領域２Ａの不純物濃度分布は、p-型エ
ピタキシャル層１Ｂの底面下に設けられた埋込み型のp+
型半導体領域４０からのｐ型不純物の導入によって形成
される。このｐ型不純物の導入は、ｎ型半導体領域６を
形成する工程の前において、半導体基体１に熱処理を施
すことによって行なわれる。
ピタキシャル層１Ｂの底面下に設けられた埋込み型のp+
型半導体領域４０からのｐ型不純物の導入によって形成
される。このｐ型不純物の導入は、ｎ型半導体領域６を
形成する工程の前において、半導体基体１に熱処理を施
すことによって行なわれる。
【０１００】このように、本実施形態によれば、前述の
実施形態１と同様の作用効果が得られる。
実施形態１と同様の作用効果が得られる。
【０１０１】以上、本発明者によってなされた発明を、
前記実施形態に基づき具体的に説明したが、本発明は、
前記実施形態に限定されるものではなく、その要旨を逸
脱しない範囲において種々変更可能であることは勿論で
ある。
前記実施形態に基づき具体的に説明したが、本発明は、
前記実施形態に限定されるものではなく、その要旨を逸
脱しない範囲において種々変更可能であることは勿論で
ある。
【０１０２】例えば、本発明は、ｎチャネル導電型の縦
型ＭＩＳＦＥＴを有する半導体装置に適用できる。
型ＭＩＳＦＥＴを有する半導体装置に適用できる。
【０１０３】また、本発明は、ｎｐｎ型の縦型バイポー
ラトランジスタを有する半導体装置に適用できる。
ラトランジスタを有する半導体装置に適用できる。
【０１０４】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記のとおりである。
的なものによって得られる効果を簡単に説明すれば、下
記のとおりである。
【０１０５】縦型ＭＩＳＦＥＴを有する半導体装置の耐
圧を確保したままオン抵抗を低減することができる。
圧を確保したままオン抵抗を低減することができる。
【０１０６】また、縦型バイポーラトランジスタを有す
る半導体装置の耐圧を確保したままオン抵抗を低減する
ことができる。
る半導体装置の耐圧を確保したままオン抵抗を低減する
ことができる。
【図１】本発明の実施形態１である半導体装置のチップ
レイアウト図である。
レイアウト図である。
【図２】前記半導体装置の要部平面図である。
【図３】図２に示すＡ−Ａ線の位置で切った断面図であ
る。
る。
【図４】図３に示すＢ−Ｂ線の位置における不純物濃度
分布図である。
分布図である。
【図５】熱処理時間と耐圧との関係を示す相関図であ
る。
る。
【図６】熱処理時間とオン抵抗との関係を示す相関図で
ある。
ある。
【図７】前記半導体装置の製造方法を説明するための要
部断面図である。
部断面図である。
【図８】前記半導体装置の製造方法を説明するための要
部断面図である。
部断面図である。
【図９】前記半導体装置の製造方法を説明するための要
部断面図である。
部断面図である。
【図１０】前記半導体装置の製造方法を説明するための
要部断面図である。
要部断面図である。
【図１１】前記半導体装置の製造方法を説明するための
要部断面図である。
要部断面図である。
【図１２】前記半導体装置の製造方法を説明するための
要部断面図である。
要部断面図である。
【図１３】前記半導体装置の製造方法を説明するための
要部断面図である。
要部断面図である。
【図１４】前記半導体装置を塔載したハイサイドスイッ
チ回路の等価回路図である。
チ回路の等価回路図である。
【図１５】本発明の実施形態２である半導体装置の要部
断面図である。
断面図である。
【図１６】本発明の実施形態３である半導体装置の要部
断面図である。
断面図である。
【図１７】本発明の実施形態４である半導体装置の要部
断面図である。
断面図である。
１…半導体基体、１Ａ…p+型半導体基板、１Ｂ…p-型エ
ピタキシャル層、２Ａ…領域、２Ｂ…領域、４…ゲート
絶縁膜、５…ゲート電極、６…ｎ型半導体領域、７…p+
型半導体領域、８…層間絶縁膜、９…接続孔、１０…n+
型半導体領域、１１Ａ…ソース配線、１１Ｂ…ゲート配
線、１２…最終保護膜、Ｑ…縦型ＭＩＳＦＥＴ。
ピタキシャル層、２Ａ…領域、２Ｂ…領域、４…ゲート
絶縁膜、５…ゲート電極、６…ｎ型半導体領域、７…p+
型半導体領域、８…層間絶縁膜、９…接続孔、１０…n+
型半導体領域、１１Ａ…ソース配線、１１Ｂ…ゲート配
線、１２…最終保護膜、Ｑ…縦型ＭＩＳＦＥＴ。
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 小林 正義
東京都小平市上水本町五丁目20番１号
株式会社日立製作所 半導体事業部内
(72)発明者 藤田 譲
東京都小平市上水本町五丁目20番１号
株式会社日立製作所 半導体事業部内
(72)発明者 田村 保夫
東京都小平市上水本町５丁目22番１号
株式会社日立マイコンシステム内
(72)発明者 金澤 孝光
埼玉県入間郡毛呂山町大字旭台15番地
日立東部セミコンダクタ株式会社内
(72)発明者 沼沢 澄人
東京都小平市上水本町５丁目22番１号
株式会社日立マイコンシステム内
(72)発明者 飯島 哲郎
東京都小平市上水本町五丁目20番１号
株式会社日立製作所 半導体事業部内
(72)発明者 矢ノ倉 栄二
東京都小平市上水本町五丁目20番１号
株式会社日立製作所 半導体事業部内
(56)参考文献 特開 昭60−196975（ＪＰ，Ａ)
特開 昭64−82567（ＪＰ，Ａ)
特開 平８−45953（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
H01L 29/78
H01L 21/336
Claims (4)
- 【請求項１】 第１導電型半導体層をドレイン領域と
し、前記第１導電型半導体層の主面上に形成された第２
導電型半導体領域をチャネル領域とし、前記第２導電型
半導体領域の主面上に形成された第１導電型半導体領域
をソース領域とする縦型ＭＩＳＦＥＴを有する半導体装
置であって、 前記第１導電型半導体層の底面から前記第２導電型半導
体領域に接続する接続面までの前記第１導電型半導体層
内の高さ方向の不純物濃度分布が、前記第１導電型半導
体層の底面から前記接続面に向って徐々に低くなる濃度
勾配になるように構成されたことを特徴とする半導体装
置。 - 【請求項２】 第１導電型半導体層をコレクタ領域と
し、前記第１導電型半導体層の主面上に形成された第２
導電型半導体領域をベース領域とし、前記第２導電型半
導体領域の主面上に形成された第１導電型半導体領域を
エミッタ領域とする縦型バイポーラトランジスタを有す
る半導体装置であって、 前記第１導電型半導体層の底面から前記第２導電型半導
体領域に接続する接続面までの前記第１導電型半導体層
内の高さ方向の不純物濃度分布が、前記第１導電型半導
体層の底面から前記接続面に向って徐々に低くなる濃度
勾配になるように構成されたことを特徴とする半導体装
置。 - 【請求項３】 前記第１導電型半導体層は、半導体基板
の主面上にエピタキシャル成長法で形成されたエピタキ
シャル層であることを特徴とする請求項１又は請求項２
に記載の半導体装置。 - 【請求項４】 第１導電型半導体基板の主面上にエピタ
キシャル成長法で第１導電型半導体層を形成する工程
と、 前記半導体基板に熱処理を施して、前記第１導電型半導
体基板より前記第１導電型半導体層へ第１導電型不純物
を導入し、前記第１導電型半導体層の底面からその主面
に向かって所定の高さまで前記第１導電型不純物の濃度
勾配が到達するように前記熱処理を制御する工程と、 前記第１導電型半導体層の主面上にゲート絶縁膜、ゲー
ト電極を形成後、前記第１導電型半導体層の主面側より
イオン打ち込み法で第２導電型不純物を導入して、チャ
ネル形成領域である第２導電型半導体領域を形成する工
程と、 熱処理を施して、前記第２導電型半導体領域の前記第２
導電型不純物を拡散させて、前記第２導電型半導体領域
の底面が、前記第１導電型半導体層の所定の高さまで到
達した前記第１導電型不純物の濃度勾配の領域と接する
ように前記熱処理を制御する工程と、を有することを特
徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18321696A JP3505039B2 (ja) | 1996-07-12 | 1996-07-12 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18321696A JP3505039B2 (ja) | 1996-07-12 | 1996-07-12 | 半導体装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1027905A JPH1027905A (ja) | 1998-01-27 |
| JP3505039B2 true JP3505039B2 (ja) | 2004-03-08 |
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ID=16131823
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18321696A Expired - Fee Related JP3505039B2 (ja) | 1996-07-12 | 1996-07-12 | 半導体装置及びその製造方法 |
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| Country | Link |
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| JP (1) | JP3505039B2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4164962B2 (ja) | 1999-10-08 | 2008-10-15 | 株式会社デンソー | 絶縁ゲート型バイポーラトランジスタ |
| US6285060B1 (en) * | 1999-12-30 | 2001-09-04 | Siliconix Incorporated | Barrier accumulation-mode MOSFET |
| JP2001352070A (ja) | 2000-04-07 | 2001-12-21 | Denso Corp | 半導体装置およびその製造方法 |
| JP4343571B2 (ja) | 2002-07-31 | 2009-10-14 | 株式会社ルネサステクノロジ | 半導体装置の製造方法 |
| CN114301422B (zh) * | 2021-12-31 | 2023-06-09 | 锐石创芯(重庆)科技有限公司 | 滤波器、多工器、射频前端及制造滤波器的方法 |
-
1996
- 1996-07-12 JP JP18321696A patent/JP3505039B2/ja not_active Expired - Fee Related
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|---|---|
| JPH1027905A (ja) | 1998-01-27 |
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