JP4164962B2 - 絶縁ゲート型バイポーラトランジスタ - Google Patents
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Description
【発明の属する技術分野】
本発明は、基板のコレクタ層とベース層との間にバッファ層を設ける構成の絶縁ゲート型バイポーラトランジスタに関する。
【0002】
【発明が解決しようとする課題】
モータ等の駆動回路でスイッチングのインバータ回路用として用いられるパワーデバイスにおいては、ターンオフ時にインダクタンス成分により高い電圧が印加されることがあり、これによりパワーデバイスが破壊するという問題がある。パワーデバイスとして絶縁ゲート形バイポーラトランジスタ(以下、IGBT (Insulated Gate Bipolar Transistor )と称する)を用いる場合には、ブレークダウン時のサステイン特性が負特性を示すことから、ブレークダウン時に電流の局所集中が起こり、破壊するのを助長するようになる。このように、IGBTのターンオフ時に発生する高電圧が素子破壊を引き起こすことがあるので、これを防止できるようにした構成を得ることが従来より課題となっていた。
【0003】
従来技術として、例えば、特開平6−268226号公報に示されるものがある。これは、図11に示すように、p型半導体基板1上にn型バッファ層2、n型中間層3、n型ベース層4を順次積層形成し、そのn型ベース層4内にp型ウェル層5、高濃度n型エミッタ6層を順次形成し、さらに、ゲート用の絶縁膜7を形成すると共に各電極を形成している。n型中間層3は、上下に位置するn型バッファ層2およびn型ベース層4の不純物濃度の中間的な不純物濃度で形成されている。エミッタ表面からの深さ方向の不純物濃度分布は図12(b)のようになっている。
【0004】
これにより、L負荷のターンオフ時に、n型ベース層4中に広がる空乏層がn型中間層層3に到達すると、空乏層の延びが抑えられるようになる。n型中間層3の不純物濃度がn型バッファ層2の不純物濃度よりも低いため、急激な電流減少が抑制されるようになり、これによってサージ電圧を小さくすることができる。この従来技術におけるブレークダウンの開始時点での図11中におけるA−A線部分の電界強度分布は図12(a)のようになる。
【0005】
しかしながら、上述のようにしてn型中間層3を設ける構成では、L負荷でのターンオフ時に空乏層がn型ベース層4からn型中間層3を経てn型バッファ層2まで達することがある。そして、このようにn型中間層3を形成してもブレークダウン時には、空乏層境界はn型バッファ層2に達しているため、サステイン特性の負特性は大きくなり、このためブレークダウン耐量が小さくなってしまうという不具合があった。
【0006】
本発明は、上記事情に鑑みてなされたもので、その目的は、L負荷のターンオフ時に生ずるインダクタンス成分に起因したサージ電圧の発生を抑制し、ブレークダウン時のサステイン電圧の負特性の改善も図ることができるようにした絶縁ゲート型バイポーラトランジスタを提供することにある。
【0007】
【課題を解決するための手段】
請求項1の発明によれば、バッファ層である第2の半導体層を設ける構成の絶縁ゲート型バイポーラトランジスタにおいて、第3半導体層(中間層)として、ブレークダウン時に第4の半導体層(ベース層)側から広がる空乏層が第2の半導体層(バッファ層)に到達しないように、その不純物濃度および厚さ寸法を設定しているので、ブレークダウン時に空乏層境界は、第3半導体層(中間層)まで達するが、第2半導体層(バッファ層)には達することがない。
【0008】
ブレークダウン時に空乏層境界が第2半導体層(バッファ層)に到達すると、ブレークダウン電流が小さい場合は、第2半導体層(バッファ層)の高不純物濃度領域が空乏化され、大きな空間電荷が形成されて、高い耐圧が得られるようになる。しかし、ブレークダウン電流が大きくなると、空乏化により形成された空間電荷が、第1の半導体層(基板)から注入されたキャリアにより打ち消されてなくなり、この結果耐圧が低下することになり、大きなサステイン特性の負特性が生ずる。
【0009】
ブレークダウン時に空乏層が第3半導体層(中間層)にとどまるように、第3半導体層(中間層)と第4半導体層(ベース層)の不純物濃度と厚さ寸法とを設定すると、空乏化により形成される空間電荷密度が低く抑えられるようになるので、ブレークダウン電流が増加したときに、第1の半導体層(基板)から注入されるキャリアにより打ち消される空間電荷が少なくなり、サステイン特性が改善されるようになる。
【0010】
そして、第3の半導体層(中間層)を、その不純物濃度が第4の半導体層(ベース層)の不純物濃度の2倍以上で且つ5倍以下の範囲で形成するようにしたので、電圧の時間変化分が抑えられるようになり、ノイズの発生を抑制することができる。
【0012】
請求項2の発明では、上述の場合に、第3の半導体層(中間層)と第4の半導体層(ベース層)との遷移領域で、その不純物濃度の濃度勾配を1×1014cm−3/μm(=1×1018cm−4)以下に設定しているので、dV/dtの変化を緩やかにすることができ、これによって発生ノイズを低減することができるようになる。
【0013】
【発明の実施の形態】
(第1の実施形態)
以下、本発明の第1の実施形態について図1ないし図9を参照しながら説明する。
図1はIGBT10の構成を模式的な断面で示すもので、第1の半導体層である例えばシリコンの高濃度p型(p+)半導体基板11(コレクタ層となる)上に、第2の半導体層である高濃度n型(n+)バッファ層12、第3の半導体層であるn型中間層13、第4の半導体層である低濃度n型(n−)ベース層14を順次積層形成した構成である。低濃度n型ベース層14内には、第5の半導体層であるp型ウェル層15、第6の半導体層である高濃度n型(n+)エミッタ層16が順次形成されている。この場合、n型中間層13は、後述するように上下に位置する高濃度n型バッファ層12および低濃度n型ベース層14の不純物濃度の中間的な不純物濃度で形成されている。
【0014】
p型ウェル層15のチャンネルを形成する領域の表面部分には所定膜厚のゲート用の絶縁膜17が形成され、この上面部にゲート電極18が形成されている。このゲート電極18は図示しない引出電極により外部に電気的に接続可能に導出されており、ゲート端子Gとされている。高濃度n型エミッタ層16の表面部分にはp型ウェル層15を短絡するようにしてエミッタ電極19が形成されており、裏面側の高濃度p型半導体基板11の表面にはコレクタ電極20が形成されている。
【0015】
上述の構成において、各半導体層の不純物濃度および厚さ寸法は後述するような根拠に基づいて設定されており、その結果、この実施形態においては、図2に示すように深さ方向に対する不純物濃度の分布状態を、次のような条件を満たすように設定されている。すなわち、第3の半導体層であるn型中間層13の不純物濃度をC3とし、厚さ寸法をx3とすると共に、第4の半導体層である低濃度n型ベース層14の不純物濃度をC4とし、厚さ寸法をx4とすると、シリコン(Si)の臨界電界強度Ecritの値に対して、次の式(1)に示す関係を満たすように各値が設定されている。
【0016】
qC4x4/εS ≦ Ecrit ≦ q(C3x3+C4x4)/εS…(1)
なお、上式(1)中の、εSはシリコンの比誘電率であり、qは素電荷を示している。
【0017】
また、上述の式(1)を満たすように設定する場合の一例として、不純物濃度および厚さ寸法を次のように設定することができる。
上記構成としたことにより、L負荷でのスイッチング動作でターンオフ時に、dV/dtの増大を抑制することができ、これによってブレークダウンの耐量の向上を図ることができるようになる。
【0018】
図3は、L負荷でスイッチング動作させた場合におけるターンオフ時の電圧サージ波形をシミュレーションした結果を、本実施形態の構成のもの(実線で示す)と従来構成のもの(破線で示す)とを示したものである。この結果から、本実施形態の構成のものによると、従来構成のものと比較して、コレクタ電圧Vcの増大を抑制すると共に、dV/dtの増大も抑制することができることがわかる。
【0019】
また、図4には、サステイン特性のシミュレーション結果について、本実施形態の構成のものと従来構成のものとを示している。この結果、サステイン電圧も抑制することができるようになり、その耐量を改善することができるようになることがわかる。
なお、上述の場合に、中間層13の不純物濃度を、ベース層14の不純物濃度の2倍以上で且つ5倍以下の範囲に形成することで上記した条件を満たすことができるようになる。
【0020】
次に、発明者らは、上述のようにして各半導体層を構成するに至った根拠について、その経緯と共に説明する。
パンチスルー型のIGBTにおいては、オン電圧を減少させるために低濃度n型ベース層となるエピタキシャル層を薄く形成し、これによる耐圧の低下を高濃度n型バッファ層を導入することで防止する構成としている。しかし、このようなIGBTの構成では、L負荷スイッチング動作時に高いサージ電圧が発生し、この電圧が素子耐圧を上回る場合には、最悪のケースでは素子破壊に至ることがある。
【0021】
このような不具合を解決すべく、発明者らは、L負荷スイッチング時の電圧サージ発生機構をデバイスシミュレーションにより解析してみた。この結果、サージ電圧の発生は、空乏層位置と不純物濃度および空乏化されていない領域でのキャリアのライフタイムとの相関関係により発生することを見出だした。そこで、このようなシミュレーション結果から、L負荷スイッチング時にサージ電圧の発生の少ないIGBTを得る構成を次のようにして改善する方法を考えた。
【0022】
図5には、サージ電圧の発生時におけるコレクタ電圧Vcおよびコレクタ電流Icを時間の経過と共に変化する状態を示している。また、図6には、深さに対する不純物濃度とキャリアである電子の濃度および電子のライフタイムを示している。これらの結果から、サージ電圧発生時に、空乏層の境界部分がバッファ層にかかり始めていることがわかる。そして、このような状態での空間電荷の分布を見ると、図7に示すようになっている。すなわち、空間電荷が急増することによって、電界強度が図8に示すようにして増大し、これによってサージ電圧が発生するようになるのである。
【0023】
そこで、このような場合においても、IGBTに最大電圧が印加された時に、空乏層が高濃度n型バッファ層に到達しないように構成することが考えられる。これを実現するために考えられる方法としては、次の4つのものがある。
【0024】
(1)低濃度n型ベース層となるn型エピタキシャル層を厚く形成する
(2)低濃度n型ベース層の不純物濃度を高くする
(3)低濃度n型ベース層の不純物濃度に変化を持たせて空乏層が高濃度n型バッファ層に到達しないように不純物分布を形成する
(4)最高電圧が印加された時に空乏化されていない領域のライフタイムを長くなるようにして、空乏層の広がる速度を低下させて高濃度n型バッファ層内に入ったときに空間電荷の生成速度を低下させる(局所ライフタイムの場合には、できるだけ深い位置にピークを作るようにする)
そこで、本実施形態においては、上記した(3)の方法である低濃度n型ベース層14の不純物濃度に変化を持たせることで対応している。実際には、低濃度n型ベース層14と高濃度n型バッファ層12との間に中間的な不純物濃度のn型中間層13を形成することにより上述の条件を満たすようにしている。
【0025】
このような本実施形態によれば、n型中間層13として、式(1)を満たすように不純物濃度および厚さ寸法を設定した構成とすることにより、L負荷スイッチング動作における、ターンオフ時にサージ電圧の低減を図ることができると共に、サステイン特性の改善を図ることができるようになる。
【0026】
(第2の実施形態)
図9および図10は本発明の第2の実施形態を示すもので、第1の実施形態と異なるところは、n型中間層13の不純物濃度分布を、図9に示すように傾斜を持たせるように構成したところである。すなわち、第3の半導体層であるn型中間層13と第4の半導体層である低濃度n型ベース層14との不純物濃度が連続的に変化するようにしており、その濃度勾配を1×1014cm-3(1×1018cm-4)以下としている。
【0027】
このように構成することにより、dV/dtを抑制することができるようになる。図10は、シミュレーションにより求めたdV/dtの特性を示すもので、これによって、従来構成のものと比べて、最大のdV/dtを20%以上低下させることができるようになった。
【0028】
本発明は上記した実施例にのみ限定されるものではなく、次のように変形または拡張できる。
上記各実施形態においては、nチャンネル型のIGBTについて説明したが、pチャンネル型のIGBTにも適用できる。
【図面の簡単な説明】
【図1】本発明の第1の実施形態を示す模式的な縦断側面図
【図2】深さに対する電界強度および不純物濃度の分布図
【図3】L負荷スイッチング動作でのターンオフ時の電圧サージ波形のシミュレーション結果
【図4】サステイン特性のシミュレーション結果
【図5】サージ電圧の発生時のコレクタ電圧およびコレクタ電流のシミュレーション結果
【図6】深さに対するサージ電圧発生時の電子濃度分布のシミュレーション結果
【図7】深さに対するサージ電圧発生時の空間電荷分布のシミュレーション結果
【図8】深さに対するサージ電圧発生時の電界強度のシミュレーション結果
【図9】本発明の第2の実施形態を示す図2相当図
【図10】図3相当図
【図11】従来例を示す図1相当図
【図12】図2相当図
【符号の説明】
10はIGBT(絶縁ゲート型バイポーラトランジスタ)、11は半導体基板(第1の半導体層)、12はバッファ層(第2の半導体層)、13は中間層(第3の半導体層)、14はベース層(第4の半導体層)、15はウェル層(第5の半導体層)、16はエミッタ層(第6の半導体層)、17は絶縁膜、18はゲート電極、19はエミッタ電極、20はコレクタ電極である。
Claims (3)
- 第1の導電型に形成された第1の半導体層(基板)と、
この第1の半導体層の上に設けられ第2の導電型に形成された第2の半導体層(バッファ層)と、
この第2の半導体層の上にこれよりも低い不純物濃度で前記第2の導電型に形成された第3の半導体層(中間層)と、
この第3の半導体層の上にこれよりも低い不純物濃度で前記第2の導電型に形成された第4の半導体層(ベース層)と、
この第4の半導体層の表面に設けられ前記第1の導電型に形成された第5の半導体層(ウェル層)と、
この第5の半導体層の表面に設けられ前記第2の導電型に形成された第6の半導体層(エミッタ層)と、
前記第5の半導体層の前記第4の半導体層と前記第6の半導体層との間の表面領域にチャンネルを形成するために設けられた絶縁ゲート構造とを有し、
前記第3の半導体層は、ブレークダウン時に前記第4の半導体層側から広がる空乏層が前記第2の半導体層に到達しないように、その不純物濃度が前記第4の半導体層の不純物濃度の2倍以上で且つ5倍以下の範囲で形成されていることを特徴とする絶縁ゲート型バイポーラトランジスタ。 - 第1の導電型に形成された第1の半導体層(基板)と、
この第1の半導体層の上に設けられ第2の導電型に形成された第2の半導体層(バッファ層)と、
この第2の半導体層の上にこれよりも低い不純物濃度で前記第2の導電型に形成された第3の半導体層(中間層)と、
この第3の半導体層の上にこれよりも低い不純物濃度で前記第2の導電型に形成された第4の半導体層(ベース層)と、
この第4の半導体層の表面に設けられ前記第1の導電型に形成された第5の半導体層(ウェル層)と、
この第5の半導体層の表面に設けられ前記第2の導電型に形成された第6の半導体層(エミッタ層)と、
前記第5の半導体層の前記第4の半導体層と前記第6の半導体層との間の表面領域にチャンネルを形成するために設けられた絶縁ゲート構造とを有し、
前記第3の半導体層がブレークダウン時に前記第4の半導体層側から広がる空乏層が前記第2の半導体層に到達しないようにするため、前記第3の半導体層と前記第4の半導体層との遷移領域では、その不純物濃度の濃度勾配が1×10 14 cm −3 /μm(=1×10 18 cm −4 )以下に設定されていることを特徴とする絶縁ゲート型バイポーラトランジスタ。 - 第1の導電型に形成された第1の半導体層(基板)と、
この第1の半導体層の上に設けられ第2の導電型に形成された第2の半導体層(バッファ層)と、
この第2の半導体層の上にこれよりも低い不純物濃度で前記第2の導電型に形成された第3の半導体層(中間層)と、
この第3の半導体層の上にこれよりも低い不純物濃度で前記第2の導電型に形成された第4の半導体層(ベース層)と、
この第4の半導体層の表面に設けられ前記第1の導電型に形成された第5の半導体層(ウェル層)と、
この第5の半導体層の表面に設けられ前記第2の導電型に形成された第6の半導体層(エミッタ層)と、
前記第5の半導体層の前記第4の半導体層と前記第6の半導体層との間の表面領域にチャンネルを形成するために設けられた絶縁ゲート構造とを有し、
前記第3の半導体層は、ブレークダウン時に前記第4の半導体層側から広がる空乏層が 前記第2の半導体層に到達しないように、前記第3の半導体層の不純物濃度をC 3 とし、厚さ寸法をx 3 とすると共に、前記第4の半導体層の不純物濃度をC 4 とし、厚さ寸法をx 4 とし、前記第3および第4の半導体層であるシリコンの臨界電界強度E crit の値に対して次式(1)の関係を満たすように各値が設定されていることを特徴とする絶縁ゲート型バイポーラトランジスタ。
qC 4 x 4 /ε S ≦ E crit ≦ q(C 3 x 3 +C 4 x 4 )/ε S …(1)
(式(1)中、ε S はシリコンの比誘電率、qは素電荷を示す)
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