JPH05283703A - Ｄｍｏｓｔ接合絶縁破壊の向上 - Google Patents
Ｄｍｏｓｔ接合絶縁破壊の向上Info
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- JPH05283703A JPH05283703A JP5005902A JP590293A JPH05283703A JP H05283703 A JPH05283703 A JP H05283703A JP 5005902 A JP5005902 A JP 5005902A JP 590293 A JP590293 A JP 590293A JP H05283703 A JPH05283703 A JP H05283703A
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
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- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
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- H01L29/0843—Source or drain regions of field-effect devices
- H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
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Abstract
(57)【要約】 （修正有）
【目的】 拡散金属酸化物半導体のドレイン絶縁破壊電
圧を増加させる手段を発明する。 【構成】 ＰＮ接合点近傍での電界の勾配を低下させる
ため絶縁破壊動作を向上させるのに用いる構造は、特に
縦型のＤＭＯＳＴに適用する。本体の近傍でのドレイン
接合点へのＮ型不純物添加プロフィールを、Ｐ−ｎｕ−
Ｎ−Ｎ+型のダイオード構造を構成する。ここで、ｎｕ
は低Ｎ型不純物濃度領域である。Ｎ型領域はより高い不
純物濃度であり、より広範囲である。ｎｕ領域をＮ領域
の１／２の不純物濃度で、２ミクロンの広がりにする。
ｎｕ領域不純物濃度をＮ領域の不純物濃度の１／４にす
る。
圧を増加させる手段を発明する。 【構成】 ＰＮ接合点近傍での電界の勾配を低下させる
ため絶縁破壊動作を向上させるのに用いる構造は、特に
縦型のＤＭＯＳＴに適用する。本体の近傍でのドレイン
接合点へのＮ型不純物添加プロフィールを、Ｐ−ｎｕ−
Ｎ−Ｎ+型のダイオード構造を構成する。ここで、ｎｕ
は低Ｎ型不純物濃度領域である。Ｎ型領域はより高い不
純物濃度であり、より広範囲である。ｎｕ領域をＮ領域
の１／２の不純物濃度で、２ミクロンの広がりにする。
ｎｕ領域不純物濃度をＮ領域の不純物濃度の１／４にす
る。
Description
【０００１】
【産業上の利用分野】本発明は拡散金属酸化物半導体ト
ランジスタ（ＤＭＯＳＴ）構造に係り、特に電子なだれ
絶縁破壊により制限されるデバイスのドレイン絶縁破壊
電圧を増加させる手段に関する。これは制限電圧絶縁破
壊機構であり、そこではデバイスの寸法が電界空乏領域
の突き抜けすなわち通り抜け現象を取り除くのに十分に
大きく作られている。
ランジスタ（ＤＭＯＳＴ）構造に係り、特に電子なだれ
絶縁破壊により制限されるデバイスのドレイン絶縁破壊
電圧を増加させる手段に関する。これは制限電圧絶縁破
壊機構であり、そこではデバイスの寸法が電界空乏領域
の突き抜けすなわち通り抜け現象を取り除くのに十分に
大きく作られている。
【０００２】
【従来の技術】電子なだれ絶縁破壊は、自然に電荷担体
の発生が起こる値を半導体の内部電界の勾配が超えると
きに発生する。いったんこの動作が始まると、このよう
にして発生した電荷担体が電界中で加速され、半導体の
結晶格子に衝突することにより追加的な電荷担体が発生
する。電荷担体の発生率が１より大きくなると、前述の
過程が再生され、迅速に無限大方向に拡大する。この絶
縁破壊の形は正常のデバイス動作を阻害し、デバイスに
対する臨界電圧の制限をもたらす。
の発生が起こる値を半導体の内部電界の勾配が超えると
きに発生する。いったんこの動作が始まると、このよう
にして発生した電荷担体が電界中で加速され、半導体の
結晶格子に衝突することにより追加的な電荷担体が発生
する。電荷担体の発生率が１より大きくなると、前述の
過程が再生され、迅速に無限大方向に拡大する。この絶
縁破壊の形は正常のデバイス動作を阻害し、デバイスに
対する臨界電圧の制限をもたらす。
【０００３】図１は、半導体産業で採用される縦型ＤＭ
ＯＳＴの典型的な断面を示す。明確にするために、図の
縦方向の寸法は横方向の寸法に対して拡大されている。
このデバイスは従来の平面構造を採用している。半導体
のドレイン層（体）１０は、Ｎ＋基板１１上に置かれた
Ｎ形伝導性の周知のエピタキシャル半導体層であってよ
い。このＮ＋基板は、ＤＭＯＳＴを個々の素子として作
ることができるように十分に不純物を添加した半導体ウ
ェハーでよい。その代わりに、層１１は、モノリシック
半導体集積回路の分野で周知の十分に不純物を添加した
材料の埋め込み層であってもよい。半導体層１０の表面
には平面接合領域１２がその中へのＰ形不純物の拡散に
より作られる。図１には凹所が描かれているが、Ｐ領域
１２は実際は任意の所望の表面形状を取ることのできる
円環形をしている。それは単純な円であってもよいし、
もっと一般的に用いられている、半導体表面に複数の素
子を重ねて作ることのできる６辺形であってもよい。こ
のような複数の素子をプレーナデバイスの金属化により
並列に接続して、単一の素子として共に動作させられ
る。各素子は比較的小さい電流を導通するだけである
が、これらの素子を多数並列に接続して所望の電流値を
得ることができる。実際にはこれらの素子を数千個接続
して数アンペアの電流を得ることができる。
ＯＳＴの典型的な断面を示す。明確にするために、図の
縦方向の寸法は横方向の寸法に対して拡大されている。
このデバイスは従来の平面構造を採用している。半導体
のドレイン層（体）１０は、Ｎ＋基板１１上に置かれた
Ｎ形伝導性の周知のエピタキシャル半導体層であってよ
い。このＮ＋基板は、ＤＭＯＳＴを個々の素子として作
ることができるように十分に不純物を添加した半導体ウ
ェハーでよい。その代わりに、層１１は、モノリシック
半導体集積回路の分野で周知の十分に不純物を添加した
材料の埋め込み層であってもよい。半導体層１０の表面
には平面接合領域１２がその中へのＰ形不純物の拡散に
より作られる。図１には凹所が描かれているが、Ｐ領域
１２は実際は任意の所望の表面形状を取ることのできる
円環形をしている。それは単純な円であってもよいし、
もっと一般的に用いられている、半導体表面に複数の素
子を重ねて作ることのできる６辺形であってもよい。こ
のような複数の素子をプレーナデバイスの金属化により
並列に接続して、単一の素子として共に動作させられ
る。各素子は比較的小さい電流を導通するだけである
が、これらの素子を多数並列に接続して所望の電流値を
得ることができる。実際にはこれらの素子を数千個接続
して数アンペアの電流を得ることができる。
【０００４】図示のごとく、領域１２の内側に第二のＮ
＋導電性表面領域１３が半導体表面に拡散される。領域
１３は領域１２を通って部分的に通路を伸ばしその内側
の縁は領域１２の内側の縁と隔てられて制御空間が設け
られている。破線１４がこの空間に張られてＤＭＯＳＴ
チャンネル領域を定義している。ゲート金属被覆１６が
チャンネル領域にわたって広がり、実際には領域１３の
周辺部にやや伸びている。このゲート金属被覆は半導体
表面上に吊り下げられているように示してあるが、実際
には薄いゲート酸化物の頂面に置かれている。従来の平
面金属被覆同様この平面酸化物も図１には示していな
い。これらを省略したのは図を明瞭にするためであり、
これらの平面構造は実際には存在していると理解すべき
である。ゲート金属被覆の下の酸化物層の厚さは従来の
ＭＯＳＴの手法で制御され、ＤＭＯＳＴの敷居値電圧Ｖ
Tを制御する。正の電圧が金属１６に印加された場合、
この電圧は多数のＰ形の電荷担体を排除し、薄い酸化物
の真下の領域１２のＮ形少数電荷担体を引き付ける作用
をする。酸化物の厚さとチャンネル領域の不純物添加レ
ベルにより決まるある電圧レベルでのこの動作は、Ｐ形
領域を反転状態に駆動し、破線１４で定義されるチャン
ネル領域を作り出す。
＋導電性表面領域１３が半導体表面に拡散される。領域
１３は領域１２を通って部分的に通路を伸ばしその内側
の縁は領域１２の内側の縁と隔てられて制御空間が設け
られている。破線１４がこの空間に張られてＤＭＯＳＴ
チャンネル領域を定義している。ゲート金属被覆１６が
チャンネル領域にわたって広がり、実際には領域１３の
周辺部にやや伸びている。このゲート金属被覆は半導体
表面上に吊り下げられているように示してあるが、実際
には薄いゲート酸化物の頂面に置かれている。従来の平
面金属被覆同様この平面酸化物も図１には示していな
い。これらを省略したのは図を明瞭にするためであり、
これらの平面構造は実際には存在していると理解すべき
である。ゲート金属被覆の下の酸化物層の厚さは従来の
ＭＯＳＴの手法で制御され、ＤＭＯＳＴの敷居値電圧Ｖ
Tを制御する。正の電圧が金属１６に印加された場合、
この電圧は多数のＰ形の電荷担体を排除し、薄い酸化物
の真下の領域１２のＮ形少数電荷担体を引き付ける作用
をする。酸化物の厚さとチャンネル領域の不純物添加レ
ベルにより決まるある電圧レベルでのこの動作は、Ｐ形
領域を反転状態に駆動し、破線１４で定義されるチャン
ネル領域を作り出す。
【０００５】デバイスの電極は概略的に示してある。ソ
ース接点は領域１３に形成され、領域１２に対する並列
接続はＤＭＯＳＴの本体接続を形成する。かくして、端
子２０はソース／本体電極であり、端子１９はゲート電
極であり、領域１１に接続される端子１８はドレイン電
極である。かくして、ＤＭＯＳＴは、関連する概略図に
示すように、本体１２（すなわち背面ゲート）がソース
１３に短絡されている。
ース接点は領域１３に形成され、領域１２に対する並列
接続はＤＭＯＳＴの本体接続を形成する。かくして、端
子２０はソース／本体電極であり、端子１９はゲート電
極であり、領域１１に接続される端子１８はドレイン電
極である。かくして、ＤＭＯＳＴは、関連する概略図に
示すように、本体１２（すなわち背面ゲート）がソース
１３に短絡されている。
【０００６】典型的なＤＭＯＳＴ構造においては、層１
１は大量に不純物添加された半導体ウェハーであり、図
に示すようにドレイン接点１８ウェハーの反対側の面に
形成される。この代わりに、層１１は、モノリシック集
積回路の手法に従ってＰ形半導体基板ウェハー上に配置
された約１ミクロンの厚さの導電埋め込み層である。Ｎ
形層１０は典型的には１４ミクロンの厚さに形成され、
領域１２はその表面の中へ約２．５ミクロン伸びてい
る。領域１３は約１ミクロン領域１２の中に伸びてい
る。Ｐ形本体領域１２は典型的には約３．５×１０17／
ｃｍ3の表面電荷担体濃度を有している。領域１０は約
５×１０15／ｃｍ3の均一な電荷担体濃度を有してい
る。領域１１は約５×１０18／ｃｍ3の電荷担体濃度を
有し、これによりドレイン領域１０に対する低抵抗オー
ム領域接点が提供される。上述の条件に対して、領域１
２からのドレインの通り抜け電圧は１２０ボルトよりも
大きい。しかしながら、領域１０の電荷担体濃度に対し
ては電子なだれ電圧は通り抜け電圧よりも低くなる。
１は大量に不純物添加された半導体ウェハーであり、図
に示すようにドレイン接点１８ウェハーの反対側の面に
形成される。この代わりに、層１１は、モノリシック集
積回路の手法に従ってＰ形半導体基板ウェハー上に配置
された約１ミクロンの厚さの導電埋め込み層である。Ｎ
形層１０は典型的には１４ミクロンの厚さに形成され、
領域１２はその表面の中へ約２．５ミクロン伸びてい
る。領域１３は約１ミクロン領域１２の中に伸びてい
る。Ｐ形本体領域１２は典型的には約３．５×１０17／
ｃｍ3の表面電荷担体濃度を有している。領域１０は約
５×１０15／ｃｍ3の均一な電荷担体濃度を有してい
る。領域１１は約５×１０18／ｃｍ3の電荷担体濃度を
有し、これによりドレイン領域１０に対する低抵抗オー
ム領域接点が提供される。上述の条件に対して、領域１
２からのドレインの通り抜け電圧は１２０ボルトよりも
大きい。しかしながら、領域１０の電荷担体濃度に対し
ては電子なだれ電圧は通り抜け電圧よりも低くなる。
【０００７】縦型ＤＭＯＳＴの周知の他の具体例では、
領域１２の内部の周辺部にある半導体表面の導電性を減
少させることができる。
領域１２の内部の周辺部にある半導体表面の導電性を減
少させることができる。
【０００８】さらに、従来例に関して、図２は鎖線２に
より規定された図１の接合部の概略的な断面図である。
図２において、破線３が接合構造を貫いて縦方向に伸
び、図３はこの線に沿った典型的な電荷担体濃度を描い
たグラフである。接合点が表面の約２．５ミクロン下に
あることが分かる。この接合点の左側に領域１２のＰ形
物質があり、右側に領域１０のＮ形物質が存在する。領
域１０の不純物添加はエピタキシャル堆積の結果として
均一であり、一方本体領域１２は平面拡散の結果指数関
数的であることが注目できる。
より規定された図１の接合部の概略的な断面図である。
図２において、破線３が接合構造を貫いて縦方向に伸
び、図３はこの線に沿った典型的な電荷担体濃度を描い
たグラフである。接合点が表面の約２．５ミクロン下に
あることが分かる。この接合点の左側に領域１２のＰ形
物質があり、右側に領域１０のＮ形物質が存在する。領
域１０の不純物添加はエピタキシャル堆積の結果として
均一であり、一方本体領域１２は平面拡散の結果指数関
数的であることが注目できる。
【０００９】図２の破線４は表面に対して約２２度の角
度をなしており、図４のグラフに示すように拡張した電
荷担体濃度を表す。このグラフは１２ミクロン以上に伸
び、またＰＮ接合点が６ミクロンの位置にあることを示
す。この角度の目的は、グラフを拡大することであり、
図４は角度を付けて折り重ねた実例を用いた実際のデバ
イスの表示を表す。
度をなしており、図４のグラフに示すように拡張した電
荷担体濃度を表す。このグラフは１２ミクロン以上に伸
び、またＰＮ接合点が６ミクロンの位置にあることを示
す。この角度の目的は、グラフを拡大することであり、
図４は角度を付けて折り重ねた実例を用いた実際のデバ
イスの表示を表す。
【００１０】
【発明が解決しようとする課題】ＤＭＯＳＴドレインの
電子なだれ電圧を増大させるのが本発明の一つの目的で
ある。
電子なだれ電圧を増大させるのが本発明の一つの目的で
ある。
【００１１】減少した不純物濃度の領域をＤＭＯＳＴ中
に組み込み、それにより逆バイアスドレイン条件下での
電界の勾配を減少させるのも本発明の目的である。
に組み込み、それにより逆バイアスドレイン条件下での
電界の勾配を減少させるのも本発明の目的である。
【００１２】さらに、不純物濃度を減少させた反対導電
型の領域でＤＭＯＳＴ本体領域を取り囲むのも本発明の
目的である。
型の領域でＤＭＯＳＴ本体領域を取り囲むのも本発明の
目的である。
【００１３】
【課題を解決するための手段】以上の目的とその他の目
的は以下のごとく達成される。
的は以下のごとく達成される。
【００１４】ＤＭＯＳＴ本体領域が均一な抵抗率のドレ
イン領域に形成され、濃度の低減したドレイン領域が本
体領域を取り巻くように形成される。これによりＰＮ接
合の近傍の電界勾配が減少し、次に、このことが印加さ
れたバイアス条件での電荷担体の発生を減少させる。こ
の結果、デバイスパラメータを制限する電子なだれ電圧
が増大する。
イン領域に形成され、濃度の低減したドレイン領域が本
体領域を取り巻くように形成される。これによりＰＮ接
合の近傍の電界勾配が減少し、次に、このことが印加さ
れたバイアス条件での電荷担体の発生を減少させる。こ
の結果、デバイスパラメータを制限する電子なだれ電圧
が増大する。
【００１５】
【実施例】図５は本発明を示す。「ｎｕ」領域２２が図
２に示した基本構造に付加され、いわゆるＰ−ｎｕ−Ｎ
構造を創り出している。ｎｕ領域はＮ導電型の領域であ
るが、Ｎ領域１０よりもより少なく不純物が添加された
ものである。この領域は、一連の適宜な処理段階を有す
る平面フォトリソグラフィ処理を用いてＰ領域１２の形
成に先立って形成できる。例えば、従来の平面ＤＭＯＳ
Ｔの準備においてＰ型本体領域１２を形成するために酸
化物マスクがフォトリソグラフィにより創り出される。
このマスクは、実際、それを通してＰ型不純物がシリコ
ン中に拡散される平面酸化物の開口である。本発明を実
施するに際して、マスクの開口は第一にホウ素のような
Ｐ型の不純物の堆積を局所化するのに利用される。この
堆積は制御された量だけ堆積する。領域１０の不純物が
部分的に補償されるように不純物添加レベルが選定され
るが、十分な不純物が供給されてＰＮ接合が創り出され
る訳ではない。そこで不純物は、ｎｕ領域２２を創り出
すのに十分なだけ半導体中に注入される温度で拡散され
る。次に、フォトリソグラフィにより創り出された同じ
酸化物マスクが採用され、従来の方法で領域１２を創り
出す。
２に示した基本構造に付加され、いわゆるＰ−ｎｕ−Ｎ
構造を創り出している。ｎｕ領域はＮ導電型の領域であ
るが、Ｎ領域１０よりもより少なく不純物が添加された
ものである。この領域は、一連の適宜な処理段階を有す
る平面フォトリソグラフィ処理を用いてＰ領域１２の形
成に先立って形成できる。例えば、従来の平面ＤＭＯＳ
Ｔの準備においてＰ型本体領域１２を形成するために酸
化物マスクがフォトリソグラフィにより創り出される。
このマスクは、実際、それを通してＰ型不純物がシリコ
ン中に拡散される平面酸化物の開口である。本発明を実
施するに際して、マスクの開口は第一にホウ素のような
Ｐ型の不純物の堆積を局所化するのに利用される。この
堆積は制御された量だけ堆積する。領域１０の不純物が
部分的に補償されるように不純物添加レベルが選定され
るが、十分な不純物が供給されてＰＮ接合が創り出され
る訳ではない。そこで不純物は、ｎｕ領域２２を創り出
すのに十分なだけ半導体中に注入される温度で拡散され
る。次に、フォトリソグラフィにより創り出された同じ
酸化物マスクが採用され、従来の方法で領域１２を創り
出す。
【００１６】図５の破線６に沿って電荷担体濃度を表示
した図６は、２．５ミクロンのＰＮ接合点に隣り合った
（補償により）より低く不純物添加されたＮ型としてｎ
ｕ領域を示している。Ｎ領域１０は約５×１０15原子／
ｃｍ3の不純物添加レベルであり、ｎｕ領域２２は約
２．５×１０15原子／ｃｍ3、すなわちドレイン層（本
体）１０の約半分の不純物添加レベルであることに注目
すべきである。このことは元来の原子の半数が補償され
たときに発生する。次に、プレーナプロセスにおいて
は、本体領域１２は酸化物マスク拡散により通常のごと
く創り出され、約３．５×１０17原子／ｃｍ3の表面不
純物添加レベルを生み出す。この拡散は、ｎｕ領域２２
を生成するのに用いたのと同一の酸化物マスクを通して
遂行されるが、より低い温度でなされ、その結果不純物
添加レベル浸透は図示のごとく少ない。
した図６は、２．５ミクロンのＰＮ接合点に隣り合った
（補償により）より低く不純物添加されたＮ型としてｎ
ｕ領域を示している。Ｎ領域１０は約５×１０15原子／
ｃｍ3の不純物添加レベルであり、ｎｕ領域２２は約
２．５×１０15原子／ｃｍ3、すなわちドレイン層（本
体）１０の約半分の不純物添加レベルであることに注目
すべきである。このことは元来の原子の半数が補償され
たときに発生する。次に、プレーナプロセスにおいて
は、本体領域１２は酸化物マスク拡散により通常のごと
く創り出され、約３．５×１０17原子／ｃｍ3の表面不
純物添加レベルを生み出す。この拡散は、ｎｕ領域２２
を生成するのに用いたのと同一の酸化物マスクを通して
遂行されるが、より低い温度でなされ、その結果不純物
添加レベル浸透は図示のごとく少ない。
【００１７】図７は拡張した尺度での本発明の不純物の
プロフィールを示すグラフである。これは図５の破線７
に従っている。このプロフィールは表面から約２３度の
角度が付けられているので、ＰＮ接合点は約６ミクロン
で起こり、ｎｕ領域は約１１ミクロンに伸長している。
左側での軽い隆起は図５の領域１３に接近することによ
る。
プロフィールを示すグラフである。これは図５の破線７
に従っている。このプロフィールは表面から約２３度の
角度が付けられているので、ＰＮ接合点は約６ミクロン
で起こり、ｎｕ領域は約１１ミクロンに伸長している。
左側での軽い隆起は図５の領域１３に接近することによ
る。
【００１８】図８は、ＰＮ接合が電子なだれ絶縁破壊に
近い９１ボルトでバイアスされたときの図２の破線４に
沿った電位を表示したグラフである。空乏領域が、６ミ
クロンでのＰＮ接合点自身の十分に内側である４ミクロ
ンに伸びていることに注目すべきである。最多数の電荷
担体が発生するＰＮ接合点で電位の勾配が最大であるこ
とに注目すべきである。ここが電子なだれ絶縁破壊が開
始される位置である。電界の勾配が十分である場合は、
電荷担体は十分な速度を得て二次的な電荷担体が発生
し、かくして、自身を再発生することのできる電流が発
生し、電荷担体の再生産率が１を超えたときに接合点の
絶縁破壊を発生する。
近い９１ボルトでバイアスされたときの図２の破線４に
沿った電位を表示したグラフである。空乏領域が、６ミ
クロンでのＰＮ接合点自身の十分に内側である４ミクロ
ンに伸びていることに注目すべきである。最多数の電荷
担体が発生するＰＮ接合点で電位の勾配が最大であるこ
とに注目すべきである。ここが電子なだれ絶縁破壊が開
始される位置である。電界の勾配が十分である場合は、
電荷担体は十分な速度を得て二次的な電荷担体が発生
し、かくして、自身を再発生することのできる電流が発
生し、電荷担体の再生産率が１を超えたときに接合点の
絶縁破壊を発生する。
【００１９】図９は、図８と同様なグラフであるが、本
発明の本質を示すために図５の線７に沿って電位を描い
たものである。図５のＰＮ接合は、上述のごとく、約１
１６ボルトで電子なだれ絶縁破壊を発生する。図９は、
デバイスが図８のグラフのレベルでバイアスされたとき
の曲線を示す。６ミクロンでの電界の勾配が十分に減少
し、絶縁破壊電圧がより高くなったことが説明されるこ
とが分かる。比較を完全にするために、図１０にバイア
スが１１６ボルトすなわち絶縁破壊の近傍にあるときの
図５の破線７に沿って描いた電圧を示す。６ミクロンで
の勾配は図８のそれに近いことが分かる。かくして、図
８と図１０の両者において、図１０は２７パーセント高
い電圧で動作しているにもかかわらず、電荷担体の発生
がほぼ同様となる。
発明の本質を示すために図５の線７に沿って電位を描い
たものである。図５のＰＮ接合は、上述のごとく、約１
１６ボルトで電子なだれ絶縁破壊を発生する。図９は、
デバイスが図８のグラフのレベルでバイアスされたとき
の曲線を示す。６ミクロンでの電界の勾配が十分に減少
し、絶縁破壊電圧がより高くなったことが説明されるこ
とが分かる。比較を完全にするために、図１０にバイア
スが１１６ボルトすなわち絶縁破壊の近傍にあるときの
図５の破線７に沿って描いた電圧を示す。６ミクロンで
の勾配は図８のそれに近いことが分かる。かくして、図
８と図１０の両者において、図１０は２７パーセント高
い電圧で動作しているにもかかわらず、電荷担体の発生
がほぼ同様となる。
【００２０】電荷担体の実際の発生は、本発明の従来例
とのより劇的な比較を提供する。図１１は、電荷担体の
発生を距離の関数として描いたグラフである。曲線２４
は図８のグラフ（従来例）と関連した電荷担体の発生を
描いたものであり、曲線２５は図９のグラフ（本発明）
と関連した電荷担体の発生を描いたものである。９１ボ
ルトの逆バイアスで空乏領域がＰ型領域１２中に約３ミ
クロン伸び、電荷担体発生のピークが６ミクロンでのＰ
Ｎ接合点で起こっていることが注目される。示された条
件に対して、本発明によりＰＮ接合点での電荷担体の発
生よりも少ない９段階以上の大きさが得られる。
とのより劇的な比較を提供する。図１１は、電荷担体の
発生を距離の関数として描いたグラフである。曲線２４
は図８のグラフ（従来例）と関連した電荷担体の発生を
描いたものであり、曲線２５は図９のグラフ（本発明）
と関連した電荷担体の発生を描いたものである。９１ボ
ルトの逆バイアスで空乏領域がＰ型領域１２中に約３ミ
クロン伸び、電荷担体発生のピークが６ミクロンでのＰ
Ｎ接合点で起こっていることが注目される。示された条
件に対して、本発明によりＰＮ接合点での電荷担体の発
生よりも少ない９段階以上の大きさが得られる。
【００２１】上に詳述した改善が得られるのは、ｎｕ領
域２２がＮ領域１０の１／２に不純物添加されたときで
ある。不純物添加が更に減少した場合には、より以上の
改善が得られる。ｎｕ領域２２が更にＮ領域１０のレベ
ルの１／４に不純物添加された場合には、電子なだれ絶
縁破壊は１２７ボルトに増大され、これは４０％の改良
となる。しかし、本発明はｎｕ領域２２の不純物添加を
減少する補償を用いているので、不純物添加レベルが固
有のレベルに近づくにつれ、生産工程を制御する困難が
増大する。ｎｕ領域がＰ型に逆戻りするようになされる
場合には、デバイスの動作は従来例の電子なだれ絶縁破
壊電圧に逆戻りする。
域２２がＮ領域１０の１／２に不純物添加されたときで
ある。不純物添加が更に減少した場合には、より以上の
改善が得られる。ｎｕ領域２２が更にＮ領域１０のレベ
ルの１／４に不純物添加された場合には、電子なだれ絶
縁破壊は１２７ボルトに増大され、これは４０％の改良
となる。しかし、本発明はｎｕ領域２２の不純物添加を
減少する補償を用いているので、不純物添加レベルが固
有のレベルに近づくにつれ、生産工程を制御する困難が
増大する。ｎｕ領域がＰ型に逆戻りするようになされる
場合には、デバイスの動作は従来例の電子なだれ絶縁破
壊電圧に逆戻りする。
【００２２】本発明を説明し、好ましい実施例を詳述し
た。代替例もまた説明した。当業者が前述の記載を読む
ならば、本発明の精神と意図との範囲内でその当業者に
はなお他の代替例や均等物が明らかであろう。したがっ
て、本発明の範囲は特許請求の範囲のみにより制限され
ることが意図されている。
た。代替例もまた説明した。当業者が前述の記載を読む
ならば、本発明の精神と意図との範囲内でその当業者に
はなお他の代替例や均等物が明らかであろう。したがっ
て、本発明の範囲は特許請求の範囲のみにより制限され
ることが意図されている。
【００２３】
【発明の効果】本発明によれば、減少した不純物濃度の
領域をＤＭＯＳＴ中に組み込み、それにより逆バイアス
ドレイン条件下での電界の勾配を減少させることによ
り、ＤＭＯＳＴドレインの電子なだれ電圧を増大させる
ことができる。
領域をＤＭＯＳＴ中に組み込み、それにより逆バイアス
ドレイン条件下での電界の勾配を減少させることによ
り、ＤＭＯＳＴドレインの電子なだれ電圧を増大させる
ことができる。
【図１】 従来のＤＭＯＳＴトランジスタ素子を含む半
導体ウェハーの断片の断面図である。
導体ウェハーの断片の断面図である。
【図２】 図１のＰＮ接合の単純化した断面図である。
【図３】 図２の破線３に沿った距離に対する電荷担体
濃度を示すグラフである。
濃度を示すグラフである。
【図４】 図２の角度を付けた破線４に沿った距離に対
する電荷担体濃度を示すグラフである。
する電荷担体濃度を示すグラフである。
【図５】 本発明のＰＮ接合構造を示す単純化した断面
図である。
図である。
【図６】 図５の破線６に沿った距離に対する電荷担体
濃度を示すグラフである。
濃度を示すグラフである。
【図７】 図５の角度を付けた破線７に沿った距離に対
する電荷担体濃度を示すグラフである。
する電荷担体濃度を示すグラフである。
【図８】 ９１ボルトのＤＭＯＳＴドレイン電位での図
２の線４に沿った距離に対する電位を表示したグラフで
ある。
２の線４に沿った距離に対する電位を表示したグラフで
ある。
【図９】 ９１ボルトのＤＭＯＳＴドレイン電位での図
５の破線７に沿った距離に対する電位を表示したグラフ
である。
５の破線７に沿った距離に対する電位を表示したグラフ
である。
【図１０】 １１６ボルトのＤＭＯＳＴドレイン電位で
の図５の線７に沿った距離に対する電位を表示したグラ
フである。
の図５の線７に沿った距離に対する電位を表示したグラ
フである。
【図１１】 ９１ボルトのＤＭＯＳＴドレイン電位での
図２の線４及び図５の線７に沿った電荷担体の発生を表
示したグラフである。
図２の線４及び図５の線７に沿った電荷担体の発生を表
示したグラフである。
１０ ドレイン層 １１ 基板 １２ Ｐ領域 １３ Ｎ＋領域 １６ ゲート金属被覆 ２２ ｎｕ領域
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ジョージ・ピー・ウオーカー アメリカ合衆国カリフォルニア州94588キ ャピトラ，ホリスター・アヴェニュー・ 104 (72)発明者 ピーター・メング アメリカ合衆国カリフォルニア州94087サ ニーヴェイル，ユニット・１，ウエスト・ ホームステッド・ロード・659 (72)発明者 ファロック・モハマッディ アメリカ合衆国カリフォルニア州94022ロ ス・アルトス，サン・フアン・コート・ 131 (72)発明者 バースカー・ヴイ・エス・ガデパリー アメリカ合衆国カリフォルニア州95129サ ン・ホセ，デル・キャンブレ・ドライブ・ 1134
Claims (5)
- 【請求項１】 反対の導電型のドレイン領域に対向し、
通常動作時には逆バイアスされるＰＮ接合を構成し、該
ＰＮ接合が電子なだれ電荷担体の発生により決定される
絶縁破壊電圧を有する第一の導電型の拡散された本体領
域を有する拡散金属酸化物半導体トランジスタにおい
て、 該トランジスタが更に、 前記反対の導電型で、前記拡散された本体領域に隣接し
て配置された導電性の減少したドレイン領域を備え、そ
れにより前記電子なだれ電荷担体の発生電圧が増大した
ことを特徴とする拡散金属酸化物半導体トランジスタ。 - 【請求項２】 前記トランジスタが縦型の構成で、従来
のプレーナ素子を構成する請求項１記載の拡散金属酸化
物半導体トランジスタ。 - 【請求項３】 前記導電性の減少したドレイン領域が前
記拡散された本体領域の厚さに近い厚さを有する請求項
１記載の拡散金属酸化物半導体トランジスタ。 - 【請求項４】 前記第一の導電型がＮ型であり、前記反
対の導電型がＰ型である請求項１記載の拡散金属酸化物
半導体トランジスタ。 - 【請求項５】 前記反対の導電型で導電性の減少したド
レイン領域が補償により形成され、該補償がその内部の
不純物の１／２若しくはそれ以上の濃度で作用する請求
項１記載の拡散金属酸化物半導体トランジスタ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US82233392A | 1992-01-16 | 1992-01-16 | |
| US822333 | 1992-01-16 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05283703A true JPH05283703A (ja) | 1993-10-29 |
Family
ID=25235751
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5005902A Pending JPH05283703A (ja) | 1992-01-16 | 1993-01-18 | Ｄｍｏｓｔ接合絶縁破壊の向上 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5357135A (ja) |
| JP (1) | JPH05283703A (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2708191B2 (ja) * | 1988-09-20 | 1998-02-04 | 株式会社日立製作所 | 半導体装置 |
| KR100197539B1 (ko) * | 1996-06-29 | 1999-06-15 | 김영환 | 고전압 반도체 소자 및 그의 제조방법 |
| JP4164962B2 (ja) | 1999-10-08 | 2008-10-15 | 株式会社デンソー | 絶縁ゲート型バイポーラトランジスタ |
| JP2001352070A (ja) | 2000-04-07 | 2001-12-21 | Denso Corp | 半導体装置およびその製造方法 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3921199A (en) * | 1973-07-31 | 1975-11-18 | Texas Instruments Inc | Junction breakdown voltage by means of ion implanted compensation guard ring |
| US4743952A (en) * | 1983-04-04 | 1988-05-10 | General Electric Company | Insulated-gate semiconductor device with low on-resistance |
-
1993
- 1993-01-18 JP JP5005902A patent/JPH05283703A/ja active Pending
-
1994
- 1994-02-18 US US08/198,686 patent/US5357135A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US5357135A (en) | 1994-10-18 |
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