KR100197539B1 - 고전압 반도체 소자 및 그의 제조방법 - Google Patents

고전압 반도체 소자 및 그의 제조방법 Download PDF

Info

Publication number
KR100197539B1
KR100197539B1 KR1019960026314A KR19960026314A KR100197539B1 KR 100197539 B1 KR100197539 B1 KR 100197539B1 KR 1019960026314 A KR1019960026314 A KR 1019960026314A KR 19960026314 A KR19960026314 A KR 19960026314A KR 100197539 B1 KR100197539 B1 KR 100197539B1
Authority
KR
South Korea
Prior art keywords
type
diffusion layer
semiconductor device
impurity
forming
Prior art date
Application number
KR1019960026314A
Other languages
English (en)
Other versions
KR980005890A (ko
Inventor
박상준
Original Assignee
김영환
현대전자산업주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 김영환, 현대전자산업주식회사 filed Critical 김영환
Priority to KR1019960026314A priority Critical patent/KR100197539B1/ko
Priority to US08/883,918 priority patent/US5929484A/en
Publication of KR980005890A publication Critical patent/KR980005890A/ko
Priority to US09/283,507 priority patent/US6083800A/en
Application granted granted Critical
Publication of KR100197539B1 publication Critical patent/KR100197539B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's
    • H01L29/7835—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's with asymmetrical source and drain regions, e.g. lateral high-voltage MISFETs with drain offset region, extended drain MISFETs

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

본 발명은 면적의 증가없이 높은 항복전압을 갖는 고전압 반도체 소자를 개시한다 이 반도체 소자는 전압을 인가받기 위하여 배선이 접속되는 불순물 확산영역에 역방향으로 바이어스가 되도록 제1형의 불순물이 고농도로 도핑된 제1확산층을 구비하는 트랜지스터를 포함하고, 상기 제1확산층은 상기 불순물의 형과 반대되는 형으로 중간 농도로 도핑된 제2확산층과 동일형의 불순물로 저농도로 도핑된 제3확산층에 부분적으로 걸쳐 있는 것을 특징으로 한다.

Description

고전압 반도체 소자 및 그의 제조방법
제1도는 본 발명의 실시예에 따른 고전압 반도체 소자의 요부 단면도.
제2도의 (a) 내지(g)는 제1도의 고전압 반도체 소자를 제조하는 과정을 보여주는 요부 단면도.
* 도면의 주요부분에 대한 부호의 설명
1 : 반도체 기판 2 : 게이트 산화막
3 : 게이트 4 : 필드 산화막
5 : 측벽 스페이서 6 : P형 버퍼층
7 : N+ 확산층 8 : TEOS
9 : BPSG
[기술 분야]
본 발명은 고전압 반도체 소자에 관한 것으로서, 특히 높은 항복전압을 갖는 고전압 반도체 소자 및 그의 제조방법에 관한 것이다.
[종래 기술]
단순히 전기적인 신호를 처리하는 대다수의 반도체 소자와는 달리 고전압 트랜지스터는 전기적인 신호를 처리하는 부분과 이 신호처리의 결과로 기계적인 부분을 구동하는 특성을 갖고 있다. 이 경우에 효과적인 기계적 구동을 하기 위해서는 높은 전력(=전압×전류)를 보장해야 한다. 전류를 많이 흐르게 하는 경우가 대부분이지만, 높은 전압차가 필요한 경우도 많은데, 이 경우에는 동작전압이 높게는 100V에 육박하는 경우도 있으므로, 높은 항복전압을 보장하는 것이 필수적이다.
[발명이 달성하고자 하는 과제]
종래의 고전압 반도체는 높은 항복전압을 보장하기 위하여 드레인 구조의 최적화가 필수적인데, 통상적인 경우에 도핑 프로파일을 이용한 포텐셜 흡수 방법을 사용한다. 즉, n+/n-에서 도핑 농도차이에 의한 저항 차이 및 전기장 분산을 이용한다. 그러므로, 구동전압이 높아질수록 드레인의 면적이 매우 커진다는 단점이 있고, 전류가 많이 흐르면, 드레인 저항이 병목 역할을 하여 주울열에 의한 항복 또는 핫 캐리어에 의한 스냅백 항복 등이 일어날 확율이 매우 크다.
따라서, 본 발명의 목적은 드레인 구조를 도핑 프로파일뿐만 아니라 역방향으로 바이어스 된 p-n접합을 이용하므로써, 포텐셜을 충분히 흡수할 수 있는 고전압 반도체 소자 및 그의 제조방법을 제공하는데 있다.
[발명의 구성 및 작용]
본 발명에 따르면, 고전압 반도체 소자는 전압을 인가받기 위하여 배선이 접속되는 불순물 확산영역에 역방향으로 바이어스가 되도록 제1형의 불순물이 고농도로 도핑된 제1확산층을 구비하는 트랜지스터를 포함하고, 상기 제1확산층은 상기 불순물의 형과 반대되는 형으로 중간 농도로 도핑된 제2확산층과 동일형의 불순물로 저농도로 도핑된 제3확산층에 부분적으로 걸쳐 있는 것을 특징으로 한다.
본 발명에 따르면, 고전압 반도체 소자의 제조방법은 제1형의 웰이 형성된 반도체 기판의 소오스와 드레인의 예정영역에 제2형의 저도핑 확산층을 형성하는 단계; 상기 반도체 기판의 소정 부분에 소자 분리 절연막을 형성하는 단계; 상기 제2형의 저도핑 확산층의 사이에 순차적으로 적층된 게이트 산화막과 게이트 전극 패턴을 형성하는 단계; 상기 게이트 전극의 측벽에 측벽 스페이서를 형성하는 단계; 드레인 측에 위치한 제2형의 저도핑 확산층의 소정 부분에 소정 깊이의 제1형의 중간 도핑확산층을 형성하는 단계; 층간 절연막을 전면에 소정 두께로 증착하는 단계; 상기 중간 도핑영역과 저도핑 영역의 소정 부분들이 동시에 노출되는 콘택홀을 형성하는 단계; 노출된 부분에 제2형의 고농도 확산층을 형성하는 단계; 콘택홀을 매립하여 제2형의 고농도 확산층과 전기적으로 연결되는 배선을 형성하는 단계를 포함하는 것을 특징으로 한다.
상기와 같이 구성된 본 발명의 트랜지스터에서 제1형의 불순물이 p형이고, 제2형의 불순물이 n형인 경우, 낮은 드레인 전압 영역에서는 n형의 고농도 확산층(n+)→n형의 저농도 확산층(n-)→채널→소오스의 경로로 전류가 흐르지만, 높은 전압이 가해짐에 따라서, n+와 전기적으로 플로팅된 p영역 사이의 접합에서 전압강하가 일어나서 수평방향으로의 거리를 작게 하면서도 높은 항복 전압을 갖는 것이 가능해진다.
[실시예]
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명한다.
제2도의 (a) 내지 (d)는 본 발명의 실시예에 따른 고전압 반도체 소자를 제조하는 방법을 보여주는 단면도이다.
먼저, (a)에 도시된 것처럼, p형의 반도체 기판(1)에 P형의 웰을 형성한다 그 후에 (b)에 도시된 것처럼, 드레인 쪽의 포텐셜을 흡수하는 역할을 하는 N-오프셋 층을 형성한다. 이 때, 오프셋 층의 농도와 깊이는 동작전압과 밀접한 관계가 있는데, 40V동작인 경우에는 ∼1016/cc의 농도에, ~10㎛정도의 깊이를 갖는다.
다음으로 (c)에 도시된 것처럼, 소자 격리를 위한 필드 산화막(4)을 형성한다.
그런다음, (d)에 도시된 것처럼, 채널이 될 영역에 게이트 산화막(2)과 게이트 전극(3)의 게이트 캐패시터 구조를 형성한다. 그 후에, (e)에 도시된 것처럼, 측벽 스페이서(5)를 형성하는데, 이는 전면에 산화막을 소정 두께로 증착한 다음, 게이트 전극(3)의 표면이 노출될 때까지 비등방성 식각하여 형성한다. 상기 측벽 스페이서의 깊이는 트랜지스터의 항복 전압을 결정하는 매우 중요한 공정변수이다.
다음으로, (f)에 도시된 것처럼, 측벽 스페이서 부분의 측면 드레인 필드(Lateral drain field)를 흡수할 중간농도의 P형 영역(6)을 형성한다. 여기서, P형 영역(6)의 농도와 깊이는 N-오프셋 층 및 후에 형성할 N+콘택과의 포텐셜 분포를 고려해서 적절한 조건을 설정해야 한다.
그 후에 층간 절연막(Interlayer Dielectric)층을 증착하고, 조밀화한다. 상기 층간 절연막은 TEOS(8)와 BPSG(9)가 적층된 구조이다.
다음으로, 콘택 마스크 및 식각공정을 통하여 P확산층과 N-확산층의 소정 부분들이 동시에 노출되는 콘택홀을 형성하고, N형의 불순물을 고농도로 이온주입하여 N+ 확산층(7)을 형성한다. 상기 N+ 확산층(7)은 P형 버퍼층(6)과 N-오프셋 영역에 걸쳐서 콘택홀을 형성하는 것이 매우 중요하다. 콘택홀에서 P형 버퍼층(6)과 N-오프셋층간의 면적비는 전류구동력 및 항복 전압 등을 고려하여야 한다.
이 값의 변화에 따른 트랜지스터 특성 변화의 관계는 실험을 통해 상관관계를 알 수 있고, 이를 바탕으로 공정 마진 확보에 대한 고찰이 이루어져야 한다.
상기와 같은 공정을 통하여 제조되는 트랜지스터의 서브문턱 항복(Subthreshold Breakdown)의 경우를 살펴보면, 먼저, 첫 번째로 수직방향으로의 접합 항복 N+와 N- 오프셋간의 농도 조절로 충분히 보상가능한데, 이는 액정표시소자 구동 집적회로 개발 로트(Lot)의 실험결과로부터 알 수 있었다. 두 번째로 수평 방향으로의 항복은 P형 버퍼 층이 있으므로 펀치쓰루는 일어날 확율이 매우 작다. 접합 항복의 경우는 P형 버퍼층이 전기적으로 플로팅 상태이므로 매우 높은 것으로 생각된다.
다음으로, 제1도의 회로도를 참조하여 턴-온 상태에서의 특성을 살펴보면 다음과 같다.
먼저, 낮은 드레인 전압 영역에서는 N+드레인→N-오프셋→채널→소오스로 전류가 흐르는데, 이는 P형 버퍼층(6)이 전기적으로 플로팅이므로 P형 버퍼층(6) 아래쪽의 N-영역으로 전류가 흐른다.
높은 드레인 전압 영역에서는 N+드레인→P형 버퍼 영역 또는 N-영역→채널→소오스로 전류가 흐르는데, 이는 드레인 전압이 40V에 이를 정보로 높아짐에 따라 흐르는 전류의 양이 많아지면 N-오프셋 층의 높은 저항으로 인해 전압강하(IR drop)가 발생하고 이에 따라 P형 버퍼영역과 채널 가장자리 쪽의 N-오프셋 영역간에 전자 포텐셜 장벽 높이가 낮아져서 전자 주 입율이 증가하며, N+에 높은 전압이 인가됨에 따라서 P형 버퍼층의 홀이 공핍된다. 이에 따라 P형 버퍼층의 저항이 매우 작아지므로 드리프트에 따른 저항이 N-오프셋 층보다 작아져서 상대적으로 큰 비율의 전류가 P형 버퍼층을 통해서 흐른다.
[발명의 효과]
이상에서 설명한 바와 같이, 본 발명은 고전압 반도체 소자의 트랜지스터를 구성하는 소오스, 드레인 영역의 배선 콘택부분에 역방향으로 바이어스 되도록 불순물 확산층을 형성하여 주므로써, 전기적으로 플로팅된 버퍼층을 갖는 구조를 형성할 수 있다. 이 구조의 트랜지스터는 수평적으로 작은 면적을 차지하면서도 높은 항복 전압을 가지므로, 집적도의 향상과 항복특성을 획기적으로 향상시키는 효과를 제공한다.
여기에서는 본 발명의 특정 실시예에 대해서 설명하고 도시하였지만, 당업자에 의하여 이에 대한 수정과 변형을 할 수 있다. 따라서, 이하, 특허청구의 범위는 본 발명의 진정한 사상과 범위에 속하는 한 모든 수정과 변형을 포함하는 것으로 이해할 수 있다.

Claims (10)

  1. 전압을 인가받기 위하여 배선이 접속되는 불순물 확산영역에 역방향으로 바이어스가 되도록 제1형의 불순물이 고농도로 도핑된 제1확산층을 구비하는 트랜지스터를 포함하고, 상기 제1확산층은 상기 불순물의 형과 반대되는 형으로 중간 농도로 도핑된 제2확산층과 동일형의 불순물로 저농도로 도핑된 제3확산층에 부분적으로 걸쳐 있는 것을 특징으로 하는 고전압 반도체 소자.
  2. 제1항에 있어서, 상기 제1형의 불순물은 P형인 것을 특징으로 하는 고전압 반도체 소자.
  3. 제1항에 있어서, 상기 제1형의 불순물은 N형인 것을 특징으로 하는 고전압 반도체 소자.
  4. 제1항에 있어서, 상기 제2확산층은 플로팅된 구조인 것을 특징으로 하는 고전압 반도체 소자.
  5. 제1항에 있어서, 상기 제1확산층과 제2확산층 둘다 전압을 인가하는 구조인 것을 특징으로 하는 하는 고전압 반도체 소자.
  6. 제1형의 웰이 형성된 반도체 기판의 소오스와 드레인의 예정영역에 제2형의 저도핑 확산층을 형성하는 단계; 상기 반도체 기판의 소정 부분에 소자 분리 절연막을 형성하는 단계; 상기 제2형의 저도핑 확산층의 사이엔 순차적으로 적층된 게이트 산화막과 게이트 전극 패턴을 형성하는 단계; 상기 게이트 전극의 측벽에 측벽 스페이서를 형성하는 단계; 드레인 측에 위치한 제2형의 저도핑 확산층의 소정 부분에 소정 깊이의 제1형의 중간 도핑 확산층을 형성하는 단계; 층간 절연막을 전면에 소정 두께로 증착하는 단계; 상기 중간 도핑영역과 저도핑 영역의 소정 부분들이 동시에 노출되는 콘택홀을 형성하는 단계; 노출된 부분에 제2형의 고농도 확산층을 형성하는 단계; 콘택홀을 매립하여 제2형의 고농도 확산층과 전기적으로 연결되는 배선을 형성하는 단계를 포함하는 것을 특징으로 하는 고전압 반도체 소자의 제조방법.
  7. 제6항에 있어서, 상기 제1형의 불순물을 형성하는 불순물은 P형인 것을 특징으로 하는 고전압 반도체 소자.
  8. 제6항에 있어서, 상기 제1형의 불순물을 형성하는 불순물은 N형인 것을 특징으로 하는 고전압 반도체 소자.
  9. 제6항에 있어서, 상기 제2형 고농도 확산층의 위치는 측벽 스페이서의 길이에 따라 조절하는 것을 특징으로 하는 고전압 반도체 소자의 제조방법.
  10. 제6항에 있어서, 상기 제2형 고농도 확산층의 위치는 측벽 스페이서의 길이에 따라 조절하는 것을 특징으로 하는 고전압 반도체 소자의 제조방법.
KR1019960026314A 1996-06-29 1996-06-29 고전압 반도체 소자 및 그의 제조방법 KR100197539B1 (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1019960026314A KR100197539B1 (ko) 1996-06-29 1996-06-29 고전압 반도체 소자 및 그의 제조방법
US08/883,918 US5929484A (en) 1996-06-29 1997-06-27 High voltage semiconductor device
US09/283,507 US6083800A (en) 1996-06-29 1999-04-01 Method for fabricating high voltage semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019960026314A KR100197539B1 (ko) 1996-06-29 1996-06-29 고전압 반도체 소자 및 그의 제조방법

Publications (2)

Publication Number Publication Date
KR980005890A KR980005890A (ko) 1998-03-30
KR100197539B1 true KR100197539B1 (ko) 1999-06-15

Family

ID=19465063

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019960026314A KR100197539B1 (ko) 1996-06-29 1996-06-29 고전압 반도체 소자 및 그의 제조방법

Country Status (2)

Country Link
US (2) US5929484A (ko)
KR (1) KR100197539B1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101110178B1 (ko) 2004-07-19 2012-01-31 매그나칩 반도체 유한회사 고전압 트랜지스터의 제조방법

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20020017725A (ko) * 2000-08-31 2002-03-07 박종섭 고전압 반도체 소자 및 그의 제조방법
CN116959993B (zh) * 2023-09-21 2024-01-02 联和存储科技(江苏)有限公司 Nand闪存器件、高压运算晶体管及其制作方法

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4823173A (en) * 1986-01-07 1989-04-18 Harris Corporation High voltage lateral MOS structure with depleted top gate region
JPH05283703A (ja) * 1992-01-16 1993-10-29 Natl Semiconductor Corp <Ns> Ｄｍｏｓｔ接合絶縁破壊の向上
US5786620A (en) * 1992-01-28 1998-07-28 Thunderbird Technologies, Inc. Fermi-threshold field effect transistors including source/drain pocket implants and methods of fabricating same
JPH05223277A (ja) * 1992-02-13 1993-08-31 Matsushita Electric Ind Co Ltd 一体型空気調和機
US5352914A (en) * 1992-08-03 1994-10-04 Hughes Aircraft Company Field-effect transistor with structure for suppressing hot-electron effects, and method of fabricating the transistor
JPH0745730A (ja) * 1993-02-19 1995-02-14 Sgs Thomson Microelettronica Spa ２レベルのポリシリコンｅｅｐｒｏｍメモリ・セル並びにそのプログラミング方法及び製造方法、集積されたｅｅｐｒｏｍ記憶回路、ｅｅｐｒｏｍメモリ・セル及びそのプログラミング方法
KR0161398B1 (ko) * 1995-03-13 1998-12-01 김광호 고내압 트랜지스터 및 그 제조방법
US5783850A (en) * 1995-04-27 1998-07-21 Taiwan Semiconductor Manufacturing Company Undoped polysilicon gate process for NMOS ESD protection circuits
US5861673A (en) * 1995-11-16 1999-01-19 Taiwan Semiconductor Manufacturing Company Method for forming vias in multi-level integrated circuits, for use with multi-level metallizations
KR100207463B1 (ko) * 1996-02-26 1999-07-15 윤종용 반도체 장치의 커패시터 제조방법
US5795804A (en) * 1996-03-07 1998-08-18 United Microelectronics Corporation Method of fabricating a stack/trench capacitor for a dynamic random access memory (DRAM)
US5792680A (en) * 1996-11-25 1998-08-11 Vanguard International Semiconductor Corporation Method of forming a low cost DRAM cell with self aligned twin tub CMOS devices and a pillar shaped capacitor
TW345741B (en) * 1997-11-25 1998-11-21 United Microelectronics Corp Process for producing a capacitor for DRAM

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101110178B1 (ko) 2004-07-19 2012-01-31 매그나칩 반도체 유한회사 고전압 트랜지스터의 제조방법

Also Published As

Publication number Publication date
US6083800A (en) 2000-07-04
KR980005890A (ko) 1998-03-30
US5929484A (en) 1999-07-27

Similar Documents

Publication Publication Date Title
US6566690B2 (en) Single feature size MOS technology power device
US5342797A (en) Method for forming a vertical power MOSFET having doped oxide side wall spacers
KR100780967B1 (ko) 고전압용 쇼트키 다이오드 구조체
US5382536A (en) Method of fabricating lateral DMOS structure
KR20100036978A (ko) 트랜지스터-타입 보호 장치, 반도체 집적 회로, 및 그의 제조 방법
KR20030005385A (ko) 전계 효과 트랜지스터의 구조 및 제조 방법
CN113611750B (zh) Soi横向匀场高压功率半导体器件及制造方法和应用
US6030870A (en) High density MOS technology power device
EP1104027A2 (en) Power semiconductor device having a ballast resistor region
CN116978928A (zh) 一种基于有源耗尽机理的功率半导体器件及制造方法
KR100197539B1 (ko) 고전압 반도체 소자 및 그의 제조방법
KR20170114703A (ko) 게이트 전극 구조물 및 이를 포함하는 고전압 반도체 소자
CN112054061B (zh) 一种部分耗尽绝缘体上硅的体接触结构及其制作方法
KR100518506B1 (ko) 트랜치 게이트형 전력용 모스 소자 및 그 제조방법
US20030006482A1 (en) MOS integrated circuit with reduced on resistance
KR100492981B1 (ko) 래터럴 이중확산 모스 트랜지스터 및 그 제조방법
US11398552B2 (en) High-voltage semiconductor device and method of forming the same
US20230163167A1 (en) Semiconductor device including a trench gate structure
KR100405450B1 (ko) 포켓형 접합층 구조를 가지는 dmos 트랜지스터 및그 제조 방법
KR20010094722A (ko) 고전압 소자 및 그 제조방법
KR100273688B1 (ko) 모스펫및그제조방법
KR20010102254A (ko) 반도체 디바이스
CN114765222A (zh) 高压元件及其制造方法
CN114267671A (zh) 一种应用于SOI-FinFET工艺下的H型鳍硅结构ESD防护装置
KR0171073B1 (ko) Ldd구조의 mos트랜지스터 반도체장치 및 이의 제조방법

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20130122

Year of fee payment: 15

FPAY Annual fee payment

Payment date: 20140116

Year of fee payment: 16

FPAY Annual fee payment

Payment date: 20150116

Year of fee payment: 17

EXPY Expiration of term