CN114765222A - 高压元件及其制造方法 - Google Patents
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Abstract
本发明提出一种高压元件及其制造方法。高压元件包括：半导体层、阱区、基底区、栅极、源极及漏极。基底区具有第二导电型，基底区形成于半导体层中并于通道方向上连接阱区。栅极形成于半导体层之上，部分基底区位于栅极正下方并连接于栅极，以提供高压元件在导通操作中的反转区。源极位于基底区中，漏极位于远离基底区的阱区中，部分阱区位于基底区与漏极之间以隔开基底区及漏极。基底区的杂质掺杂分布的第一浓度峰值区位于源极正下方且接触源极。第一浓度峰值区的第二导电型杂质浓度，高于基底区的其他区域。
Description
技术领域
本发明涉及一种高压元件及其制造方法，特别涉及一种能够抑制寄生晶体管导通的高压元件及其制造方法。
背景技术
图1A与图1B分别显示一种已知高压元件100的俯视示意图与剖视示意图。所谓的高压元件，是指于正常操作时，施加于漏极的电压高于3.3V的半导体元件。一般而言，高压元件100的漏极19与本体区15间，具有漂移区12a(如图1B中虚线范围所示意)，将漏极19与本体区15分隔，且漂移区12a在通道方向(如图1A与图1B中虚线箭头所示意)的长度根据高压元件100正常操作时所承受的操作电压而调整。如图1A与图1B所示，高压元件100包含：阱区12、漂移氧化区14、本体区15、本体极16、栅极17、源极18、与漏极19。其中，阱区12的导电型为N型，形成于基板11上。栅极17覆盖部分漂移氧化区14。本体极16与本体区15的导电型为P型。源极18与漏极19的导电型为N型。
一般高压元件100在制作时，以共享本体区15与本体极16的镜像排列方式，由多个单元组成高压元件100。因此，如图1A与图1B所示，源极18’镜像对称于源极18，栅极17’镜像对称于栅极17，并电连接源极18’与源极18(未示出)，电连接栅极17’与栅极17(未示出)，以此类推。
高压元件100操作时，因高电场而产生的热载子中的空穴，会经由本体区15注入本体极16，此热载子电流流经本体区15时，会因此热载子电流流经本体区15，造成本体区15内的电压降升高，进而将使由源极18、本体区15与阱区12所形成的寄生NPN双极性结型晶体管(bipolar junction transistor，BJT)导通，产生极大的导通电流，破坏高压元件100的结构，而限制了安全操作区域(safe operation area，SOA)。其中安全操作区域的定义，为本领域技术人员所熟知，在此不予赘述。
有鉴于此，本发明提出一种能够在高压元件操作时，抑制寄生晶体管导通，提高安全操作区域的高压元件及其制造方法。
发明内容
于一观点中，本发明提供一种高压元件包括：一半导体层，形成于一基板上；一阱区，具有一第一导电型，其中该阱区形成于该半导体层中；一基底区，具有一第二导电型，其中该基底区形成于该半导体层中并于一通道方向上连接该阱区；一栅极，形成于该半导体层之上，其中部分该基底区位于该栅极正下方并连接于该栅极，以提供该高压元件在一导通操作中的一反转区；以及一源极以及一漏极，具有该第一导电型，其中该源极以及该漏极形成于该半导体层的一上表面下方且连接于该上表面，其中该源极以及该漏极分别位于该栅极的两侧边，该源极位于该基底区中，该漏极位于远离该基底区的该阱区中，其中部分该阱区位于该基底区与该漏极之间以隔开该基底区及该漏极；其中，该基底区的一第一浓度峰值区位于该源极正下方且接触该源极；其中该第一浓度峰值区的第二导电型杂质浓度，高于该基底区的其他区域。
于一实施例中，该基底区的一第二浓度峰值区位于该半导体层的该上表面下且连接该上表面，其中该第二浓度峰值区环绕并连接该源极，且该第二浓度峰值区的该第二导电型杂质浓度，高于该基底区中，除了该第一浓度峰值区的其他区域。
于一实施例中，该基底区还包括一第一层，其由一第一工艺步骤形成，其中该第一工艺步骤同时在该半导体层中的另一元件中形成另一第一层，且该第一层自该上表面向下延伸的深度，大于该源极。
于一实施例中，该基底区还包括一第二层，其由一第二工艺步骤形成，其中该第二工艺步骤同时在该半导体层中的另一元件中形成另一第二层，且该第二层自该上表面向下延伸的深度，大于该第一层。
于一实施例中，该高压元件还包括一埋层，至少部分该埋层形成于该半导体层中，其中该埋层具有该第一导电型，该埋层位于该基底区及该阱区正下方。
于一实施例中，该高压元件还包括一漂移氧化区，形成于该半导体层上方，其中部分该栅极位于该漂移氧化区正上方且连接该漂移氧化区。
于一实施例中，该漂移氧化区包括一区域氧化(local oxidation of silicon，LOCOS)结构、一浅沟槽绝缘(shallow trench isolation，STI)结构或一化学气相沉积(chemical vapor deposition，CVD)氧化结构。
于一实施例中，该源极自该上表面向下延伸的深度，大于该第二浓度峰值区。
于另一观点中，本发明提供一种高压元件制造方法包括：形成一半导体层于一基板上；形成一阱区于该半导体层中，且该阱区具有一第一导电型；形成一基底区于该半导体层中，且该基底区具有一第二导电型且于一通道方向上连接该阱区；形成一栅极于该半导体层上，且部分该基底区位于该栅极正下方并连接于该栅极，以提供该高压元件在一导通操作中的一反转区；以及形成一源极以及一漏极于该半导体层的一上表面下方且使该源极及该漏极连接该上表面，该源极以及该漏极具有第一导电型，其中该源极及该漏极分别位于该栅极的两侧边，该源极位于该基底区中，该漏极位于远离该基底区的该阱区中，其中部分该阱区位于该基底区与该漏极之间以隔开该基底区及该漏极；其中，该基底区的一第一浓度峰值区位于该源极正下方且接触该源极；其中该第一浓度峰值区的第二导电型杂质浓度，高于该基底区的其他区域。
于一实施例中，该基底区的一第二浓度峰值区位于该半导体层的该上表面下且连接该上表面，其中该第二浓度峰值区环绕并连接该源极，且该第二浓度峰值区的该第二导电型杂质浓度，高于该基底区中，除了该第一浓度峰值区的其他区域。
于一实施例中，该基底区还包括一第一层，其由一第一工艺步骤形成，其中该第一工艺步骤同时在该半导体层中的另一元件中形成另一第一层，且该第一层自该上表面向下延伸的深度，大于该源极。
于一实施例中，该基底区还包括一第二层，其由一第二工艺步骤形成，其中该第二工艺步骤同时在该半导体层中的另一元件中形成另一第二层，且该第二层自该上表面向下延伸的深度，大于该第一层。
于一实施例中，该高压元件制造方法还包括形成一埋层，其中至少部分该埋层形成于该半导体层中，该埋层具有该第一导电型，该埋层位于该基底区及该阱区正下方。
于一实施例中，该高压元件制造方法还包括形成一漂移氧化区于该半导体层上方，其中部分该栅极位于该漂移氧化区正上方且连接该漂移氧化区。
于一实施例中，该漂移氧化区包括一区域氧化(local oxidation of silicon，LOCOS)结构、一浅沟槽绝缘(shallow trench isolation，STI)结构或一化学气相沉积(chemical vapor deposition，CVD)氧化结构。
于一实施例中，该源极自该上表面向下延伸的深度，大于该第二浓度峰值区。
于一实施例中，该半导体层为P型外延硅层，并具有阻值45Ohm-cm。
于一实施例中，该漂移氧化区为CVD氧化结构，且具有厚度
于一实施例中，该高压元件为一横向扩散金属氧化物半导体(laterallydiffused metal oxide semiconductor，LDMOS)元件，且具有栅极驱动电压3.3V，栅极氧化层厚度
于一实施例中，一低压元件形成于该基板上，且该低压元件的通道长度为0.18μm。
于一实施例中，该第一浓度峰值区由一自我对准工艺步骤所形成，其中该自我对准工艺步骤包括：蚀刻一多晶硅层以形成该栅极的一导电层；以及以该导电层为屏蔽，以一离子注入工艺步骤形成该第一浓度峰值区。
本发明的一优点为本发明可使寄生双极性结型晶体管无法导通，进而抑制寄生双极性结型晶体管。
以下通过具体实施例详加说明，会更容易了解本发明的目的、技术内容、特点及其所实现的效果。
附图说明
图1A与图1B分别显示一已知的高压元件的俯视示意图与剖视示意图。
图2是根据本发明的一实施例显示一高压元件的剖视示意图。
图3是根据本发明的另一实施例显示一高压元件的剖视示意图。
图4A-图4K是根据本发明的一实施例显示一高压元件制造方法的示意图。
图5A-图5C是分别显示形成第三层255、第一浓度峰值区251与第二浓度峰值区252的一种实施步骤的示意图。
图中符号说明
100，200，300：高压元件
11，21，31：基板
12，22，32：阱区
12a，22a，32a：漂移区
13，36：本体极
14，24，34：漂移氧化区
16，35：本体区
17，17’，27，27’，37，37’：栅极
18，18’，28，28’，38，38’：源极
19，29，39：漏极
21’，31’：半导体层
21a，31a：上表面
21b，31b：下表面
23：埋层
25，35：基底区
25a，35a：反转电流通道
251：第一浓度峰值区
252：第二浓度峰值区
253：第一层
254：第二层
255：第三层
261，281，2511，2521，2531，2541，2551：光阻层
271，271’，371，371’：介电层
272，272’，372，372’：导电层
273，273’，373，373’：间隔层
282，282’：轻掺杂区
具体实施方式
有关本发明的前述及其他技术内容、特点与效果，在以下配合参考附图的较佳实施例的详细说明中，将可清楚地呈现。本发明中的附图均属示意，主要意在表示工艺步骤以及各层之间的上下次序关系，至于形状、厚度与宽度则并未依照比例绘制。
请参考图2，其是根据本发明的一实施例显示高压元件200的剖视示意图。如图2所示，高压元件200包含：基板(substrate)21、半导体层21’、阱区22、漂移氧化区24、基底区(bulk region)25、基底接触(bulk contact)26、栅极27、源极28、漏极29、第一浓度峰值区251、第二浓度峰值区252、第一层253、第二层254、第三层255及埋层(buried layer)23。第一浓度峰值区251、第二浓度峰值区252、第一层253、第二层254及第三层255可组成基底区25。高压元件200在制作时，以共享基底区25与基底接触26的镜像排列方式，由多个单元组成高压元件200。因此，如图2所示，源极28’镜像对称于源极28，栅极27’镜像对称于栅极27，以此类推。在一种较佳的实施例中，高压元件200为如图2所示的一横向扩散金属氧化物半导体(laterally diffused metal oxide semiconductor，LDMOS)元件，且在一种较佳的实施例中，高压元件200具有栅极驱动电压3.3V，栅极氧化层厚度
半导体层21’形成于基板21上，半导体层21’于垂直方向(如图2中的实线箭头方向所示意，下同)上，具有相对的上表面21a与下表面21b。基板21例如但不限于为一P型或N型的半导体硅基板。半导体层21’例如以外延的步骤，形成于基板21上，或是以基板21的部分，作为半导体层21’。形成半导体层21’的方式，为本领域技术人员所熟知，在此不予赘述。在一种较佳的实施例中，半导体层21’为P型外延硅层，并具有阻值45Ohm-cm。
请继续参阅图2，漂移氧化区24形成于上表面21a上并连接于上表面21a，且位于漂移区22a(如图2中虚线框所示意)上并连接于漂移区22a。部分栅极27位于漂移氧化区24正上方且连接漂移氧化区24。漂移氧化区24并不限于如图2所示的化学气相沉积(chemicalvapor deposition，CVD)氧化结构，也可为浅沟槽绝缘(shallow trench isolation，STI)结构或区域氧化(local oxidation of silicon，LOCOS)结构。LOCOS结构、STI结构与CVD氧化结构的形成步骤，为本领域技术人员所熟知，在此不予赘述。在一种较佳的实施例中，漂移氧化区24为CVD氧化结构，且具有厚度
阱区22具有第一导电型，形成于半导体层21’中，且于垂直方向上，阱区22位于上表面21a下并连接于上表面21a。基底区25具有第二导电型，形成于半导体层21’中，且于垂直方向上，基底区25位于上表面21a下并连接于上表面21a。基底接触26形成于基底区25中，具有第二导电型，用以作为基底区25的电气接点，于垂直方向上，基底接触26形成于上表面21a下并连接于上表面21a的基底区25中。基底区25形成于半导体层21’中并于一通道方向(如图2中的虚线箭头方向所示意，下同)上连接阱区22。栅极27形成于半导体层21’的上表面21a上，且于垂直方向上，部分基底区25位于栅极27正下方并连接于栅极27，以提供高压元件200在导通操作中的反转电流通道25a(也可称为反转区)。
请继续参阅图2，源极28与漏极29具有第一导电型，于垂直方向上，源极28与漏极29形成于上表面21a下并连接于上表面21a，且源极28与漏极29分别位于栅极27两侧边在通道方向的外部下方的基底区25中与远离基底区25侧的阱区22中。部分阱区22位于基底区25与漏极29之间，以隔开基底区25及漏极29。于通道方向上，漂移区22a位于漏极29与基底区25之间，靠近上表面21a的阱区22中，用以作为高压元件200在导通操作中的漂移电流通道。于一实施例中，源极28及28’与基底接触26以硅化金属层电连接(未示出)。
再请参照图2，如上所述，基底区25包括第一浓度峰值区251、第二浓度峰值区252、第一层253、第二层254及第三层255。基底区25的第一浓度峰值区251位于源极28及28’正下方且接触源极28及28’。于一实施例中，第一浓度峰值区251的第二导电型杂质浓度，高于基底区25的其他区域。基底区25的第二浓度峰值区252位于半导体层21’的上表面21a下且连接上表面21a且于基底区25的上部分中。第二浓度峰值区252环绕并连接源极28及28’。于一实施例中，第二浓度峰值区252的第二导电型杂质浓度，高于基底区25中，除了第一浓度峰值区251的其他区域。于一实施例中，源极28自上表面21a向下延伸的深度，大于第二浓度峰值区252自上表面21a向下延伸的深度。
第一层253位于半导体层21’的上表面21a下且连接上表面21a，且由第一工艺步骤形成。第一工艺步骤同时在半导体层21’中的另一元件中形成另一第一层。也就是说，利用同一微影工艺步骤与同一离子注入工艺步骤，可以同时形成第一层253于高压元件200中与另一元件中，不需要额外的制造成本。于一实施例中，第一层253自上表面21a向下延伸的深度，大于源极28自上表面21a向下延伸的深度。
如图2所示，第二层254位于半导体层21’的上表面21a下且连接上表面21a，且由第二工艺步骤形成。第二工艺步骤同时在半导体层21’中的另一元件中形成另一第二层。也就是说，利用同一微影工艺步骤与同一离子注入工艺步骤，可以同时形成第二层254于高压元件200中与另一元件中，不需要额外的制造成本。于一实施例中，第二层254自上表面21a向下延伸的深度，大于第一层253自上表面21a向下延伸的深度。
在一实施例中，基底区25由第一浓度峰值区251、第二浓度峰值区252、第一层253、第二层254及第三层255所组成。埋层23形成于半导体层21’中，且具有第一导电型，埋层23位于基底区25的第二层254及阱区22正下方。
在一实施例中，第一浓度峰值区251由一自我对准工艺步骤所形成，其中该自我对准工艺步骤包括：蚀刻一多晶硅层以形成栅极27的导电层272；以及以导电层272为屏蔽，以一离子注入工艺步骤形成第一浓度峰值区251。
于一实施例中，一低压元件形成于基板21上，且该低压元件的通道长度为0.18μm。在一实施例中，该低压元件的金属工艺步骤，也是0.18μm工艺步骤，也就是说，该低压元件的最小金属导线(栓)宽度尺寸为0.18μm。
本发明通过具有较高的第二导电型杂质浓度的第一浓度峰值区251(及第二浓度峰值区252)，当高压元件200操作时，因高电场而产生的热载子中的空穴，经由基底区25注入基底接触26，此热载子电流流经基底区25时，因此热载子电流流经具有较高的第二导电型杂质浓度的第一浓度峰值区251(及第二浓度峰值区252)，相较于现有技术，根据本发明的基底区25内的电压降较低，可使寄生双极性结型晶体管无法导通(基极电压不足)，进而抑制寄生双极性结型晶体管导通。其中，寄生双极性结型晶体管由部分阱区22、部分基底区25、部分源极28及部分基底接触26所形成，如图2中实线NPNBJT电路符号所示意。
需说明的是，所谓反转电流通道25a是指高压元件200在导通操作中因施加于栅极27的电压，而使栅极27的下方形成反转层(inversion layer)以使导通电流通过的区域，介于源极28与漂移电流通道之间，此为本领域技术人员所熟知，在此不予赘述，本发明其他实施例以此类推。
需说明的是，所谓漂移电流通道是指高压元件200在导通操作中使导通电流以漂移的方式通过的区域，此为本领域技术人员所熟知，在此不予赘述，本发明其他实施例以此类推。
需说明的是，上表面21a并非指一完全平坦的平面，而是指半导体层21’的一个表面。于一实施例中，例如漂移氧化区24与上表面21a接触的部分上表面21a，也可具有下陷的部分。
需说明的是，栅极27包括与上表面连接的介电层271、具有导电性的导电层272、以及具有电绝缘特性的间隔层273，此为本领域技术人员所熟知，在此不予赘述。
需说明的是，前述的“第一导电型”与“第二导电型”是指于高压元件中，以不同导电型的杂质掺杂于半导体组成区域(例如但不限于前述的阱区、本体区、源极与漏极等区域)内，使得半导体组成区域成为第一或第二导电型(例如但不限于第一导电型为N型，而第二导电型为P型，或反之亦可)。其中第一导电型电性相反于第二导电型。
此外需说明的是，所谓的高压元件，是指于正常操作时，施加于漏极的电压高于一特定的电压，例如3.3V或50V，且基底区25与漏极29间的横向距离(漂移区22a的长度)根据正常操作时所承受的操作电压而调整，因而可操作于前述较高的特定电压。此都为本领域技术人员所熟知，在此不予赘述。
此外需说明的是，所谓的低压元件，是指于正常操作时，施加于漏极的电压低于一特定的电压，例如3.3V。
值得注意的是，本发明优于现有技术的其中一个技术特征，在于：根据本发明，以图2所示的实施例为例，高压元件200操作时，因高电场而产生的热载子(例如但不限于N型高压元件中的空穴)，会经由基底区25注入基底接触26所提供的“热载子吸收通道”而吸收。相较于现有技术，本发明的“热载子吸收通道”电阻值相对较低，这是因为本发明的第一浓度峰值区251比较接近基底区25与阱区22所形成的PN结，且第一浓度峰值区251的第二导电型的杂质浓度高于基底区25其他部分的第二导电型的杂质浓度。因此，当前述热载子流经前述“热载子吸收通道”时，在热载子电流在基底区25所形成的电压降较低，使得由基底区25、源极28与阱区22所形成的寄生双极性结型晶体管的基极电压较低，不足以导通该寄生双极性结型晶体管，而抑制寄生双极性结型晶体管于高压元件22操作时导通。
图3是根据本发明的另一实施例显示高压元件300的剖视示意图。本实施例与图2的实施例的不同在于，在本实施例中，高压元件300并不包含第一层及第二层，且由于没有第一层及第二层，埋层也可予以省略。本实施例的基板31、半导体层31’、阱区32、漂移氧化区34、栅极37与37’、源极38及38’、漏极39、第一浓度峰值区351及第二浓度峰值区352对应类似于图2的基板21、半导体层21’、阱区22、漂移氧化区24、栅极27及27’、源极28及28’、漏极29、第一浓度峰值区251及第二浓度峰值区252，故省略其详细叙述。
在本实施例中，本体区35用以作为基底区，以提供反转电流通道35a；而本体极36用以作为本体区35的电气接点，也就是基底接触。
请参考图4A-图4K，其是根据本发明的一实施例显示高压元件200的制造方法的示意图。如图4A所示，首先提供基板21，基板21例如但不限于为一P型或N型的半导体硅基板。在一种较佳的实施例中，高压元件200为一横向扩散金属氧化物半导体(laterallydiffused metal oxide semiconductor，LDMOS)元件，且在一种较佳的实施例中，高压元件200具有栅极驱动电压3.3V，栅极氧化层厚度
接着，请参阅图4B，形成埋层23于阱区22的下方。在垂直方向上，埋层23例如形成于基板21与半导体层21’接面两侧，部分埋层23位于基板21中，且部分埋层23位于半导体层21’中。埋层23具有第一导电型，例如但不限于以离子注入工艺步骤，将第一导电型杂质，以加速离子的形式，注入基板21中，而在半导体层21’形成后，以热扩散的方式形成埋层23。其中，形成半导体层21’于基板21上，半导体层21’于垂直方向(如图4B中的实线箭头方向所示意，下同)上，具有相对的上表面21a与下表面21b。半导体层21’例如以外延的步骤，形成于基板21上，或是以基板21的部分，作为半导体层21’。形成半导体层21’的方式，为本领域技术人员所熟知，在此不予赘述。在一种较佳的实施例中，半导体层21’为P型外延硅层，并具有阻值45Ohm-cm。
接着形成阱区22于半导体层21’中，且于垂直方向上，阱区22位于上表面21a下并连接于上表面21a。阱区22具有第一导电型，例如可利用例如但不限于离子注入制成步骤，将第一导电型杂质，以加速离子的形式，如图4B中虚线箭头所示意，注入半导体层21’中，以形成阱区22。
接着，请参阅图4C，形成漂移氧化区24于上表面21a上并连接于上表面21a。漂移氧化区24为电气绝缘，且并不限于如图4C所示的化学气相沉积(chemical vapordeposition，CVD)氧化结构，也可为浅沟槽绝缘(shallow trench isolation，STI)结构或区域氧化(local oxidation of silicon，LOCOS)结构。漂移氧化区24位于漂移区22a上并连接于漂移区22a(请参阅图4F及图2)。在一种较佳的实施例中，漂移氧化区24为CVD氧化结构，且具有厚度
接着，形成基底区25于半导体层21’中。于一实施例中，形成基底区25可包括形成第二层254、形成第一层253、形成第三层255、形成第一浓度峰值区251及形成第二浓度峰值区252。于另一实施例中，形成基底区25可包括形成第三层255、形成第一浓度峰值区251及形成第二浓度峰值区252。请参阅图4D，形成第二层254于阱区22中，且于垂直方向上，第二层254位于上表面21a下并连接于上表面21a。第二层254具有第二导电型，形成第二层254的步骤，例如但不限于利用由微影工艺步骤形成光阻层2541为屏蔽，将第二导电型杂质掺杂至阱区22中，以形成第二层254。本实施例可利用例如但不限于离子注入工艺步骤，将第二导电型杂质，以加速离子的形式，如图4D中直向的虚线箭头所示意，注入阱区22中，以形成第二层254。上述形成第二层254的工艺也可同时在半导体层21’中的另一元件中形成另一第二层。
之后，请参阅图4E，形成第一层253于第二层254中，且于垂直方向上，第一层253位于上表面21a下并连接于上表面21a。第一层253具有第二导电型，形成第一层253的步骤，例如但不限于利用由微影工艺步骤形成光阻层2531为屏蔽，将第二导电型杂质掺杂至第二层254中，以形成第一层253。本实施例可利用例如但不限于离子注入工艺步骤，将第二导电型杂质，以加速离子的形式，如图4E中直向的虚线箭头所示意，注入第二层254中，以形成第一层253。上述形成第一层253的工艺也可同时在半导体层21’中的另一元件中形成另一第一层。于一实施例中，第一层253自上表面21a向下延伸的深度，大于源极28自上表面21a向下延伸的深度。于一实施例中，第二层254自上表面21a向下延伸的深度，大于第一层253自上表面21a向下延伸的深度。
接着，请参阅图4F，形成第三层255于阱区22中，且于垂直方向上，第三层255位于上表面21a下并连接于上表面21a。第三层255具有第二导电型，形成第三层255的步骤，例如但不限于利用由微影工艺步骤形成光阻层2551为屏蔽，将第二导电型杂质掺杂至阱区22中，以形成第三层255。本实施例可利用例如但不限于离子注入工艺步骤，将第二导电型杂质，以加速离子的形式，如图4F中直向的虚线箭头所示意，注入阱区22中，以形成第三层255。
接续，请参阅图4G，形成第一浓度峰值区251于第三层255中。第一浓度峰值区251位于第三层255的下部分中，且位于源极28及28’正下方且接触源极28及28’(参照图2及图4I)。第一浓度峰值区251具有第二导电型，形成第一浓度峰值区251的步骤，例如但不限于利用由微影工艺步骤形成光阻层2511为屏蔽，将第二导电型杂质掺杂至第三层255中，以形成第一浓度峰值区251。本实施例可利用例如但不限于离子注入工艺步骤，将第二导电型杂质，以加速离子的形式，如图4G中直向的虚线箭头所示意，注入第三层255中，以形成第一浓度峰值区251。于一实施例中，第一浓度峰值区251的第二导电型杂质浓度，高于基底区25的其他区域。
之后，请参阅图4H，形成第二浓度峰值区252于第三层255中。第二浓度峰值区252位于第三层255的上部分中，且位于半导体层21’的上表面21a下且连接上表面21a，且第二浓度峰值区252环绕并连接源极28及28’(参照图2及图4I)。第二浓度峰值区252具有第二导电型，形成第二浓度峰值区252的步骤，例如但不限于利用由微影工艺步骤形成光阻层2521为屏蔽，将第二导电型杂质掺杂至第三层255中，以形成第二浓度峰值区252。本实施例可利用例如但不限于离子注入工艺步骤，将第二导电型杂质，以加速离子的形式，如图4H中直向的虚线箭头所示意，注入第三层255中，以形成第二浓度峰值区252。于一实施例中，第二浓度峰值区252的第二导电型杂质浓度，高于基底区25中，除了第一浓度峰值区251的其他区域。于一实施例中，源极28自上表面21a向下延伸的深度，大于第二浓度峰值区252自上表面21a向下延伸的深度(参照图4I)。
需说明的是，光阻层2511、2521与2551可以共享，也就是说，在一实施例中，光阻层2551可以用来作为光阻层2511与2521，以节省工艺步骤，降低制造成本。
接着，请参阅图4I，分别形成栅极27与27’的介电层271及271’，与导电层272及272’于半导体层21’的上表面21a上，且于垂直方向(如图4I中的实线箭头方向所示意，下同)上，部分基底区25位于栅极27及27’正下方并连接于栅极27及27’，以提供高压元件200在导通操作中的反转电流通道25a(也可称为反转区)。
请继续参阅图4I，例如在形成栅极27与27’的介电层271及271’与导电层272及272’后，形成轻掺杂区282及282’，以提供高压元件200导通操作时，间隔层273及273’下方的导通通道；这是因为高压元件200于导通操作时，间隔层273及273’下方的基底区25的第二浓度峰值区252无法形成反转电流通道。形成轻掺杂区282及282’的方法，例如将第一导电型杂质掺杂至基底区25的第二浓度峰值区252中，以形成轻掺杂区282及282’。其中，本实施例可利用例如但不限于离子注入工艺步骤，将第一导电型杂质，以加速离子的形式，如图4I中直向的虚线箭头所示意，注入基底区25的第二浓度峰值区252中，以形成轻掺杂区282及282’。由于轻掺杂区282及282’的第一导电型的杂质浓度，远低于源极28及28’的第一导电型的杂质浓度与基底接触26的第二导电型的杂质浓度，因此在轻掺杂区282及282’与源极28及28’及基底接触26重叠的区域，轻掺杂区282及282’可以忽略，因此后续的附图中也将省略。如图4I所示，分别形成间隔层273与273’于导电层272与272’侧面之外，以形成栅极27与27’。
请继续参阅图4I。如图4I所示，在垂直方向上，形成源极28及28’与漏极29于上表面21a下并连接于上表面21a，且源极28与漏极29分别位于栅极27在通道方向的外部下方的基底区25中与远离基底区25侧的阱区22中，且于通道方向(如图4I中的横向虚线箭头方向所示意，下同)上，漂移区22a位于漏极29与基底区25之间，靠近上表面21a的阱区22中，用以作为高压元件200在导通操作中的漂移电流通道。源极28及28’与漏极29具有第一导电型，形成源极28及28’与漏极29的步骤，例如但不限于利用由微影工艺步骤形成光阻层281为屏蔽，将第一导电型杂质分别掺杂至基底区25中与阱区22中，以形成源极28及28’与漏极29。其中，本实施例可利用例如但不限于离子注入工艺步骤，将第一导电型杂质，以加速离子的形式，如图4I中直向的虚线箭头所示意，注入基底区25中与阱区22中，以形成源极28及28’与漏极29。
接着，请参阅图4J，如图4J所示，形成基底接触26于基底区25中。基底接触26具有第二导电型，用以作为基底区25的电气接点，于垂直方向上，基底接触26形成于基底区25中的上表面21a下并连接于上表面21a。形成基底接触26的步骤，例如但不限于利用由微影工艺步骤形成光阻层261为屏蔽，将第二导电型杂质掺杂至基底区25中，以形成基底接触26。其中，本实施例可利用例如但不限于离子注入工艺步骤，将第二导电型杂质，以加速离子的形式，如图4J中直向的虚线箭头所示意，注入基底区25中，以形成基底接触26。其中，基底接触26的第二导电型的杂质浓度高于基底区25的第二导电型的杂质浓度。且基底接触26的第二导电型的杂质浓度低于源极28的第一导电型的杂质浓度。
接着，请参阅图4K，如图4K所示，移除光阻层261并可形成硅化金属层(未示出)于基底接触26与源极228及228’上，以形成高压元件200。
于一实施例中，一低压元件形成于基板21上，且该低压元件的通道长度为0.18μm。在一实施例中，该低压元件的金属工艺步骤，也是0.18μm工艺步骤，也就是说，该低压元件的最小金属导线(栓)宽度尺寸为0.18μm。
图5A-图5C是于根据本发明的一实施例显示高压元件200的制造方法中，分别显示形成第三层255、第一浓度峰值区251与第二浓度峰值区252的一种实施步骤的示意图。在本实施例中，高压元件200的制造方法的其他步骤，可以参阅图4A-图4E与图4I-图4K。
本实施例与图4A-图4K的不同之处，在于本实施例中，第三层255、第一浓度峰值区251与第二浓度峰值区252由一自我对准工艺步骤所形成，其中该自我对准工艺步骤包括：蚀刻一多晶硅层以形成栅极27的导电层272；以及以导电层272为屏蔽，以一离子注入工艺步骤形成第三层255、第一浓度峰值区251与第二浓度峰值区252。
如图5A所示，形成栅极27的介电层271与导电层272。形成介电层271与导电层272的方式，例如由分别蚀刻一二氧化硅层与一多晶硅层，而形成介电层271与导电层272。再以导电层272为屏蔽，也可以如图5A所示，加上光阻层2511为屏蔽，将第二导电型杂质掺杂至阱区22中，以形成第三层255。本实施例可利用例如但不限于离子注入工艺步骤，将第二导电型杂质，以加速离子的形式，如图4F中斜向的虚线箭头所示意，注入阱区22中，以形成第三层255。需注意的是，为了将部分第三层255形成于栅极27下方，需要将加速离子入射方向，与阱区22的法线，倾斜一个预设角度，以使一部分的第二导电型杂质，注入栅极27下方。
接续，请参阅图5B，形成第一浓度峰值区251于第三层255中。第一浓度峰值区251位于第三层255的下部分中，且位于后续所形成的源极28及28’正下方且接触源极28及28’(参照图2及图4I)。第一浓度峰值区251具有第二导电型，形成第一浓度峰值区251的步骤，例如但不限于利用导电层272为屏蔽，或是进一步加上由微影工艺步骤形成光阻层2511为屏蔽，将第二导电型杂质掺杂至第三层255中，以形成第一浓度峰值区251。本实施例可利用例如但不限于离子注入工艺步骤，将第二导电型杂质，以加速离子的形式，如图5B中斜向的虚线箭头所示意，注入第三层255中，以形成第一浓度峰值区251。于一实施例中，第一浓度峰值区251的第二导电型杂质浓度，高于基底区25的其他区域。需注意的是，为了将部分第一浓度峰值区251形成于栅极27下方，需要将加速离子入射方向，与阱区22的法线，倾斜一个预设角度，以使一部分的第二导电型杂质，注入栅极27下方。
之后，请参阅图5C，形成第二浓度峰值区252于第三层255中。第二浓度峰值区252位于第三层255的上部分中，且位于半导体层21’的上表面21a下且连接上表面21a，且第二浓度峰值区252环绕并连接后续所形成的源极28及28’(参照图2及图4I)。第二浓度峰值区252具有第二导电型，形成第二浓度峰值区252的步骤，例如但不限于利用导电层272为屏蔽，或是进一步加上由微影工艺步骤形成光阻层2511为屏蔽，将第二导电型杂质掺杂至第三层255中，以形成第二浓度峰值区252。本实施例可利用例如但不限于离子注入工艺步骤，将第二导电型杂质，以加速离子的形式，如图5C中斜向的虚线箭头所示意，注入第三层255中，以形成第二浓度峰值区252。于一实施例中，第二浓度峰值区252的第二导电型杂质浓度，高于基底区25中，除了第一浓度峰值区251的其他区域。需注意的是，为了将部分第二浓度峰值区252形成于栅极27下方，以形成反转电流通道25a，需要将加速离子入射方向，与阱区22的法线，倾斜一个预设角度，以使一部分的第二导电型杂质，注入栅极27下方，而形成反转电流通道25a。
以上已针对较佳实施例来说明本发明，以上所述，仅为使本领域技术人员易于了解本发明的内容，并非用来限定本发明的权利范围。在本发明的相同精神下，本领域技术人员可以想到各种等效变化。例如，在不影响元件主要的特性下，可加入其他工艺步骤或结构，如深阱区等；又如，微影技术并不限于光罩技术，也可包含电子束微影技术。凡此种种，都可根据本发明的教示类推而得。此外，所说明的各个实施例，并不限于单独应用，也可以组合应用，例如但不限于将两实施例并用。因此，本发明的范围应涵盖上述及其他所有等效变化。此外，本发明的任一实施型态不必需实现所有的目的或优点，因此，权利要求的任一项也不应以此为限。
Claims (27)
1.一种高压元件，其特征在于，包含：
一半导体层，形成于一基板上；
一阱区，具有一第一导电型，其中该阱区形成于该半导体层中；
一基底区，具有一第二导电型，其中该基底区形成于该半导体层中并于一通道方向上连接该阱区；
一栅极，形成于该半导体层之上，其中部分该基底区位于该栅极正下方并连接于该栅极，以提供该高压元件在一导通操作中的一反转区；以及
一源极以及一漏极，具有该第一导电型，其中，该源极以及该漏极形成于该半导体层的一上表面下方且连接于该上表面，其中，该源极以及该漏极分别位于该栅极的两侧边，该源极位于该基底区中，该漏极位于远离该基底区的该阱区中，其中，部分该阱区位于该基底区与该漏极之间以隔开该基底区及该漏极；
其中，该基底区的一第一浓度峰值区位于该源极正下方且接触该源极；
其中，该第一浓度峰值区的第二导电型杂质浓度，高于该基底区的其他区域。
2.如权利要求1所述的高压元件，其中，该基底区的一第二浓度峰值区位于该半导体层的该上表面下且连接该上表面，其中，该第二浓度峰值区环绕并连接该源极，且该第二浓度峰值区的该第二导电型杂质浓度，高于该基底区中，除了该第一浓度峰值区的其他区域。
3.如权利要求1所述的高压元件，其中，该基底区还包括一第一层，其由一第一工艺步骤形成，其中，该第一工艺步骤同时在该半导体层中的另一元件中形成另一第一层，且该第一层自该上表面向下延伸的深度，大于该源极。
4.如权利要求3所述的高压元件，其中，该基底区还包括一第二层，其由一第二工艺步骤形成，其中，该第二工艺步骤同时在该半导体层中的另一元件中形成另一第二层，且该第二层自该上表面向下延伸的深度，大于该第一层。
5.如权利要求1所述的高压元件，其中，还包括一埋层，至少部分该埋层形成于该半导体层中，其中，该埋层具有该第一导电型，该埋层位于该基底区及该阱区正下方。
6.如权利要求1所述的高压元件，其中，还包括一漂移氧化区，形成于该半导体层上方，其中，部分该栅极位于该漂移氧化区正上方且连接该漂移氧化区。
7.如权利要求6所述的高压元件，其中，该漂移氧化区包括一区域氧化结构、一浅沟槽绝缘结构或一化学气相沉积氧化结构。
8.如权利要求2所述的高压元件，其中，该源极自该上表面向下延伸的深度，大于该第二浓度峰值区。
9.如权利要求1所述的高压元件，其中，该半导体层为P型外延硅层，并具有阻值45Ohm-cm。
10.如权利要求7所述的高压元件，其中，该漂移氧化区包括该化学气相沉积氧化结构，且该化学气相沉积氧化结构具有厚度
11.如权利要求1所述的高压元件，其中，该高压元件为一横向扩散金属氧化物半导体元件，且具有栅极驱动电压3.3V，栅极氧化层厚度
12.如权利要求11所述的高压元件，其中，一低压元件形成于该基板上，且该低压元件的通道长度为0.18μm。
13.如权利要求1所述的高压元件，其中，该第一浓度峰值区由一自我对准工艺步骤所形成，其中，该自我对准工艺步骤包括：蚀刻一多晶硅层以形成该栅极的一导电层；以及以该导电层为屏蔽，以一离子注入工艺步骤形成该第一浓度峰值区。
14.一种高压元件制造方法，其特征在于，包含：
形成一半导体层于一基板上；
形成一阱区于该半导体层中，且该阱区具有一第一导电型；
形成一基底区于该半导体层中，且该基底区具有一第二导电型且于一通道方向上连接该阱区；
形成一栅极于该半导体层上，且部分该基底区位于该栅极正下方并连接于该栅极，以提供该高压元件在一导通操作中的一反转区；以及
形成一源极以及一漏极于该半导体层的一上表面下方且使该源极及该漏极连接该上表面，该源极以及该漏极具有第一导电型，其中，该源极及该漏极分别位于该栅极的两侧边，该源极位于该基底区中，该漏极位于远离该基底区的该阱区中，其中，部分该阱区位于该基底区与该漏极之间以隔开该基底区及该漏极；
其中，该基底区的一第一浓度峰值区位于该源极正下方且接触该源极；
其中，该第一浓度峰值区的第二导电型杂质浓度，高于该基底区的其他区域。
15.如权利要求14所述的高压元件制造方法，其中，该基底区的一第二浓度峰值区位于该半导体层的该上表面下且连接该上表面，其中，该第二浓度峰值区环绕并连接该源极，且该第二浓度峰值区的该第二导电型杂质浓度，高于该基底区中，除了该第一浓度峰值区的其他区域。
16.如权利要求14所述的高压元件制造方法，其中，该基底区还包括一第一层，其由一第一工艺步骤形成，其中，该第一工艺步骤同时在该半导体层中的另一元件中形成另一第一层，且该第一层自该上表面向下延伸的深度，大于该源极。
17.如权利要求16所述的高压元件制造方法，其中，该基底区还包括一第二层，其由一第二工艺步骤形成，其中，该第二工艺步骤同时在该半导体层中的另一元件中形成另一第二层，且该第二层自该上表面向下延伸的深度，大于该第一层。
18.如权利要求14所述的高压元件制造方法，其中，还包括形成一埋层，其中，至少部分该埋层形成于该半导体层中，该埋层具有该第一导电型，该埋层位于该基底区及该阱区正下方。
19.如权利要求14所述的高压元件制造方法，其中，还包括形成一漂移氧化区于该半导体层上方，其中，部分该栅极位于该漂移氧化区正上方且连接该漂移氧化区。
20.如权利要求19所述的高压元件制造方法，其中，该漂移氧化区包括一区域氧化结构、一浅沟槽绝缘结构或一化学气相沉积氧化结构。
21.如权利要求15所述的高压元件制造方法，其中，该源极自该上表面向下延伸的深度，大于该第二浓度峰值区。
22.如权利要求14所述的高压元件制造方法，其中，该半导体层为P型外延硅层，并具有阻值45Ohm-cm。
23.如权利要求20所述的高压元件制造方法，其中，该漂移氧化区包括该化学气相沉积氧化结构，且该化学气相沉积氧化结构具有厚度
24.如权利要求14所述的高压元件制造方法，其中，该高压元件为一横向扩散金属氧化物半导体元件，且具有栅极驱动电压3.3V，栅极氧化层厚度
25.如权利要求24所述的高压元件制造方法，其中，该横向扩散金属氧化物半导体元件的通道长度为0.18μm。
26.如权利要求14所述的高压元件制造方法，其中，该第一浓度峰值区由一自我对准工艺步骤所形成，其中，该自我对准工艺步骤包括：蚀刻一多晶硅层以形成该栅极的一导电层；以及以该导电层为屏蔽，以一离子注入工艺步骤形成该第一浓度峰值区。
27.如权利要求14所述的高压元件制造方法，其中，一低压元件形成于该基板上，且该低压元件的通道长度为0.18μm。
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