TWI841999B - 具有多重場板之高壓元件及其製造方法 - Google Patents
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Abstract
一種具有多重場板之高壓元件，包括：半導體層；井區；本體區；源極與汲極；閘極；阻隔金屬氧化區，形成於半導體層之上表面上並連接於上表面，且位於漂移區上並連接於漂移區；複數場板，形成於阻隔金屬氧化區上，複數場板沿著寬度方向而與閘極平行排列，且複數場板彼此不直接連接且彼此平行排列，且於垂直方向上，場板位於阻隔金屬氧化區上。
Description
本發明有關於一種高壓元件及其製造方法，特別是指一種具有多重場板之高壓元件及其製造方法。
圖1顯示一習知之橫向擴散金屬氧化物半導體的剖視示意圖。此習知之橫向擴散金屬氧化物半導體10之閘極的介電層22具有兩種不同的高度，此結構會限制電壓的應用且會受限於氧化物品質的問題。
有鑑於此，本發明提出一種具有多重場板之高壓元件及其製造方法。
於一觀點中，本發明提供了一種具有多重場板之高壓元件，包括：一半導體層，形成於一基板上，該半導體層於一垂直方向上，具有相對之一上表面與一下表面；一井區，具有一第一導電型，形成於該半導體層中，且於該垂直方向上，該井區位於上表面下並連接於該上表面；一本體區，具有一第二導電型，形成於該井區中，且於該垂直方向上，該本體區位於該上表面下並連接於該上表面；一閘極，形成於該半導體層之該上表面上，於該垂直方向上，部分該本體區位於該閘極正下方並連接於該閘極，以提供該具有多重場板之高壓元件在一導通操作中之一反轉電流通道；一阻隔金屬氧化(resist protection oxide, RPO)區，形成於該上表面上並連接於該上表面，且位於一漂移區上並連接於該漂移區；複數場板，形成於該阻隔金屬氧化區上，該複數場板沿著一寬度方向而與該閘極平行排列，且該複數場板彼此不直接連接且彼此平行排列，且於該垂直方向上，該場板位於該阻隔金屬氧化區上；以及一源極與一汲極，具有該第一導電型，於該垂直方向上，該源極與該汲極形成於該上表面下並連接於該上表面，且該源極與該汲極分別位於該閘極之外部下方之該本體區中與遠離該本體區側之該井區中，且於一通道方向上，該漂移區位於該汲極與該本體區之間，靠近該上表面之該井區中，用以作為該具有多重場板之高壓元件在該導通操作中之一漂移電流通道。
於一實施例中，該場板由以下其中一種方式與該阻隔金屬氧化區連接：藉由一接觸插栓連接該場板與該阻隔金屬氧化區；或是藉由依序連接該場板、一接觸插栓、一金屬區、一氧化區以及該阻隔金屬氧化區。
於另一觀點中，本發明提供了一種具有多重場板之高壓元件之製造方法，包括：形成一半導體層於一基板上，該半導體層於一垂直方向上，具有相對之一上表面與一下表面；形成一井區於該半導體層，使得於該垂直方向上，該井區位於上表面下方並連接於該上表面，該井區具有一第一導電型；形成一本體區於該井區中，使得於該垂直方向上，該本體區位於上表面下方並連接於該上表面，該本體區具有一第二導電型；形成一閘極於該半導體層之該上表面上，使得於該垂直方向上，部分該本體區位於該閘極正下方並連接於該閘極，以提供該具有多重場板之高壓元件在一導通操作中之一反轉電流通道；形成一阻隔金屬氧化(resist protection oxide, RPO)區於該上表面上並連接於該上表面，使得該阻隔金屬氧化區位於一漂移區上並連接於該漂移區；形成複數場板於該阻隔金屬氧化區上，使得該複數場板沿著一寬度方向與該閘極平行排列，且使得該複數場板彼此不直接連接且彼此平行排列，且使得於該垂直方向上，該場板位於該阻隔金屬氧化區上；以及於該垂直方向上，形成一源極與一汲極於該上表面下並連接於該上表面，使得該源極與該汲極分別位於該閘極之外部下方之該本體區中與遠離該本體區側之該井區中，該源極與該汲極具有該第一導電型，且於一通道方向上，且該漂移區位於該汲極與該本體區間，靠近該上表面之該井區中，用以作為該具有多重場板之高壓元件在該導通操作中之一漂移電流通道。
於一實施例中，該阻隔金屬氧化區不包括一區域氧化(local oxidation of silicon, LOCOS)結構、一淺溝槽絕緣(shallow trench isolation, STI)結構或一閘極氧化層。
於一實施例中，最靠近該閘極之該場板與該閘極或該源極由一導電連接結構連接。
於一實施例中，最靠近該汲極之該場板電性浮接或與該汲極由一導電連接結構連接。
於一實施例中，該阻隔金屬氧化區係一完整連接之結構。
於一實施例中，除了最靠近該閘極之該場板之外，其他的該場板電性浮接，且藉由感應電場使得其他的該場板具有的電壓介於該閘極之電壓與該汲極之電壓之間，以於該具有多重場板之高壓元件操作時，降低該漂移區之電場梯度並降低熱載子注入(hot carrier injection, HCI)效應。
於一實施例中，形成該複數場板於該阻隔金屬氧化區上之步驟包括以下其中一個步驟：形成一接觸插栓以連接該場板與該阻隔金屬氧化區；或是依序形成該接觸插栓、一金屬區以及一氧化區以連接該場板及該阻隔金屬氧化區。
於一實施例中，該場板之材質為氮化鈦或氮化鉭，且該場板厚度大致上為500Å。
於一實施例中，該氧化區由一高深寬比(high aspect ratio process, HARP)製程步驟或由一電漿化學氣相沉積(plasma enhanced chemical vapor deposition, PECVD)之低溫沉積製程步驟，或是由使用包括四乙氧基矽烷(TEOS) 之材質的製程步驟所形成，其中該氧化區之厚度大致上為2000 Å。
於一實施例中，該阻隔金屬氧化區由一低壓化學氣相沉積(low pressure chemical vapor deposition, LPCVD) 製程步驟所形成，其中該阻隔金屬氧化區之厚度大致上為1000 Å。
本發明之優點為本發明藉由設置複數場板可達到低導通電阻值、低元件優劣設計評量指標(FOM, figure of merit)及良好的崩潰防護電壓(breakdown voltage, BV)。
底下藉由具體實施例詳加說明，當更容易瞭解本發明之目的、技術內容、特點及其所達成之功效。
有關本發明之前述及其他技術內容、特點與功效，在以下配合參考圖式之較佳實施例的詳細說明中，將可清楚的呈現。本發明中的圖式均屬示意，主要意在表示製程步驟以及各層之間之上下次序關係，至於形狀、厚度與寬度則並未依照比例繪製。
圖2A係根據本發明之一實施例顯示具有多重場板之高壓元件之剖視示意圖。如圖2A所示，本發明之具有多重場板之高壓元件20包括半導體層211’、 第一井區212、第二井區224、本體區215、閘極217、阻隔金屬氧化區223、複數場板214、本體極216、源極218、汲極219、接觸插栓220、金屬區221、氧化區222、第二深井區225、第一深井區226及埋層227。半導體層211’形成於基板211上，半導體層211’於垂直方向(如圖2A中之虛線箭號方向所示意，下同)上，具有相對之上表面211a與下表面211b。基板211例如但不限於為一P型或N型的半導體矽基板。半導體層211’例如以磊晶的步驟，形成於基板211上，或是以基板211的部分，作為半導體層211’。形成半導體層211’的方式，為本領域中具有通常知識者所熟知，在此不予贅述。
第一井區212具有第一導電型，形成於半導體層211’中，且於垂直方向上，第一井區212位於上表面211a下並連接於上表面211a。第二井區224具有第二導電型，形成於半導體層211’中，且於垂直方向上，第二井區224位於上表面211a下並連接於上表面211a。本體區215具有第二導電型，形成於第二井區224中，且於垂直方向上，本體區215位於上表面211a下並連接於上表面211a。本體極216具有第二導電型，用以作為本體區215之電性接點，於垂直方向上，本體極216形成於上表面211a下並連接於上表面211a之本體區215中。
閘極217形成於半導體層211’之上表面211a上，由圖2B之上視圖視之，閘極217大致為沿著寬度方向上而延伸之長方形，於垂直方向上，部分本體區215位於閘極217正下方並連接於閘極217，以提供具有多重場板之高壓元件20在導通操作中之反轉電流通道213a。阻隔金屬氧化(resist protection oxide, RPO)區223形成於上表面211a上並連接於上表面211a，且位於漂移區212a(如圖2A中虛線框所示意)上並連接於漂移區212a。複數場板214形成於阻隔金屬氧化區223上，複數場板214沿著寬度方向(如圖2B中之實線箭號方向所示意，下同)而與閘極217平行排列。複數場板214彼此不直接連接且彼此平行排列，且於垂直方向上，場板214位於阻隔金屬氧化區223上。
源極218與汲極219具有第一導電型，於垂直方向上，源極218與汲極219形成於上表面211a下並連接於上表面211a，且源極218與汲極219分別位於閘極217之外部下方之本體區215中與遠離本體區215側之第一井區212中。於通道方向(如圖2A中之虛線箭號方向所示意，下同)上，漂移區212a位於汲極219與本體區215之間，靠近上表面211a之第一井區212中，用以作為具有多重場板之高壓元件20在導通操作中之漂移電流通道。
第二深井區225具有第二導電型，於垂直方向上形成於第一井區212及第二井區224之下方且與第一井區212及第二井區224連接，且第二深井區225完全覆蓋第一井區212及第二井區224下方及第一井區212之側邊。第一深井區226具有第一導電型，於垂直方向上形成於第二深井區225之下方且與第二深井區225連接，且第一深井區226完全覆蓋第二深井區225下方。埋層227具有第一導電型，於垂直方向上，形成於第一深井區226下方且與第一深井區226連接，且埋層227完全覆蓋第一深井區226下方。在垂直方向上，埋層227例如形成於基板211與半導體層211’接面兩側，部分埋層227位於基板211中，且部分埋層227位於半導體層211’中。
電性接點228係形成於上表面211a下並連接第二深井區225。電性接點229係形成於上表面211a下並連接第一深井區226。電性接點230係形成於上表面211a下並連接上表面211a。絕緣結構231分別形成於汲極219與電性接點228之間、電性接點228與電性接點229之間以及電性接點229與電性接點230之間並於上表面211a下且連接於上表面211a。
阻隔金屬氧化區223不包括區域氧化(local oxidation of silicon, LOCOS)結構、淺溝槽絕緣(shallow trench isolation, STI)結構或閘極氧化層。於一實施例中，最靠近閘極217之場板214與閘極217或源極218係由導電連接結構連接。於一實施例中，最靠近汲極219之場板214係電性浮接或與汲極219由導電連接結構連接。於一實施例中，阻隔金屬氧化區223係完整連接之結構。於一實施例中，除了最靠近閘極217之場板214之外，其他的場板214係電性浮接，且藉由感應電場使得其他的場板214具有的電壓介於閘極217之電壓與汲極219之電壓之間，以於具有多重場板之高壓元件20操作時，降低漂移區212a之電場梯度並降低熱載子注入(hot carrier injection, HCI)效應。
場板214由以下其中一種方式與阻隔金屬氧化區223連接：(1)藉由接觸插栓220連接場板214與阻隔金屬氧化區223；或是(2)藉由依序連接場板214、接觸插栓220、金屬區221、氧化區222以及阻隔金屬氧化區223。圖2A所示之實施例係均採用藉由依序連接場板214、接觸插栓220、金屬區221、氧化區222以及阻隔金屬氧化區223的方式。圖3所示之實施例係均採用藉由接觸插栓220連接場板214與阻隔金屬氧化區223的方式。圖4所示之實施例則係採用混合式，亦即一部分的場板214採用藉由接觸插栓220連接場板214與阻隔金屬氧化區223的方式，另一部分的場板214採用藉由依序連接場板214、接觸插栓220、金屬區221、氧化區222以及阻隔金屬氧化區223的方式。
於一實施例中，場板214之材質例如但不限於為氮化鈦或氮化鉭。於一實施例中，場板214之厚度大致上為500Å。於一實施例中，氧化區222由高深寬比(high aspect ratio process, HARP)製程步驟或由電漿化學氣相沉積(plasma enhanced chemical vapor deposition, PECVD)之低溫沉積製程步驟，或是由使用包括四乙氧基矽烷(TEOS, tetraethoxysilane)之材質的製程步驟所形成。於一實施例中，氧化區222之厚度大致上為2000 Å。
於一實施例中，阻隔金屬氧化區223由低壓化學氣相沉積(low pressure chemical vapor deposition, LPCVD)製程步驟所形成。於一實施例中，阻隔金屬氧化區223之厚度大致上為1000 Å。
需說明的是，所謂反轉電流通道係指具有多重場板之高壓元件20在導通操作中因施加於閘極217的電壓，而使閘極217的下方形成反轉層(inversion layer)以使導通電流通過的區域，此為本領域具有通常知識所熟知，在此不予贅述。
需說明的是，所謂漂移電流通道係指具有多重場板之高壓元件20在導通操作中使導通電流以漂移的方式通過的區域，此為本領域具有通常知識所熟知，在此不予贅述。
需說明的是，上表面211a並非指一完全平坦的平面，而是指半導體層211’的一個表面。
需說明的是，閘極217包括具有導電性的導電層2172、與上表面211a連接的介電層2171、以及具有電絕緣特性之間隔層2173，此為本領域具有通常知識所熟知，在此不予贅述。
需說明的是，前述之「第一導電型」與「第二導電型」係指於高壓MOS元件中，以不同導電型之雜質摻雜於半導體組成區域(例如但不限於前述之第一井區、第二井區、第一深井區、第二深井區、埋層、本體區、本體極、源極與汲極等區域)內，使得半導體組成區域成為第一或第二導電型(例如但不限於第一導電型為N型，而第二導電型為P型，或反之亦可)。
此外需說明的是，所謂的高壓MOS元件，係指於正常操作時，施加於汲極的電壓高於一特定之電壓，例如5V，且本體區215與汲極219之橫向距離(漂移區長度)根據正常操作時所承受的操作電壓而調整，因而可操作於前述較高之特定電壓。此皆為本領域中具有通常知識者所熟知，在此不予贅述。
值得注意的是，本發明優於先前技術的其中一個技術特徵，在於：根據本發明，以圖2A及2B所示之實施例為例，當複數場板214形成於阻隔金屬氧化區223上，且與閘極217平行排列時，使最靠近閘極217之場板214與閘極217或源極218由導電連接結構連接，且使最靠近汲極219之場板214電性浮接或與汲極219由導電連接結構連接，其他的場板214則電性浮接，藉此透過感應電場使得其他的場板214具有的電壓介於閘極217之電壓與汲極219之電壓之間，可於具有多重場板之高壓元件20操作時，達到降低漂移區212a之電場梯度並降低熱載子注入(hot carrier injection, HCI)效應之技術功效。
請參考圖5A~圖5O，其根據本發明之實施例顯示具有多重場板之高壓元件的製造方法之剖視示意圖。如圖5A所示，首先形成半導體層211’於基板211上，半導體層211’於垂直方向上，具有相對之上表面211a與下表面211b。基板211例如但不限於為一P型或N型的半導體矽基板。半導體層211’例如以磊晶的步驟，形成於基板211上，或是以基板211的部分，作為半導體層211’。形成半導體層211’的方式，為本領域中具有通常知識者所熟知，在此不予贅述。接著，形成埋層227於基板211上方，例如形成於基板211與半導體層211’接面兩側，部分埋層227位於基板211中，且部分埋層227位於半導體層211’中。埋層227具有第一導電型，例如可利用例如但不限於離子植入製程步驟，將第一導電型雜質，以加速離子的形式，植入基板211中，以形成埋層227。
之後，如圖5B所示，形成第一深井區226於埋層227上方，使得埋層227完全覆蓋第一深井區226下方。第一深井區226具有第一導電型，形成第一深井區226之步驟，例如但不限於利用由微影製程步驟形成光阻層為遮罩，將第一導電型雜質摻雜至半導體層211’中，以形成第一深井區226。其中，本實施例可利用例如但不限於離子植入製程步驟，將第一導電型雜質，以加速離子的形式，植入半導體層211’中，以形成第一深井區226。
接續，如圖5C所示，形成第二深井區225於第一深井區226上方，使得第一深井區226完全覆蓋第二深井區225下方。第二深井區225具有第二導電型，形成第二深井區225之步驟，例如但不限於利用由微影製程步驟形成光阻層為遮罩，將第二導電型雜質摻雜至半導體層211’中，以形成第二深井區225。其中，本實施例可利用例如但不限於離子植入製程步驟，將第二導電型雜質，以加速離子的形式，植入半導體層211’中，以形成第二深井區225。
接著，如圖5D所示，形成第一井區212於半導體層211’中並於第二深井區225上方，使得第二深井區225完全覆蓋第一井區212下方，並使得於垂直方向上，第一井區212位於上表面211a下方並連接於上表面211a，第一井區212具有第一導電型。之後，如圖5E所示，形成第二井區224於半導體層211’中並於第二深井區225上方，使得第二深井區225完全覆蓋第二井區224下方，並使得於垂直方向上，第二井區224位於上表面211a下方並連接於上表面211a，第二井區224具有第二導電型。
接續，如圖5F所示，形成絕緣結構231於上表面211a下並連接於上表面211a。之後，如圖5G所示，形成本體區215於第二井區224中，使得於垂直方向上，本體區215位於上表面211a下方並連接於上表面211a，本體區215具有第二導電型。接著，如圖5H所示，形成閘極217於半導體層211’之上表面211a上，使得於垂直方向上，部分本體區215位於閘極217正下方並連接於閘極217，以提供具有多重場板之高壓元件在導通操作中之反轉電流通道。
接續，如圖5I所示，於垂直方向上，形成源極218與汲極219於上表面211a下並連接於上表面211a，使得源極218與汲極219分別位於閘極217之外部下方之本體區215中與遠離本體區215側之第一井區212中。源極218與汲極219具有第一導電型，且於通道方向上，且漂移區212a位於汲極219與本體區215間，靠近上表面211a之第一井區212中，用以作為具有多重場板之高壓元件在導通操作中之漂移電流通道。形成源極218與汲極219之步驟，例如但不限於利用由微影製程步驟形成光阻層為遮罩，將第一導電型雜質分別摻雜至本體區215中與第一井區212中，以形成源極218與汲極219。其中，本實施例可利用例如但不限於離子植入製程步驟，將第一導電型雜質，以加速離子的形式，植入本體區215中與第一井區212中，以形成源極218與汲極219。
之後，如圖5J所示，於垂直方向上，形成本體極216於上表面211a下並連接於上表面211a之本體區215中。本體極216具有第二導電型，形成本體極216之步驟，例如但不限於利用由微影製程步驟形成光阻層為遮罩，將第二導電型雜質摻雜至本體區215中，以形成本體極216。其中，本實施例可利用例如但不限於離子植入製程步驟，將第二導電型雜質，以加速離子的形式，植入本體區215中，以形成本體極216。接著，如圖5K所示，形成阻隔金屬氧化(resist protection oxide, RPO)區223於上表面211a上並連接於上表面211a，使得阻隔金屬氧化區223位於漂移區212a上並連接於漂移區212a。接續，如圖5L所示，形成複數氧化區222於阻隔金屬氧化區223上。之後，如圖5M所示，形成複數金屬區221於氧化區222上。接著，如圖5N所示，形成複數接觸插栓220於金屬區221上。之後，如圖5O所示，形成複數場板214於金屬區221上，使得複數場板214沿著寬度方向與閘極217平行排列，且使得複數場板214彼此不直接連接且彼此平行排列，且使得於垂直方向上，場板214位於阻隔金屬氧化區223上。
於一替代性實施例中，亦可省略形成金屬區221及氧化區222之步驟，而直接先形成接觸插栓220於阻隔金屬氧化區223上，再接著形成場板214於接觸插栓220上，以連接場板214與阻隔金屬氧化區223。於又一替代性實施例中，上述兩種形成場板214之方法可加以結合，例如部分的場板214利用直接形成接觸插栓220，然後再形成場板214，以連接場板214與阻隔金屬氧化區223，另一部分的場板214利用依序形成氧化區222、金屬區221、接觸插栓220及場板214，以透過氧化區222、金屬區221及接觸插栓220將場板214與阻隔金屬氧化區223連接。
阻隔金屬氧化區223不包括區域氧化(local oxidation of silicon, LOCOS)結構、淺溝槽絕緣(shallow trench isolation, STI)結構或閘極氧化層。於一實施例中，最靠近閘極217之場板214與閘極217或源極218由導電連接結構連接。於一實施例中，最靠近汲極219之場板214電性浮接或與汲極219由導電連接結構連接。於一實施例中，阻隔金屬氧化區223係完整連接之結構。於一實施例中，除了最靠近閘極217之場板214之外，其他的場板214電性浮接，且藉由感應電場使得其他的場板214具有的電壓介於閘極217之電壓與汲極219之電壓之間，以於具有多重場板之高壓元件操作時，降低漂移區212a之電場梯度並降低熱載子注入(hot carrier injection, HCI)效應。
於一實施例中，形成複數場板214於阻隔金屬氧化區上223之步驟包括以下其中一個步驟：(1)形成接觸插栓220以連接場板214與阻隔金屬氧化區223；或是(2)依序形成接觸插栓220、金屬區221以及氧化區222以連接場板214及阻隔金屬氧化區223。於一實施例中，場板214之材質例如但不限於為氮化鈦或氮化鉭。於一實施例中，場板214厚度大致上為500Å。
於一實施例中，氧化區222由高深寬比(high aspect ratio process, HARP)製程步驟或由電漿化學氣相沉積(plasma enhanced chemical vapor deposition, PECVD)之低溫沉積製程步驟，或是由使用包括四乙氧基矽烷(TEOS) 之材質的製程步驟所形成。於一實施例中，氧化區222之厚度大致上為2000 Å。於一實施例中，阻隔金屬氧化區223由低壓化學氣相沉積(low pressure chemical vapor deposition, LPCVD) 製程步驟所形成。於一實施例中，阻隔金屬氧化區223之厚度大致上為1000 Å。
如上所述，本發明藉由設置複數場板可達到低導通電阻值、低元件優劣設計評量指標(FOM, figure of merit)及良好的崩潰防護電壓(breakdown voltage, BV)。
以上已針對較佳實施例來說明本發明，唯以上所述者，僅係為使熟悉本技術者易於了解本發明的內容而已，並非用來限定本發明之權利範圍。在本發明之相同精神下，熟悉本技術者可以思及各種等效變化。例如，在不影響元件主要的特性下，可加入其他製程步驟或結構，如深井區等；又如，微影技術並不限於光罩技術，亦可包含電子束微影技術。凡此種種，皆可根據本發明的教示類推而得。此外，所說明之各個實施例，並不限於單獨應用，亦可以組合應用，例如但不限於將兩實施例併用。因此，本發明的範圍應涵蓋上述及其他所有等效變化。此外，本發明的任一實施型態不必須達成所有的目的或優點，因此，請求專利範圍任一項也不應以此為限。
10:橫向擴散金屬氧化物半導體
20, 20’, 20’’:具有多重場板之高壓元件
22, 2171:介電層
211:基板
211’:半導體層
211a:上表面
211b:下表面
212:第一井區
212a:漂移區
213a:反轉電流通道
214:場板
215:本體區
216:本體極
217:閘極
218:源極
219:汲極
220:接觸插栓
221:金屬區
222:氧化區
223:阻隔金屬氧化區
224:第二井區
225:第二深井區
226:第一深井區
227:埋層
228, 229, 230:電性接點
231:絕緣結構
2172:具有導電性的導電層
2173:具有電絕緣特性之間隔層
圖1顯示一習知之橫向擴散金屬氧化物半導體的剖視示意圖。
圖2A係根據本發明之一實施例顯示具有多重場板之高壓元件之剖視示意圖。
圖2B係根據本發明之一實施例顯示具有多重場板之高壓元件之上視示意圖。
圖3係根據本發明之另一實施例顯示具有多重場板之高壓元件之剖視示意圖。
圖4係根據本發明之再一實施例顯示具有多重場板之高壓元件之剖視示意圖。
圖5A~圖5O係根據本發明之實施例顯示具有多重場板之高壓元件的製造方法之剖視示意圖。
20:具有多重場板之高壓元件
211:基板
211’:半導體層
211a:上表面
211b:下表面
212:第一井區
212a:漂移區
213a:反轉電流通道
214:場板
215:本體區
216:本體極
217:閘極
218:源極
219:汲極
220:接觸插栓
221:金屬區
222:氧化區
223:阻隔金屬氧化區
224:第二井區
225:第二深井區
226:第一深井區
227:埋層
228,229,230:電性接點
231:絕緣結構
2171:介電層
2172:具有導電性的導電層
2173:具有電絕緣特性之間隔層
Claims (20)
- 一種具有多重場板之高壓元件，包含： 一半導體層，形成於一基板上，該半導體層於一垂直方向上，具有相對之一上表面與一下表面； 一井區，具有一第一導電型，形成於該半導體層中，且於該垂直方向上，該井區位於上表面下並連接於該上表面； 一本體區，具有一第二導電型，形成於該井區中，且於該垂直方向上，該本體區位於該上表面下並連接於該上表面； 一閘極，形成於該半導體層之該上表面上，於該垂直方向上，部分該本體區位於該閘極正下方並連接於該閘極，以提供該具有多重場板之高壓元件在一導通操作中之一反轉電流通道； 一阻隔金屬氧化(resist protection oxide, RPO)區，形成於該上表面上並連接於該上表面，且位於一漂移區上並連接於該漂移區； 複數場板，形成於該阻隔金屬氧化區上，該複數場板沿著一寬度方向而與該閘極平行排列，且該複數場板彼此不直接連接且彼此平行排列，且於該垂直方向上，該場板位於該阻隔金屬氧化區上；以及 一源極與一汲極，具有該第一導電型，於該垂直方向上，該源極與該汲極形成於該上表面下並連接於該上表面，且該源極與該汲極分別位於該閘極之外部下方之該本體區中與遠離該本體區側之該井區中，且於一通道方向上，該漂移區位於該汲極與該本體區之間，靠近該上表面之該井區中，用以作為該具有多重場板之高壓元件在該導通操作中之一漂移電流通道。
- 如請求項1所述之具有多重場板之高壓元件，其中該阻隔金屬氧化區不包括一區域氧化(local oxidation of silicon, LOCOS)結構、一淺溝槽絕緣(shallow trench isolation, STI)結構或一閘極氧化層。
- 如請求項1所述之具有多重場板之高壓元件，其中最靠近該閘極之該場板與該閘極或該源極由一導電連接結構連接。
- 如請求項1所述之具有多重場板之高壓元件，其中最靠近該汲極之該場板電性浮接或與該汲極由一導電連接結構連接。
- 如請求項1所述之具有多重場板之高壓元件，其中該阻隔金屬氧化區係一完整連接之結構。
- 如請求項3所述之具有多重場板之高壓元件，其中除了最靠近該閘極之該場板之外，其他的該場板電性浮接，且藉由感應電場使得其他的該場板具有的電壓介於該閘極之電壓與該汲極之電壓之間，以於該具有多重場板之高壓元件操作時，降低該漂移區之電場梯度並降低熱載子注入(hot carrier injection, HCI)效應。
- 如請求項1所述之具有多重場板之高壓元件，其中該場板由以下其中一種方式與該阻隔金屬氧化區連接： 藉由一接觸插栓連接該場板與該阻隔金屬氧化區；或是 藉由依序連接該場板、一接觸插栓、一金屬區、一氧化區以及該阻隔金屬氧化區。
- 如請求項1所述之具有多重場板之高壓元件，其中該場板之材質為氮化鈦或氮化鉭，且該場板厚度大致上為500Å。
- 如請求項7所述之具有多重場板之高壓元件，其中該氧化區由一高深寬比(high aspect ratio process, HARP)製程步驟或由一電漿化學氣相沉積(plasma enhanced chemical vapor deposition, PECVD)之低溫沉積製程步驟，或是由使用包括四乙氧基矽烷(TEOS)之材質的製程步驟所形成，其中該氧化區之厚度大致上為2000 Å。
- 如請求項1所述之具有多重場板之高壓元件，其中該阻隔金屬氧化區由一低壓化學氣相沉積(low pressure chemical vapor deposition, LPCVD)製程步驟所形成，其中該阻隔金屬氧化區之厚度大致上為1000 Å。
- 一種具有多重場板之高壓元件之製造方法，包含： 形成一半導體層於一基板上，該半導體層於一垂直方向上，具有相對之一上表面與一下表面； 形成一井區於該半導體層，使得於該垂直方向上，該井區位於上表面下方並連接於該上表面，該井區具有一第一導電型； 形成一本體區於該井區中，使得於該垂直方向上，該本體區位於上表面下方並連接於該上表面，該本體區具有一第二導電型； 形成一閘極於該半導體層之該上表面上，使得於該垂直方向上，部分該本體區位於該閘極正下方並連接於該閘極，以提供該具有多重場板之高壓元件在一導通操作中之一反轉電流通道； 形成一阻隔金屬氧化(resist protection oxide, RPO)區於該上表面上並連接於該上表面，使得該阻隔金屬氧化區位於一漂移區上並連接於該漂移區； 形成複數場板於該阻隔金屬氧化區上，使得該複數場板沿著一寬度方向與該閘極平行排列，且使得該複數場板彼此不直接連接且彼此平行排列，且使得於該垂直方向上，該場板位於該阻隔金屬氧化區上；以及 於該垂直方向上，形成一源極與一汲極於該上表面下並連接於該上表面，使得該源極與該汲極分別位於該閘極之外部下方之該本體區中與遠離該本體區側之該井區中，該源極與該汲極具有該第一導電型，且於一通道方向上，且該漂移區位於該汲極與該本體區間，靠近該上表面之該井區中，用以作為該具有多重場板之高壓元件在該導通操作中之一漂移電流通道。
- 如請求項11所述之具有多重場板之高壓元件之製造方法，其中該阻隔金屬氧化區不包括一區域氧化(local oxidation of silicon, LOCOS)結構、一淺溝槽絕緣(shallow trench isolation, STI)結構或一閘極氧化層。
- 如請求項11所述之具有多重場板之高壓元件之製造方法，其中最靠近該閘極之該場板與該閘極或該源極由一導電連接結構連接。
- 如請求項11所述之具有多重場板之高壓元件之製造方法，其中最靠近該汲極之該場板電性浮接或與該汲極由一導電連接結構連接。
- 如請求項11所述之具有多重場板之高壓元件之製造方法，其中該阻隔金屬氧化區係一完整連接之結構。
- 如請求項13所述之具有多重場板之高壓元件之製造方法，其中除了最靠近該閘極之該場板之外，其他的該場板電性浮接，且藉由感應電場使得其他的該場板具有的電壓介於該閘極之電壓與該汲極之電壓之間，以於該具有多重場板之高壓元件操作時，降低該漂移區之電場梯度並降低熱載子注入(hot carrier injection, HCI)效應。
- 如請求項11所述之具有多重場板之高壓元件之製造方法，其中形成該複數場板於該阻隔金屬氧化區上之步驟包括以下其中一個步驟： 形成一接觸插栓以連接該場板與該阻隔金屬氧化區；或是 依序形成該接觸插栓、一金屬區以及一氧化區以連接該場板及該阻隔金屬氧化區。
- 如請求項11所述之具有多重場板之高壓元件之製造方法，其中該場板之材質為氮化鈦或氮化鉭，且該場板厚度大致上為500Å。
- 如請求項17所述之具有多重場板之高壓元件之製造方法，其中該氧化區由一高深寬比(high aspect ratio process, HARP)製程步驟或由一電漿化學氣相沉積(plasma enhanced chemical vapor deposition, PECVD)之低溫沉積製程步驟，或是由使用包括四乙氧基矽烷(TEOS) 之材質的製程步驟所形成，其中該氧化區之厚度大致上為2000 Å。
- 如請求項11所述之具有多重場板之高壓元件之製造方法，其中該阻隔金屬氧化區由一低壓化學氣相沉積(low pressure chemical vapor deposition, LPCVD) 製程步驟所形成，其中該阻隔金屬氧化區之厚度大致上為1000 Å。
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|---|---|---|---|
| TW111124484A TWI841999B (zh) | 2022-06-30 | 具有多重場板之高壓元件及其製造方法 | |
| US18/299,074 US20240006530A1 (en) | 2022-06-30 | 2023-04-12 | High voltage device having multi-field plates and manufacturing method thereof |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
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|---|---|
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Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US10217828B1 (en) | 2017-10-26 | 2019-02-26 | Globalfoundries Singapore Pte. Ltd. | Transistors with field plates on fully depleted silicon-on-insulator platform and method of making the same |
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US10217828B1 (en) | 2017-10-26 | 2019-02-26 | Globalfoundries Singapore Pte. Ltd. | Transistors with field plates on fully depleted silicon-on-insulator platform and method of making the same |
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