KR102081561B1 - 반도체 소자 및 이의 제조방법 - Google Patents
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Abstract
본 발명의 실시예에 따른 반도체 소자를 제공한다. 반도체 소자는 기판에 제공된 드레인 영역 및 소스 영역, 상기 기판 상에 배치되고, 상기 드레인 영역 및 소스 영역 사이에 배치된 게이트 절연막 및 게이트 전극, 상기 기판의 상면 및 상기 게이트 전극의 상면과 접촉하는 보호막, 상기 소스 영역과 연결된 소스 컨택 플러그, 상기 드레인 영역과 연결된 드레인 컨택 플러그 및 상기 보호막과 접촉하는 필드 플레이트 플러그를 포함하고, 상기 필드 플레이트 플러그의 너비는 상기 소스 컨택 플러그 또는 상기 드레인 컨택 플러그의 너비보다 크다.
Description
본 발명은 필드 플레이트 플러그를 가지는 반도체 소자 및 이의 제조방법에 관한 것이다.
높은 스위칭 주파수 및 낮은 전력 손실을 갖는 스위칭 소자는 전력 변환 및 전력 제어 회로에 널리 이용되고 있다. 스위칭 소자로 많이 쓰이는 DMOS(double-diffused MOS) 트랜지스터는 다양한 유형이 존재한다. 예를 들어, 수직형 타입인 VDMOS(Vertical Double-diffused Metal Oxide Semiconductor) 및 수평형 타입인 LDMOS(Lateral Double-diffused Metal Oxide Semiconductor)가 있다.
LDMOS는 제어, 논리 및 전력용 스위칭 소자로 폭넓게 사용된다. 이러한 LDMOS는 고전압이 인가되더라도 견딜 수 있도록 높은 항복 전압(BV: Breakdown voltage)을 갖는 동시에, 전도 손실(conduction loss)을 최소화할 수 있도록 낮은 온 저항(on-resistance)을 가져야 한다. 이에, MOSFET의 높은 항복 전압 및 낮은 온 저항을 동시에 가질 수 있도록 드레인 영역 내 피크 전계를 줄이는 RESURF(reduced surface field) 구조에 대한 연구가 진행되고 있다.
다만, 일반적인 RESURF 기술에서는 게이트 전극과 소스 전극 사이에 형성되는 채널의 길이가 길어지는 문제가 발생되고, 항복 전압을 높이기 위해 게이트 전극과 드레인 전극 사이에 별도의 소자 분리막, 예를 들어 옵셋 트렌치 (offset STI)가 추가로 요구되어 공정이 복잡해지는 문제가 발생하였다.
본 발명의 기술적 과제는 항복 전압을 상승시킬 수 있는 반도체 소자를 제공하는 것이다.
본 발명의 기술적 과제는 별도의 소자 분리막을 사용하지 않고 필드 플레이트 플러그를 이용하여 드레인 영역에 높게 형성된 전계(electric field)완화시킬 수 잇는 반도체 소자를 제공하는 것이다.
본 발명의 기술적 과제는 필드 플레이트 플러그와 드레인 영역 사이에 발생되는 기생 커패시턴스 성분을 제거할 수 있는 배선 구조를 가진 반도체 소자를 제공하는 것이다.
본 발명의 실시예에 따른 반도체 소자를 제공한다. 반도체 소자는 기판에 제공된 드레인 영역 및 소스 영역, 상기 기판 상에 배치되고, 상기 드레인 영역 및 소스 영역 사이에 배치된 게이트 절연막 및 게이트 전극, 상기 기판의 상면 및 상기 게이트 전극의 상면과 접촉하는 보호막, 상기 소스 영역과 연결된 소스 컨택 플러그, 상기 드레인 영역과 연결된 드레인 컨택 플러그 및 상기 보호막과 접촉하는 필드 플레이트 플러그를 포함하고, 상기 필드 플레이트 플러그의 너비는 상기 소스 컨택 플러그 또는 상기 드레인 컨택 플러그의 너비보다 크다.
일 예에 의하여, 상기 필드 플레이트 플러그의 일부 영역은 상기 게이트 전극과 수직적으로 중첩된다.
일 예에 의하여, 상기 보호막은 상기 게이트 전극 상에 배치되는 제1 영역, 상기 기판 상에 배치되는 제2 영역 및 상기 제1 영역 및 상기 제2 영역을 연결하는 제3 영역을 포함하고, 상기 필드 플레이트 플러그는 상기 제2 영역과 수직적으로 중첩된다.
일 예에 의하여, 상기 필드 플레이트 플러그는 제1 너비를 가지며, 상기 필드 플레이트 플러그는 상기 제1 영역 상에서는 제1 길이를 가지고, 상기 제2 영역 상에서는 제2 길이를 가지며, 상기 제2 길이는 상기 제1 길이보다 크다.
일 예에 의하여, 상기 제1 너비는 상기 제1 길이보다 크다.
일 예에 의하여, 상기 게이트 전극 및 보호막 상에 형성되는 층간 절연막을 더 포함하고, 상기 필드 플레이트 플러그는 상기 층간 절연막을 관통한다.
일 예에 의하여, 상기 소스 컨택 플러그와 상기 필드 플레이트 플러그를 연결하는 제1 도전 라인을 더 포함하고, 상기 필드 플레이트 플러그는 상기 제1 도전 라인과 직접 접촉한다.
일 예에 의하여, 상기 기판에 제1 도전형의 매몰층, 상기 제1 도전형의 매몰층 상에 제2 도전형의 매몰층, 상기 제2 도전형의 매몰층 상에 제1 도전형의 드리프트 영역 및 제2 도전형의 바디 영역을 더 포함한다.
일 예에 의하여, 평면적으로, 상기 필드 플레이트 플러그는 상기 보호막 상에 하나의 판 형태로 제공된다.
일 예에 의하여, 상기 보호막의 일부는 상기 드레인 영역과 접촉한다.
일 예에 의하여, 상기 필드 플레이트 플러그의 하면은 단차를 가지고, 상기 필드 플레이트 플러그의 상면은 플랫(flat)하다.
일 예에 의하여, 상기 게이트 전극 옆에 스페이서를 더 포함하고, 상기 필드 플레이트 플러그는 상기 스페이서와 수직적으로 중첩된다.
본 발명의 실시예에 따른 반도체 소자의 제조방법을 제공한다. 반도체 소자의 제조방법은 기판을 제공하는 단계, 상기 기판 상에 게이트 절연막 및 게이트 전극을 형성하는 단계, 상기 기판에 드레인 영역 및 소스 영역을 형성하는 단계, 상기 게이트 전극 상에 보호막을 형성하는 단계, 상기 게이트 전극 및 보호막 상에 층간 절연막을 형성하는 단계, 상기 층간 절연막을 식각하여, 상기 소스 영역, 상기 드레인 영역 및 상기 보호막을 각각 노출시키는 소스 컨택 홀, 드레인 컨택 홀, 필드 플레이트 홀을 각각 형성하는 단계 및 상기 소스 컨택 홀, 상기 드레인 컨택 홀 및 상기 필드 플레이트 홀에 도전성 물질을 채워서 상기 소스 영역과 연결된 소스 컨택 플러그, 상기 드레인 영역과 연결된 드레인 컨택 플러그, 상기 보호막과 접촉하는 필드 플레이트 플러그를 각각 형성하는 단계를 포함하고, 상기 필드 플레이트 플러그의 너비는 상기 소스 컨택 플러그 또는 상기 드레인 컨택 플러그의 너비보다 크다.
일 예에 의하여, 상기 기판을 제공하는 단계는 상기 기판에 제 1 도전형의 매몰층을 형성하는 단계, 상기 제 1 도전형의 매몰층 상에 제2 도전형의 매몰층을 형성하는 단계 및 상기 제 2 도전형의 매몰층에 제1 도전형의 드리프트 영역 및 상기 제2 도전형의 바디 영역을 형성하는 단계를 포함한다.
일 예에 의하여, 상기 소스 컨택 플러그와 상기 필드 플레이트 플러그를 연결하는 제1 도전 라인을 형성하는 단계를 더 포함한다.
일 예에 의하여, 상기 게이트 전극의 상면, 상기 소스 영역의 상면 및 상기 드레인 영역의 상면 각각에 실리사이드 층을 형성하는 단계를 더 포함한다.
본 발명의 실시예에 따르면, 필드 플레이트 플러그를 통해 드레인 영역에 높게 걸려 있는 전계를 완화시킬 수 있다. 따라서, 필드 플레이트 플러그를 제공함에 따라 반도체 소자의 항복 전압을 높일 수 있다.
본 발명의 실시예에 따르면, 게이트 전극 아래에 형성되는 필드 완화 산화막을 형성하지 않기 때문에 소스 영역과 드레인 영역 사이의 온저항(Ron)을 줄일 수 있다.
본 발명의 실시예 따르면, 제1 도전형의 드리프트 영역 아래에 제2 도전형의 매몰층을 사용함으로써, 리버스 바이어스 상태에서 공핍층의 면적이 확장되어, 반도체 소자의 항복 전압을 높일 수 있다.
본 발명의 실시예에 따르면, 필드 플레이트 플러그와 제1 도전형의 소스 영역을 전기적으로 연결시킬 수 있고, 이에 따라 필드 플레이트 플러그와 제1 도전형의 드레인 영역사이에 발생되는 기생 커패시턴스 성분을 제거할 수 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 소자를 나타내는 평면도이다.
도 2는 도 1의 M-M'를 절단한 단면도이다.
도 3은 도 2의 A 영역을 확대한 도면이다.
도 4a 내지 도 4f는 본 발명의 일 실시예에 따른 반도체 소자의 제조방법을 나타내는 도면들이다.
도 5는 본 발명의 다른 실시예에 따른 반도체 소자를 나타내는 평면도이다.
도 6은 도 5의 N-N'를 절단한 단면도이다.
도 7은 도 6의 B 영역을 확대한 도면이다.
도 2는 도 1의 M-M'를 절단한 단면도이다.
도 3은 도 2의 A 영역을 확대한 도면이다.
도 4a 내지 도 4f는 본 발명의 일 실시예에 따른 반도체 소자의 제조방법을 나타내는 도면들이다.
도 5는 본 발명의 다른 실시예에 따른 반도체 소자를 나타내는 평면도이다.
도 6은 도 5의 N-N'를 절단한 단면도이다.
도 7은 도 6의 B 영역을 확대한 도면이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시 예를 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시 예는 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전문에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
또한, 본 명세서에서 기술하는 실시 예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시 예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함되는 것이다. 예를 들면, 직각으로 도시된 식각 영역은 라운드지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다.
도 1은 본 발명의 일 실시예에 따른 반도체 소자를 나타내는 평면도이고, 도 2는 도 1의 M-M'를 절단한 단면도이다.
도 1 및 도 2를 참조하면, 반도체 소자(1)는 기판(110), 제1 도전형의 매몰층(130), 제2 도전형의 매몰층(150), 제1 도전형의 드리프트 영역(200), 제2 도전형의 바디 영역(250), 게이트 전극(300), 제1 도전형의 드레인 영역(410), 제1 도전형의 소스 영역(430), 보호막(600), 층간 절연막(650), 필드 플레이트 플러그(700) 및 도전라인들(810, 830, 850)을 포함할 수 있다.
기판(110)은 에피층(epi-layer) 또는 실리콘 기판일 수 있다. 예를 들어, 기판(110)은 P형 실리콘 기판일 수 있다. 기판(110) 상에는 제1 도전형의 매몰층(130) 및 제2 도전형의 매몰층(150)이 순차적으로 배치될 수 있다. 예를 들어, 제1 도전형의 매몰층(130)은 고농도의 N형 불순물로 도핑된 층일 수 있고, 제2 도전형의 매몰층(150)은 고농도의 P형 불순물로 도핑된 층일 수 있다. 제1 도전형의 매몰층(130) 및 제2 도전형의 매몰층(150)은 고전압 소자에서 완전 고립(fully isolated) MOS 소자를 위해 사용될 수 있다. 기판(110)에 제1 도전형의 매몰층(130) 및 제2 도전형의 매몰층(150)이 배치됨에 따라 고전압 소자의 스위칭(switching)에 의한 노이즈(noise) 감소될 수 있고, 이에 따라 누설되는 전류(leakage)를 줄일 수 있다. 또한, P형의 불순물로 도핑된 제2 도전형의 매몰층(150)이 후술하는 제1 도전형의 드리프트 영역(200) 아래에 배치됨에 따라, 제1 도전형의 드리프트 영역(200)의 농도를 높일 수 있고, 이에 따라 리버스 바이어스(Reverse bias) 상태에서, 공핍 영역(depletion region)이 제2 도전형의 매몰층(150)까지 깊게 형성되어 공핍 면적이 크게 증가 할 수 있다. 공핍 영역의 면적이 클수록 항복 전압을 높게 유지할 수 있다.
제1 도전형의 드리프트 영역(200) 및 제2 도전형의 바디 영역(250)은 제2 도전형의 매몰층(150) 상에 배치될 수 있다. 예를 들어, 제1 도전형의 드리프트 영역(200)은 N형 불순물로 도핑된 영역일 수 있고, 제2 도전형의 바디 영역(250)은 P형 불순물로 도핑된 영역일 수 있다. 제1 도전형의 드리프트 영역(200)은 반도체 소자(1)의 항복전압을 향상시키기 위한 구성이다. PN접합에서 불순물의 도핑 농도가 낮으면 항복전압이 높아지는 원리에 따라, 저농도로 도핑된 제1 도전형의 드리프트 영역(200)은 반도체 소자(1)의 내압성능을 향상시킬 수 있다. 제2 도전형의 바디 영역(250)은 P형의 불순물로 저농도로 도핑된 채널 영역일 수 있다. 제2 도전형의 바디 영역(250)은 소스와 드레인 사이의 채널이 형성되는 영역일 수 있다.
제1 도전형의 드리프트 영역(200) 및 제2 도전형의 바디 영역(250) 각각에는 소자 분리막(500)이 제공될 수 있다. 소자 분리막(500)은 인접하는 소자와의 절연을 위해 트렌치 형태로 제공될 수 있다. 예를 들어, 소자 분리막(500)은 산화막일 수 있다.
게이트 전극(300)은 제1 도전형의 드리프트 영역(200) 및 제2 도전형의 바디 영역(250) 상에 배치될 수 있다. 게이트 전극(300)은 폴리실리콘(Poly-Si)으로 이루어질 수 있다. 게이트 전극(300)과 제1 도전형의 드리프트 영역(200) 및 제2 도전형의 바디 영역(250) 사이에는 게이트 절연막(310)이 배치될 수 있다. 게이트 절연막(310)은 실리콘 옥사이드(SiO2) 또는 실리콘 나이트라이드(SiN), SiON 등의 물질로 이루어질 수 있다. 게이트 전극(300) 상의 일부에는 게이트 실리사이드 층(305)이 제공될 수 있다. 게이트 실리사이드 층(305)은 후술하는 게이트 컨택 플러그들(730)과 게이트 전극(300) 사이의 저항을 낮추기 위해 사용될 수 있다. 따라서, 게이트 컨택 플러그들(730)이 형성되는 위치를 중심으로 게이트 실리사이드 층(305)이 형성될 수 있다. 게이트 전극 옆에는 스페이서(330)이 형성된다. 스페이서(330)는 게이트 전극의 양끝에 형성되며 SiN/SiO2 등의 물질로 형성될 수 있다.
제1 도전형의 드레인 영역(410)은 제1 도전형의 드리프트 영역(200)에 제공될 수 있다. 예를 들어, 제1 도전형의 드레인 영역(410)은 N형 불순물로 도핑된 영역일 수 있다. 제1 도전형의 드레인 영역(410)과 게이트 전극(300) 사이에 배치되는 제1 도전형의 드리프트 영역(200)에는 별도의 소자 분리막이 존재하지 않는다. 제1 도전형의 드레인 영역(410) 상에는 드레인 실리사이드 층(415)이 제공될 수 있다. 드레인 실리사이드 층(415)은 후술하는 드레인 컨택 플러그들(750)과 제1 도전형의 드레인 영역(410) 사이의 저항을 낮추기 위해 사용될 수 있다.
제1 도전형의 소스 영역(430)은 제2 도전형의 바디 영역(250)에 제공될 수 있다. 예를 들어, 제1 도전형의 소스 영역(430)은 N형 불순물로 도핑된 영역일 수 있다. 제1 도전형의 드레인 영역(410) 및 게이트 전극(300)에 전압이 인가되면 제1 도전형의 소스 영역(430)과 게이트 전극(300) 사이에 배치되는 제2 도전형의 바디 영역(250)에 채널이 형성될 수 있다. 제1 도전형의 소스 영역(430) 상에는 소스 실리사이드 층(435)이 제공될 수 있다. 소스 실리사이드 층(435)은 후술하는 소스 컨택 플러그(710)과 제1 도전형의 소스 영역(430) 사이의 저항을 낮추기 위해 사용될 수 있다. 제2 도전형의 바디 영역(250)에는 제1 도전형의 소스 영역(430)과 인접하게 배치되는 제2 도전형의 픽업 영역(450)이 제공될 수 있다. 예를 들어, 제2 도전형의 픽업 영역(450)은 P형 불순물로 도핑된 영역일 수 있다. 제2 도전형의 컨택 영역(450) 상에는 픽업 실리사이드 층(455)이 제공될 수 있다. 픽업 실리사이드 층(455)은 후술하는 바디 컨택 플러그들(770)과 제2 도전형의 픽업 영역(450) 사이의 저항을 낮추기 위해 사용될 수 있다.
보호막(600)은 제1 도전형의 드리프트 영역(200) 및 게이트 전극(300) 상에 배치될 수 있다. 보호막(600)은 제1 도전형의 드리프트 영역(200) 상에서 게이트 전극(300) 상으로 연장되도록 제공될 수 있다. 보호막(600)은 게이트 전극(300)의 상면의 일부를 덮을 수 있고, 게이트 전극(300) 상에 배치된 게이트 실리사이드 층(305)과 중첩되지 않을 수 있다. 보호막(600)은 실리사이드 블라킹(blocking) 막으로 볼 수 있다. 또한, 보호막(600)은 제1 도전형의 드레인 영역(410)의 상면의 일부를 덮을 수 있고, 제1 도전형의 드레인 영역(410) 상에 배치된 드레인 실리사이드 층(415)와 중첩되지 않을 수 있다. 보호막(600)은 실리콘 옥사이드(SiO2), 실리콘 나이트라이드(SiN), 실리콘 옥사이드 나이트라이드(SiON) 또는 저유전 상수를 갖는 유전체(low-k dielectric) 물질로 이루어질 수 있다. 보호막(600)의 두께는 반도체 소자(1)에 요구되는 항복 전압에 기초하여 조절될 수 있다.
층간 절연막(650)은 게이트 전극(300) 상에 배치될 수 있다. 층간 절연막(650)은 게이트 전극(300), 제1 도전형의 드리프트 영역(200), 제2 도전형의 바디 영역(250) 및 블로킹 절연층(600)을 덮도록 제공될 수 있다. 층간 절연막(650)은 실리콘 옥사이드(SiO2) 또는 USG, TEOS, BPSG, PSG 등의 물질로 이루어질 수 있다.
필드 플레이트 플러그(700)는 층간 절연막(650)을 관통하도록 제공될 수 있다. 필드 플레이트 플러그(700)는 보호막(600) 상에 배치될 수 있고 보호막(600)과 접촉할 수 있다. 필드 플레이트 플러그(700)는 스페이서(330)와 수직적으로 중첩되도록 배치될 수 있다. 필드 플레이트 플러그(700)는 게이트 전극(300)과 수직적으로 중첩되지 않도록 배치될 수 있다. 평면적으로, 필드 플레이트 플러그(700)는 보호막(600) 상에 판 형태로 제공될 수 있다. 필드 플레이트 플러그(700)는 제2 도전형의 매몰층(150)과 수직적으로 중첩될 수 있다. 예를 들어, 필드 플레이트 플러그(700)는 폴리실리콘 또는 텅스텐, Al, Cu 등의 금속과 같은 도전성 물질로 이루어질 수 있다.
필드 플레이트 플러그(700)를 통해 드레인 영역에 높게 형성된 전계를 완화 시킨다. 즉, 전계가 한 곳에 집중되지 않고 균일하게 분포하도록 할 수 있다. 따라서, 필드 플레이트 플러그(700)를 제공함에 따라 반도체 소자(1)의 항복 전압을 높일 수 있다. 필드 플레이트 플러그(700)에는 기본적으로 그라운드 전압(Ground voltage) 또는 접지 전압이 인가될 수 있다.
복수의 컨택 플러그(710, 730, 750, 770)는 층간 절연막(650)을 관통하도록 제공될 수 있다. 예를 들어, 복수의 컨택 플러그(710, 730, 750, 770)는 도전성 물질로 이루어질 수 있다. 복수의 컨택 플러그(710, 730, 750, 770)은 제1 도전형의 소스 영역(430)과 연결되는 소스 컨택 플러그(710), 게이트 전극(300)과 연결되는 게이트 컨택 플러그(730), 제1 도전형의 드레인 영역(410)과 연결되는 드레인 컨택 플러그(750) 및 제2 도전형의 픽업 영역(450)과 연결되는 바디 컨택 플러그(770)을 포함할 수 있다. 소스 컨택 플러그(710), 게이트 컨택 플러그(730), 드레인 컨택 플러그(750) 및 바디 컨택 플러그(770) 각각은 복수 개로 제공될 수 있다. 소스 컨택 플러그(710)은 소스 실리사이드 층(435)과 접촉할 수 있고, 게이트 컨택 플러그(730)은 게이트 실리사이드 층(305)과 접촉할 수 있고, 드레인 컨택 플러그(750)은 드레인 실리사이드 층(415)과 접촉할 수 있고, 바디 컨택 플러그(770)은 픽업 실리사이드 층(455)과 접촉할 수 있다. 소스 컨택 플러그(710), 바디 컨택 플러그(770)은 제1 도전 라인(810)과 연결될 수 있고, 게이트 컨택 플러그(730)은 제2 도전 라인(830)과 연결될 수 있고, 드레인 컨택 플러그(750)은 제3 도전 라인(850)과 연결될 수 있다. 이 때, 필드 플레이트 플러그(700)는 제1 도전 라인(810)과 첩촉하여 전기적으로 연결되므로, 필드 플레이트 플러그(700)는 소스 컨택 플러그(710) 및 제1 도전형의 소스 영역(430)과 전기적으로 연결될 수 있다. 필드 플레이트 플러그(700)와 제1 도전형의 소스 영역(430)이 전기적으로 연결됨에 따라, 필드 플레이트 플러그(700)와 제1 도전형의 드레인 영역(410) 사이에 발생되는 기생 커패시턴스 성분을 제거할 수 있다.
여기서, 소스 컨택 플러그(710), 게이트 컨택 플러그(730), 드레인 컨택 플러그(750) 및 바디 컨택 플러그(770)는 동시에 형성될 수 있다. 즉, 컨택 플러그 공정 단계에서 소스 컨택 플러그(710), 게이트 컨택 플러그(730), 드레인 컨택 플러그(750) 및 바디 컨택 플러그(770)가 형성된다.
일 예로, 하나의 반도체 소자(1)에는 소스 컨택 플러그(710), 게이트 컨택 플러그(730), 드레인 컨택 플러그(750) 및 바디 컨택 플러그(770) 각각은 복수개로 제공되나 필드 플레이트 플러그(700) 1개가 제공될 수 있다. 평면적으로, 필드 플레이트 플러그(700)의 면적은 복수개로 제공되는 소스 컨택 플러그들(710)의 면적의 합보다 클 수 있다. 또한, 필드 플레이트 플러그(700)의 면적은 복수개로 제공되는 게이트 컨택 플러그들(730)의 면적의 합보다 클 수 있다. 또는 복수개로 제공되는 드레인 컨택 플러그들(750)의 면적의 합보다 클 수 있다. 또는 복수개로 제공되는 바디 컨택 플러그들(770)의 합보다 클 수 있다.
필드 플레이트 플러그(700)의 너비는 채널 길이(channel length) 방향으로 보았을 때, 소스 컨택 플러그(710) 또는 드레인 컨택 플러그(750)의 각각의 너비보다 크다는 것이다. 필드 플레이트 플러그(700) 너비는 소스 컨택 플러그(710) 또는 드레인 컨택 플러그(750)의 각각의 너비조다 약 2- 10 배 이상 클 수 있다. 필드 플레이트 플러그 너비가 넓을수록 전계 완화 효과가 더 커진다.
본 발명의 실시예에 따르면, 필드 플레이트 플러그(700)를 통해 드레인 영역에 높게 형성된 전계를 완화 시킨다. 즉, 전계가 한 곳에 집중되지 않고 균일하게 분포하도록 할 수 있다. 따라서, 필드 플레이트 플러그(700)를 제공함에 따라 반도체 소자(1)의 항복 전압을 높일 수 있다. 또한, 필드 플레이트 플러그(700)를 사용하면 게이트 전극(300)과 드레인 영역(410) 사이에 배치되는 RESURF 구조를 사용하지 않아도 된다. RESURF 구조란, LOCOS, STI 와 같은 두꺼운 필드 산화막을 말하는 것으로 제1 도전형의 드리프트 영역(200)에 별도의 필드 산화막을 형성하는 공정을 생략할 수 있어 제조 공정 비용에 있어서 유리하다. 또한 이러한 필드 산화막 없이 드레인 영역(410)과 게이트 전극(300) 사이의 기판의 표면(top surface)이 평평한(flat) 구조가 되어서, 드레인 영역(410)에서 소스 영역(430_방향의 전류 경로(current path)가 구부러진 모양이 아니라, 직선 모양의 경로가 형성된다. 그럴 경우, 반도체 소자(1)의 온 상태에서, 온 저항(Ron)도 작아지는 효과가 있다.
본 발명의 실시예에 따르면, 필드 플레이트 플러그(700)와 제1 도전형의 소스 영역(430)을 전기적으로 연결시킬 수 있고, 이에 따라 필드 플레이트 플러그(700)와 제1 도전형의 드레인 영역(410) 사이에 발생되는 기생 커패시턴스 성분을 제거할 수 있다. 기생 커패시턴스 성분이 제거됨에 따라, 게이트 전극(300)에 인가되는 전류를 최소화할 수 있다.
또한, 본 발명의 실시예에 따르면, 필드 플레이트 플러그(700)를 층간 절연막(650)을 관통하도록 형성함에 따라 별도의 컨택을 형성하기 위한 마스크 공정이 필요 없다. 따라서, 반도체 소자(1)를 제조하기 위한 공정이 단순화될 수 있다.
도 3은 도 2의 A 영역을 확대한 도면이다.
도 2 및 도 3을 참조하면, 보호막(600)은 필드 플레이트 플러그(700)와 게이트 전극(300)이 전기적으로 연결되지 않도록 필드 플레이트 플러그(700)와 게이트 전극(300)을 절연시키는 역할을 할 수 있다. 보호막(600)은 제1 영역(610), 제2 영역(630) 및 제3 영역(650)을 포함할 수 있다. 제1 영역(610)은 게이트 전극(300) 상에 배치되는 영역일 수 있고, 제2 영역(630)은 제1 도전형의 드리프트 영역(200) 상에 배치되는 영역일 수 있고, 제3 영역(650)은 제1 영역(610) 및 제2 영역(630)을 연결하는 영역일 수 있다. 제1 영역(610)의 상면은 게이트 전극(300)의 상면 및 게이트 실리사이드 층(305)의 상면보다 높은 레벨을 가질 수 있다. 제2 영역(630)의 상면은 게이트 전극(300)의 하면보다 높은 레벨을 가질 수 있다.
필드 플레이트 플러그(700)는 층간 절연막(650)을 관통하여 보호막(600)과 접촉할 수 있다. 필드 플레이트 플러그(700)는 보호막(600)의 제2 영역(630) 및 제3 영역(650) 상에 제공될 수 있다. 즉, 필드 플레이트 플러그(700)는 보호막(600)의 제2 영역(630) 및 제3 영역(650)과 수직적으로 중첩되나, 보호막(600)의 제1 영역(610)과는 수직적으로 중첩되지 않을 수 있다. 필드 플레이트 플러그(700)는 게이트 전극(300)과 수직적으로 중첩되지 않도록 제공될 수 있다. 필드 플레이트 플러그(700)는 제1 영역(610) 상에서는 제1 길이(L1)를 가지고, 제2 영역(630) 상에서는 제2 길이(L2)를 가질 수 있다. 또한 필드 플레이트 플러그(700)는 제1 너비(W1)를 가질 수 있다. 제2 길이(L2)는 제1 길이(L1)보다 큰 값일 수 있다. 이 때, 제1 너비(W1)의 값은 제1 길이(L1)의 값보다 클 수 있다. 다만, 제1 너비(W1)의 값과 제1 길이(L1)의 값의 대소 관계는 특별히 제한되지 않을 수 있다. 필드 플레이트 플러그(700)의 제1 너비(W1)는 제1 영역(610)의 상면과 층간 절연막(650)의 상면 사이의 간격(L1)보다 클 수 있다.
도 3에서 필드 플레이트 플러그(700)의 바닥면(bottom surface)은 평평하지 않고, 다른 단차를 가지고 있다. 왜냐하면, 필드 플레이트 플러그(700)는 단차를 가지는 보호막(600) 상에 형성되기 때문이다. 스페이서(330)와 보호막(600)은 서로 직접 접촉하고 있다. 반면에, 필드 플레이트 플러그(700)의 상면(top surface)은 평평(coplanar)한 면을 가질 수 있다. 즉, 필드 플레이트 플러그(700)의 바닥면은 단차를 가지고, 상면은 플랫(flat)할 수 있다. 필드 플레이트 플러그(700)의 하면의 깊이는 드레인 영역(410)으로 갈수록 더 깊게 형성되는 것이 좋다. 그래서 게이트 전극(300) 근처보다 드레인 영역(410)에서 필드 플레이트 플러그(700)의 하면의 깊이가 더 깊다. 드레인 영역(410) 근처에 높은 전계가 발생하기 때문에 이러한 구조를 가질 경우, 전계 완화 효과가 더 커진다.
도 4a 내지 도 4f는 본 발명의 일 실시예에 따른 반도체 소자의 제조방법을 나타내는 도면들이다.
도 4a를 참조하면, 기판(110) 상에 제1 도전형의 매몰층(130) 및 제2 도전형의 매몰층(150)이 순차적으로 형성될 수 있다. N형 불순물을 주입하여 제1 도전형의 매몰층(130)이 형성될 수 있고, P형 불순물을 주입하여 제2 도전형의 매몰층(150)이 형성될 수 있다. 이 때, 제2 도전형의 매몰층(150) 상부에는 후술하는 제1 도전형의 드리프트 영역이 제공되는 액티브(active) 영역(170)으로 현재 단계에서는 제2 도전형의 불순물로 도핑되어 있을 수 있다. 액티브(active) 영역(170)에는 소자 분리막(500)이 형성될 수 있다.
도 4b를 참조하면, 제2 도전형의 매몰층(150) 상에 제1 도전형의 드리프트 영역(200)이 형성될 수 있다. 제1 도전형의 드리프트 영역(200)은 N형 불순물을 주입하여 형성될 수 있다.
이 후, 제1 도전형의 드리프트 영역(200) 상에 게이트 절연막(310)이 형성되고, 게이트 절연막(310) 상에 게이트 전극(300)이 형성될 수 있다.
이 후, 게이트 전극(300) 상에 마스크 패턴이 형성되고, 마스크 패턴을 이용하여 액티브 영역(200)에 P형 불순물을 주입하여 제2 도전형의 바디 영역(250)이 형성될 수 있다. 제2 도전형의 바디 영역(250)은 저농도의 P형 불순물로 도핑될 수 있다. 제2 도전형의 바디 영역(250)을 형성되면 마스크 패턴은 제거될 수 있다.
도 4c를 참조하면, 게이트 전극(300)의 측면을 덮는 스페이서(330)가 형성될 수 있다. 이 후, 제1 도전형의 드리프트 영역(200)에 제1 도전형의 드레인 영역(410)이 형성될 수 있고, 제2 도전형의 바디 영역(250)에 제1 도전형의 소스 영역(430) 및 제2 도전형의 픽업 영역(450)이 형성될 수 있다. 제1 도전형의 드레인 영역(410) 및 제1 도전형의 소스 영역(430)은 N형 불순물을 주입하여 형성될 수 있고, 제2 도전형의 픽업 영역(450)은 P형 불순물을 주입하여 형성될 수 있다. 제2 도전형의 픽업 영역(450)은 제2 도전형의 바디 영역(250)보다 고농도의 P형 불순물로 도핑될 수 있다.
도 4d를 참조하면, 제1 도전형의 드리프트 영역(200) 및 게이트 전극(300) 상에 보호막(600)이 형성될 수 있다. 보호막(600)은 제1 도전형의 드리프트 영역(200) 상에서 게이트 전극(300) 상으로 연장되도록 형성될 수 있다. 보호막(600)은 일정한 두께로 형성될 수 있다. 즉, 게이트 전극(300) 상에 형성된 보호막(600)의 일부분의 두께는 제1 도전형의 드리프트 영역(200)상에 형성된 보호막(600)의 일부분의 두께는 동일할 수 있다. 보호막(600)은 실리사이드를 형성을 막는 블라킹 절연막이다. 보호막(600)이 게이트 전극(300) 또는 기판 표면(top surface)에 형성될 경우, 실리사이드 막이 형성되지 않는다.
이 후, 보호막(600)에 의해 덮히지 않고 노출된 게이트 전극(300)의 상면에 게이트 실리사이드 층(305)이 형성될 수 있다. 또한, 제1 도전형의 드레인 영역(410) 상에 드레인 실리사이드 층(415)이 형성될 수 있고, 제1 도전형의 소스 영역(430) 상에 소스 실리사이드 층(435)이 형성될 수 있고, 제2 도전형의 픽업 영역(45) 상에 픽업 실리사이드 층(455)이 형성될 수 있다.
이 후, 보호막(600)의 상부면, 실리사이드 층, 기판 표면에 식각 정지막(미도시)이 형성될 수 있다. 식각 정지막(미도시)은 후술하는 건식 식각 공정에서 층간 절연막이 식각이 되는 길이를 조절할 수 있다.
도 4e를 참조하면, 제1 도전형의 드리프트 영역(200), 제2 도전형의 바디 영역(250), 게이트 전극(300) 및 보호막(600)을 덮는 층간 절연막(650)이 형성될 수 있다.
이 후, 층간 절연막(650)을 관통하는 컨택 홀들(705, 715, 755, 775)이 형성될 수 있다. 복수의 컨택 홀(hole)(705, 715, 755, 775)은 건식 식각 공정을 통해 형성될 수 있다. 복수의 컨택 홀(hole)(705, 715, 755, 775)은 제1 도전형의 소스 영역(430) 상의 소스 실리사이드 층(435)을 노출시키는 소스 컨택 홀(715), 게이트 전극(300)의 상면을 노출시키는 게이트 컨택 홀(미도시), 제1 도전형의 드레인 영역(410) 상의 드레인 실리사이드 층(435)을 노출시키는 드레인 컨택 홀(755), 보호막(600)의 상면을 노출시키는 필드 플레이트 컨택 홀(705) 및 제2 도전형의 픽업 영역(450) 상의 픽업 실리사이드 층(455)을 노출시키는 바디 컨택 홀(775)을 포함할 수 있다. 이 때, 보호막(600) 상면 상에는 식각 정지막(미도시)이 형성되어 있으므로, 보호막(600)을 식각하지 않고 보호막(600) 상면을 노출시킬 수 있는 필드 플레이트 컨택 홀(705)이 형성될 수 있다.
필드 플레이트 컨택 홀(705)의 너비는 소스 컨택 홀(715), 게이트 컨택 홀(미도시), 바디 컨택 홀(775) 또는 드레인 컨택 홀(755) 각각의 너비보다 클 수 있다.
도 4f를 참조하면, 컨택 홀들(705, 715, 755, 775)에 도전성 물질을 채워 소스 컨택 플러그(710), 게이트 컨택 플러그(도 2의 730), 드레인 컨택 플러그(750), 필드 플레이트 플러그(700) 및 바디 컨택 플러그(770)이 형성될 수 있다.
이 후, 소스 컨택 플러그(710), 바디 컨택 플러그(770) 및 필드 플레이트 플러그(700)를 연결하는 제1 도전 라인(810)이 형성될 수 있고, 드레인 컨택 플러그(750)과 연결되는 제3 도전 라인(850)이 형성될 수 있다. 도면에 도시되지 않았지만, 게이트 컨택 플러그(도 1의 730)과 연결되는 제2 도전 라인(도 1의 830)이 형성될 수 있다. 따라서, 제1 도전형의 소스 영역(430), 제2 도전형의 픽업 영역(450)은 제1 도전 라인(810)과 전기적으로 연결되어 제1 도전 라인(810)에 인가되는 전압을 전달받을 수 있다. 제1 도전형의 드레인 영역(410)은 제3 도전 라인(850)과 전기적으로 연결되어 제3 도전 라인(850)에 인가되는 전압을 전달받을 수 있다. 도면에 도시되지 않았지만, 게이트 전극(300)은 제2 도전 라인(도 1의 830)과 전기적으로 연결되어 제2 도전 라인(도1 의 830)에 인가되는 전압을 전달받을 수 있다. 또한, 필드 플레이트 플러그(700)는 제1 도전 라인(810)을 통해 접지 전압인 인가된다.
도 5는 본 발명의 다른 실시예에 따른 반도체 소자를 나타내는 평면도이고, 도 6은 도 5의 N-N'를 절단한 단면도이고, 도 7은 도 6의 B 영역을 확대한 도면이다. 설명의 간략을 위해 도 3과 중복되는 내용의 기재는 생략한다.
도 5 내지 도 7을 참조하면, 보호막(600)은 제1 영역(610), 제2 영역(630) 및 제3 영역(650)을 포함할 수 있다. 제1 영역(610)은 게이트 전극(300) 상에 배치되는 영역일 수 있고, 제2 영역(630)은 제1 도전형의 드리프트 영역(200) 상에 배치되는 영역일 수 있고, 제3 영역(650)은 제1 영역(610) 및 제2 영역(630)을 연결하는 영역일 수 있다.
필드 플레이트 플러그(900)는 층간 절연막(650)을 관통하여 보호막(600)과 접촉할 수 있다. 필드 플레이트 플러그(900)는 보호막(600)의 제1 영역(610), 제2 영역(630) 및 제3 영역(650) 상에 제공될 수 있다. 즉, 필드 플레이트 플러그(900)는 도 3에 따른 실시 예와 달리 보호막(600)의 제1 영역(610)과도 수직적으로 중첩될 수 있다. 평면적으로, 필드 플레이트 플러그(900)의 면적은 보호막(600)의 면적보다 작을 수 있다. 또한, 필드 플레이트 플러그(900)의 일부 영역은 게이트 전극(300)과 수직적으로 중첩되도록 제공될 수 있다. 필드 플레이트 플러그(900)는 제1 영역(610) 상에서는 제1 길이(L1)를 가지고, 제2 영역(630) 상에서는 제2 길이(L2)를 가질 수 있다. 여기서 제1 길이(L1) 및 제2 길이(L2)는 필드 플레이트 플러그의 상부면으로부터 기판 방향으로 깊이를 말한다. 제1 길이(L1)가 제2 길이(L2)보다 크다. 즉, 필드 플레이트 플러그(700)의 하면의 깊이는 드레인 영역(410)으로 갈수록 더 깊게 형성되는 것이 좋다. 그래서 게이트 전극(300) 근처보다 드레인 영역(410)에서 필드 플레이트 플러그(700)의 하면의 깊이가 더 깊다. 드레인 영역(410) 근처에 높은 전계가 발생하기 때문에 이러한 구조를 가질 경우, 전계 완화 효과가 더 커진다.
그리고 필드 플레이트 플러그(900)는 제2 너비(W2)를 가질 수 있다. 이 때, 제2 너비(W2)의 값은 제1 길이(L1)의 값보다 클 수 있다. 즉, 필드 플레이트 플러그(900)의 제2 너비(W2)는 제1 영역(610)의 상면과 층간 절연막(650)의 상면 사이의 간격(L1)보다 클 수 있다. 너비가 넓을수록 필드 플레이트 플러그의 면적이 커지는 것이므로 전계 완화가 더 커지는 효과가 있다.
도 7에서 필드 플레이트 플러그(700)의 바닥면(bottom surface)은 평평하지 않고, 다른 단차를 가지고 있다. 왜냐하면, 필드 플레이트 플러그(700)는 단차를 가지는 보호막(600) 상에 형성되기 때문이다. 스페이서(330)와 보호막(600)은 서로 직접 접촉하고 있다. 반면에, 필드 프레이트 플러그(700)의 상면(top surface)은 평평(coplanar)한 면을 가질 수 있다.
이상, 첨부된 도면들을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
Claims (10)
- 기판 상에 형성되는 매몰층;
상기 매몰층과 접촉하고, 상기 매몰층 상에 형성된 서로 다른 도전형을 갖는 드리프트 영역 및 바디 영역 ― 상기 드리프트 영역과 상기 바디 영역은 서로 접촉하며, 상기 드리프트 영역은 상기 매몰층과 다른 도전형을 가지며, 상기 바디 영역은 상기 매몰층과 같은 도전형을 가짐 ―;
상기 바디 영역에 형성된 소스 영역;
상기 드리프트 영역에 형성된 드레인 영역;
상기 기판 상에 배치되고, 상기 드레인 영역 및 소스 영역 사이에 배치된 게이트 절연막 및 게이트 전극;
상기 게이트 전극 상에 배치되는 게이트 실리사이드 층;
상기 게이트 실리사이드 층으로부터 상기 드레인 영역까지 연장되어 형성된 보호막 패턴;
상기 보호막 패턴 상에 형성되는 필드 플레이트 플러그; 및
상기 드레인 영역 상에 배치된 드레인 실리사이드 층을 포함하고,
상기 필드 플레이트 플러그는 상기 게이트 전극과 떨어져 형성되고, 상기 게이트 전극과 수직적으로 중첩되지 않는 것을 특징으로 하고,
상기 필드 플레이트 플러그의 하면은 단차를 가지고 상기 필드 플레이트 플러그의 상면은 플랫 하도록 형성되는 것을 특징으로 하고,
상기 드레인 영역은 상기 보호막 패턴 및 상기 드레인 실리사이드 층과 접촉하는 반도체 소자. - 제1 항에 있어서,
상기 매몰층 아래에 형성된 추가의 매몰층을 더 포함하고, 상기 추가의 매몰층은 제1 도전형을 갖는 제1 매몰층이고,
상기 드리프트 영역과 상기 바디 영역과 접촉하는 상기 매몰층은 제2 도전형을 갖는 제2 매몰층 인 것을 특징으로 하는 반도체 소자. - 제1 항에 있어서,
상기 소스 영역과 인접하여 배치된 바디 컨택 영역;
상기 소스 영역과 연결된 소스 컨택 플러그;
상기 드레인 영역과 연결된 드레인 컨택 플러그;
상기 게이트 전극과 연결된 게이트 컨택 플러그; 및
상기 바디 컨택 영역과 연결된 바디 컨택 플러그를 포함하며,
상기 소스 컨택 플러그는 상기 필드 플레이트 플러그와 전기적으로 연결되는 반도체 소자. - 제1 항에 있어서,
상기 보호막 패턴은,
상기 게이트 전극 상에 배치되는 제1 영역;
상기 기판 상에 배치되는 제2 영역; 및
상기 제1 영역 및 상기 제2 영역을 연결하는 제3 영역을 포함하고,
상기 필드 플레이트 플러그는 상기 제2 영역과 수직적으로 중첩되는 반도체 소자. - 제3 항에 있어서,
상기 필드 플레이트 플러그의 너비는 상기 소스 컨택 플러그 또는 상기 드레인 컨택 플러그의 너비보다 큰 반도체 소자. - 제 1 항에 있어서,
상기 필드 플레이트 플러그의 평면적은 상기 보호막 패턴의 평면적보다 작은 것을 특징으로 하는 반도체 소자. - 제 1 항에 있어서,
평면적으로, 상기 소스 영역, 상기 드레인 영역과 상기 게이트 전극 및 보호막 패턴은 각각 가로 길이와 세로 길이를 가지며,
상기 소스 영역 및 드레인 영역의 세로 길이는 동일하며,
상기 보호막 패턴의 세로 길이는 상기 소스 영역 및 드레인 영역의 세로 길이보다 크며,
상기 게이트 전극의 세로 길이는 상기 보호막 패턴의 세로 길이보다 긴 반도체 소자. - 기판 상에 형성되는 제2 도전형의 매몰층;
상기 제2 도전형의 매몰층과 접촉하고, 상기 제2 도전형의 매몰층 상에 형성된 제1 도전형의 드리프트 영역 및 제2 도전형의 바디 영역 ― 상기 제1 도전형의 드리프트 영역과 상기 제2 도전형의 바디 영역은 서로 접촉하며, 상기 제1 도전형의 드리프트 영역은 상기 제2 도전형의 매몰층과 다른 도전형을 가지며, 상기 제2 도전형의 바디 영역은 상기 제2 도전형의 매몰층과 같은 도전형을 가지며, 상기 제1 도전형의 드리프트 영역과 상기 제2 도전형의 바디 영역의 깊이는 동일함 ―;
상기 제2 도전형의 바디 영역에 형성된 제1 도전형의 소스 영역;
상기 제1 도전형의 드리프트 영역에 형성된 제1 도전형의 드레인 영역;
상기 기판 상에 배치되고, 상기 제1 도전형의 드레인 영역 및 소스 영역 사이에 배치된 게이트 절연막 및 게이트 전극;
상기 게이트 전극 상에 배치되는 게이트 실리사이드 층;
상기 게이트 실리사이드 층으로부터 상기 드레인 영역까지 연장되어 형성된 보호막 패턴;
상기 보호막 패턴 상에 형성되는 필드 플레이트 플러그; 및
상기 드레인 영역 상에 배치된 드레인 실리사이드 층을 포함하고,
상기 필드 플레이트 플러그는 상기 게이트 전극과 떨어져 형성되고, 상기 게이트 전극과 수직적으로 중첩되지 않는 것을 특징으로 하고,
상기 제1 도전형의 드레인 영역은 상기 보호막 패턴 및 상기 드레인 실리사이드 층과 접촉하는 반도체 소자. - 제8 항에 있어서,
상기 기판과 상기 제2 도전형의 매몰층 사이에 형성된 제1 도전형의 제 1 매몰층;
상기 제1 도전형의 소스 영역과 인접하여 배치된 제2 도전형의 바디 컨택 영역;
상기 제1 도전형의 소스 영역과 연결된 소스 컨택 플러그;
상기 제1 도전형의 드레인 영역과 연결된 드레인 컨택 플러그;
상기 게이트 전극과 연결된 게이트 컨택 플러그; 및
상기 제2 도전형의 바디 컨택 영역과 연결된 바디 컨택 플러그를 포함하며,
상기 소스 컨택 플러그는 상기 필드 플레이트 플러그와 전기적으로 연결되는 반도체 소자. - 제9 항에 있어서,
상기 필드 플레이트 플러그의 하면은 단차를 가지고 상기 필드 플레이트 플러그의 상면은 플랫 하도록 형성되는 것을 특징으로 하고,
상기 필드 플레이트 플러그의 너비는 상기 소스 컨택 플러그 또는 상기 드레인 컨택 플러그의 너비보다 큰 반도체 소자.
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| KR1020200004252A KR102081561B1 (ko) | 2020-01-13 | 2020-01-13 | 반도체 소자 및 이의 제조방법 |
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| KR1020200004252A KR102081561B1 (ko) | 2020-01-13 | 2020-01-13 | 반도체 소자 및 이의 제조방법 |
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