TWI821940B - 高壓元件與低壓元件整合製造方法 - Google Patents
高壓元件與低壓元件整合製造方法 Download PDFInfo
- Publication number
- TWI821940B TWI821940B TW111108514A TW111108514A TWI821940B TW I821940 B TWI821940 B TW I821940B TW 111108514 A TW111108514 A TW 111108514A TW 111108514 A TW111108514 A TW 111108514A TW I821940 B TWI821940 B TW I821940B
- Authority
- TW
- Taiwan
- Prior art keywords
- voltage
- low
- region
- semiconductor layer
- components
- Prior art date
Links
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 30
- 230000010354 integration Effects 0.000 title abstract description 5
- 239000004065 semiconductor Substances 0.000 claims abstract description 103
- 239000000758 substrate Substances 0.000 claims abstract description 27
- 239000012535 impurity Substances 0.000 claims abstract description 19
- 150000002500 ions Chemical class 0.000 claims abstract description 14
- 238000000034 method Methods 0.000 claims description 51
- 210000000746 body region Anatomy 0.000 claims description 29
- 230000003647 oxidation Effects 0.000 claims description 22
- 238000007254 oxidation reaction Methods 0.000 claims description 22
- 238000005468 ion implantation Methods 0.000 claims description 18
- 238000005530 etching Methods 0.000 claims description 13
- 238000002955 isolation Methods 0.000 claims description 13
- 238000000206 photolithography Methods 0.000 claims description 10
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 9
- 229920005591 polysilicon Polymers 0.000 claims description 5
- 238000009413 insulation Methods 0.000 abstract description 5
- 239000010410 layer Substances 0.000 description 161
- 230000005684 electric field Effects 0.000 description 13
- 239000007943 implant Substances 0.000 description 5
- 238000005229 chemical vapour deposition Methods 0.000 description 4
- 229920002120 photoresistant polymer Polymers 0.000 description 4
- 239000007787 solid Substances 0.000 description 4
- 230000004888 barrier function Effects 0.000 description 3
- 230000007547 defect Effects 0.000 description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000010292 electrical insulation Methods 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 1
- 238000000609 electron-beam lithography Methods 0.000 description 1
- 239000011229 interlayer Substances 0.000 description 1
- 238000001459 lithography Methods 0.000 description 1
- 125000006850 spacer group Chemical group 0.000 description 1
Landscapes
- Bipolar Transistors (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
一種高壓元件與低壓元件整合製造方法，包含：提供基板；形成半導體層於基板上；形成複數絕緣區於半導體層上，以定義高壓元件區與低壓元件區；形成第一高壓井區於半導體層中之高壓元件區中；形成第二高壓井區於半導體層中，其中第一高壓井區與第二高壓井區於通道方向上連接；於第一高壓井區與第二高壓井區形成之後，形成氧化層於半導體層上，氧化層覆蓋高壓元件區與低壓元件區；於氧化層形成之後，形成第一低壓井區於半導體層中之低壓元件區中；將雜質以加速離子的形式，穿透氧化層，植入第一低壓井區之定義區中，以形成第一低壓井區。
Description
本發明有關於一種高壓元件與低壓元件整合製造方法，特別是指一種利用形成高壓元件之降低表面電場氧化區的氧化層作為形成低壓元件之低壓井區的犧牲氧化層的高壓元件與低壓元件整合製造方法。
典型的低壓元件製造方法中，在形成低壓井區之前，形成犧牲氧化層用以作為形成低壓井區之離子植入製程步驟中，離子植入的阻擋層，以避免半導體層本身直接遭受離子轟擊而產生缺陷。
而犧牲氧化層係以熱氧化(thermal oxide)製程步驟所形成。而熱氧化製程步驟必然伴隨著熱預算(thermal budget)。熱預算的控制對半導體元件的整合製程來說相當重要。因此，隨著半導體元件的尺寸逐漸縮小，熱預算的控制就越加重要。
有鑑於此，本發明提出一種能夠減少熱預算的高壓元件與低壓元件整合製造方法，以更佳地控制半導體元件中，所摻雜之雜質的輪廓。
就其中一觀點言，本發明提供了一種高壓元件與低壓元件整合製造方法，包含：提供一基板；形成一半導體層於該基板上；形成複數絕緣區於該半導體層上，以定義一高壓元件區與一低壓元件區；形成一第一高壓井區於該半導體層中之該高壓元件區中，該第一高壓井區具有該第一導電型，其中，部分該第一高壓井區定義一漂移區，用以作為該高壓元件在一導通操作中之一漂移電流通道；形成一第二高壓井區於該半導體層中，該第二高壓井區具有一第二導電型，其中該第一高壓井區與該第二高壓井區於一通道方向上連接；其中，該第二高壓井區具有一第一部分與一第二部分，其中該第一部分位於該高壓元件區中，該第二部分介於該高壓元件區與該低壓元件區之間；於該第一高壓井區與該第二高壓井區形成之後，形成一氧化層於該半導體層上，該氧化層覆蓋該高壓元件區與該低壓元件區；於該氧化層形成之後，形成一第一低壓井區於該半導體層中之該低壓元件區中；其中，將雜質以加速離子的形式，穿透該氧化層，植入該第一低壓井區之一定義區中，以形成該第一低壓井區。
在一種較佳的實施型態中，該高壓元件與低壓元件整合製造方法，更包含：形成一埋層於該基板上之一高壓元件區中，其中該埋層具有一第一導電型；以及形成一深井區於該半導體層中，該深井區具有該第一導電型，且於一垂直方向上，該深井區連接定義該高壓元件區之該絕緣區與該埋層；其中，該第二部分、該埋層與該深井區形成一隔絕區，以於該半導體層中，電性隔絕該高壓元件區與該低壓元件區。
在一種較佳的實施型態中，該高壓元件與低壓元件整合製造方法，更包含：於該第一低壓井區形成後，以微影與蝕刻製程步驟，蝕刻該氧化層，以形成一降低表面電場氧化區於該高壓元件區中；於該降低表面電場氧化區形成後，形成一閘極氧化層於於該半導體層上並連接該半導體層，該閘極氧化層覆蓋該高壓元件區與該低壓元件區；形成一多晶矽層於該閘極氧化層上並連接該閘極氧化層；以及形成一本體區於該半導體層中之該高壓元件區中，其中該本體區與該第一高壓井區於該通道方向上連接。
在一種較佳的實施型態中，該高壓元件與低壓元件整合製造方法，更包含：以微影製程步驟與蝕刻製程步驟，蝕刻該多晶矽層，以分別形成一高壓閘極於該高壓元件區中與一第一低壓閘極於該低壓元件區中。
在一種較佳的實施型態中，該高壓元件與低壓元件整合製造方法，更包含：形成一高壓源極與一高壓汲極於該半導體層中，且該高壓源極與該高壓汲極分別位於該高壓閘極之外部下方之該本體區中與遠離該本體區側之該第一高壓井區中，且於該通道方向上，該漂移區位於該高壓汲極與該本體區之間的該第一高壓井區中，其中該高壓源極與該高壓汲極具有該第一導電型。
在一種較佳的實施型態中，該高壓元件與低壓元件整合製造方法，更包含：形成一第一低壓源極與一第一低壓汲極於該半導體層中之該低壓元件區中，且該第一低壓源極與該第一低壓汲極分別位於該第一低壓閘極不同側之外部下方之該第一低壓井區中。
在一種較佳的實施型態中，該高壓元件與低壓元件整合製造方法，更包含：形成一第二低壓源極與一第二低壓汲極於該半導體層中，且該第二低壓源極與該第二低壓汲極分別位於一第二低壓閘極不同側之外部下方之一第二低壓井區中。
在前述的實施型態中，該低壓元件區包括一第一低壓元件與一第二低壓元件；其中，該第一低壓元件包括該第一低壓井區、該第一低壓閘極、該第一低壓源極與該第一低壓汲極；其中，該第二低壓元件包括該第二低壓井區、該第二低壓閘極、該第二低壓源極與該第二低壓汲極；其中，該第一低壓井區與該第二低壓井區於該通道方向上鄰接；其中，該第一低壓元件與該第二低壓元件具有相反的導電型；其中，該第二低壓源極、該第二低壓汲極、該高壓源極與該高壓汲極由同一道離子植入製程步驟同時形成。
在一種較佳的實施型態中，該半導體層係一P型半導體磊晶層，且具有體積電阻率45 Ohm-cm。
在一種較佳的實施型態中，該降低表面電場氧化區之厚度介於400Å與450 Å之間。
在一種較佳的實施型態中，該閘極氧化層之厚度介於80Å與100 Å之間。
在一種較佳的實施型態中，該高壓元件區之一高壓元件的閘極驅動電壓為3.3V。
在一種較佳的實施型態中，該本體區由一自我對準製程步驟所形成。
在一種較佳的實施型態中，該第一低壓閘極與該第二低壓閘極之長度大於或等於0.18微米；且該第一低壓元件與該第二低壓元件之最小特徵尺寸為0.18微米。
底下藉由具體實施例詳加說明，當更容易瞭解本發明之目的、技術內容、特點及其所達成之功效。
有關本發明之前述及其他技術內容、特點與功效，在以下配合參考圖式之較佳實施例的詳細說明中，將可清楚的呈現。本發明中的圖式均屬示意，主要意在表示製程步驟以及各層之間之上下次序關係，至於形狀、厚度與寬度則並未依照比例繪製。
請參考圖1A-1G，其顯示本發明的第一個實施例。圖1A-1G顯示根據本發明之高壓元件與低壓元件整合製造方法之剖視示意圖。
如圖1A所示，首先提供基板11。基板11例如但不限於為P型或N型的半導體基板。基板11上可形成高壓元件與低壓元件。
接著，請參閱圖1B，形成半導體層11’於基板11上，半導體層11’於垂直方向(如圖1B中之實線箭號方向所示意，下同)上，具有相對之上表面11a與下表面11b。此時複數絕緣區12尚未形成，上表面11a也就尚未完全定義出來。複數絕緣區12形成後，上表面11a如圖1B中粗折線所示意。半導體層11’例如以磊晶的步驟，形成於基板11上，或是以基板11的部分，作為半導體層11’。形成半導體層11’的方式，為本領域中具有通常知識者所熟知，在此不予贅述。
在一種較佳的實施型態中，半導體層11’係P型半導體磊晶層，且半導體層11’具有體積電阻率45 Ohm-cm。
接著，請參閱圖1C，形成複數絕緣區12於半導體層11’上，以定義高壓元件區HV與低壓元件區LV。絕緣區12例如但不限於如圖所示之淺溝槽絕緣(shallow trench isolation, STI)結構，亦可為區域氧化(local oxidation of silicon, LOCOS)結構。請繼續參閱圖1C，於複數絕緣區12形成後，於半導體層11’之上表面11a上，形成犧牲氧化層14a，以作為形成第一高壓井區14與第二高壓井區15之離子植入製程步驟中，離子植入的阻擋層，以避免半導體層11’本身直接遭受離子轟擊而產生缺陷。
接著，請參閱圖1D，例如但不限於利用至少一個離子植入製程步驟， 將具有第一導電型之雜質摻雜至半導體層11’中，以形成第一高壓井區14。第一高壓井區14形成於半導體層11’中之高壓元件區HV中，第一高壓井區14具有第一導電型，且於垂直方向上，第一高壓井區14位於上表面11a下並連接於上表面11a。其中，部分第一高壓井區14定義漂移區，用以作為高壓元件區HV中的高壓元件在導通操作中之漂移電流通道。
請繼續參閱圖1D，例如但不限於利用至少一個離子植入製程步驟， 將具有第二導電型之雜質摻雜至半導體層11’中，以形成第二高壓井區15。第二高壓井區15形成於半導體層11’中，第二高壓井區15具有第二導電型，且於垂直方向上，第二高壓井區15位於上表面11a下並連接於上表面11a。其中第一高壓井區14與第二高壓井區15於通道方向(如圖1D中之虛線箭號方向所示意，下同)上連接。其中，第二高壓井區15具有第一部分15a與第二部分15b，其中第一部分15a位於高壓元件區HV中，第二部分15b介於高壓元件區HV與低壓元件區LV之間。
接著，請參閱圖1E，於第一高壓井區14與第二高壓井區15形成之後，形成氧化層18於半導體層11’上，氧化層18覆蓋高壓元件區HV與低壓元件區LV。形成氧化層18的方式，例如但不限於以化學氣相沉積(chemical vapor deposition, CVD)製程步驟，形成氧化層18。
在一種較佳的實施型態中，氧化層18之厚度介於400Å與450 Å之間。
接著，請參閱圖1F，於氧化層18形成之後，例如但不限於利用由微影製程步驟形成光阻層16a為遮罩， 將第一導電型雜質摻雜至半導體層11’中之低壓元件區LV中，以形成第一低壓井區16。其中，本實施利用例如但不限於離子植入製程步驟，將第一導電型雜質，以加速離子的形式(如圖1F中虛線箭號所示意)，穿透氧化層18，植入半導體層11’中的第一低壓井區16之定義區中，以形成第一低壓井區16。
接著，請參閱圖1G，形成降低表面電場(reduced surface field, RESURF) 氧化區18a、高壓閘極20a、本體區21、高壓源極22、高壓汲極23與本體極28，以於高壓元件區HV中形成高壓元件HV1。也就是說，高壓元件HV1包含：第一高壓井區14、第二高壓井區15之第一部分15a、降低表面電場氧化區18a、高壓閘極20a、本體區21、高壓源極22、高壓汲極23與本體極28。
其中，一種較佳的實施例中，降低表面電場氧化區18a係由蝕刻氧化層18而形成。降低表面電場氧化區18a形成於高壓元件區HV中的上表面11a上並連接上表面11a。降低表面電場氧化區18a用以於高壓元件HV1不導通操作時，降低表面電場，以提高崩潰防護電壓。
其中，部分本體區21位於高壓閘極20a正下方接近上表面11a之處，用以作為高壓元件區HV之反轉區，以提供高壓元件HV1之反轉電流通道。
請繼續參閱圖1G，形成第一低壓閘極20b、第一低壓源極26與第一低壓汲極27於低壓元件區LV中，以於低壓元件區LV中形成第一低壓元件LV1。也就是說，第一低壓元件LV1包含：第一低壓井區16、第一低壓閘極20b、第一低壓源極26與第一低壓汲極27。
其中，部分第一低壓井區16用以作為低壓元件區LV之反轉區，以提供第一低壓元件LV1之反轉電流通道。在本實施例中，第一低壓井區16具有第一導電型，第一低壓源極26與第一低壓汲極27皆具有第二導電型。在另一種實施例中，第一低壓井區16也可以具有第二導電型，但相對應地，第一低壓源極26與第一低壓汲極27則皆具有第一導電型。
在一種較佳的實施例中，高壓元件區HV之高壓元件HV1的閘極驅動電壓為3.3V。
在一種較佳的實施例中，本體區21由一自我對準製程步驟所形成。
需說明的是，所謂反轉區係指元件在導通操作中因施加於閘極的電壓，而使閘極的下方形成反轉層(inversion layer)以使導通電流通過的區域，此為本領域具有通常知識所熟知，在此不予贅述，本發明其他實施例以此類推。
需說明的是，第一導電型與第二導電型可以為P型或N型，當第一導電型為P型時，第二導電型為N型；第一導電型為N型時，第二導電型為P型。
需說明的是，所謂漂移電流通道係指高壓元件HV1在導通操作中使導通電流以漂移的方式通過的區域，此為本領域具有通常知識所熟知，在此不予贅述。
需說明的是，上表面11a並非指一完全平坦的平面，而是指半導體層11’的一個表面。在本實施例中，例如絕緣區12與半導體層11’接觸的部分上表面11a，就具有下陷的部分。
需說明的是，在一種較佳的實施例中，閘極包括與上表面連接的介電層、具有導電性的導電層、以及具有電絕緣特性之間隔層。導電層用以作為閘極之電性接點，形成所有介電層上並連接於介電層。間隔層形成於導電層外之兩側以作為閘極之兩側之電性絕緣層。
此外，需說明的是，所謂的高壓元件，係指於正常操作時，施加於汲極的電壓高於一特定之電壓，例如5V，且本體區21與高壓汲極23間之通道方向距離(漂移區長度)根據正常操作時所承受的操作電壓而調整，因而可操作於前述較高之特定電壓。此皆為本領域中具有通常知識者所熟知，在此不予贅述。
相對的，所謂的低壓元件，係指於正常操作時，施加於汲極的電壓不高於一特定之電壓，例如5V，此為本領域中具有通常知識者所熟知，在此不予贅述。
請參考圖2A-2M，其顯示本發明的第二個實施例。圖2A-2M顯示根據本發明之高壓元件與低壓元件整合製造方法之剖視示意圖。
如圖2A所示，首先提供基板51。基板51例如但不限於為P型或N型的半導體基板。基板51上可形成高壓元件與低壓元件。
請繼續參閱圖2A，形成埋層51”於基板51上之高壓元件區HV中，其中埋層51”具有第一導電型。形成埋層51”的方法，例如但不限於可以離子植入製程步驟，將第一導電型雜質，以加速離子的形式，植入基板51中，以形成埋層51”。舉例而言，當半導體層51’為一磊晶層，可於尚未形成磊晶層前，將第一導電型雜質，以加速離子的形式，植入基板51中，再以磊晶製程步驟形成磊晶層，作為半導體層51’(參閱圖2B)，再經過熱製程，部分第一導電型雜質將會擴散至半導體層51’中，而形成埋層51”。
接著，請參閱圖2B，形成半導體層51’於基板51上，半導體層51’於垂直方向(如圖2B中之實線箭號方向所示意，下同)上，具有相對之上表面51a與下表面51b。此時複數絕緣區52尚未形成，上表面51a也就尚未完全定義出來。複數絕緣區52形成後，上表面51a如圖2B中粗折線所示意。半導體層51’例如以磊晶的步驟，形成於基板51上，或是以基板51的部分，作為半導體層51’。形成半導體層51’的方式，為本領域中具有通常知識者所熟知，在此不予贅述。
在一種較佳的實施型態中，半導體層51’係P型半導體磊晶層，且半導體層51’具有體積電阻率45 Ohm-cm。
接著，請參閱圖2C，形成複數絕緣區52於半導體層51’上，以定義高壓元件區HV與低壓元件區LV。絕緣區52例如但不限於如圖所示之淺溝槽絕緣(shallow trench isolation, STI)結構，亦可為區域氧化(local oxidation of silicon, LOCOS)結構。請繼續參閱圖2C，於複數絕緣區52形成後，於半導體層51’之上表面51a上，形成犧牲氧化層54a，以作為形成第一高壓井區54與第二高壓井區55之離子植入製程步驟中，離子植入的阻擋層，以避免半導體層51’本身直接遭受離子轟擊而產生缺陷。
接著，請參閱圖2D，例如但不限於利用至少一個離子植入製程步驟， 將具有第一導電型之雜質摻雜至半導體層51’中之半導體層51’中，以形成深井區53。其中，深井區53具有第一導電型，且於垂直方向(如圖2D中之實線箭號方向所示意，下同)上，深井區53連接定義高壓元件區HV之絕緣區52與埋層51”。
接著，請參閱圖2E，例如但不限於利用至少一個離子植入製程步驟， 將具有第一導電型之雜質摻雜至半導體層51’中，以形成第一高壓井區54。第一高壓井區54形成於半導體層51’中之高壓元件區HV中，第一高壓井區54具有第一導電型，且於垂直方向上，第一高壓井區54位於上表面51a下並連接於上表面51a。其中，部分第一高壓井區54定義漂移區，用以作為高壓元件區HV中的高壓元件在導通操作中之漂移電流通道。
請繼續參閱圖2E，例如但不限於利用至少一個離子植入製程步驟， 將具有第二導電型之雜質摻雜至半導體層51’中，以形成第二高壓井區55。第二高壓井區15形成於半導體層51’中，第二高壓井區55具有第二導電型，且於垂直方向上，第二高壓井區55位於上表面51a下並連接於上表面51a。其中第一高壓井區54與第二高壓井區55於通道方向(如圖2E中之虛線箭號方向所示意，下同)上連接。其中，第二高壓井區55具有第一部分55a與第二部分55b，其中第一部分55a位於高壓元件區HV中，第二部分55b介於高壓元件區HV與低壓元件區LV之間。
其中，第二部分55b、埋層51”與深井區53形成隔絕區，以於半導體層51”中，電性隔絕高壓元件區HV與低壓元件區LV。
接著，請參閱圖2F，於第一高壓井區54與第二高壓井區55形成之後，形成氧化層58於半導體層51’上，氧化層58覆蓋高壓元件區HV與低壓元件區LV。形成氧化層58的方式，例如但不限於以化學氣相沉積(chemical vapor deposition, CVD)製程步驟，形成氧化層58。
在一種較佳的實施型態中，氧化層58之厚度介於400Å與450 Å之間。
接著，請參閱圖2G，於氧化層58形成之後，例如但不限於利用由微影製程步驟形成光阻層(未示出)為遮罩， 將第一導電型雜質摻雜至半導體層51’中之低壓元件區LV中，以形成第一低壓井區56。其中，本實施利用例如但不限於離子植入製程步驟，將第一導電型雜質，以加速離子的形式，穿透氧化層58，植入半導體層51’中的第一低壓井區56之定義區中，以形成第一低壓井區56。
接著，請繼續參閱圖2G，於氧化層58形成之後，例如但不限於利用由微影製程步驟形成光阻層(未示出)為遮罩， 將第二導電型雜質摻雜至半導體層51’中之低壓元件區LV中，以形成第二低壓井區57。其中，本實施利用例如但不限於離子植入製程步驟，將第二導電型雜質，以加速離子的形式，穿透氧化層58，植入半導體層51’中的第二低壓井區57之定義區中，以形成第二低壓井區57。
在本實施例中，低壓元件區LV包括第一低壓元件LV1與第二低壓元件LV2。其中，第一低壓井區56與第二低壓井區57於通道方向上鄰接。其中，第一低壓元件LV1與第二低壓元件LV2具有相反的導電型。
接著，請繼續參閱圖2G，在本實施例中，利用形成第二低壓井區57同一道離子植入製程步驟，形成低壓隔絕區59。低壓隔絕區59具有第二導電型，用以作為前述隔絕區的一部分。也就是說，前述隔絕區更包含低壓隔絕區59。在本實施例中，隔絕區包括第二部分55b、埋層51”、深井區53與低壓隔絕區59。以於半導體層51’中，電性隔絕高壓元件區HV與低壓元件區LV。
接著，請參閱圖2H，於第一低壓井區56與第二低壓井區57形成後，以微影製程步驟與蝕刻製程步驟，蝕刻氧化層58，以形成降低表面電場氧化區58a於高壓元件區HV中。在一種較佳的實施例中，降低表面電場氧化區58a係由蝕刻氧化層58而形成。降低表面電場氧化區58a形成於高壓元件區HV中的上表面51a上並連接上表面51a。降低表面電場氧化區58a用以於高壓元件HV1不導通操作時，降低表面電場，以提高崩潰防護電壓。
接著，請參閱圖2I，於降低表面電場氧化區58a形成後，形成閘極氧化層gox於半導體層51’上並連接半導體層51’，閘極氧化層gox覆蓋高壓元件區HV與低壓元件區LV。在一種較佳實施例中，閘極氧化層gox之厚度介於80Å與100 Å之間。
接著，請繼續參閱圖2I，形成多晶矽層60於閘極氧化層gox上並連接閘極氧化層gox。
接著，請參閱圖2J，例如以微影製程步驟與蝕刻製程步驟，蝕刻多晶矽層60，以形成本體區61之定義區的遮罩於半導體層51’上的高壓元件區HV中。
接著，請參閱圖2K，形成本體區61於半導體層51”中之高壓元件區HV中，其中本體區61與第一高壓井區54於通道方向上連接。本體區61具有第二導電型。
形成本體區61的方法，例如但不限於可以離子植入製程步驟，以定義出本體區61之多晶矽層60為遮罩，將第二導電型雜質，以加速離子的形式，植入半導體層51’中，以形成本體區61。
接著，請參閱圖2L，以微影製程步驟與蝕刻製程步驟，蝕刻多晶矽層60，以分別於高壓元件區HV中的高壓元件HV1中形成高壓閘極60a，於低壓元件區LV中的第一低壓元件LV1中形成第一低壓閘極60b，以及於低壓元件區LV中的第二低壓元件LV2形成第二低壓閘極60c。閘極60a、60b與60c的介電層與導電層於半導體層51’之上表面51a上，於垂直方向(如圖2L中之實線箭號方向所示意，下同)上。部分本體區61位於閘極60a正下方並連接於閘極60a的介電層，以提供高壓元件HV1在導通操作中之反轉區。
接著，請參閱圖2M，形成高壓源極62與高壓汲極63於半導體層51’中，且高壓源極62與高壓汲極63分別位於高壓閘極60a之外部下方之本體區61中與遠離本體區61側之第一高壓井區54中，且於通道方向上，漂移區位於高壓汲極63與本體區61之間的第一高壓井區54中，其中高壓源極62與高壓汲極63具有第一導電型。
請繼續參閱圖2M，形成第一低壓源極66與第一低壓汲極67於半導體層51’中之低壓元件區LV中的第一低壓元件LV1中，且第一低壓源極66與第一低壓汲極67分別位於第一低壓閘極60b不同側之外部下方之第一低壓井區56中。
請繼續參閱圖2M，形成第二低壓源極64與第二低壓汲極65於半導體層51’中之低壓元件區LV中的第二低壓元件LV2中，且第二低壓源極64與該第二低壓汲極65分別位於第二低壓閘極60c不同側之外部下方之第二低壓井區57中。
在本實施例中，低壓元件區LV包括第一低壓元件LV1與第二低壓元件LV2。其中，第一低壓元件LV1包括第一低壓井區56、第一低壓閘極60b、第一低壓源極66與第一低壓汲極67。其中，第二低壓元件LV2包括第二低壓井區57、第二低壓閘極60c、第二低壓源極64與第二低壓汲極65。其中，第一低壓井區56與第二低壓井區57於通道方向上鄰接。其中，第一低壓元件LV1與第二低壓元件LV2具有相反的導電型。其中，第二低壓源極64、第二低壓汲極65、高壓源極62與高壓汲極63由同一道離子植入製程步驟同時形成。
在本實施例中，第一低壓元件LV1更包括第一導電型的第一低壓井區接點69，用以作為第一低壓井區56的電性接點。第二低壓元件LV2更包括第二導電型的第二低壓井區接點66，用以作為第二低壓井區57的電性接點。
在一種較佳的實施例中，高壓元件區HV之高壓元件HV1的閘極驅動電壓為3.3V。
在一種較佳的實施例中，本體區61由一自我對準製程步驟所形成。
在一種較佳的實施例中，第一低壓閘極60b與第二低壓閘極60c之長度大於或等於0.18微米；且第一低壓元件LV1與第二低壓元件LV2之最小特徵尺寸(feature size)為0.18微米。
以上已針對較佳實施例來說明本發明，唯以上所述者，僅係為使熟悉本技術者易於了解本發明的內容而已，並非用來限定本發明之權利範圍。在本發明之相同精神下，熟悉本技術者可以思及各種等效變化。例如，在不影響元件主要的特性下，可加入其他製程步驟或結構，如輕摻雜汲極區(lightly doped drain, LDD)等；又如，微影技術並不限於光罩技術，亦可包含電子束微影技術。凡此種種，皆可根據本發明的教示類推而得。此外，所說明之各個實施例，並不限於單獨應用，亦可以組合應用，例如但不限於將兩實施例併用。因此，本發明的範圍應涵蓋上述及其他所有等效變化。此外，本發明的任一實施型態不必須達成所有的目的或優點，因此，請求專利範圍任一項也不應以此為限。
11, 51:基板
11’, 51’:半導體層
11a, 51a:上表面
11b, 51b:下表面
12, 52:絕緣區
14, 54:第一高壓井區
14a, 54a:犧牲氧化層
15, 55:第二高壓井區
15a, 55a:第一部分
15b, 55b:第二部分
16, 56:第一低壓井區
16a:光阻層
18, 58:氧化層
18a, 58a:降低表面電場氧化區
20a, 60a:高壓閘極
20b, 60b:第一低壓閘極
21, 61:本體區
22, 62:高壓源極
23, 63:高壓汲極
26, 66:第一低壓源極
27, 67:第一低壓汲極
28, 68:本體極
51”:埋層
53:深井區
57:第二低壓井區
59:低壓隔絕區
60:多晶矽層
60c:第二低壓閘極
64:第二低壓源極
65:第二低壓汲極
66:第二低壓井區接點
69:第一低壓井區接點
gox:閘極氧化層
HV:高壓元件區
HV1:高壓元件
LV:低壓元件區
LV1:第一低壓元件
LV2:第二低壓元件
圖1A-1G顯示本發明的第一個實施例。
圖2A-2M顯示本發明的第二個實施例。
11:基板
11’:半導體層
11a:上表面
11b:下表面
12:絕緣區
14:第一高壓井區
15:第二高壓井區
15a:第一部分
15b:第二部分
16:第一低壓井區
18a:降低表面電場氧化區
20a:高壓閘極
20b:第一低壓閘極
21:本體區
22:高壓源極
23:高壓汲極
26:第一低壓源極
27:第一低壓汲極
28:本體極
HV:高壓元件區
HV1:高壓元件
LV:低壓元件區
LV1:第一低壓元件
Claims (14)
- 一種高壓元件與低壓元件整合製造方法，包含： 提供一基板； 形成一半導體層於該基板上； 形成複數絕緣區於該半導體層上，以定義一高壓元件區與一低壓元件區； 形成一第一高壓井區於該半導體層中之該高壓元件區中，該第一高壓井區具有該第一導電型，其中，部分該第一高壓井區定義一漂移區，用以作為該高壓元件在一導通操作中之一漂移電流通道； 形成一第二高壓井區於該半導體層中，該第二高壓井區具有一第二導電型，其中該第一高壓井區與該第二高壓井區於一通道方向上連接； 其中，該第二高壓井區具有一第一部分與一第二部分，其中該第一部分位於該高壓元件區中，該第二部分介於該高壓元件區與該低壓元件區之間； 於該第一高壓井區與該第二高壓井區形成之後，形成一氧化層於該半導體層上，該氧化層覆蓋該高壓元件區與該低壓元件區； 於該氧化層形成之後，形成一第一低壓井區於該半導體層中之該低壓元件區中； 其中，將雜質以加速離子的形式，穿透該氧化層，植入該第一低壓井區之一定義區中，以形成該第一低壓井區。
- 如請求項1所述之高壓元件與低壓元件整合製造方法，更包含： 形成一埋層於該基板上之一高壓元件區中，其中該埋層具有一第一導電型；以及 形成一深井區於該半導體層中，該深井區具有該第一導電型，且於一垂直方向上，該深井區連接定義該高壓元件區之該絕緣區與該埋層； 其中，該第二部分、該埋層與該深井區形成一隔絕區，以於該半導體層中，電性隔絕該高壓元件區與該低壓元件區。
- 如請求項2所述之高壓元件與低壓元件整合製造方法，更包含： 於該第一低壓井區形成後，以微影與蝕刻製程步驟，蝕刻該氧化層，以形成一降低表面電場氧化區於該高壓元件區中； 於該降低表面電場氧化區形成後，形成一閘極氧化層於該半導體層上並連接該半導體層，該閘極氧化層覆蓋該高壓元件區與該低壓元件區； 形成一多晶矽層於該閘極氧化層上並連接該閘極氧化層；以及 形成一本體區於該半導體層中之該高壓元件區中，其中該本體區與該第一高壓井區於該通道方向上連接。
- 如請求項3所述之高壓元件與低壓元件整合製造方法，更包含：以微影製程步驟與蝕刻製程步驟，蝕刻該多晶矽層，以分別形成一高壓閘極於該高壓元件區中與一第一低壓閘極於該低壓元件區中。
- 如請求項4所述之高壓元件與低壓元件整合製造方法，更包含：形成一高壓源極與一高壓汲極於該半導體層中，且該高壓源極與該高壓汲極分別位於該高壓閘極之外部下方之該本體區中與遠離該本體區側之該第一高壓井區中，且於該通道方向上，該漂移區位於該高壓汲極與該本體區之間的該第一高壓井區中，其中該高壓源極與該高壓汲極具有該第一導電型。
- 如請求項5所述之高壓元件與低壓元件整合製造方法，更包含：形成一第一低壓源極與一第一低壓汲極於該半導體層中之該低壓元件區中，且該第一低壓源極與該第一低壓汲極分別位於該第一低壓閘極不同側之外部下方之該第一低壓井區中。
- 如請求項6項所述之高壓元件與低壓元件整合製造方法，更包含：形成一第二低壓源極與一第二低壓汲極於該半導體層中，且該第二低壓源極與該第二低壓汲極分別位於一第二低壓閘極不同側之外部下方之一第二低壓井區中。
- 如請求項7項所述之高壓元件與低壓元件整合製造方法，其中該低壓元件區包括一第一低壓元件與一第二低壓元件； 其中，該第一低壓元件包括該第一低壓井區、該第一低壓閘極、該第一低壓源極與該第一低壓汲極； 其中，該第二低壓元件包括該第二低壓井區、該第二低壓閘極、該第二低壓源極與該第二低壓汲極； 其中，該第一低壓井區與該第二低壓井區於該通道方向上鄰接； 其中，該第一低壓元件與該第二低壓元件具有相反的導電型； 其中，該第二低壓源極、該第二低壓汲極、該高壓源極與該高壓汲極由同一道離子植入製程步驟同時形成。
- 如請求項1項所述之高壓元件與低壓元件整合製造方法，其中該半導體層係一P型半導體磊晶層，且具有體積電阻率45 Ohm-cm。
- 如請求項1項所述之高壓元件與低壓元件整合製造方法，其中該降低表面電場氧化區之厚度介於400Å與450 Å之間。
- 如請求項3項所述之高壓元件與低壓元件整合製造方法，其中該閘極氧化層之厚度介於80Å與100 Å之間。
- 如請求項1項所述之高壓元件與低壓元件整合製造方法，其中該高壓元件區之一高壓元件的閘極驅動電壓為3.3V。
- 如請求項3項所述之高壓元件與低壓元件整合製造方法，其中該本體區由一自我對準製程步驟所形成。
- 如請求項8項所述之高壓元件與低壓元件整合製造方法，其中該第一低壓閘極與該第二低壓閘極之長度大於或等於0.18微米；且該第一低壓元件與該第二低壓元件之最小特徵尺寸為0.18微米。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US17/858,167 US20230170262A1 (en) | 2021-12-01 | 2022-07-06 | Integration manufacturing method of high voltage device and low voltage device |
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US202163264768P | 2021-12-01 | 2021-12-01 | |
| US63/264768 | 2021-12-01 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| TW202324610A TW202324610A (zh) | 2023-06-16 |
| TWI821940B true TWI821940B (zh) | 2023-11-11 |
Family
ID=86513566
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| TW111108514A TWI821940B (zh) | 2021-12-01 | 2022-03-09 | 高壓元件與低壓元件整合製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| CN (1) | CN116207099A (zh) |
| TW (1) | TWI821940B (zh) |
Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20080064192A1 (en) * | 2006-09-13 | 2008-03-13 | Jea-Hee Kim | Method for forming semiconductor device |
| US20090130812A1 (en) * | 2005-07-06 | 2009-05-21 | Chin Huang | Creating High Voltage FETs with Low Voltage Process |
| TW200926351A (en) * | 2007-11-06 | 2009-06-16 | Dongbu Hitek Co Ltd | Method for manufacturing an LCD driver IC |
| US7759759B2 (en) * | 2002-12-17 | 2010-07-20 | Micrel Incorporated | Integrated circuit including a high voltage bipolar device and low voltage devices |
| TW201340215A (zh) * | 2012-03-22 | 2013-10-01 | Richtek Technology Corp | 高壓元件及其製造方法 |
| US20130270634A1 (en) * | 2012-04-12 | 2013-10-17 | Richtek Technology Corporation | High voltage device and manufacturing method thereof |
| US20210074699A1 (en) * | 2019-09-07 | 2021-03-11 | University Of Electronic Science And Technology Of China | Integrated power semiconductor device and method for manufacturing the same |
-
2022
- 2022-03-09 TW TW111108514A patent/TWI821940B/zh active
- 2022-03-17 CN CN202210262781.6A patent/CN116207099A/zh active Pending
Patent Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7759759B2 (en) * | 2002-12-17 | 2010-07-20 | Micrel Incorporated | Integrated circuit including a high voltage bipolar device and low voltage devices |
| US20090130812A1 (en) * | 2005-07-06 | 2009-05-21 | Chin Huang | Creating High Voltage FETs with Low Voltage Process |
| US20080064192A1 (en) * | 2006-09-13 | 2008-03-13 | Jea-Hee Kim | Method for forming semiconductor device |
| TW200926351A (en) * | 2007-11-06 | 2009-06-16 | Dongbu Hitek Co Ltd | Method for manufacturing an LCD driver IC |
| TW201340215A (zh) * | 2012-03-22 | 2013-10-01 | Richtek Technology Corp | 高壓元件及其製造方法 |
| US20130270634A1 (en) * | 2012-04-12 | 2013-10-17 | Richtek Technology Corporation | High voltage device and manufacturing method thereof |
| US20210074699A1 (en) * | 2019-09-07 | 2021-03-11 | University Of Electronic Science And Technology Of China | Integrated power semiconductor device and method for manufacturing the same |
Also Published As
| Publication number | Publication date |
|---|---|
| TW202324610A (zh) | 2023-06-16 |
| CN116207099A (zh) | 2023-06-02 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7981783B2 (en) | Semiconductor device and method for fabricating the same | |
| US10777551B2 (en) | Integrated semiconductor device and method for manufacturing the same | |
| TW201947761A (zh) | 橫向雙擴散金屬氧化物半導體元件及其製造方法 | |
| TWI644441B (zh) | 高壓元件及其製造方法 | |
| TW201914028A (zh) | 高壓元件及其製造方法 | |
| TWI770452B (zh) | 高壓元件及其製造方法 | |
| TWI786976B (zh) | 高壓元件、高壓控制元件及其製造方法 | |
| TWI821940B (zh) | 高壓元件與低壓元件整合製造方法 | |
| TWI796237B (zh) | 空乏型高壓nmos元件與空乏型低壓nmos元件整合製造方法 | |
| US20170263770A1 (en) | Semiconductor device and manufacturing method of the same | |
| CN110838513B (zh) | 高压元件及其制造方法 | |
| TWI619200B (zh) | 具有雙井區之金屬氧化物半導體元件及其製造方法 | |
| TW202008585A (zh) | 高壓元件及其製造方法 | |
| TWI841913B (zh) | 高壓元件及其製造方法 | |
| US20230170262A1 (en) | Integration manufacturing method of high voltage device and low voltage device | |
| TW202008584A (zh) | 高壓元件及其製造方法 | |
| TWI841999B (zh) | 具有多重場板之高壓元件及其製造方法 | |
| US20230178648A1 (en) | Nmos half-bridge power device and manufacturing method thereof | |
| TWI818371B (zh) | 高壓元件及其製造方法 | |
| TWI792495B (zh) | 功率元件及其製造方法 | |
| TWI844035B (zh) | 具有分離閘極之半導體元件的整合結構之製造方法 | |
| US20230178438A1 (en) | Integration manufacturing method of depletion high voltage nmos device and depletion low voltage nmos device | |
| TW202324746A (zh) | Nmos半橋功率元件及其製造方法 | |
| TW202333379A (zh) | 高壓元件及其製造方法 | |
| TW202324612A (zh) | 高壓互補式金屬氧化物半導體元件及其製造方法 |