JPH06318706A - 半導体装置 - Google Patents
半導体装置Info
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- JPH06318706A JPH06318706A JP13503293A JP13503293A JPH06318706A JP H06318706 A JPH06318706 A JP H06318706A JP 13503293 A JP13503293 A JP 13503293A JP 13503293 A JP13503293 A JP 13503293A JP H06318706 A JPH06318706 A JP H06318706A
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- JP
- Japan
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- layer
- type
- buffer layer
- collector
- semiconductor region
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
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Abstract
(57)【要約】 （修正有）
【目的】 ＩＧＢＴ（伝導度変調型ＭＩＳＦＥＴ）にお
いて、エミッタ・コレクタ間電圧対コレクタ電流の静特
性における所謂飛び現象の発生を抑制すると共に、過渡
オン電圧を抑制してターンオン時の電力損失を低減す
る。 【構成】 ベース側のｎ+ 型のバッファ層３とは別に、
ＩＧＢＴのコレクタ側にｐ+ 型のバッファ層１２を設
け、実効的なコレクタ層として、ｐ++型のコレクタ層１
０と、この不純物濃度よりも低い濃度のｐ+ 型のバッフ
ァ層１２との２層構造とする。そして、ｎ+ 型のバッフ
ァ層３のドーズ量に対するｐ+ 型バッファ層１２のドー
ズ量の比を１／５倍〜１０倍に設定する。コレクタ層を
厚くせずにその不純物濃度を低濃度化でき、またベース
側を高濃度化又は厚膜化せずに、ベース層３に対する正
孔の注入効率を抑制できる。
いて、エミッタ・コレクタ間電圧対コレクタ電流の静特
性における所謂飛び現象の発生を抑制すると共に、過渡
オン電圧を抑制してターンオン時の電力損失を低減す
る。 【構成】 ベース側のｎ+ 型のバッファ層３とは別に、
ＩＧＢＴのコレクタ側にｐ+ 型のバッファ層１２を設
け、実効的なコレクタ層として、ｐ++型のコレクタ層１
０と、この不純物濃度よりも低い濃度のｐ+ 型のバッフ
ァ層１２との２層構造とする。そして、ｎ+ 型のバッフ
ァ層３のドーズ量に対するｐ+ 型バッファ層１２のドー
ズ量の比を１／５倍〜１０倍に設定する。コレクタ層を
厚くせずにその不純物濃度を低濃度化でき、またベース
側を高濃度化又は厚膜化せずに、ベース層３に対する正
孔の注入効率を抑制できる。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置に関し、更
に詳細には、バイポーラトランジスタのベース層に多数
キャリアを注入可能のＭＩＳＦＥＴを備えた構造の半導
体装置の改良に関する。
に詳細には、バイポーラトランジスタのベース層に多数
キャリアを注入可能のＭＩＳＦＥＴを備えた構造の半導
体装置の改良に関する。
【０００２】
【従来の技術】従来のＩＧＢＴ（伝導度変調型ＭＯＳＦ
ＥＴ）の基本的な構造は、図４に示すように、ドレイン
電極（コレクタ電極）１が導電接触するｐ+ 型のコレク
タ層２と、この上に形成されたｎ+ 型のバッファ層３
と、この上に形成されたｎ- 型のベース層４と、このベ
ース層４の主面側に形成されたウェル状のｐ型のベース
領域５と、このｐ型のベース領域５の主面側に形成され
たｎ+ 型のソース領域６と、ｐ型のベース領域５をバッ
クゲート（チャネル層）としソース領域６からドレイン
領域としてのｎ- 型のベース層４の主面に亘ってゲート
絶縁膜７を介して形成されたゲート電極８と、ｐ型のベ
ース領域５及びｎ+ 型のソース領域６とに導電接触する
ソース電極（エミッタ電極）９とを有している。このＩ
ＧＢＴの基本的な等価回路は、図４に付記したように、
ｐ+ 型のコレクタ層２，ｎ+ 型のバッファ層３，ｎ- 型
のベース層４，及びｐ型のベース領域５で構成されるｐ
ｎｐ型のバイポーラトランジスタＱpnp と、そのトラン
ジスタＱpnp のベース・コレクタ間に接続されたオン／
オフ制御用のｎ型の絶縁ゲート型電界効果トランジスタ
（ＭＯＳ部）Ｔとで構成されている。なお、Ｒはｐ型の
ベース領域５内の寄生抵抗（拡散抵抗）、Ｑnpn はｎ-
型のベース層４，ｐ型のベース領域５，及びｎ+型のソ
ース領域６で形成されるｎｐｎ型の寄生トランジスタで
ある。
ＥＴ）の基本的な構造は、図４に示すように、ドレイン
電極（コレクタ電極）１が導電接触するｐ+ 型のコレク
タ層２と、この上に形成されたｎ+ 型のバッファ層３
と、この上に形成されたｎ- 型のベース層４と、このベ
ース層４の主面側に形成されたウェル状のｐ型のベース
領域５と、このｐ型のベース領域５の主面側に形成され
たｎ+ 型のソース領域６と、ｐ型のベース領域５をバッ
クゲート（チャネル層）としソース領域６からドレイン
領域としてのｎ- 型のベース層４の主面に亘ってゲート
絶縁膜７を介して形成されたゲート電極８と、ｐ型のベ
ース領域５及びｎ+ 型のソース領域６とに導電接触する
ソース電極（エミッタ電極）９とを有している。このＩ
ＧＢＴの基本的な等価回路は、図４に付記したように、
ｐ+ 型のコレクタ層２，ｎ+ 型のバッファ層３，ｎ- 型
のベース層４，及びｐ型のベース領域５で構成されるｐ
ｎｐ型のバイポーラトランジスタＱpnp と、そのトラン
ジスタＱpnp のベース・コレクタ間に接続されたオン／
オフ制御用のｎ型の絶縁ゲート型電界効果トランジスタ
（ＭＯＳ部）Ｔとで構成されている。なお、Ｒはｐ型の
ベース領域５内の寄生抵抗（拡散抵抗）、Ｑnpn はｎ-
型のベース層４，ｐ型のベース領域５，及びｎ+型のソ
ース領域６で形成されるｎｐｎ型の寄生トランジスタで
ある。
【０００３】このＩＧＢＴのターンオンにおいてはゲー
ト電極８に高電位を印加すると、その直下のｐ型のベー
ス領域５の主面に反転層が形成され、ＭＯＳ部Ｔがオン
し、ソース領域６からベース層４へその多数キャリア
（電子）が注入される。これに呼応してコレクタ層２か
らｎ+ 型のバッファ層３を介してベース層４へその少数
キャリア（正孔）が流入するため、ｎ- 型のベース層４
の伝導度が変調され、トランジスタＱpnp がオンする。
一方、このＩＧＢＴのターンオフにおいてはゲート電極
８に零又は負電位を印加すると、ＭＯＳ部Ｔがオフし、
ベース層４中に残留したキャリアがキャリア寿命τによ
る再結合消滅により減少する迄トランジスタＱpnp には
電流が流れ続ける。このため、ＩＧＢＴのターンオフ時
間を短縮するには、ｎ+ 型のバッファ層３を形成してコ
レクタ層２からベース層４への少数キャリア（正孔）の
注入効率を抑制している。
ト電極８に高電位を印加すると、その直下のｐ型のベー
ス領域５の主面に反転層が形成され、ＭＯＳ部Ｔがオン
し、ソース領域６からベース層４へその多数キャリア
（電子）が注入される。これに呼応してコレクタ層２か
らｎ+ 型のバッファ層３を介してベース層４へその少数
キャリア（正孔）が流入するため、ｎ- 型のベース層４
の伝導度が変調され、トランジスタＱpnp がオンする。
一方、このＩＧＢＴのターンオフにおいてはゲート電極
８に零又は負電位を印加すると、ＭＯＳ部Ｔがオフし、
ベース層４中に残留したキャリアがキャリア寿命τによ
る再結合消滅により減少する迄トランジスタＱpnp には
電流が流れ続ける。このため、ＩＧＢＴのターンオフ時
間を短縮するには、ｎ+ 型のバッファ層３を形成してコ
レクタ層２からベース層４への少数キャリア（正孔）の
注入効率を抑制している。
【０００４】ここで、ｐｎｐ型のトランジスタＱpnp に
おける少数キャリアの注入効率γは次の式で与えられ
る。
おける少数キャリアの注入効率γは次の式で与えられ
る。
【０００５】
【数１】
【０００６】但し、ＩEhはｐｎｐ型トランジスタＱpnp
のエミッタ（ＩＧＢＴにおけるコレクタ層２）により注
入される正孔電流、ＩEeはｐｎｐ型トランジスタＱpnp
のエミッタ（ＩＧＢＴにおけるコレクタ層２）に流れ込
む電子電流である。式（１）は略次式のように書換えら
れる。
のエミッタ（ＩＧＢＴにおけるコレクタ層２）により注
入される正孔電流、ＩEeはｐｎｐ型トランジスタＱpnp
のエミッタ（ＩＧＢＴにおけるコレクタ層２）に流れ込
む電子電流である。式（１）は略次式のように書換えら
れる。
【０００７】
【数２】
【０００８】但し、ＮB (X) についての積分範囲はｎ-
型のベース層４の表面を０として０からＷB 迄である。
なお、Ｄe は電子の拡散定数、Ｄh は正孔の拡散定数、
ＮB (X) はベース（ベース層４とバッファ層３）の不純
物濃度分布、ＮE はｐｎｐ型トランジスタＱpnp のエミ
ッタ（ＩＧＢＴにおけるコレクタ層２）の不純物濃度、
ＷB はベース幅（ベース層４の厚さとバッファ層３の厚
さの和）、ＬE はｐｎｐ型トランジスタＱpnp のエミッ
タ（ＩＧＢＴにおけるコレクタ層２）の少数キャリア
（電子）の拡散長さである。
型のベース層４の表面を０として０からＷB 迄である。
なお、Ｄe は電子の拡散定数、Ｄh は正孔の拡散定数、
ＮB (X) はベース（ベース層４とバッファ層３）の不純
物濃度分布、ＮE はｐｎｐ型トランジスタＱpnp のエミ
ッタ（ＩＧＢＴにおけるコレクタ層２）の不純物濃度、
ＷB はベース幅（ベース層４の厚さとバッファ層３の厚
さの和）、ＬE はｐｎｐ型トランジスタＱpnp のエミッ
タ（ＩＧＢＴにおけるコレクタ層２）の少数キャリア
（電子）の拡散長さである。
【０００９】ここで、Ｄe ／（Ｄh ＬE ）≒Ａ（定数）
であるので、式（２）は次のように書換えられる。
であるので、式（２）は次のように書換えられる。
【００１０】
【数３】
【００１１】
【発明が解決しようとする課題】ところで、上述のよう
にターンオフ時間を短縮するためには正孔注入効率γを
抑制する必要があり、一般に０．６〜０．７程度に設定
される。従来は、ｐｎｐ型トランジスタのエミッタ層
（ＩＧＢＴにおけるコレクタ層）を可能な限り高濃度
（〜１０19ｃｍ-3）に設定し、また製作時の支持基板と
しても用いられている。従って、前述の注入効率γはベ
ース層のドーズ量（不純物濃度と厚さの積）により調整
されている。具体的にはｎ+ 型のバッファ層３の不純物
量と厚さにより制御される。このような方法では次のよ
うな問題点が発生する。
にターンオフ時間を短縮するためには正孔注入効率γを
抑制する必要があり、一般に０．６〜０．７程度に設定
される。従来は、ｐｎｐ型トランジスタのエミッタ層
（ＩＧＢＴにおけるコレクタ層）を可能な限り高濃度
（〜１０19ｃｍ-3）に設定し、また製作時の支持基板と
しても用いられている。従って、前述の注入効率γはベ
ース層のドーズ量（不純物濃度と厚さの積）により調整
されている。具体的にはｎ+ 型のバッファ層３の不純物
量と厚さにより制御される。このような方法では次のよ
うな問題点が発生する。
【００１２】 低耐圧素子では問題とならないが、高
耐圧素子になる程、耐圧を確保するためｎ- 型のベース
４の厚さを大きくする必要がある（例えば１２００ｖで
は１００μｍ，２０００Ｖでは１８０μｍ）。従って、
高耐圧素子になればなる程、実効的なベース幅ＷB が大
きくなり、ターンオフ時間の短縮化の利益とは逆に、ト
ランジスタＱpnp が低電圧でオンし難くなる。従って、
極端な場合、実効的なベース幅ＷB を大きくした高耐圧
素子においては、図５に示すように、エミッタ・コレク
タ間電圧対コレクタ電流の静特性は通常の素子では起こ
らない所謂飛び現象と呼ばれる負性抵抗領域が発生す
る。
耐圧素子になる程、耐圧を確保するためｎ- 型のベース
４の厚さを大きくする必要がある（例えば１２００ｖで
は１００μｍ，２０００Ｖでは１８０μｍ）。従って、
高耐圧素子になればなる程、実効的なベース幅ＷB が大
きくなり、ターンオフ時間の短縮化の利益とは逆に、ト
ランジスタＱpnp が低電圧でオンし難くなる。従って、
極端な場合、実効的なベース幅ＷB を大きくした高耐圧
素子においては、図５に示すように、エミッタ・コレク
タ間電圧対コレクタ電流の静特性は通常の素子では起こ
らない所謂飛び現象と呼ばれる負性抵抗領域が発生す
る。
【００１３】 ＩＧＢＴを共振型のインバータ回路に
用いるときには、図６に示すように、過渡オン電圧Ｖi
が電流と同相に大きく現れる。これによる電力損失（電
圧と電流の積）は図示斜線部分に相当しているので、タ
ーンオン時の電力損失の増大を招く。
用いるときには、図６に示すように、過渡オン電圧Ｖi
が電流と同相に大きく現れる。これによる電力損失（電
圧と電流の積）は図示斜線部分に相当しているので、タ
ーンオン時の電力損失の増大を招く。
【００１４】そこで、本発明の課題は、上記問題点に鑑
み、ベース層を高濃度化ないし厚膜化せずに、少数キャ
リア注入効率を抑制してターンオフの高速化を可能とし
たバイポーラトランジスタ構造を含む半導体装置を提供
することにある。
み、ベース層を高濃度化ないし厚膜化せずに、少数キャ
リア注入効率を抑制してターンオフの高速化を可能とし
たバイポーラトランジスタ構造を含む半導体装置を提供
することにある。
【００１５】
【課題を解決するための手段】上記課題を解決するため
に、本発明が講じた手段は、例えばＰＮＰ型のバイポー
ラトランジスタのエミッタ層（ベースに対する少数キャ
リア注入層）側に不純物低濃度のバッファ層を設けて２
層構造としたものである。すなわち、第１導電型の第１
半導体領域と、この上に形成された不純物高濃度の第２
導電型の第２半導体領域（第２導電型のバッファ層）
と、この上に形成され、第２半導体層の濃度に比して不
純物低濃度の第２導電型の第３半導体領域と、この上に
形成された第１導電型の第４半導体領域とを有し、第３
半導体領域に対しその多数キャリアを注入可能のＭＩＳ
部を備えた半導体装置において、第１導電型の第１半導
体領域と第２導電型の第２半導体領域の間に前記第１半
導体領域の濃度に比して不純物低濃度の第１導電型の第
５半導体領域（第１導電型のバッファ層）を設けると共
に、第５半導体領域のドーズ量を第２半導体領域のドー
ズ量の１／５倍以上で１０倍以下に設定したものであ
る。このような構造の半導体装置は例えば伝導度変調型
ＭＩＳＦＥＴに適用できる。
に、本発明が講じた手段は、例えばＰＮＰ型のバイポー
ラトランジスタのエミッタ層（ベースに対する少数キャ
リア注入層）側に不純物低濃度のバッファ層を設けて２
層構造としたものである。すなわち、第１導電型の第１
半導体領域と、この上に形成された不純物高濃度の第２
導電型の第２半導体領域（第２導電型のバッファ層）
と、この上に形成され、第２半導体層の濃度に比して不
純物低濃度の第２導電型の第３半導体領域と、この上に
形成された第１導電型の第４半導体領域とを有し、第３
半導体領域に対しその多数キャリアを注入可能のＭＩＳ
部を備えた半導体装置において、第１導電型の第１半導
体領域と第２導電型の第２半導体領域の間に前記第１半
導体領域の濃度に比して不純物低濃度の第１導電型の第
５半導体領域（第１導電型のバッファ層）を設けると共
に、第５半導体領域のドーズ量を第２半導体領域のドー
ズ量の１／５倍以上で１０倍以下に設定したものであ
る。このような構造の半導体装置は例えば伝導度変調型
ＭＩＳＦＥＴに適用できる。
【００１６】
【作用】このような少数キャリア注入層が第１導電型の
第１半導体領域とこれに比して低濃度の第１導電型の第
５半導体領域からなる２層構造であれば、少数キャリア
注入層を薄くしてベースである第３半導体領域に対する
少数キャリアの注入効率を大きくせずに、第３半導体領
域と第２半導体領域の厚さを抑えることができるので、
高耐圧素子であっても、ターンオフ時間の短縮化の下で
特に低電流領域におけるオン電圧を低くすることが可能
であり、またエミッタ・コレクタ間電圧対コレクタ電流
の静特性における所謂飛び現象の発生を抑制すことがで
きる。このため、ＰＷＭインバータ等ではスイッチング
損失が低減される。更に、共振型インバータでは、過渡
オン電圧も低減できるので、ターンオン時及びオン期間
の電力損失をも低減できる。
第１半導体領域とこれに比して低濃度の第１導電型の第
５半導体領域からなる２層構造であれば、少数キャリア
注入層を薄くしてベースである第３半導体領域に対する
少数キャリアの注入効率を大きくせずに、第３半導体領
域と第２半導体領域の厚さを抑えることができるので、
高耐圧素子であっても、ターンオフ時間の短縮化の下で
特に低電流領域におけるオン電圧を低くすることが可能
であり、またエミッタ・コレクタ間電圧対コレクタ電流
の静特性における所謂飛び現象の発生を抑制すことがで
きる。このため、ＰＷＭインバータ等ではスイッチング
損失が低減される。更に、共振型インバータでは、過渡
オン電圧も低減できるので、ターンオン時及びオン期間
の電力損失をも低減できる。
【００１７】ところで、本発明の半導体装置は、第２導
電型の第３半導体領域のバッファ層としての第２半導体
領域と第１導電型の第１半導体領域のバッファ層として
の第５半導体領域とが隣接して形成されているので、更
なる低オン電圧且つターンオフ時間の短縮化を両立させ
るために、本発明では、第５半導体領域のドーズ量を第
２半導体領域のドーズ量の１／５倍以上で１０倍以下に
設定されている。第５半導体領域のドーズ量が第２半導
体領域のドーズ量の１／５倍以上では、低オン電圧を得
ることができ、ドーズ量を濃くするにつれそのオン電圧
はますます低くなる。しかし、更に濃くしていくと徐々
に飽和状態に近づき極端にドーズ量を濃くしても顕著な
オン電圧の低下は期待できない。かえって、第５半導体
領域のドーズ量が第２半導体領域のドーズ量の１０倍以
上になると、ターンオフ期間のフォール時間（例えば電
流立ち下がり過程における波形値９０％から１０％まで
の立ち下がりに要する時間）が長くなり、ターンオフ時
間の短縮化の障害となる。
電型の第３半導体領域のバッファ層としての第２半導体
領域と第１導電型の第１半導体領域のバッファ層として
の第５半導体領域とが隣接して形成されているので、更
なる低オン電圧且つターンオフ時間の短縮化を両立させ
るために、本発明では、第５半導体領域のドーズ量を第
２半導体領域のドーズ量の１／５倍以上で１０倍以下に
設定されている。第５半導体領域のドーズ量が第２半導
体領域のドーズ量の１／５倍以上では、低オン電圧を得
ることができ、ドーズ量を濃くするにつれそのオン電圧
はますます低くなる。しかし、更に濃くしていくと徐々
に飽和状態に近づき極端にドーズ量を濃くしても顕著な
オン電圧の低下は期待できない。かえって、第５半導体
領域のドーズ量が第２半導体領域のドーズ量の１０倍以
上になると、ターンオフ期間のフォール時間（例えば電
流立ち下がり過程における波形値９０％から１０％まで
の立ち下がりに要する時間）が長くなり、ターンオフ時
間の短縮化の障害となる。
【００１８】これは、第５半導体領域のドーズ量が第２
半導体領域のドース量に比して相当濃くなり過ぎると、
オン動作期間における第５半導体領域から第２半導体領
域へのキャリア注入効率γが大き過ぎ、オフ動作時に第
３半導体領域中にキャリアが多量に残留するからであ
る。従って、本発明では、第５半導体領域のドーズ量を
第２半導体領域のドーズ量の１／５倍以上で１０倍以下
に設定することにより、相互の濃度を最適化しているの
で、低オン電圧でターンオフ時間の短い半導体装置を提
供できる。
半導体領域のドース量に比して相当濃くなり過ぎると、
オン動作期間における第５半導体領域から第２半導体領
域へのキャリア注入効率γが大き過ぎ、オフ動作時に第
３半導体領域中にキャリアが多量に残留するからであ
る。従って、本発明では、第５半導体領域のドーズ量を
第２半導体領域のドーズ量の１／５倍以上で１０倍以下
に設定することにより、相互の濃度を最適化しているの
で、低オン電圧でターンオフ時間の短い半導体装置を提
供できる。
【００１９】
【実施例】次に、本発明の実施例を添付図面に基づいて
説明する。図１は本発明の実施例に係る伝導度変調型Ｍ
ＯＳＦＥＴ（ＩＧＢＴ）の構造を示す断面図である。
説明する。図１は本発明の実施例に係る伝導度変調型Ｍ
ＯＳＦＥＴ（ＩＧＢＴ）の構造を示す断面図である。
【００２０】このＩＧＢＴは、ドレイン電極（コレクタ
電極）１が導電接触するｐ++型のコレクタ層（少数キャ
リア注入層）１０と、この上に形成されたｐ+ 型のバッ
ファ層１２と、この上に形成されたｎ+ 型のバッファ層
３と、この上に形成されたｎ- 型のベース層（伝導度変
調層）４と、このベース層４の主面側に形成されたウェ
ル状のｐ型のベース領域５と、このｐ型のベース領域５
の主面側に形成されたｎ+ 型のソース領域６と、ｐ型の
ベース領域５をバックゲート（チャネル層）としソース
領域６からドレイン領域としてのｎ- 型のベース層４の
主面に亘ってゲート絶縁膜７を介して形成されたゲート
電極８と、ｐ型のベース領域５及びｎ+型のソース領域
６とに導電接触するソース電極（エミッタ電極）９とを
有している。このＩＧＢＴの基本的な等価回路は、ｐ++
型のエミッタ層１０，ｐ+ 型のバッファ層１２，ｎ+ 型
のバッファ層３，ｎ- 型のベース層４，及びｐ型のベー
ス領域５で構成されるｐｎｐ型のバイポーラトランジス
タＱpnp と、そのトランジスタＱpnp のベース・コレク
タ間に接続されたオン／オフ制御用のｎ型の絶縁ゲート
型電界効果トランジスタ（ＭＯＳ部）Ｔとで構成されて
いる。ここで、本例の構造が図４に示す従来のＩＧＢＴ
の構造と異なる点は、実効的なトランジスタＱpnp のエ
ミッタ層（ｐ++型のコレクタ層１０とｐ+ 型のバッファ
層１２）にある。すなわち、図４のコレクタ層２はｐ+
型の単層であるのに対し、本例のコレクタ層は２層構造
で、ｐ++型のコレクタ層１０と、この上に積層され、そ
の不純物濃度に比して低濃度のｐ+ 型のバッファ層１２
とで構成されている。 このｐ+ 型のバッファ層１２を
有するＩＧＢＴの製造方法は、先ず、ｐ++型の半導体基
板を用い、その上にボロンをドープしてエピタキシャル
成長させてｐ+ 型のバッファ層１２を形成した後、更に
リン，アンチモン又は砒素をドープしてエピタキシャル
成長させてｎ+ 型のバッファ層３を形成する。この後の
プロセスは従来と同様である。
電極）１が導電接触するｐ++型のコレクタ層（少数キャ
リア注入層）１０と、この上に形成されたｐ+ 型のバッ
ファ層１２と、この上に形成されたｎ+ 型のバッファ層
３と、この上に形成されたｎ- 型のベース層（伝導度変
調層）４と、このベース層４の主面側に形成されたウェ
ル状のｐ型のベース領域５と、このｐ型のベース領域５
の主面側に形成されたｎ+ 型のソース領域６と、ｐ型の
ベース領域５をバックゲート（チャネル層）としソース
領域６からドレイン領域としてのｎ- 型のベース層４の
主面に亘ってゲート絶縁膜７を介して形成されたゲート
電極８と、ｐ型のベース領域５及びｎ+型のソース領域
６とに導電接触するソース電極（エミッタ電極）９とを
有している。このＩＧＢＴの基本的な等価回路は、ｐ++
型のエミッタ層１０，ｐ+ 型のバッファ層１２，ｎ+ 型
のバッファ層３，ｎ- 型のベース層４，及びｐ型のベー
ス領域５で構成されるｐｎｐ型のバイポーラトランジス
タＱpnp と、そのトランジスタＱpnp のベース・コレク
タ間に接続されたオン／オフ制御用のｎ型の絶縁ゲート
型電界効果トランジスタ（ＭＯＳ部）Ｔとで構成されて
いる。ここで、本例の構造が図４に示す従来のＩＧＢＴ
の構造と異なる点は、実効的なトランジスタＱpnp のエ
ミッタ層（ｐ++型のコレクタ層１０とｐ+ 型のバッファ
層１２）にある。すなわち、図４のコレクタ層２はｐ+
型の単層であるのに対し、本例のコレクタ層は２層構造
で、ｐ++型のコレクタ層１０と、この上に積層され、そ
の不純物濃度に比して低濃度のｐ+ 型のバッファ層１２
とで構成されている。 このｐ+ 型のバッファ層１２を
有するＩＧＢＴの製造方法は、先ず、ｐ++型の半導体基
板を用い、その上にボロンをドープしてエピタキシャル
成長させてｐ+ 型のバッファ層１２を形成した後、更に
リン，アンチモン又は砒素をドープしてエピタキシャル
成長させてｎ+ 型のバッファ層３を形成する。この後の
プロセスは従来と同様である。
【００２１】ところで、ｐｎｐ型のトランジスタＱpnp
における少数キャリア（正孔）の注入効率γは、式
（３）をまた書くと次式で与えられる。
における少数キャリア（正孔）の注入効率γは、式
（３）をまた書くと次式で与えられる。
【００２２】
【数４】
【００２３】但し、ＮB (X) についての積分範囲は０か
らＷB 迄である。ＮB (X) はベース（ｎ- 型のベース層
４とｎ+ 型のバッファ層３）の不純物濃度分布、ＮE は
ｐ+ 型のバッファ層１２の不純物濃度、ＷB はベース幅
（ｎ- 型のベース層４の厚さとｎ+ 型のバッファ層３の
厚さの和）、Ａは定数である。従って、注入効率γを抑
制するには、ＮE の値を小さくすれば、ＮB (X) につい
ての積分値を大きくせずに済む。ここで、コレクタ層１
０が厚くなりすぎると、抵抗成分を有してしまうので、
本例においては高濃度で薄いコレクタ層１０とそれより
低濃度のバッファ層１２との２層構造を採用してある。
従って、高耐圧素子においても実効的なベース層（バッ
ファ層３とベース層４）のドーズ量を抑えることができ
るので、ｎ+ 型のバッファ層３の存在によるターンオフ
時間の短縮化の利益と共に、ＩＧＢＴのオン電圧を低く
することができる。また高耐圧素子における所謂飛び現
象を抑制可能であり、更に、ＩＧＢＴを共振型のインバ
ータ回路に用いた場合における過渡オン電圧Ｖを抑制で
きるので、ターンオン時の電力損失を低減できる。
らＷB 迄である。ＮB (X) はベース（ｎ- 型のベース層
４とｎ+ 型のバッファ層３）の不純物濃度分布、ＮE は
ｐ+ 型のバッファ層１２の不純物濃度、ＷB はベース幅
（ｎ- 型のベース層４の厚さとｎ+ 型のバッファ層３の
厚さの和）、Ａは定数である。従って、注入効率γを抑
制するには、ＮE の値を小さくすれば、ＮB (X) につい
ての積分値を大きくせずに済む。ここで、コレクタ層１
０が厚くなりすぎると、抵抗成分を有してしまうので、
本例においては高濃度で薄いコレクタ層１０とそれより
低濃度のバッファ層１２との２層構造を採用してある。
従って、高耐圧素子においても実効的なベース層（バッ
ファ層３とベース層４）のドーズ量を抑えることができ
るので、ｎ+ 型のバッファ層３の存在によるターンオフ
時間の短縮化の利益と共に、ＩＧＢＴのオン電圧を低く
することができる。また高耐圧素子における所謂飛び現
象を抑制可能であり、更に、ＩＧＢＴを共振型のインバ
ータ回路に用いた場合における過渡オン電圧Ｖを抑制で
きるので、ターンオン時の電力損失を低減できる。
【００２４】ここで、本例の構造と従来例の構造とをデ
バイスシミュレーションによって性能比較する。本例に
おいて、ｎ- 型のベース層４の比抵抗は４０Ω・cmで厚
さは６０μｍ、ｎ+ 型のバッファ層３の比抵抗は０．２
Ω・cmで厚さは２０μｍ、ｐ+ 型のバッファ層１２の比
抵抗は０．２Ω・cmで厚さは２０μｍ、ｐ++型のコレク
タ層１０の比抵抗は０．０１Ω・cmで厚さは３００μｍ
とする。また従来例において、ｎ- 型のベース層４の比
抵抗は４０Ω・cmで厚さは６０μｍ、ｎ+ 型のバッファ
層３の比抵抗は０．１Ω・cmで厚さは２０μｍ、ｐ+ 型
のコレクタ層２の比抵抗は０．０１Ω・cmで厚さは３０
０μｍとする。本例と従来例のデバイスの表面構造は共
に同じとする。従来例のｎ+ 型のバッファ層３の比抵抗
は０．１Ω・cmであるのに対し、本例のｎ+ 型のバッフ
ァ層３の比抵抗はその倍の値で０．２Ω・cmとしてあ
り、ドーズ量に換算すると、３／７に減少している。し
かし、本例においては比抵抗０．２Ω・cmで厚さ２０μ
ｍのｐ+ 型バッファ層１２が追加されている。
バイスシミュレーションによって性能比較する。本例に
おいて、ｎ- 型のベース層４の比抵抗は４０Ω・cmで厚
さは６０μｍ、ｎ+ 型のバッファ層３の比抵抗は０．２
Ω・cmで厚さは２０μｍ、ｐ+ 型のバッファ層１２の比
抵抗は０．２Ω・cmで厚さは２０μｍ、ｐ++型のコレク
タ層１０の比抵抗は０．０１Ω・cmで厚さは３００μｍ
とする。また従来例において、ｎ- 型のベース層４の比
抵抗は４０Ω・cmで厚さは６０μｍ、ｎ+ 型のバッファ
層３の比抵抗は０．１Ω・cmで厚さは２０μｍ、ｐ+ 型
のコレクタ層２の比抵抗は０．０１Ω・cmで厚さは３０
０μｍとする。本例と従来例のデバイスの表面構造は共
に同じとする。従来例のｎ+ 型のバッファ層３の比抵抗
は０．１Ω・cmであるのに対し、本例のｎ+ 型のバッフ
ァ層３の比抵抗はその倍の値で０．２Ω・cmとしてあ
り、ドーズ量に換算すると、３／７に減少している。し
かし、本例においては比抵抗０．２Ω・cmで厚さ２０μ
ｍのｐ+ 型バッファ層１２が追加されている。
【００２５】図２（ａ）は、コレクタ・エミッタ間電圧
対コレクタ電流の出力特性を示すグラフである。このグ
ラフから判るように、定格以上の大電流時では、同一の
電圧値において本例のｐ+ 型バッファ層１２を設けたコ
レクタ２層構造の方が従来例の単層構造に比べ電流値が
小さく、負荷短絡等の異常時において電流が流れ難いの
で、短絡耐量の向上が図れる。これは本例においては電
流の流入がベース層で制限されるのでなく、それ以前の
エミッタ側で制限される傾向が強くなるからである。
対コレクタ電流の出力特性を示すグラフである。このグ
ラフから判るように、定格以上の大電流時では、同一の
電圧値において本例のｐ+ 型バッファ層１２を設けたコ
レクタ２層構造の方が従来例の単層構造に比べ電流値が
小さく、負荷短絡等の異常時において電流が流れ難いの
で、短絡耐量の向上が図れる。これは本例においては電
流の流入がベース層で制限されるのでなく、それ以前の
エミッタ側で制限される傾向が強くなるからである。
【００２６】図２（ｂ）は、耐圧６００Ｖで定格電流１
００Ａ／cm2 の場合におけるコレクタ・エミッタ間電圧
対コレクタ電流の出力特性を示すグラフである。定格電
流１００Ａ／cm2 でのオン電圧は本例及び従来例ともに
約２．６Ｖで略同じであるが、 それ以下の電流値で
は、本例の方が従来例に比してオン電圧は低い。これは
ｎ+ 型のバッファ層３が緩く正孔がベース層４に入り易
いからである。従って、ＰＷＭインバータ等に適用した
ば場合のスイッチング損失を低減できる。更に、共振型
インバータ等では過渡オン電圧を低減させることができ
るので、ターンオン時の電力損失を抑制することができ
る。
００Ａ／cm2 の場合におけるコレクタ・エミッタ間電圧
対コレクタ電流の出力特性を示すグラフである。定格電
流１００Ａ／cm2 でのオン電圧は本例及び従来例ともに
約２．６Ｖで略同じであるが、 それ以下の電流値で
は、本例の方が従来例に比してオン電圧は低い。これは
ｎ+ 型のバッファ層３が緩く正孔がベース層４に入り易
いからである。従って、ＰＷＭインバータ等に適用した
ば場合のスイッチング損失を低減できる。更に、共振型
インバータ等では過渡オン電圧を低減させることができ
るので、ターンオン時の電力損失を抑制することができ
る。
【００２７】図３は、表面深さに対するキャリア密度を
示すグラフであり、（ａ）は本例の場合を、（ｂ）は従
来例の場合をそれぞれ示す。本例及び従来例ともに、ｎ
- 型のベース層４内におけるキャリア分布は略同じであ
る。本例のｐ++型のコレクタ層１０迄では正孔密度が２
桁程度減少し、更にｐ+ 型バッファ層１２迄では正孔密
度が１桁程度近く減少し、それからｎ+ 型のバッファ層
３迄では更に１桁程度減少する。これに対して、従来例
のｐ+ 型のコレクタ層２迄では正孔密度が２桁程度減少
し、更にｎ+ 型のバッファ層３迄では更に２桁程度近く
減少する。従って、本例の正孔注入効率の抑制効果はｐ
+ 型バッファ層１２が１桁程度寄与している。
示すグラフであり、（ａ）は本例の場合を、（ｂ）は従
来例の場合をそれぞれ示す。本例及び従来例ともに、ｎ
- 型のベース層４内におけるキャリア分布は略同じであ
る。本例のｐ++型のコレクタ層１０迄では正孔密度が２
桁程度減少し、更にｐ+ 型バッファ層１２迄では正孔密
度が１桁程度近く減少し、それからｎ+ 型のバッファ層
３迄では更に１桁程度減少する。これに対して、従来例
のｐ+ 型のコレクタ層２迄では正孔密度が２桁程度減少
し、更にｎ+ 型のバッファ層３迄では更に２桁程度近く
減少する。従って、本例の正孔注入効率の抑制効果はｐ
+ 型バッファ層１２が１桁程度寄与している。
【００２８】ところで、本例では、ｎ+ 型のバッファ層
３とｐ+ 型バッファ層１２とが隣接して形成されている
ので、両者の濃度を相互調整して最適化することが必要
がある。図７は、耐圧１２００Ｖの本例半導体装置にお
いて、ｎ+ 型のバッファ層３のドーズ量に対するｐ+ 型
バッファ層１２のドーズ量の比（ドーズ量比）とオン電
圧との関係を示すグラフである。ここで、ｐ+ 型のコレ
クタ層（基板）２は比抵抗０．０１〜０．０２Ω・ｃｍ
で厚さ３０μｍ、ｐ+ 型バッファ層１２は厚さは１０μ
ｍ、ｎ+ 型のバッファ層３は濃度２×１０17ｃｍ-3で厚
さ１０μｍ、ｎ- 型のベース層４は比抵抗１００Ω・ｃ
ｍで厚さ１００μｍとしてある。この図から明らかなよ
うに、ｐ+ 型バッファ層１２のドーズ量を濃くしていく
と、オン電圧ＶCE(sat) が徐々に低下する。ドーズ量比
約０．２でオン電圧はほぼ４Ｖとなり、これ以上高いオ
ン電圧では実用的でない。従って、ｐ+ 型バッファ層１
２のドーズ量はｎ+ 型のバッファ層３のドーズ量の１／
５以下に抑える必要がある。ｐ+ 型バッファ層１２のド
ーズ量を更に濃くしていくと、オン電圧も低下するが、
しかし、更に濃くしていくと徐々に飽和状態に近づき極
端にドーズ量を濃くしても顕著なオン電圧の低下は期待
できない。ｐ+ 型バッファ層１２のドーズ量がｎ+ 型の
バッファ層３のドーズ量の１０倍程度になると、ほぼオ
ン電圧が飽和している。
３とｐ+ 型バッファ層１２とが隣接して形成されている
ので、両者の濃度を相互調整して最適化することが必要
がある。図７は、耐圧１２００Ｖの本例半導体装置にお
いて、ｎ+ 型のバッファ層３のドーズ量に対するｐ+ 型
バッファ層１２のドーズ量の比（ドーズ量比）とオン電
圧との関係を示すグラフである。ここで、ｐ+ 型のコレ
クタ層（基板）２は比抵抗０．０１〜０．０２Ω・ｃｍ
で厚さ３０μｍ、ｐ+ 型バッファ層１２は厚さは１０μ
ｍ、ｎ+ 型のバッファ層３は濃度２×１０17ｃｍ-3で厚
さ１０μｍ、ｎ- 型のベース層４は比抵抗１００Ω・ｃ
ｍで厚さ１００μｍとしてある。この図から明らかなよ
うに、ｐ+ 型バッファ層１２のドーズ量を濃くしていく
と、オン電圧ＶCE(sat) が徐々に低下する。ドーズ量比
約０．２でオン電圧はほぼ４Ｖとなり、これ以上高いオ
ン電圧では実用的でない。従って、ｐ+ 型バッファ層１
２のドーズ量はｎ+ 型のバッファ層３のドーズ量の１／
５以下に抑える必要がある。ｐ+ 型バッファ層１２のド
ーズ量を更に濃くしていくと、オン電圧も低下するが、
しかし、更に濃くしていくと徐々に飽和状態に近づき極
端にドーズ量を濃くしても顕著なオン電圧の低下は期待
できない。ｐ+ 型バッファ層１２のドーズ量がｎ+ 型の
バッファ層３のドーズ量の１０倍程度になると、ほぼオ
ン電圧が飽和している。
【００２９】図８は、耐圧６００Ｖの本例半導体装置に
おけるオン電圧とターンオフ期間のフォール時間ｔ
f （電流立ち下がり過程における波形値９０％から１０
％までの立ち下がりに要する時間）の関係を示すグラフ
図である。この図から明らかなように、オン電圧が低く
なると、フォール時間ｔf の伸び率が大きくなり、ター
ンオフ時間の短縮化の障害となる。これは、ｐ+ 型バッ
ファ層１２のドーズ量がｎ+ 型のバッファ層３のドース
量に比して相当濃くなり過ぎると、前述した式（４）か
らも明らかなように、不純物分布ＮE の値が大きすぎて
キャリア注入効率γが大き過ぎ、オフ動作時にｎ- 型の
ベース層４中にキャリアが多量に残留するからである。
この点を考慮すると、従って、ｐ+ 型バッファ層１２の
ドーズ量をｎ+ 型のバッファ層３のドーズ量の１０倍に
とどめることが必要で、ターンオフ時間の短縮化にとっ
て実用的である。
おけるオン電圧とターンオフ期間のフォール時間ｔ
f （電流立ち下がり過程における波形値９０％から１０
％までの立ち下がりに要する時間）の関係を示すグラフ
図である。この図から明らかなように、オン電圧が低く
なると、フォール時間ｔf の伸び率が大きくなり、ター
ンオフ時間の短縮化の障害となる。これは、ｐ+ 型バッ
ファ層１２のドーズ量がｎ+ 型のバッファ層３のドース
量に比して相当濃くなり過ぎると、前述した式（４）か
らも明らかなように、不純物分布ＮE の値が大きすぎて
キャリア注入効率γが大き過ぎ、オフ動作時にｎ- 型の
ベース層４中にキャリアが多量に残留するからである。
この点を考慮すると、従って、ｐ+ 型バッファ層１２の
ドーズ量をｎ+ 型のバッファ層３のドーズ量の１０倍に
とどめることが必要で、ターンオフ時間の短縮化にとっ
て実用的である。
【００３０】なお、本発明はＩＧＢＴに限らず、パワー
デバイス等に適用できる。すなわち、バイポーラトンジ
スタを有し、そのベースの伝導度を変調するためにその
多数キャリアを注入可能のＭＩＳＦＥＴを備えた半導体
装置において、ターンオフ時間の短縮化に用いることが
できる。
デバイス等に適用できる。すなわち、バイポーラトンジ
スタを有し、そのベースの伝導度を変調するためにその
多数キャリアを注入可能のＭＩＳＦＥＴを備えた半導体
装置において、ターンオフ時間の短縮化に用いることが
できる。
【００３１】
【発明の効果】以上説明したように、本発明は、バイポ
ーラトランジスタのエミッタ層（ベースに対する少数キ
ャリア注入層）を不純物低濃度のバッファ層を設けて２
層構造とすると共に、第５半導体領域のドーズ量を第２
半導体領域のドーズ量の１／５倍以上で１０倍以下に設
定した点に特徴を有するものである。従って、次のよう
な効果を奏する。すなわち、少数キャリア注入層を薄く
してベースである第３半導体層に対する少数キャリアの
注入効率を大きくせずに、第３半導体層と第２半導体層
の厚さ（実効的なベース幅）を抑えることができるの
で、高耐圧素子であっても、ターンオフ時間の短縮化の
下で特に低電流領域におけるオン電圧を低くすることが
可能であり、またエミッタ・コレクタ間電圧対コレクタ
電流の静特性における所謂飛び現象の発生を抑制するこ
とができる。従って、ＰＷＭインバータ等に適用した場
合にスイッチング損失の低減が可能となる。更に、共振
型インバータに適用した場合には過渡オン電圧も低減で
きるので、ターンオン時の電力損失をも低減できる。更
にまた、短絡時に電流の流入がエミッタ側のバッファ層
で制限される傾向が強くなることから、短絡耐量の向上
が図れる。
ーラトランジスタのエミッタ層（ベースに対する少数キ
ャリア注入層）を不純物低濃度のバッファ層を設けて２
層構造とすると共に、第５半導体領域のドーズ量を第２
半導体領域のドーズ量の１／５倍以上で１０倍以下に設
定した点に特徴を有するものである。従って、次のよう
な効果を奏する。すなわち、少数キャリア注入層を薄く
してベースである第３半導体層に対する少数キャリアの
注入効率を大きくせずに、第３半導体層と第２半導体層
の厚さ（実効的なベース幅）を抑えることができるの
で、高耐圧素子であっても、ターンオフ時間の短縮化の
下で特に低電流領域におけるオン電圧を低くすることが
可能であり、またエミッタ・コレクタ間電圧対コレクタ
電流の静特性における所謂飛び現象の発生を抑制するこ
とができる。従って、ＰＷＭインバータ等に適用した場
合にスイッチング損失の低減が可能となる。更に、共振
型インバータに適用した場合には過渡オン電圧も低減で
きるので、ターンオン時の電力損失をも低減できる。更
にまた、短絡時に電流の流入がエミッタ側のバッファ層
で制限される傾向が強くなることから、短絡耐量の向上
が図れる。
【００３２】そして、第５半導体領域のドーズ量を第２
半導体領域のドーズ量の１／５倍以上で１０倍以下に設
定し、両領域の濃度を相互に最適化したことにより、ド
ーズ量比が下限値１／５倍であると、低オン電圧を充分
得ることができ、また上限値１０倍とすると、ターンオ
フ時間の短縮化も満足させることができる。
半導体領域のドーズ量の１／５倍以上で１０倍以下に設
定し、両領域の濃度を相互に最適化したことにより、ド
ーズ量比が下限値１／５倍であると、低オン電圧を充分
得ることができ、また上限値１０倍とすると、ターンオ
フ時間の短縮化も満足させることができる。
【図１】本発明の実施例に係る伝導度変調型ＭＯＳＦＥ
Ｔ（ＩＧＢＴ）の構造を示す断面図である。
Ｔ（ＩＧＢＴ）の構造を示す断面図である。
【図２】（ａ）は、本実施例と従来例について無負荷時
のコレクタ・エミッタ間電圧対コレクタ電流の出力特性
を示すグラフである。（ｂ）は、本実施例と従来例につ
いて耐圧６００Ｖで定格電流１００Ａ／cm2 の場合にお
けるコレクタ・エミッタ間電圧対コレクタ電流の出力特
性を示すグラフである。
のコレクタ・エミッタ間電圧対コレクタ電流の出力特性
を示すグラフである。（ｂ）は、本実施例と従来例につ
いて耐圧６００Ｖで定格電流１００Ａ／cm2 の場合にお
けるコレクタ・エミッタ間電圧対コレクタ電流の出力特
性を示すグラフである。
【図３】（ａ）は、本実施例における表面深さに対する
キャリア密度を示すグラフであり、（ｂ）は従来例にお
ける表面深さに対するキャリア密度を示すグラフであ
る。
キャリア密度を示すグラフであり、（ｂ）は従来例にお
ける表面深さに対するキャリア密度を示すグラフであ
る。
【図４】従来例に係るＩＧＢＴの構造を示す断面図であ
る。
る。
【図５】従来例におけるエミッタ・コレクタ間電圧対コ
レクタ電流の静特性を示すグラフである。
レクタ電流の静特性を示すグラフである。
【図６】従来例に係るＩＧＢＴを共振型のインバータ回
路に用いる場合に生じる過渡オン電圧Ｖi を示すグラフ
である。
路に用いる場合に生じる過渡オン電圧Ｖi を示すグラフ
である。
【図７】耐圧１２００Ｖの本例半導体装置において、ｎ
+ 型のバッファ層３のドーズ量に対するｐ+ 型バッファ
層１２のドーズ量の比とオン電圧との関係を示すグラフ
である。
+ 型のバッファ層３のドーズ量に対するｐ+ 型バッファ
層１２のドーズ量の比とオン電圧との関係を示すグラフ
である。
【図８】耐圧６００Ｖの本例半導体装置におけるオン電
圧とターンオフ期間のフォール時間ｔf （電流立ち下が
り過程における波形値９０％から１０％までの立ち下が
りに要する時間）の関係を示すグラフ図である。
圧とターンオフ期間のフォール時間ｔf （電流立ち下が
り過程における波形値９０％から１０％までの立ち下が
りに要する時間）の関係を示すグラフ図である。
１・・・ＩＧＢＴのドレイン電極（トランジスタのコレ
クタ電極） ３・・・ｎ+ 型のバッファ層 ４・・・ｎ- 型のベース層 ５・・・ｐ型のベース領域 ６・・・ｎ+ 型のソース領域 ７・・・ゲート絶縁膜７ ８・・・オン／オフ制御用ゲート電極８ ９・・・ソース電極９（トランジスタのエミッタ電極） １０・・・ｐ++型のコレクタ層 １２・・・ｐ+ 型のバッファ層。
クタ電極） ３・・・ｎ+ 型のバッファ層 ４・・・ｎ- 型のベース層 ５・・・ｐ型のベース領域 ６・・・ｎ+ 型のソース領域 ７・・・ゲート絶縁膜７ ８・・・オン／オフ制御用ゲート電極８ ９・・・ソース電極９（トランジスタのエミッタ電極） １０・・・ｐ++型のコレクタ層 １２・・・ｐ+ 型のバッファ層。
Claims (2)
- 【請求項１】 第１導電型の第１半導体領域と、この上
に形成された不純物高濃度の第２導電型の第２半導体領
域と、この上に形成され、第２半導体領域の濃度に比し
て不純物低濃度の第２導電型の第３半導体領域と、この
上に形成された第１導電型の第４半導体領域とを有し、
第３半導体領域に対しその多数キャリアを注入可能のＭ
ＩＳ部を備えた半導体装置において、 前記第１導電型の第１半導体領域と前記第２導電型の第
２半導体領域の間には前記第１半導体領域の濃度に比し
て不純物低濃度の第１導電型の第５半導体領域が形成さ
れており、前記第５半導体領域のドーズ量は前記２半導
体領域のドーズ量の１／５倍以上で１０倍以下であるこ
とを特徴とする半導体装置。 - 【請求項２】 請求項１に規定する半導体装置は、伝導
度変調型ＭＩＳＦＥＴであることを特徴とする半導体装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13503293A JPH06318706A (ja) | 1993-03-08 | 1993-06-07 | 半導体装置 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5-46306 | 1993-03-08 | ||
| JP4630693 | 1993-03-08 | ||
| JP13503293A JPH06318706A (ja) | 1993-03-08 | 1993-06-07 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06318706A true JPH06318706A (ja) | 1994-11-15 |
Family
ID=26386419
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13503293A Pending JPH06318706A (ja) | 1993-03-08 | 1993-06-07 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06318706A (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2001086712A1 (en) * | 2000-05-05 | 2001-11-15 | International Rectifier Corporation | Hydrogen implant for buffer zone of punch-through non epi igbt |
| WO2001091277A1 (de) * | 2000-05-19 | 2001-11-29 | Infineon Technologies Ag | Schaltungsanordnung zum entlasteten schalten und verfahren |
| US6384431B1 (en) | 1999-10-08 | 2002-05-07 | Denso Corporation | Insulated gate bipolar transistor |
| KR100391560B1 (ko) * | 2000-05-15 | 2003-07-12 | 가부시끼가이샤 도시바 | 반도체장치 |
| US6664591B2 (en) | 2001-10-15 | 2003-12-16 | Kabushiki Kaisha Toshiba | Insulated gate semiconductor device |
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| WO2012036247A1 (ja) * | 2010-09-17 | 2012-03-22 | 富士電機株式会社 | 半導体装置 |
-
1993
- 1993-06-07 JP JP13503293A patent/JPH06318706A/ja active Pending
Cited By (13)
| Publication number | Priority date | Publication date | Assignee | Title |
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