JPS643347B2 - - Google Patents

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JPS643347B2
JPS643347B2 JP55034066A JP3406680A JPS643347B2 JP S643347 B2 JPS643347 B2 JP S643347B2 JP 55034066 A JP55034066 A JP 55034066A JP 3406680 A JP3406680 A JP 3406680A JP S643347 B2 JPS643347 B2 JP S643347B2
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collector
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semiconductor
semiconductor region
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Yoshitaka Sugawara
Tatsuya Kamei
Tetsutada Sakurai
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Nippon Telegraph and Telephone Corp
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Hitachi Ltd
Nippon Telegraph and Telephone Corp
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Description

【発明の詳細な説明】 本発明は半導体装置に係り、特に電流増幅率及
び遮断周波数の改善された高耐圧ラテラルトラン
ジスタに関する。
一般にバイポーラリニアICに於てはnpnトラン
ジスタとpnpトランジスタが混用されている。こ
れはレベルシフトや位相反転が容易になる事、設
計の自由度が増大する事、回路構成が簡潔にでき
る事等の利点がある事等による。この場合ICの
製造工程数を少なくし安価にする目的から一方の
トランジスタ（例えばnpnトランジスタ）を縦形
構造にし、他の一方のトランジスタ（例えばpnp
トランジスタ）をラテラル構造にすることが一般
に行われている。
一方需要面からみるとICは各産業分野に浸透
し急速なエレクトロニクス化が押し進められてお
り、これに伴い各分野から新規かつ高度な素子特
性を有するICが要求されている。高耐圧リニア
IC等もその代表例であり、これには高耐圧で高
性能のラテラルトランジスタが不可欠である。
一般にラテラルトランジスタに於てはベース濃
度を低くし高圧印加時に空乏層がベース側に拡が
るようにしコレクタ接合の高耐圧化が計られる。
この場合空乏層がエミツタ接合に達するいわゆる
パンチスルー現象を防ぐためにベース幅は設計耐
圧に於る空乏層幅よりも広く設計される。この結
果電流増幅率や遮断周波数が縦構造のトランジス
タに比べ著るしく低下してしまう。
このようなラテラルトランジスタの問題を改善
するために種々の素子構造が提案されている。第
１図はその代表的な例である。この素子に於ては
ｐエミツタ１とｐコレクタ２の間にp-コレクタ
３が形成されており、p-コレクタ３の濃度はｎ
ベース４と同等か若干多い程度の低い濃度に設計
される。従つて高電圧印加時に空乏層がｎベース
側に拡がるのみならずｐ側にも同等に拡がる。従
つてｐエミツタ１とp-コレクタ３間の距離すな
わちｎベース幅を設計耐圧に於る空乏層幅よりも
狭くすることができる。この結果、電流増幅率及
び遮断周波数の改善がみられる。しかしp-コレ
クタ３の濃度はp-層の厚さがｎベース４を形成
する基板に比し薄くしているためにｎ型基板の濃
度よりも高く設計される。このためｎベース幅
（ｐエミツタ１とp-コレクタ３間の距離）は設計
耐圧に於て形成される空乏層幅の1/2以上の広さ
となる。設計耐圧200V以上の素子の場合空乏層
幅は約14μｍ以上であるので、ｎベース幅は約7μ
ｍ以上必要となる。従つて電流増幅率及び遮断周
波数は縦形構造のトランジスタ（通常200Vの素
子の場合1μｍ程度のｎベース幅である。）に比べ
小さく良好な素子でも各々30及び1MHz程度と小
さいという欠点がある。このためラテラル構造と
縦形構造のトランジスタで高耐圧リニアICを構
成する場合各種の制約が生じる。
本発明の目的はかかる従来技術の欠点を克服し
た高電流増幅率と高遮断周波数を有する高耐圧の
半導体装置を提供することにある。
本発明に於てはセルフアライン技術を用いてラ
テラルトランジスタもしくはラテラルトランジス
タ部のベースに縦形トランジスタもしくは縦形ト
ランジスタ部のベースと略同等な幅と濃度プロフ
イールを具備せしめることにより、ラテラル構造
の半導体装置であるにもかかわらずラテラルトラ
ンジスタもしくはラテラルトランジスタ部分に縦
形トランジスタもしくは縦形トランジスタ部分と
ほぼ同等な高い電流増幅率と高い遮断周波数を実
現するものである。
又さらに加うるに、ラテラルトランジスタもし
くはラテラルトランジスタ部分に低濃度のコレク
タをｎベースと高濃度のコレクタ間に接触させて
具備せしめることにより縦形トランジスタもしく
は縦形トランジスタ部分と同様に空乏層を濃度の
低いコレクタ部に拡げ、ベースのパンチスルー及
び過度の電界集中を防ぎ高耐圧を実現するもので
ある。
さらに本発明に於てはラテラルトランジスタも
しくはラテラルトランジスタ部分の低濃度のコレ
クタ上にまでエミツタ電極をパシベーシヨン膜を
介して延在せしめることによりベースと低濃度コ
レクタ間の接合付近の電界集中を緩和し、高耐圧
化を実現するとともに、電流通流路をパシベーシ
ヨン膜と接した基板表面から離れた内部とするこ
とにより、高い電流増幅率と高い遮断周波数を同
時に実現している。パシベーシヨン膜はベース上
のものより低濃度コレクタ上のものを薄くするこ
とによりベースと低濃度コレクタ間の接合付近の
電界集中はより緩和する。
以下に具体的な実施例にもとづき本発明の内容
と効果を詳しく述る。
第２図は本発明になる第一の実施例を示す。ｎ
ベース１０の深さは約4μｍ、ｐエミツタ１１及
びｐコレクタ１２の深さは約3μｍ、p-コレクタ
１３の深さは約1.5μｍである。又ｐエミツタ１１
とp-コレクタ１３間は約1μｍ、ｎベース１０と
ｐコレクタ１２間の距離は約25μｍである。ｎベ
ースの表面濃度は約1018cm-3、ｎ基板１４の濃度
は約２×1014cm-3、p-層はイオン打込みで形成し
そのドーズ量は約３×1012cm-3である。
本実施例になる装置は例えば次の工程で製作で
きる。まずｎ型基板に酸化膜５を形成しホトエツ
チング技術を用いてこの膜に拡散用開口部を形成
し、さらにリンを拡散しｎベース１０を形成す
る。ついで第２のホトエツチングによりｎベース
拡散の際に形成された酸化膜に拡散用開口部を形
成しさらにボロンを拡散しｐエミツタ１１を形成
する。この第２のホトエツチングではｐコレクタ
部１２にも開口部を形成しコレクタ１２をエミツ
タと同時に拡散し形成する。ついで第３のホトエ
ツチングによりp-コレクタ部１３に相当する酸
化膜部分に開口部を形成しイオン打込みをし、さ
らにアニール処理と酸化を施し、p-コレクタ１
３を形成する。その後コンタクト形成部に開口
し、Al蒸着し、さらに第４のホトエツチングに
よりAl電極１５，１６，１７及び配線の加工を
行い素子を完成する。ところで上記の製法に於
て、第２のホトエツチングを施す際ｐコレクタ１
２に対向する部分のｐエミツタ部はｎベース拡散
用開口部となるようにホトマスク形状と酸化膜の
エツチング条件をコントロールする。この工程は
通称セルフアライメントと呼ばれる技術を利用し
て行われる。この結果、p-コレクタ１３に対向
する側のｎベースの幅はｎ基板１４の裏面１８に
対向する側のｎベース幅とほぼ同じ厚さまで薄く
形成できる。
かかる本実施例に於てはｎベース幅は約1μｍ
と狭いにもかかわらずｎ基板１４及びp-コレク
タ部１３に比べｎベース１０が高濃度であるため
に、エミツタ電極１５とコレクタ電極１７間に高
電圧印加時にｎベース１０内への空乏層の拡がり
が少なく、従つて高い印加電圧までパンチスルー
を防止できる。又エミツタ電極１５がp-コレク
タ部１３に張り出しており、さらにp-コレクタ
上の酸化膜はｎベース上の酸化膜よりも薄くせし
めてあるのでp-コレクタ部のデペレツシヨン化
が促進され、この結果ｎベースとp-コレクタ間
の接合付近の電界集中が緩和されるのでより高い
耐圧を実現できる。
又ｐコレクタ電極１７に於てp-コレクタ１３
に対向しない部分はｎ基板１４上に張り出させて
いるのでフイールドプレートとして作用し、コレ
クタ接合表面付近に於る電界集中を緩和させるこ
とができ高い耐圧を実現できる。
一方p-コレクタ１３に対向する部分のｎベー
ス幅は約1μｍと小さいので、注入キヤリアの伝
達効率を増大でき電流増幅率hFEを著るしく増大
できる。又通常のラテラルトランジスタの遮断周
波数は一般に注入キヤリアのベース走行時間に支
配されている。このベース走行時間は一般にベー
ス幅の２乗に比例するのでベース幅を狭めること
による走行時間の短縮効果は大きく、従つて本実
施例では著るしく遮断周波数を増大できる。
第４図は第２図の要部を拡大して示したもので
ある。オン時には、エミツタ電極１５はコレクタ
電極１７に対し正の電位を持つている。このた
め、p-コレクタ部１３、ｎ基板１４、ｎベース
１０およびｐコレクタ部１２には２本の点線で狭
まれた部分に空乏層が形成される。特に、エミツ
タ電極１５直下のp-コレクタ部１３のパシベー
シヨン用酸化膜５との界面でエミツタ電極１５の
電界効果で空乏化が起つている。そして、空乏層
は、基板表面から離れた位置で最も狭くなつてい
る。基板表面は空乏化しており、また、基板表面
から離れた空乏層の最も狭い部分では、空乏層内
での電界が最も強くなるために、ｐエミツタ１１
から注入されたキヤリアは一点鎖線で示す矢印で
示すように、基板表面から離れた内部を横方向に
流れる。即ち、通流路は、狭いｎベース１０と狭
く電界強度の高い、換言するとドリフト速度の速
いp-コレクタ空乏層部に集中するため、ｎベー
ス１０内での拡散時間は短かく、且つ、空乏層内
のドリフト走行時間が短かくなる。
このため、トランジスタの動作速度が増大し、
遮断周波数が向上する。
また、基板表面では、酸化膜と接している部分
に結晶欠陥やキヤリアのトラツプが多く存在して
いるが、キヤリアは上記のように基板内部を流れ
るので、キヤリアの表面での再結合は少なく、ト
ランジスタ作用に寄与する実効ベース電流分が増
大するので、電流増幅率が向上する。
更に、基板表面や酸化膜５表面の各種電荷や汚
染、及び、これらの経時変化が素子特性に及ぼす
影響は、通流路が基板内部となつているために極
めて小さく、信頼性は著しく向上できる。
本実施例の場合ベース・コレクタ間の耐圧は
300〜350V、電流増幅率hFEは100〜250、遮断周
波数は40〜60MHzであり特性間のトレードオフを
大巾に改善できた。この特性は大半の工程を同じ
工程で製作した縦形構造のnpnトランジスタとほ
ぼ同等であり、これらのトランジスタを用いて高
耐圧のリニアICを構成した場合、従来技術にみ
られる各種の制約が著るしく緩和できた。
本発明は上記の一実施例に限定されるものでは
なく各種の変形応用が可能なことは当業者には明
らかであろう。
例えばｎベースとp-コレクタ間の距離を増大
し且つp-層のドーズ量を適正にすることにより
更にコレクタ耐圧の向上が実現できる。ｎベース
とp-コレクタ間距離を55μｍ、p-層のドーズ量を
1012cm-2、ｐエミツタとp-コレクタの距離すなわ
ちｎベース幅を約1.4μｍにした実施例に於ては、
耐圧約600V、電流増幅率hFE80〜120、遮断周波
数約10MHzを実現できた。
本発明は従来技術に比しｎベースとｐコレクタ
間の距離を小さくできるのでラテラルトランジス
タの占有面積を低減できるという効果を有する
が、このようなより高耐圧のトランジスタに適用
する場合占有面積の低減効果はより大きくリニア
ICの集積度を向上できる。
第３図は本発明の変形例でありp-コレクタ部
の深さと濃度分布以外は第１の実施例とほぼ同等
である。かかる変形例はp-コレクタ部１３を形
成するイオン打込みをｎベース１０及びｐエミツ
タ１１やｐコレクタ１２の拡散に先立つて行うこ
とにより容易に製作できるものである。この変形
例ではp-コレクタ部を厚く形成できるので第１
の実施例に比べコレクタ抵抗を低減できるという
効果を有する。
本発明はこの他npnラテラルトランジスタやラ
テラルサイリスタ、又ラテラル構造のホトトラン
ジスタやホトサイリスタにも同様に応用できるこ
とはもちろんである。
【図面の簡単な説明】
第１図は従来のラテラルトランジスタを示す概
略断面図、第２図は本発明の一実施例を示すラテ
ラルトランジスタの概略断面図、第３図は本発明
の他の一実施例を示すラテラルトランジスタの概
略断面図、第４図は第２図の要部を拡大して示す
図である。 １０……ｎベース、１１……ｐエミツタ、１２
……ｐコレクタ、１３……p-コレクタ、１４…
…ｎ基板、１５……エミツタ電極、１６……ベー
ス電極、１７……コレクタ電極。

Claims (1)

  1. 【特許請求の範囲】 １ 第１の導電型の半導体基板は、その一方の主
    表面に露出して形成された第１の導電型で上記半
    導体基板より高不純物濃度の第１の半導体領域、
    この第１の半導体領域内部に上記主表面に露出す
    るように形成された第２の導電型の第２の半導体
    領域、上記半導体基板の上記主表面に露出するよ
    うに上記第１の半導体領域から離れて形成された
    第２の導電型の第３の半導体領域、および第１と
    第３の半導体領域の間にこれらの両領域に接触し
    て形成されたこれらの両領域よりも不純物濃度の
    低い第２の導電型の第４の半導体領域を備え、上
    記半導体基板の上記主表面上にはパツシベーシヨ
    ン膜が設けられ、上記第１、第２、第３の各半導
    体領域には第１、第２、第３の電極が上記パツシ
    ベーシヨン膜の開口を通してそれぞれ設けられ、
    上記第２の電極は上記パツシベーシヨン膜を介し
    て上記第１の半導体領域を越えて上記第４の半導
    体領域上まで伸びており、上記第１の電極は上記
    第４の半導体領域から離れた位置で上記第１の半
    導体領域に設けられており、上記第３の電極は上
    記パツシベーシヨン膜を介して上記第１、第２電
    極から離れた位置の上記半導体基板まで伸びてい
    ることを特徴とする半導体装置。 ２ 上記特許請求の範囲第１項において、第２と
    第４の半導体領域の間に存在する第１の半導体領
    域上のパツシベーシヨン膜は第４の半導体領域上
    のパツシベーシヨン膜以上の厚さであることを特
    徴とする半導体装置。 ３ 上記特許請求の範囲第１項において、上記第
    ４の半導体領域は上記第１の半導体領域より大き
    な厚さを持つていることを特徴とする半導体装
    置。
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