JP2729620B2 - 半導体スイッチング素子 - Google Patents

Description

【発明の詳細な説明】 〔概要〕 本発明は、アノードショート構造を有する半導体スイ
ッチング素子に関し、上記アノードショート構造のアノ
ードショート間隔ｄをキャリアの拡散長Ｌの略２倍もし
くはそれ以下に狭める（ｄ2L）ことにより、ライフタ
イムキラーを導入することなく、高速スイッチングを可
能にしたものである。 〔産業上の利用分野〕 本発明は、例えばSI（静電誘導）サイリスタ、GTO等
の各種サイリスタを初めとする半導体スイッチング素子
に係り、特にはそのアノードショート構造の改良に関す
る。 〔従来の技術〕 上述したような半導体スイッチング素子においては、
そのターンオフ時間を短縮しスイッチング損失を低減さ
せる目的で、いわゆるアノードショート構造を取入れて
いるものがある。その一例として、従来のプレーナ型SI
サイリスタの概略断面構成を第７図に示す。 同図に示したSIサイリスタは、n^-形半導体層からなる
ベース層１にp⁺形半導体層からなるゲート２を埋込み、
その上にn⁺形半導体層からなるカソード３を形成した、
いわゆる埋込みゲート構造を有している。なお、ゲート
２はその一部のみを図示したが、その図示された互いに
隣り合う２つの領域（p⁺領域）間にも、多数のp⁺領域が
図の表面と平行に互いに所定間隔で埋込まれており、そ
れらp⁺領域に挟まれたn^-領域にチャネル（破線で示され
た部分）が形成される。また、ゲート２にはコンタクト
用の凹部４を介してゲート電極５が形成されると共に、
カソード３上にはカソード電極６が形成されている。 一方、ベース層１の反対側の面には、p⁺形半導体層か
らなるアノード（アノード領域）７とｎ形半導体層から
なるアノードショート領域８とをアノード電極９上に交
互に配設してなるアノードショート構造を有している。
ここで、ショート率（アノードショート領域８の幅／ア
ノード７の幅）は例えば20〜30％程度に設定され、また
アノードショート間隔（互いに隣り合う２つのアノード
ショート領域８間の距離）ｄは数100μｍ程度となって
いる。 このようなアノードショート構造においては、電子に
対するポテンシャルがアノード（p⁺領域）７よりもアノ
ードショート領域（ｎ領域）８で低くなる。このため、
ターンオフ時、ベース層１内をカソード３側からアノー
ド７側に流れて来た電子は、アノードショート領域８を
介しアノード電極９に流れ込むことができる。よって、
アノードショート構造を持たないものと比較して、ター
ンオフ時間を大きく短縮することができる。 〔発明が解決しようとする問題点〕 従来、上述したようにアノードショート構造を実際に
形成するにあたっては、ショート率だけが十分に考慮さ
れ、アノードショート間隔ｄについてはほとんど考慮さ
れていなかった。そのため、アノードショート間隔ｄと
しては上述したような数100μｍ程度のものしか知られ
ておらず、これはキャリアの拡散長Ｌの３〜10倍という
大きな値であった。あの、Ｄをキャリアの拡散係数、τ
をキャリアのライフタイムとすると、拡散長Ｌは で表わすことができる。 このうようにアノードショート間隔ｄが広いと、当然
にアノード７の幅も広くなる。すると、第７図に示すよ
うに、ベース層１内をドリフト速度V_dで移動してアノー
ド７の中央付近に到達した電子は、幅の広いアノード７
の前面に長く滞りやすく、すなわちアノード７の面方向
に沿って非常に遅い拡散速度V_k（≪V_d）で移動してか
ら、アノードショート領域８を介してアノード電極９に
引抜かれる。この場合、電子の拡散速度V_kはドリフト速
度V_dと比較しても非常に遅く、しかもアノード７の幅が
広いため、電子がアノード電極９に引抜かれるまで比較
的多くの時間を要し、よってスイッチング速度には自ず
から限界が生じることになった。 そこで、上記のアノードショート構造に加え、例えば
AuやPt等の不純物をライフタイムキラー10として導入す
ることにより、スイッチング速度の向上を図ったものも
ある。しかし、このようなライフタイムキラー10を導入
すると、オン状態においてキャリアが減少し、逆に抵抗
が増加する。そのため、スイッチング速度は向上するが
（例えばターンオフ時間２μsec程度）、オン電圧が増
加し、更にリーク電流も増加してしまうという問題点が
あった。このような問題は、SIサイリスタ以外の各種の
半導体スイッチング素子についても同様に生じるもので
ある。 本発明は、上記問題点に鑑み、オン電圧およびリーク
電流を増加させることなく、スイッチング速度の著しい
向上を可能にした半導体スイッチング素子を提供するこ
とを目的とする。 〔問題点を解決するための手段〕 本発明の半導体スイッチング素子は、アノードショー
ト構造におけるアノードショート間隔ｄをキャリアの拡
散長Ｌのほぼ２倍に等しいか、あるいはそれ以下（ｄ
2L）としたことを特徴とするものである。 〔作用〕 アノードショート領域はアノード領域よりもキャリア
（電子）に対するポテンシャルが低く、しかもｄ2Lと
したことによってアノード領域の幅が非常に狭くなって
いる。そのため、ターンオフ時、カソード側からドリフ
ト速度で移動してきたキャリアのほとんどはアノード領
域に達することなく、ほぼそのままの速度でアノードシ
ョート領域に達し、アノード電極へ素早く引抜かれる。
なお、カソード側から移動してきたキャリアの極一部に
はアノード領域の中央付近に達するものもあるが、この
ようなキャリアであっても、ほぼ拡散長Ｌ（もしくはそ
れ以下）だけ拡散速度で移動しさえすればアノードショ
ート領域に達することができるので、従来と比較すれば
極めて短時間でアノード電極へ引抜かれる。 従って本発明では、以上のようにしてターンオフ時間
が短縮されることによって高速スイッチングが可能にな
り、しかも従来のようにライフタイムキラーを導入する
必要がないことからオン電圧やリーク電流の増加が防止
される。 更に、本発明では、以上のようなアノードショート構
造を、カソード電極とゲート電極とを並列に交互に配設
してなる電極構造と組み合わせたことにより、ゲート抵
抗が著しく減少し、その結果、ターンオン及びターンオ
フ特性の一層の高速化が可能になり、極めて良好なスイ
ッチング特性が実現される。 〔実施例〕 以下、本発明の実施例について、図面を参照しながら
説明する。 第１図は本発明の一実施例であるプレーナ型SIサイリ
スタの要部構成を示す断面斜視図であり、第２図はそれ
を模式的に示した断面図である。 同図に示したSIサイリスタは、第７図に示したものと
同様な埋込みゲート構造を有し、すなわちn^-形半導体層
からなるベース層１にp⁺形半導体層からなるゲート２を
埋込み、その上にn⁺形半導体層からなるカソード３を形
成した構造を有している。この構造によれば、ゲート２
における第２図に現れた互いに隣り合うp⁺領域間にも、
p⁺の埋込みゲートが複数形成され、その間にチャネル10
ができる。また、ゲート２にはコンタクト用の凹部４を
介してゲート電極５を形成すると共に、カソード３上に
はカソード電極６を形成する。 一方、ベース層１の反対側の面には本実施例の特徴と
するアノードショート構造を有している。すなわちp⁺形
半導体層からなるアノード（アノード領域）17とｎ形半
導体層からなるアノードショート領域18とを、そのアノ
ードショート間隔ｄが拡散長Ｌの２倍よりも小さくなる
（例えばｄ＝33〜38μｍ＜2L）ように、アノード電極９
上に交互に配設する。また、アノード17、アノードショ
ート領域18のそれぞれの深さを例えば15μｍ、３μｍに
設定すると共に、ショート率を従来と同様に、例えば20
〜30％程度に設定する。 次に、上記構成からなるSIサイリスタの製造工程を第
３図（ａ）〜（ｇ）に基づき説明する。ただしここで
は、上述したゲート（埋込みゲート）２とアノードショ
ート領域18とが互いに平行な方向へ長く伸びるように形
成するものとする。 まず同図（ａ）に示すように、ベース層となるSi等の
n^-基板20の上下面から、マスクを介してホウ素（Ｂ）等
の不純物を拡散させることにより、ゲートとなるp⁺領域
21およびアノードとなるp⁺領域22を同時に形成する。こ
の際、p⁺領域22の互いに隣り合った同志の間隔（すなわ
ちアノードショート間隔）ｄが2L（Ｌはキャリアの拡散
長）よりも小さくなるように、例えばｄ＝33〜38μｍ程
度に設定する。続いて、第３図（ｂ）に示すように、p⁺
領域21の形成されたn^-基板20上に、n^-基板20を同じn^-−
Si等をエピタキシャル成長させて、n^-層23を形成する。
更に第３図（ｃ）に示すように、n^-層23の上面には均一
に、またn^-基板20の下面にはマスクを介して、リン
（Ｐ）等の不純物を拡散させることにより、カソードと
なるn⁺領域24およびアノードショート領域となるｎ領域
25を形成する。この際、ｎ領域25がp⁺22と交互に配設さ
れるようにすると共に、ｎ領域25とp⁺領域22の幅の割合
（ショート率）が所定値（例えば20〜30％）となるよう
にする。 その後第３図（ｄ）に示すように、n⁺領域24およびn^-
層23を選択的にエッチングすることにより、ゲートとな
るp⁺領域21の周辺領域上にコンタクト用の凹部４を形成
する。続いて第３図（ｅ）に示すように、凹部４内に露
出したp⁺領域21の表面部に対し、オーミックコンタント
を得るためにホウ素等の不純物を更に拡散する（斜線
部）。その後、p⁺領域21、n⁺領域24、並びにp⁺領域22お
よびｎ領域25に対し、第３図（ｆ）のようにAl等からな
るゲート電極５、カソード電極６、アノード電極９を蒸
着もしくはスパッタ等を利用して形成する。このように
して得られたn^-基板20、p⁺領域21、n⁺領域24、p⁺領域2
2、ｎ領域25は、それぞれ、第１図および第２図に示し
たベース層１、ゲート２、カソード３、アノード17、ア
ノードショート領域18に対する。そして最後に、第３図
（ｇ）に示すように、電極５および６上のボンディング
パッド領域を残して、表面部をSiO₂等からなるパッシベ
ーション膜26で被覆する。 次に、本実施例のSIサイリスタの主要な動作、特にア
ノードショート構造に係るターンオフ時の作用につい
て、第２図を参照して以下に説明する。 第２図のアノードショート構造では、第４図に示すよ
うに、ｎ領域であるアノードショート領域18はp⁺領域で
あるアノード17よりも電子に対するポテンシャルが低
く、よって電子がたまりやすい。しかも、アノードショ
ート間隔ｄを電子の拡散長Ｌの２倍よりも小さくしたこ
とにより、アノード17の幅（面積）が非常に狭くなって
いる。これからのことから、ターンオフ時には、カソー
ド３側からチャネルを介しドリフト速度V_dで移動してき
た電子のほとんどはアノード（p⁺領域）17に達すること
なく、ほぼそのままの速度でアノードショート領域（ｎ
領域）18に達し、ここから素早くアノード電極９へ引抜
かれる。なお、カソード３側から移動してきた電子の極
一部にはアノード17の中央付近に達するものもあるが、
このような電子であっても、ｄ＜2Lとしたことにより、
アノードショート領域18へ達するまでに拡散速度V_kで移
動しなければならない距離は、拡散長Ｌに満たない非常
にわずかな距離となる。 このように本発明では、電子が従来のようにアノード
前面に長く滞るということがなく、しかもほとんどの電
子がアノード17に達することなく引抜かれるため、ター
ンオフ時間が著しく短縮され、すなわちスイッチング速
度が一段と向上する。例えば、第２図の構成においてア
ノードショート間隔ｄ＝38μｍ、アノード17の深さ15μ
ｍ、アノードショート領域18の深さ３μｍとした場合、
ターンオフ時間500nsec（従来は、ライフタイムキラー
を導入した場合でも２μsec程度）という高速スイッチ
ングが実現された。この時のターンオフ波形を第５図に
示す。同図によれば、オフ状態において、ゲートにオン
パルス（同図（ｃ））を印加すると、ゲート・カソード
間電圧V_GK（同図（ｂ））が加わり、これによりアノー
ド電流が流れ始めアノード・カソード間電圧V_AK（同図
（ａ））が300Vからほぼ0Vに落ちる（すなわちターンオ
ンする）。一方、オン状態においてゲートにオフパルス
（同図（ｄ）を印加すると、ゲート・カソード間電圧V
_GKがゼロに落ち、これによりアノード電流が停止してア
ノード・カソード間電圧V_AKが再び300Vに増加する（す
なわちターンオフする）。この時のアノード・カソード
間電圧V_AKの立上り時間、すなわちターンオフ時間は500
nsecと非常に短かく、従来の波形（２点鎖線で示す）と
比べるとほぼ一直線に立上っているのがわかる。 また、本実施例ではｄ＜2Lとしたが、このようにする
ことによってショート率が変化するということはなく、
すなわちアノード電極９上におけるアノード18の全面積
は相変わらず一定となるので、オン状態におけるアノー
ド側からの正孔の注入量が従来のものより減少するとい
う心配は全くない。しかも本実施例では、上述したよう
にライフタイムキラーを導入することなく高速スイッチ
ングが実現されることから、オン状態において従来のよ
うなライフタイムキラーによるキャリアの減少はなくな
る。これらのことから、本実施例に係るアノードショー
ト構造によってオン電圧が増加するようなことはなく、
またリーク電流が増加するようなことも起こらない。 なお、本発明はSIサイリスタに限らず、GTO（Gate Tu
rn−Off Thyristor）,IGBT（Insulated Gate Bipolar T
ransistor:商品名）,GATT（Gate Associated Turn−Off
Thyristor:商品名），あるいは一般のサイリスタ等、
アノードショート構造を有する各種のスイッチング素子
に適用できる。例えば、上記実施例と同様なアノードシ
ョート構造を、npnp構成の一般のGTOに適用した例を第
６図に示す。具体的には、ベース層（n^-層）30、ゲート
（ｐ層）31、カソード（n⁺領域）32、ゲート電極33、カ
ソード電極34、アノード電極35等から構成されるGTOの
アノード側に、アノード（p⁺領域）36およびアノードシ
ョート領域（ｎ領域）37をｄ＜2Lとなるように交互に配
設してなるアノードショート構造を形成したものであ
る。このように構成したGTOにおいても、前述したと同
様な作用により、ライフタイムキラーを導入することな
く、スイッチング速度の著しい高速化が可能になる。 また、上述した各実施例においては、アノードショー
ト間隔ｄをキャリアの拡散長Ｌの２倍よりも小さく設定
したが、本発明はこれに限らず、アノードショート間隔
ｄをキャリアの拡散長Ｌの２倍に等しいか、もしくはそ
の近傍に設定してもよい。このようにしても、ほぼ同様
な高速スイッチングが可能である。 更に、アノードショート領域はｎ領域に限定されるこ
とはなく、n^-あるいはn⁺領域としてもよい。アノードと
アノードショート領域の互いの深さの関係も任意であ
り、前記実施例で示した数値はほんの一例である。 また、第１図に示した実施例ではアノード17およびア
ノードショート領域18の形成方向をゲート（埋込みゲー
ト）２の形成方向に対して垂直方向となるようにした
が、第３図のように互いに平行となるように形成しても
よい。また、製造工程においては、前述したような不純
物拡散の代りにイオン注入等を利用してもよい。 また、特にSIサイリスタにおいては、カソード領域の
下方位置にのみアノード領域及びアノードショート領域
を交互に配設し、それ以外の位置にはアノード領域のみ
を均一に配置してもよい。さらには、アノードショート
領域をゲート間のチャネルの下方位置にのみ設けてもよ
い。ターンオフ時には、カソード側からチャネルを介し
て電子が流れてくることが考えれば、このような構成に
しても電子を引き抜く作用に変わりはない。一方、アノ
ード有効面積は一段と増加することになるため、オン電
圧をより低く抑えることができ、よって上記実施例以上
の効果が期待できる。 なお、ｎ及びｐのいずれのチャネルを持つ半導体スイ
ッチング素子に対しても本発明を適用しうるのは、もち
ろんのことである。 〔発明の効果〕 以上説明したように、本発明によれば、ライフタイム
キラーを導入することなく、スイッチング速度の著しい
高速化が可能になる。しかも、ライフタイムキラーが不
要であることにより、オン電圧の増加およびリーク電流
の増加を引起こすこともない。

【図面の簡単な説明】 第１図は本発明の一実施例（SIサイリスタの場合）の要
部構成を示す断面斜視図、 第２図は同実施例の概略構成を示す模式断面図、 第３図（ａ）〜（ｇ）は同実施例のSIサイリスタの製造
工程図、 第４図は同実施例に係るアノードショート構造における
電子に対するポテンシャル分布を示す模式図、 第５図（ａ）〜（ｄ）は同実施例によって得られたター
ンオンおよびターンオフ波形を示す波形図、 第６図は本発明の他の実施例（GTOの場合）の概略構成
を示す模式断面図、 第７図は従来のSIサイリスタの概略構成を示す模式断面
図である。 ９……アノード電極、 17……アノード（アノード領域）、 18……アノードショート領域、 35……アノード電極、 36……アノード（アノード領域）、 37……アノードショート領域．

───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭60−226179（ＪＰ，Ａ) 特開 昭61−189667（ＪＰ，Ａ) 特開 昭55−39667（ＪＰ，Ａ) 特開 平１−93169（ＪＰ，Ａ)

Claims (1)

1. (57)【特許請求の範囲】 １．半導体基盤の一主面側にはカソード電極とゲート電
   極とを並列に交互に配設した電極構造を有し、前記半導
   体基盤の他の主面側にはアノード電極上にアノード領域
   とアノードショート領域とを交互に配設したアノードシ
   ョート構造を有する半導体スイッチング素子において、 前記アノードショート構造のアノードショート間隔をキ
   ャリアの拡散長の略２倍もしくはそれ以下としたことを
   特徴とする半導体スイッチング素子。 ２．前記アノードショート領域の厚さが前記アノード領
   域の厚さよりも薄いことを特徴とする特許請求の範囲第
   １項記載の半導体スイッチング素子。