JP2559237B2 - 半導体スイッチング素子 - Google Patents
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Classifications
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/083—Anode or cathode regions of thyristors or gated bipolar-mode devices
- H01L29/0834—Anode regions of thyristors or gated bipolar-mode devices, e.g. supplementary regions surrounding anode regions
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Description
【発明の詳細な説明】 〔概要〕 本発明は、アノードショート構造を有する半導体スイ
ッチング素子に関し、上記アノードショート構造におけ
るアノードショート領域の幅を、互いに隣り合ったアノ
ード領域間の距離よりも狭くすることにより、オン電圧
を増加させることなく、高速スイッチングを可能にした
ものである。
ッチング素子に関し、上記アノードショート構造におけ
るアノードショート領域の幅を、互いに隣り合ったアノ
ード領域間の距離よりも狭くすることにより、オン電圧
を増加させることなく、高速スイッチングを可能にした
ものである。
本発明は、例えばSI（静電誘導）サイリスタ、GTO等
の各種サイリスタを初めとする半導体スイッチング素子
に係り、特にはそのアノードショート構造の改良に関す
る。
の各種サイリスタを初めとする半導体スイッチング素子
に係り、特にはそのアノードショート構造の改良に関す
る。
上述したような半導体スイッチング素子においては、
そのターンオフ時間を短縮しスイッチング損失を低減さ
せる目的で、いわゆるアノードショート構造を取入れて
いるものがある。その一例として、従来のプレーナ型SI
サイリスタの概略断面構成を第６図に示す。
そのターンオフ時間を短縮しスイッチング損失を低減さ
せる目的で、いわゆるアノードショート構造を取入れて
いるものがある。その一例として、従来のプレーナ型SI
サイリスタの概略断面構成を第６図に示す。
同図に示したSIサイリスタは、n-形半導体層からなる
ベース層１にp+型半導体層からなるゲート２を埋込み、
その上にn+形半導体層からなるカソード３を形成した、
いわゆる埋込みゲート構造を有している。なお、ゲート
２はその一部のみを図示したが、その図示された互いに
隣り合う２つの領域（p+領域）間にも、多数のp+領域が
図の表面と平行に互いに所定間隔で埋込まれており、そ
れらp+領域に挟まれたn-領域にチャネル（破線で示され
た部分）が形成される。また、ゲート２にはコンタクト
用の凹部４を介してゲート電極５が形成されると共に、
カソード３上にはカソード電極６が形成されている。
ベース層１にp+型半導体層からなるゲート２を埋込み、
その上にn+形半導体層からなるカソード３を形成した、
いわゆる埋込みゲート構造を有している。なお、ゲート
２はその一部のみを図示したが、その図示された互いに
隣り合う２つの領域（p+領域）間にも、多数のp+領域が
図の表面と平行に互いに所定間隔で埋込まれており、そ
れらp+領域に挟まれたn-領域にチャネル（破線で示され
た部分）が形成される。また、ゲート２にはコンタクト
用の凹部４を介してゲート電極５が形成されると共に、
カソード３上にはカソード電極６が形成されている。
一方、ベース層１の反対側の面には、p+形半導体層か
らなるアノード（アノード領域）７とn+形半導体層から
なるアノードショート領域８とをアノード電極９上に交
互に隣接させて配置してなるアノードショート構造を有
している。ここで、ショート率（アノードショート領域
８の幅／アノード７の幅）は例えば20〜30％程度に設定
され、またアノードショート間隔（互いに隣り合う２つ
のアノードショート領域８の距離）ｄは数100μｍ程度
となっている。
らなるアノード（アノード領域）７とn+形半導体層から
なるアノードショート領域８とをアノード電極９上に交
互に隣接させて配置してなるアノードショート構造を有
している。ここで、ショート率（アノードショート領域
８の幅／アノード７の幅）は例えば20〜30％程度に設定
され、またアノードショート間隔（互いに隣り合う２つ
のアノードショート領域８の距離）ｄは数100μｍ程度
となっている。
このようなアノードショート構造を持つSIサイリスタ
の基本構造（第７図（ａ））は、同図（ｂ）のようにｎ
チャネルSIT（静電誘導トランジスタ）、pnpトランジス
タ及びショート抵抗Rsの組合せからなる等価回路で表わ
すことができ、上記ショート抵抗Rsがアノードショート
領域（n+領域）８と等価になる。アノードショート領域
８は不純物を高濃度に含んでいる（すなわちキャリア濃
度が高い）ため、ショート抵抗Rsは常に小さな値となっ
ている。Rsが小さいと、アノードショート領域８の電子
に対するポテンシャルが低いことと相まって、ターンオ
フ時にRsを介して電子が多く引き抜かれるため、テール
電流が少なくなり、よってアノードショート構造を持た
ないものと比較してターンオフ時間を大きく短縮するこ
とができる。すなわち、高速スイッチングが可能にな
る。
の基本構造（第７図（ａ））は、同図（ｂ）のようにｎ
チャネルSIT（静電誘導トランジスタ）、pnpトランジス
タ及びショート抵抗Rsの組合せからなる等価回路で表わ
すことができ、上記ショート抵抗Rsがアノードショート
領域（n+領域）８と等価になる。アノードショート領域
８は不純物を高濃度に含んでいる（すなわちキャリア濃
度が高い）ため、ショート抵抗Rsは常に小さな値となっ
ている。Rsが小さいと、アノードショート領域８の電子
に対するポテンシャルが低いことと相まって、ターンオ
フ時にRsを介して電子が多く引き抜かれるため、テール
電流が少なくなり、よってアノードショート構造を持た
ないものと比較してターンオフ時間を大きく短縮するこ
とができる。すなわち、高速スイッチングが可能にな
る。
従来のアノードショート構造では、ショート抵抗Rsは
ターンオフ時ばかりでなくターンオン時にも小さいた
め、ターンオン時にカソード側から注入された多くの電
子がアノードショート領域８に流れ込む（すなわちRsを
流れる）。このため、アノード７から注入されるホール
の量が減少する（すなわちpnpトランジスタのベースに
流れる電流が少なくなる）。このようにホールの注入量
が減少すると、オン状態にラッチアップされにくくなっ
てターンオンが遅くなる共に、ラッチアップされた後も
オン電圧が高いという問題が生じる。このような問題
は、SIサイリスタに限らず、同様なアノードショート構
造を有する各種の半導体スイッチング素子で生じてい
る。
ターンオフ時ばかりでなくターンオン時にも小さいた
め、ターンオン時にカソード側から注入された多くの電
子がアノードショート領域８に流れ込む（すなわちRsを
流れる）。このため、アノード７から注入されるホール
の量が減少する（すなわちpnpトランジスタのベースに
流れる電流が少なくなる）。このようにホールの注入量
が減少すると、オン状態にラッチアップされにくくなっ
てターンオンが遅くなる共に、ラッチアップされた後も
オン電圧が高いという問題が生じる。このような問題
は、SIサイリスタに限らず、同様なアノードショート構
造を有する各種の半導体スイッチング素子で生じてい
る。
本発明は、上記問題点に鑑み、オン電圧の上昇がな
く、しかもターンオフおよびターンオンの速い高速スイ
ッチングを可能にする半導体スイッチング素子を提供す
ることを目的とする。
く、しかもターンオフおよびターンオンの速い高速スイ
ッチングを可能にする半導体スイッチング素子を提供す
ることを目的とする。
本発明の半導体スイッチング素子は、隣り合ったアノ
ード領域間の距離よりもアノードショート領域の幅を狭
くし、すなわちアノード領域とアノードショート領域と
の間に隙間領域を設けたことを特徴とするものである。
ード領域間の距離よりもアノードショート領域の幅を狭
くし、すなわちアノード領域とアノードショート領域と
の間に隙間領域を設けたことを特徴とするものである。
本発明では、上述したように、隣り合ったアノード領
域間にアノードショート領域と隙間領域とが存在する。
上記隙間領域はアノードショート領域と比べて不純物濃
度が低いため、この領域にキャリアが注入されていない
とき（オフ時及びターンオン時）にはショート抵抗Rs
（第７図（ｂ）参照）が大きくなり、逆にキャリアが多
く注入されている時（オン時及びターンオフ時）にはシ
ョート抵抗Rsが小さくなる。
域間にアノードショート領域と隙間領域とが存在する。
上記隙間領域はアノードショート領域と比べて不純物濃
度が低いため、この領域にキャリアが注入されていない
とき（オフ時及びターンオン時）にはショート抵抗Rs
（第７図（ｂ）参照）が大きくなり、逆にキャリアが多
く注入されている時（オン時及びターンオフ時）にはシ
ョート抵抗Rsが小さくなる。
従って、ターンオン時には電子に対するポテンシャル
がアノード領域よりもアノードショート領域で低いにも
かかわらず、ショート抵抗Rsが大きいことから、カソー
ド側から注入された電子はアノードショート領域に流れ
にくくなり、アノード領域の前面に蓄積される。これに
より、アノード領域からのホールの注入が促進されるの
で、素早くオン状態にラッチアップされ、すなわちター
ンオンが速くなる。更に、オン状態においても、ホール
の注入量が多いことから、オン電圧が上昇することはな
い。
がアノード領域よりもアノードショート領域で低いにも
かかわらず、ショート抵抗Rsが大きいことから、カソー
ド側から注入された電子はアノードショート領域に流れ
にくくなり、アノード領域の前面に蓄積される。これに
より、アノード領域からのホールの注入が促進されるの
で、素早くオン状態にラッチアップされ、すなわちター
ンオンが速くなる。更に、オン状態においても、ホール
の注入量が多いことから、オン電圧が上昇することはな
い。
一方、ターンオフ時には、電子に対するポテンシャル
がアノード領域よりもアノードショート領域で低く、か
つショート抵抗Rsが小さいことから、カソード側から流
れてきた電子及びアノード領域の前面にある電子は、ア
ノードショート領域を介して素早く引抜かれる。すなわ
ちテール電流が少なく、ターンオフが速くなる。
がアノード領域よりもアノードショート領域で低く、か
つショート抵抗Rsが小さいことから、カソード側から流
れてきた電子及びアノード領域の前面にある電子は、ア
ノードショート領域を介して素早く引抜かれる。すなわ
ちテール電流が少なく、ターンオフが速くなる。
以下、本発明の実施例について、図面を参照しながら
説明する。
説明する。
第１図は本発明の一実施例であるプレーナ型SIサイリ
スタの要部構成を示す断面斜視図であり、第２図はそれ
を模式的に示した断面図である。
スタの要部構成を示す断面斜視図であり、第２図はそれ
を模式的に示した断面図である。
同図に示したSIサイリスタは、第６図に示したものと
同様な埋込みゲート構造を有し、すなわちn-形半導体層
からなるベース層１にP+形半導体層からなるゲート２を
埋込み、その上にn+形半導体層からなるカソード３を形
成した構造を有している。この構造によれば、ゲート２
における第２図に現れた互いに隣り合うp+領域間にも、
第１図に示されるようにp+の埋込みゲートが複数形成さ
れ、その間にチャネル10ができる。またゲート２にはコ
ンタクト用の凹部４を介してゲート電極５を形成すると
共に、カソード３上にはカソード電極６を形成する。
同様な埋込みゲート構造を有し、すなわちn-形半導体層
からなるベース層１にP+形半導体層からなるゲート２を
埋込み、その上にn+形半導体層からなるカソード３を形
成した構造を有している。この構造によれば、ゲート２
における第２図に現れた互いに隣り合うp+領域間にも、
第１図に示されるようにp+の埋込みゲートが複数形成さ
れ、その間にチャネル10ができる。またゲート２にはコ
ンタクト用の凹部４を介してゲート電極５を形成すると
共に、カソード３上にはカソード電極６を形成する。
一方、ベース層１の反対側の面には本実施例の特徴と
するアノードショート構造を有している。すなわち、p+
形半導体層からなるアノード（アノード領域）11とn+形
半導体層からなるアノードショート領域12とを、アノー
ドショート領域12の幅w2がアノード11の隣り同志の距離
w5よりも狭くなる（w2＜w5）ように、アノード電極９上
に交互に配設する。すなわち、アノードショート領域12
とその両隣りのアノード11との間に、n-層からなる隙間
領域13a,13bを有している。この場合、アノード11の周
辺には空乏層が広がり、よってアノード11のそれぞれが
空乏層によってつながれた状態となる。更に、アノード
ショート間隔ｄがキャリアの拡散長Ｌのほぼ２倍もしく
はそれ以下（ｄ2L）となるように設定すると共に、ア
ノード11の深さh1がアノードショート領域12の深さh2よ
りも深くなる（h1＞h2）ようにする。一例として、アノ
ード領域11の幅w1＝25μｍ、アノードショート領域12の
幅w2＝９μｍ、隙間領域13aの幅w3＝２μｍ、隙間領域1
3bの幅w4＝２μｍ、隣り合うアノード11間の距離w5＝13
μｍ、アノードショート間隔ｄ＝38μｍ、アノード領域
11の深さ（厚さ）h1＝10μｍ、アノードショート領域12
の深さ（厚さ）h2＝３μｍとする。
するアノードショート構造を有している。すなわち、p+
形半導体層からなるアノード（アノード領域）11とn+形
半導体層からなるアノードショート領域12とを、アノー
ドショート領域12の幅w2がアノード11の隣り同志の距離
w5よりも狭くなる（w2＜w5）ように、アノード電極９上
に交互に配設する。すなわち、アノードショート領域12
とその両隣りのアノード11との間に、n-層からなる隙間
領域13a,13bを有している。この場合、アノード11の周
辺には空乏層が広がり、よってアノード11のそれぞれが
空乏層によってつながれた状態となる。更に、アノード
ショート間隔ｄがキャリアの拡散長Ｌのほぼ２倍もしく
はそれ以下（ｄ2L）となるように設定すると共に、ア
ノード11の深さh1がアノードショート領域12の深さh2よ
りも深くなる（h1＞h2）ようにする。一例として、アノ
ード領域11の幅w1＝25μｍ、アノードショート領域12の
幅w2＝９μｍ、隙間領域13aの幅w3＝２μｍ、隙間領域1
3bの幅w4＝２μｍ、隣り合うアノード11間の距離w5＝13
μｍ、アノードショート間隔ｄ＝38μｍ、アノード領域
11の深さ（厚さ）h1＝10μｍ、アノードショート領域12
の深さ（厚さ）h2＝３μｍとする。
次に、上記構成から成るSIサイリスタの製造工程を第
３図（ａ）〜（ｇ）に基づき説明する。ただしここで
は、上述したゲート（埋込みゲート）２とアノード11お
よびアノードショート領域12とが互いに平行な方向へ長
く伸びるように形成するものとする。
３図（ａ）〜（ｇ）に基づき説明する。ただしここで
は、上述したゲート（埋込みゲート）２とアノード11お
よびアノードショート領域12とが互いに平行な方向へ長
く伸びるように形成するものとする。
まず同図（ａ）に示すように、ベース層となるSi等の
n-基板20の上下面から、マスクを介してホウ素（Ｂ）等
の不純物を拡散させることにより、ゲートとなるp+領域
21およびアノードとなるp+領域22を同時に形成する。こ
の際、例えばp+領域22の幅w1を25μｍ、深さh1を10μｍ
にし、それらの互いに隣り合った同志の距離w5を13μｍ
にする。続いて、第３図（ｂ）に示すように、p+領域21
の形成されたn-基板20上に、n-基板20と同じn-−Si等を
エピタキシャル成長させて、n-層23を形成する。更に第
３図（ｃ）に示すように、n-層23の上面には均一に、ま
たn-基板20の下面にはマスクを介して、リン（Ｐ）等の
不純物を拡散させることにより、カソードとなるn+領域
24及びアノードショート領域となるn+領域25を形成す
る。この際、n+領域25がp+領域22と交互に配設されるよ
うにすると共に、n+領域25とp+領域22との間に隙間が生
じるようにn+領域25の幅w2を例えば９μｍ（＜w5）に
し、またn+領域25の深さh2を例えば３μｍにする。
n-基板20の上下面から、マスクを介してホウ素（Ｂ）等
の不純物を拡散させることにより、ゲートとなるp+領域
21およびアノードとなるp+領域22を同時に形成する。こ
の際、例えばp+領域22の幅w1を25μｍ、深さh1を10μｍ
にし、それらの互いに隣り合った同志の距離w5を13μｍ
にする。続いて、第３図（ｂ）に示すように、p+領域21
の形成されたn-基板20上に、n-基板20と同じn-−Si等を
エピタキシャル成長させて、n-層23を形成する。更に第
３図（ｃ）に示すように、n-層23の上面には均一に、ま
たn-基板20の下面にはマスクを介して、リン（Ｐ）等の
不純物を拡散させることにより、カソードとなるn+領域
24及びアノードショート領域となるn+領域25を形成す
る。この際、n+領域25がp+領域22と交互に配設されるよ
うにすると共に、n+領域25とp+領域22との間に隙間が生
じるようにn+領域25の幅w2を例えば９μｍ（＜w5）に
し、またn+領域25の深さh2を例えば３μｍにする。
その後第３図（ｄ）に示すように、n+領域24及びn-層
23を選択的にエッチングすることにより、ゲートとなる
p+領域21の周辺領域上にコンタクト用の凹部４を形成す
る。続いて第３図（ｅ）に示すように、凹部４内に露出
したp+領域21の表面部に対し、オーミックコンタクトを
得るためにホウ素（Ｂ）等の不純物を更に拡散する（斜
線部）。その後、p+領域21、n+領域24、並びにp+領域22
およびn+領域25に対し、第３図（ｆ）のようにAl等から
なるゲート電極５、カソード電極６、アノード電極９を
蒸着もしくはスパッタ等を利用して形成する。このよう
にして得られたn-基板20、p+領域21、n+領域24、p+領域
22、n+領域25はそれぞれ、第１図及び第２図に示したベ
ース層１、ゲート２、カソード３、アノード11、アノー
ドショート領域12に対応する。そして最後に、第３図
（ｇ）に示すように、電極５及び６上のボンディングパ
ッド領域を残して、表面部をSiO2等からなるパッシベー
ション膜26で被覆する。
23を選択的にエッチングすることにより、ゲートとなる
p+領域21の周辺領域上にコンタクト用の凹部４を形成す
る。続いて第３図（ｅ）に示すように、凹部４内に露出
したp+領域21の表面部に対し、オーミックコンタクトを
得るためにホウ素（Ｂ）等の不純物を更に拡散する（斜
線部）。その後、p+領域21、n+領域24、並びにp+領域22
およびn+領域25に対し、第３図（ｆ）のようにAl等から
なるゲート電極５、カソード電極６、アノード電極９を
蒸着もしくはスパッタ等を利用して形成する。このよう
にして得られたn-基板20、p+領域21、n+領域24、p+領域
22、n+領域25はそれぞれ、第１図及び第２図に示したベ
ース層１、ゲート２、カソード３、アノード11、アノー
ドショート領域12に対応する。そして最後に、第３図
（ｇ）に示すように、電極５及び６上のボンディングパ
ッド領域を残して、表面部をSiO2等からなるパッシベー
ション膜26で被覆する。
次に、本実施例のSIサイリスタの主要な動作、特にア
ノードショート構造に係るターンオンおよびターンオフ
時の作用について、第２図を参照して以下に説明する。
ノードショート構造に係るターンオンおよびターンオフ
時の作用について、第２図を参照して以下に説明する。
本実施例のアノードショート構造では、アノードショ
ート領域12および隙間領域13a,13bの状態によって、シ
ョート抵抗Rs（第７図（ｂ）参照）の大きさが変化す
る。ターンオンの時は、低不純物濃度の隙間領域13a,13
bにキャリアが注入されていないことから、ショート抵
抗Rsが大きくなる。そのため、電子に対するポテンシャ
ルがアノード11よりもアノードショート領域12で低いに
もかかわらず、カソード３側から注入された電子はアノ
ードショート領域12へ流れにくくなり、その代りにアノ
ード11の前面に蓄積される。すると、この蓄積された電
子がアノード11からのホールの注入を促進させる。その
ため、素早くオン状態にラッチアップされ、すなわちタ
ーンオンが速くなる。更に、オン状態においては、上述
したようにアノード11からのホールの注入量が多いこと
から、オン電圧が上昇するという問題はなくなる。
ート領域12および隙間領域13a,13bの状態によって、シ
ョート抵抗Rs（第７図（ｂ）参照）の大きさが変化す
る。ターンオンの時は、低不純物濃度の隙間領域13a,13
bにキャリアが注入されていないことから、ショート抵
抗Rsが大きくなる。そのため、電子に対するポテンシャ
ルがアノード11よりもアノードショート領域12で低いに
もかかわらず、カソード３側から注入された電子はアノ
ードショート領域12へ流れにくくなり、その代りにアノ
ード11の前面に蓄積される。すると、この蓄積された電
子がアノード11からのホールの注入を促進させる。その
ため、素早くオン状態にラッチアップされ、すなわちタ
ーンオンが速くなる。更に、オン状態においては、上述
したようにアノード11からのホールの注入量が多いこと
から、オン電圧が上昇するという問題はなくなる。
一方、ターンオフの時は、隙間領域13a,13bがキャリ
アで満たされていることから、ショート抵抗Rsが小さく
なる。そのため、電子に対するポテンシャルがアノード
11よりもアノードショート領域12が低いこととも相まっ
て、カソード３側から流れてきた電子はアノードショー
ト領域12を介して素早くアノード電極９に引抜かれる。
しかもこの際、アノードショート間隔ｄをキャリアの拡
散長Ｌの略２倍もしくはそれ以下と狭くした（従来はｄ
＝3L〜10Lと広い）ことにより、カソード３側からチャ
ネル10を介しドリフト速度で移動してきた電子のほとん
どは、アノード11の前面に蓄積されることなくほぼその
ままの速度デアノードショート領域12に達し、ここから
素早くアノード電極９へ引抜かれる。すなわち、テール
電流が少なく、ターンオフが著しく速くなる。
アで満たされていることから、ショート抵抗Rsが小さく
なる。そのため、電子に対するポテンシャルがアノード
11よりもアノードショート領域12が低いこととも相まっ
て、カソード３側から流れてきた電子はアノードショー
ト領域12を介して素早くアノード電極９に引抜かれる。
しかもこの際、アノードショート間隔ｄをキャリアの拡
散長Ｌの略２倍もしくはそれ以下と狭くした（従来はｄ
＝3L〜10Lと広い）ことにより、カソード３側からチャ
ネル10を介しドリフト速度で移動してきた電子のほとん
どは、アノード11の前面に蓄積されることなくほぼその
ままの速度デアノードショート領域12に達し、ここから
素早くアノード電極９へ引抜かれる。すなわち、テール
電流が少なく、ターンオフが著しく速くなる。
従って、本実施例によれば、アノードショート構造の
採用に起因するオン電圧の上昇をなくすことができ、し
かもターンオン及びターンオフの著しく速い高速スイッ
チングを実現することができる。
採用に起因するオン電圧の上昇をなくすことができ、し
かもターンオン及びターンオフの著しく速い高速スイッ
チングを実現することができる。
なお、上記実施例は隣り合うアノード11間の中央にア
ノードショート領域12を配置した構成（すなわちw3＝w4
≠０）であるが、本発明はこの構成に限定されることは
ない。例えばアノードショート領域12が中央からずれて
いてもよく、あるいは第４図のようにアノードショート
領域12をその両側のアノード11の一方と接触するように
配置した構成（すなわちw3＝0,w4≠０）であってもよ
い。このようにすることによっても、ショート抵抗Rsは
ターンオン時に大きく、ターンオフ時に小さくなり、よ
って上記実施例と同様な効果が得られる。また、前述し
たw1〜w5の具体的数値はほんの一例であり、それらの値
に限定されることもない。
ノードショート領域12を配置した構成（すなわちw3＝w4
≠０）であるが、本発明はこの構成に限定されることは
ない。例えばアノードショート領域12が中央からずれて
いてもよく、あるいは第４図のようにアノードショート
領域12をその両側のアノード11の一方と接触するように
配置した構成（すなわちw3＝0,w4≠０）であってもよ
い。このようにすることによっても、ショート抵抗Rsは
ターンオン時に大きく、ターンオフ時に小さくなり、よ
って上記実施例と同様な効果が得られる。また、前述し
たw1〜w5の具体的数値はほんの一例であり、それらの値
に限定されることもない。
また、本発明はSIサイリスタに限らず、GTO（Gate Tu
rn−Off Thyristor）,IGBT（Insulated Gate Bipolar T
ransistor:商品名）,GATT（Gate Associated Turn−Off
Thyristor:商品名）、あるいは一般のサイリスタ等、
アノードショート構造を有する各種のスイッチング素子
に適用できる。例えば、第２図と同様なアノードショー
ト構造を、npnp構成の一般のGTOに適用した例を第５図
に示す。具体的には、ベース層（n-層）30、ゲート（ｐ
層）31、カソード（n+領域）32、ゲート電極33、カソー
ド電極34、アノード電極35等から構成されるGTOのアノ
ード側に、アノード（p+領域）36及びアノードショート
領域（n+領域）37をw3＝w4,d2Lとなるように交互に配
設してなるアノードショート構造を形成したものであ
る。このように構成したGTOにおいても、前述したと同
様な作用により、オン電圧を増加することなく、スイッ
チング速度の著しい高速化が可能になる。なお、第４図
に示したアノードショート構造を同様にしてGTOに適用
してもよい。
rn−Off Thyristor）,IGBT（Insulated Gate Bipolar T
ransistor:商品名）,GATT（Gate Associated Turn−Off
Thyristor:商品名）、あるいは一般のサイリスタ等、
アノードショート構造を有する各種のスイッチング素子
に適用できる。例えば、第２図と同様なアノードショー
ト構造を、npnp構成の一般のGTOに適用した例を第５図
に示す。具体的には、ベース層（n-層）30、ゲート（ｐ
層）31、カソード（n+領域）32、ゲート電極33、カソー
ド電極34、アノード電極35等から構成されるGTOのアノ
ード側に、アノード（p+領域）36及びアノードショート
領域（n+領域）37をw3＝w4,d2Lとなるように交互に配
設してなるアノードショート構造を形成したものであ
る。このように構成したGTOにおいても、前述したと同
様な作用により、オン電圧を増加することなく、スイッ
チング速度の著しい高速化が可能になる。なお、第４図
に示したアノードショート構造を同様にしてGTOに適用
してもよい。
更に、アノードショート領域はn+領域に限定されるこ
とはなく、ｎ領域としてもよい。アノードとアノードシ
ョート領域の互いの深さh1,h2の関係も任意であり、前
記実施例で示した数値はほんの一例である。
とはなく、ｎ領域としてもよい。アノードとアノードシ
ョート領域の互いの深さh1,h2の関係も任意であり、前
記実施例で示した数値はほんの一例である。
また、第１図及び第２図に示した実施例ではアノード
11およびアノードショート領域12の形成方向をゲート
（埋込みゲート）２の形成方向に対して垂直方向となる
ようにしたが、第３図のように互いに平行となるように
形成してもよい。また、製造工程においては、前述した
ような不純物拡散の代りにイオン注入等を利用してもよ
い。
11およびアノードショート領域12の形成方向をゲート
（埋込みゲート）２の形成方向に対して垂直方向となる
ようにしたが、第３図のように互いに平行となるように
形成してもよい。また、製造工程においては、前述した
ような不純物拡散の代りにイオン注入等を利用してもよ
い。
また、特にSIサイリスタにおいては、カソード領域の
下方位置にのみアノード領域及びアノードショート領域
を交互に配設し、それ以外の位置にはアノード領域のみ
を均一に配置してもよい。さらには、アノードショート
領域をゲート間のチャネルの下方位置にのみ設けてもよ
い。ターンオフ時には、カソード側からチャネルを介し
てほぼ真下に電子が流れてくることを考えれば、このよ
うな構成にしても電子を引き抜く作用に変わりはない。
一方、アノード有効面積は一段と増加することになるた
め、オン電圧をより低く抑えることができ、よって上記
実施例以上の効果が期待できる。
下方位置にのみアノード領域及びアノードショート領域
を交互に配設し、それ以外の位置にはアノード領域のみ
を均一に配置してもよい。さらには、アノードショート
領域をゲート間のチャネルの下方位置にのみ設けてもよ
い。ターンオフ時には、カソード側からチャネルを介し
てほぼ真下に電子が流れてくることを考えれば、このよ
うな構成にしても電子を引き抜く作用に変わりはない。
一方、アノード有効面積は一段と増加することになるた
め、オン電圧をより低く抑えることができ、よって上記
実施例以上の効果が期待できる。
なお、ｎ及びｐのいずれのチャネルを持つ半導体スイ
ッチング素子に対しても本発明を適用しうるのは、もち
ろんのことである。
ッチング素子に対しても本発明を適用しうるのは、もち
ろんのことである。
以上説明したように、本発明によれば、ショート抵抗
をターンオン時に大きくターンオフ時に小さくできるこ
とから、ターンオンおよびターンオフが素早く行われ、
スイッチング速度の著しい高速化が可能になる。しか
も、オン状態においてもホールの注入量が多いことか
ら、オン電圧の増加を引起こすこともない。
をターンオン時に大きくターンオフ時に小さくできるこ
とから、ターンオンおよびターンオフが素早く行われ、
スイッチング速度の著しい高速化が可能になる。しか
も、オン状態においてもホールの注入量が多いことか
ら、オン電圧の増加を引起こすこともない。
第１図は本発明の一実施例（SIサイリスタの場合）の要
部構成を示す断面斜視図、 第２図は同実施例の概略構成を示す模式断面図、 第３図（ａ）〜（ｇ）は同実施例のSIサイリスタの製造
工程図、 第４図は本発明の他の実施例（SIサイリスタの場合）の
概略構成を示す模式断面図、 第５図は第２図のアノードショート構造を適用した本発
明の他の実施例（GTOの場合）の概略構成を示す模式断
面図、 第６図は従来のSIサイリスタの概略構成を示す模式断面
図、 第７図（ａ）及び（ｂ）はSIサイリスタの基本構造を示
す模式断面図及びその等価回路を示す回路図である。 ９……アノード電極、 11……アノード（アノード領域）、 12……アノードショート領域、 13a,13b……隙間領域、 35……アノード電極、 36……アノード（アノード領域）、 37……アノードショート領域．
部構成を示す断面斜視図、 第２図は同実施例の概略構成を示す模式断面図、 第３図（ａ）〜（ｇ）は同実施例のSIサイリスタの製造
工程図、 第４図は本発明の他の実施例（SIサイリスタの場合）の
概略構成を示す模式断面図、 第５図は第２図のアノードショート構造を適用した本発
明の他の実施例（GTOの場合）の概略構成を示す模式断
面図、 第６図は従来のSIサイリスタの概略構成を示す模式断面
図、 第７図（ａ）及び（ｂ）はSIサイリスタの基本構造を示
す模式断面図及びその等価回路を示す回路図である。 ９……アノード電極、 11……アノード（アノード領域）、 12……アノードショート領域、 13a,13b……隙間領域、 35……アノード電極、 36……アノード（アノード領域）、 37……アノードショート領域．
Claims (8)
- 【請求項１】アノード電極上にアノード領域とアノード
ショート領域とを交互に配設したアノードショート構造
を有する半導体スイッチング素子において、 互いに隣り合った前記アノード領域間の距離よりも前記
アノードショート領域の幅を狭くしたことを特徴とする
半導体スイッチング素子。 - 【請求項２】前記アノードショート領域は該アノードシ
ョート領域の両側に配設された２つのアノード領域の略
中央に位置する特許請求の範囲第１項記載の半導体スイ
ッチング素子。 - 【請求項３】前記アノードショート領域は該アノードシ
ョート領域の両側に配設された２つのアノード領域のい
ずれか一方と接触するように位置する特許請求の範囲第
１項記載の半導体スイッチング素子。 - 【請求項４】前記アノードショート構造のアノードショ
ート間隔がキャリアの拡散長の略２倍もしくはそれ以下
である特許請求の範囲第１項乃至第３項のいずれか１つ
に記載の半導体スイッチング素子。 - 【請求項５】前記互いに隣り合ったアノード領域が空乏
層によってつながれた特許請求の範囲第１項乃至第４項
のいずれか１つに記載の半導体スイッチング素子。 - 【請求項６】前記アノードショート領域の厚さが前記ア
ノード領域の厚さよりも薄い特許請求の範囲第１項乃至
第５項のいずれか１つに記載の半導体スイッチング素
子。 - 【請求項７】前記アノードショート構造をカソード領域
の下方にのみ設け、該カソード領域の下方以外には前記
アノード領域のみを設けた特許請求の範囲第１項乃至第
６項のいずれか１つに記載の半導体スイッチング素子。 - 【請求項８】前記アノードショート領域を、前記カソー
ド領域の下方であって、かつ各ゲート間に形成されるチ
ャネルの下方にのみ設けた特許請求の範囲第７項記載の
半導体スイッチング素子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24947687A JP2559237B2 (ja) | 1987-10-02 | 1987-10-02 | 半導体スイッチング素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24947687A JP2559237B2 (ja) | 1987-10-02 | 1987-10-02 | 半導体スイッチング素子 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0191458A JPH0191458A (ja) | 1989-04-11 |
| JP2559237B2 true JP2559237B2 (ja) | 1996-12-04 |
Family
ID=17193530
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24947687A Expired - Fee Related JP2559237B2 (ja) | 1987-10-02 | 1987-10-02 | 半導体スイッチング素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2559237B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5187551A (en) * | 1988-04-30 | 1993-02-16 | Sharp Kabushiki Kaisha | Thin film semiconductor device and liquid crystal display apparatus thereof for preventing irradiated light from reaching the semiconductor layers |
| JPH0793421B2 (ja) * | 1991-01-09 | 1995-10-09 | 東洋電機製造株式会社 | 静電誘導形半導体素子とその製造方法 |
-
1987
- 1987-10-02 JP JP24947687A patent/JP2559237B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0191458A (ja) | 1989-04-11 |
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Legal Events
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