JPH0793421B2 - 静電誘導形半導体素子とその製造方法 - Google Patents
静電誘導形半導体素子とその製造方法Info
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- JPH0793421B2 JPH0793421B2 JP3044519A JP4451991A JPH0793421B2 JP H0793421 B2 JPH0793421 B2 JP H0793421B2 JP 3044519 A JP3044519 A JP 3044519A JP 4451991 A JP4451991 A JP 4451991A JP H0793421 B2 JPH0793421 B2 JP H0793421B2
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Description
【０００１】
【産業上の利用分野】本発明は、高周波に対応する高速
で且つ高効率のスイッチング半導体素子である、静電誘
導形サイリスタ及び静電誘導形トランジスタにおいて、
高速スイッチング性能と、ゲート耐圧性能との両方を損
なうことなくゲート・チャンネル付近を構成する静電誘
導形半導体素子に関するものである。
で且つ高効率のスイッチング半導体素子である、静電誘
導形サイリスタ及び静電誘導形トランジスタにおいて、
高速スイッチング性能と、ゲート耐圧性能との両方を損
なうことなくゲート・チャンネル付近を構成する静電誘
導形半導体素子に関するものである。
【０００２】
【従来の技術】従来の静電誘導形サイリスタ（ＳＩサイ
リスタとも言う）や静電誘導形トランジスタ（ＳＩトラ
ンジスタとも言う）の単位セグメントの断面図を図１
（ａ），（ｂ），（ｃ）に示す。図１において、1 はカ
ソード電極（ソース電極）、２はゲート電極、３はアノ
ード電極（ドレイン電極）、４はｎ+ 拡散層のｎエミッ
タ（ソース）、５はエピタキシャル成長層内ｎ- 層、６
はｐ+ 拡散層のｐベース、７はｎ- 型あるいはｉ型の基
板、８はｐ+ 拡散層のｐエミッタ（ドレイン）、９は二
酸化珪素（SiO2）の絶縁層、10はｎチャンネル、11はエ
ッチングによる削除域、12はエピタキシャル成長層、13
はゲート近傍の静電容量、14はｐベース・ｎエミッタ間
抵抗ｒs であり、括弧内は静電誘導トランジスタでの呼
び名を示す。以下の記載では、説明の簡略化のために、
静電誘導サイリスタの場合について説明する。
リスタとも言う）や静電誘導形トランジスタ（ＳＩトラ
ンジスタとも言う）の単位セグメントの断面図を図１
（ａ），（ｂ），（ｃ）に示す。図１において、1 はカ
ソード電極（ソース電極）、２はゲート電極、３はアノ
ード電極（ドレイン電極）、４はｎ+ 拡散層のｎエミッ
タ（ソース）、５はエピタキシャル成長層内ｎ- 層、６
はｐ+ 拡散層のｐベース、７はｎ- 型あるいはｉ型の基
板、８はｐ+ 拡散層のｐエミッタ（ドレイン）、９は二
酸化珪素（SiO2）の絶縁層、10はｎチャンネル、11はエ
ッチングによる削除域、12はエピタキシャル成長層、13
はゲート近傍の静電容量、14はｐベース・ｎエミッタ間
抵抗ｒs であり、括弧内は静電誘導トランジスタでの呼
び名を示す。以下の記載では、説明の簡略化のために、
静電誘導サイリスタの場合について説明する。
【０００３】なお、図１（ａ），（ｂ），（ｃ）の参考
文献として、下記のものを用いた。 図１（ａ） 村岡他「1600V,300AＳＩサイリスタの特性」 電気学会資料EDD-88-56,SPC-88-54,67(1988) 龍田他「高周波バワーＳＩＴの特性」 電気学会資料EDD-87-68,SPC-87-52,61(1987) 図１（ｂ） H.Gruening.et.al. 「Field Controlled Thyristors a
New Family of PowerSemiconductors with Advanced Ci
rcuitry」 Conf. Rec. PESC '88, 1311 (1988) 特公昭56-26148号公報 第１，２，３，６（ｃ）図 特公昭56-41165号公報 第14, 16図 特公昭62-21275号公報 第７（ａ）図 J.Nishizawa.et.al.IEEE Trans. Electron Devices ED-
22, pp185-195(1975)Fig.28 図１（ｃ） 只野他「短絡構造ＳＩサイリスタのスイッチング特性」 電気学会資料EDD-90-59,SPC-90-58 (1990)
文献として、下記のものを用いた。 図１（ａ） 村岡他「1600V,300AＳＩサイリスタの特性」 電気学会資料EDD-88-56,SPC-88-54,67(1988) 龍田他「高周波バワーＳＩＴの特性」 電気学会資料EDD-87-68,SPC-87-52,61(1987) 図１（ｂ） H.Gruening.et.al. 「Field Controlled Thyristors a
New Family of PowerSemiconductors with Advanced Ci
rcuitry」 Conf. Rec. PESC '88, 1311 (1988) 特公昭56-26148号公報 第１，２，３，６（ｃ）図 特公昭56-41165号公報 第14, 16図 特公昭62-21275号公報 第７（ａ）図 J.Nishizawa.et.al.IEEE Trans. Electron Devices ED-
22, pp185-195(1975)Fig.28 図１（ｃ） 只野他「短絡構造ＳＩサイリスタのスイッチング特性」 電気学会資料EDD-90-59,SPC-90-58 (1990)
【０００４】カソード電極側の構造に注目して、従来の
静電誘導サイリスタの長所と短所とを説明すると次の如
くである。
静電誘導サイリスタの長所と短所とを説明すると次の如
くである。
【０００５】図１（ａ）は「埋め込みゲート型」と称
し、カソード側にｎ- エピタキシャル層12を成長させ、
エッチングにより×印部分11を除いてある。長所とし
て、カソード・ゲート間のエピタキシャル層12の厚さを
取れるので、ゲート・カソード耐圧を高くすることがで
きる（70〜200V）ため、製造歩留りが高く、また、カソ
ードを圧接しシールに組み込むこともでき、ハイパワー
のスイッチング素子として使えることが挙げられる。し
かし、短所として、このタイプはエピタキシャル層12の
厚さをパワー用に厚くするが、エピタキシャル成長時に
ｐベース層６や基板７からのアウトディフュージョン
で、高抵抗の安定したｎ- 層５を形成することが難し
く、通常はＮB ＝１〜４×1015cm-3程度で形成される。
それ故ゲート・カソード間に形成される静電容量Ｃ
g （階段接合の場合）は、 Ｃg ＝｛（ｑε0 εs ＮB ) ／２（Ｖbi−Ｖ）｝1/2 で表され、ここで、ε0 は真空の誘電率、εs は珪素
（Si）の比誘電率、ＮB はエピタキシャル層内のｎ型不
純物濃度、Ｖbiは内蔵電位、Ｖ は逆バイアス（マイナ
ス）、である。この静電容量は、理想的にｎ- 層を高抵
抗化、すなわちｉ層化（例えばＮB ≦１×1013cm-3）し
た場合に比べて大きくなる。すなわち、静電誘導サイリ
スタをオン状態にする際、静電誘導効果の限界を与える
充電時間（時定数）τ＝Ｃg ×ｒs が大きい。ここで、
ｒs はｎエミッタ４とｐベース６間の通電時の抵抗を示
す。ＲＣ回路系に流れる電流は、ｉ＝（Ｖ0 ／ｒs ）ex
p(−ｔ／ε）で示され、ここで、Ｖ0 は充電電圧、ｔは
時間を示す。それ故、このタイプはエピタキシャル層12
の厚さが厚くなればなるほど、ターンオンタイムが顕著
に伸び、低速装置化する。また、エピタキシャル層12を
厚くすることにより、カソードの微細化が難しくなり、
電流導通域であるチャンネル10を多くとるため、ゲート
電極２から電流を引き出すのに遅れが生じる単位セグメ
ントの中央域ができる。つまり、ターンオフ性能も制限
を受けるので、エピタキシャル層12があるためパワーデ
バイス向けではあるが、高速性能は大きくは期待できな
い。
し、カソード側にｎ- エピタキシャル層12を成長させ、
エッチングにより×印部分11を除いてある。長所とし
て、カソード・ゲート間のエピタキシャル層12の厚さを
取れるので、ゲート・カソード耐圧を高くすることがで
きる（70〜200V）ため、製造歩留りが高く、また、カソ
ードを圧接しシールに組み込むこともでき、ハイパワー
のスイッチング素子として使えることが挙げられる。し
かし、短所として、このタイプはエピタキシャル層12の
厚さをパワー用に厚くするが、エピタキシャル成長時に
ｐベース層６や基板７からのアウトディフュージョン
で、高抵抗の安定したｎ- 層５を形成することが難し
く、通常はＮB ＝１〜４×1015cm-3程度で形成される。
それ故ゲート・カソード間に形成される静電容量Ｃ
g （階段接合の場合）は、 Ｃg ＝｛（ｑε0 εs ＮB ) ／２（Ｖbi−Ｖ）｝1/2 で表され、ここで、ε0 は真空の誘電率、εs は珪素
（Si）の比誘電率、ＮB はエピタキシャル層内のｎ型不
純物濃度、Ｖbiは内蔵電位、Ｖ は逆バイアス（マイナ
ス）、である。この静電容量は、理想的にｎ- 層を高抵
抗化、すなわちｉ層化（例えばＮB ≦１×1013cm-3）し
た場合に比べて大きくなる。すなわち、静電誘導サイリ
スタをオン状態にする際、静電誘導効果の限界を与える
充電時間（時定数）τ＝Ｃg ×ｒs が大きい。ここで、
ｒs はｎエミッタ４とｐベース６間の通電時の抵抗を示
す。ＲＣ回路系に流れる電流は、ｉ＝（Ｖ0 ／ｒs ）ex
p(−ｔ／ε）で示され、ここで、Ｖ0 は充電電圧、ｔは
時間を示す。それ故、このタイプはエピタキシャル層12
の厚さが厚くなればなるほど、ターンオンタイムが顕著
に伸び、低速装置化する。また、エピタキシャル層12を
厚くすることにより、カソードの微細化が難しくなり、
電流導通域であるチャンネル10を多くとるため、ゲート
電極２から電流を引き出すのに遅れが生じる単位セグメ
ントの中央域ができる。つまり、ターンオフ性能も制限
を受けるので、エピタキシャル層12があるためパワーデ
バイス向けではあるが、高速性能は大きくは期待できな
い。
【０００６】図１（ｂ）は「切り込みゲート型」と称
し、ｎ- 基板７上をドライエッチングで切り込んで、縦
方向に長いチャンネル10が形成されている（〜25μm)。
このタイプは、微細加工を実施すれば高速化ができる
が、チャンネルが縦方向に長いだけオン特性には不利で
あると同時に、ｎエミッタ４面と同一平面上にｐベース
６との接合ができていることと、ゲート逆バイアスによ
り素子をオフ状態にするのに、チャンネル幅を取れない
（例えば５μm 以上）ため、ｐベース層６とｎエミッタ
層４とを近接させねばならず、それぞれの高い不純物濃
度が接するようになるので、不純物濃度勾配が大きいｎ
+ ｐ+ 接合になるため、プレーナー接合カソード・ゲー
ト逆方向耐圧は７〜15Ｖ程度しか取れない。これはプレ
ーナー型特有のことであり、図２（ｃ）との共通の問題
であって、製造上、均一に安定したカソード・ゲート耐
圧を得ることが難しく、低耐圧が故に装置組み込み時に
スパイク電圧等で破壊し易いのが欠点となっている。
し、ｎ- 基板７上をドライエッチングで切り込んで、縦
方向に長いチャンネル10が形成されている（〜25μm)。
このタイプは、微細加工を実施すれば高速化ができる
が、チャンネルが縦方向に長いだけオン特性には不利で
あると同時に、ｎエミッタ４面と同一平面上にｐベース
６との接合ができていることと、ゲート逆バイアスによ
り素子をオフ状態にするのに、チャンネル幅を取れない
（例えば５μm 以上）ため、ｐベース層６とｎエミッタ
層４とを近接させねばならず、それぞれの高い不純物濃
度が接するようになるので、不純物濃度勾配が大きいｎ
+ ｐ+ 接合になるため、プレーナー接合カソード・ゲー
ト逆方向耐圧は７〜15Ｖ程度しか取れない。これはプレ
ーナー型特有のことであり、図２（ｃ）との共通の問題
であって、製造上、均一に安定したカソード・ゲート耐
圧を得ることが難しく、低耐圧が故に装置組み込み時に
スパイク電圧等で破壊し易いのが欠点となっている。
【０００７】図１（ｃ）は「プレーナー型」と称し、ほ
ぼ同一平面上にカソード電極１とゲート電極２とを設け
る。長所として、ゲート・カソード間に形成される静電
容量Ｃg が小さく、オン性能が最も優れている。一般的
に、サイリスタでオフ性能を向上させるには、アノード
ショート率を増加させたり、ライフタイムコントロール
を用いるが、そうするとオン性能は低下する。しかし、
オン性能が優れている装置のオフ性能を向上させても、
オン性能に変化は少ないか、無視できる位となる。「プ
レーナー型」はカソード側を最微小化もでき、電流通電
面積も大きく取れて面積利用率も高い。また、チャンネ
ルのすぐ隣にゲート電極を配置でき、電流のゲート電極
への引き出し抵抗が低く、ターンオフのオフ性能も優れ
ている。しかし、短所として、図１（ｂ）と同じく、ｎ
エミッタ層４とｐベース層６とが不純物濃度勾配の大き
いプレーナー接続となっているため、カソード電極１，
ゲート電極２間の耐圧がせいぜい15Ｖ程度にしかならな
い。それ故、先と同じく歩留りの面や、使用時に破壊し
易い点で問題がある。
ぼ同一平面上にカソード電極１とゲート電極２とを設け
る。長所として、ゲート・カソード間に形成される静電
容量Ｃg が小さく、オン性能が最も優れている。一般的
に、サイリスタでオフ性能を向上させるには、アノード
ショート率を増加させたり、ライフタイムコントロール
を用いるが、そうするとオン性能は低下する。しかし、
オン性能が優れている装置のオフ性能を向上させても、
オン性能に変化は少ないか、無視できる位となる。「プ
レーナー型」はカソード側を最微小化もでき、電流通電
面積も大きく取れて面積利用率も高い。また、チャンネ
ルのすぐ隣にゲート電極を配置でき、電流のゲート電極
への引き出し抵抗が低く、ターンオフのオフ性能も優れ
ている。しかし、短所として、図１（ｂ）と同じく、ｎ
エミッタ層４とｐベース層６とが不純物濃度勾配の大き
いプレーナー接続となっているため、カソード電極１，
ゲート電極２間の耐圧がせいぜい15Ｖ程度にしかならな
い。それ故、先と同じく歩留りの面や、使用時に破壊し
易い点で問題がある。
【０００８】
【発明が解決しようとする課題】本発明は、前記の従来
の静電誘導形サイリスタの各型の長所を生かし、欠点を
軽減して、良好な性能を有する静電誘導サイリスタを得
ようとするものである。
の静電誘導形サイリスタの各型の長所を生かし、欠点を
軽減して、良好な性能を有する静電誘導サイリスタを得
ようとするものである。
【０００９】すなわち、図１（ａ）の「埋め込みゲート
型」では、ゲート・カソード間が、ｐ+ ｎ- ｎ+ 型であ
るが故に厚く、スイッチング時に静電誘導効果に限界を
与える点を改善し、逆にエピタキシャル成長層12を設け
ることににりゲート・カソード間逆方向耐圧を高くする
ことができ、且つパワーデバイス向けである長所を活か
すようにする。
型」では、ゲート・カソード間が、ｐ+ ｎ- ｎ+ 型であ
るが故に厚く、スイッチング時に静電誘導効果に限界を
与える点を改善し、逆にエピタキシャル成長層12を設け
ることににりゲート・カソード間逆方向耐圧を高くする
ことができ、且つパワーデバイス向けである長所を活か
すようにする。
【００１０】また、図１（ｂ）の「切り込みゲート型」
では、チャンネルが長くオン性能に不利な点と、ｎエミ
ッタ４面と同一平面上にｐベース６との接合ができてい
る故に（プレーナー接合）、ゲート・カソード間逆方向
耐圧が〜15Ｖ程度にしかできない点、つまり、製造上の
不安定さと応用上の破壊し易い点を改善する。
では、チャンネルが長くオン性能に不利な点と、ｎエミ
ッタ４面と同一平面上にｐベース６との接合ができてい
る故に（プレーナー接合）、ゲート・カソード間逆方向
耐圧が〜15Ｖ程度にしかできない点、つまり、製造上の
不安定さと応用上の破壊し易い点を改善する。
【００１１】更に図１（ｃ）の「プレーナー型」では、
ｎエミッタ４とｐベース６とが不純物濃度勾配の大きい
プレーナー接合故に、ゲート・カソード間逆方向耐圧が
15Ｖ程度にしかできないと言う「切り込みゲート型」と
同じ欠点を改善する。しかし逆に、ゲート・カソード間
の静電容量Ｃg や、ｎエミッタ４とｐベース６間の通電
時抵抗ｒs が最小でオン性能が優れている点、及びチャ
ンネルがｐベース層を介してオフ時に電流を引き出し易
いと言ったオフ性能にも有効である点、更にカソード側
が最微小化構造をとれるために面積の有効利用ができる
点を活かす。
ｎエミッタ４とｐベース６とが不純物濃度勾配の大きい
プレーナー接合故に、ゲート・カソード間逆方向耐圧が
15Ｖ程度にしかできないと言う「切り込みゲート型」と
同じ欠点を改善する。しかし逆に、ゲート・カソード間
の静電容量Ｃg や、ｎエミッタ４とｐベース６間の通電
時抵抗ｒs が最小でオン性能が優れている点、及びチャ
ンネルがｐベース層を介してオフ時に電流を引き出し易
いと言ったオフ性能にも有効である点、更にカソード側
が最微小化構造をとれるために面積の有効利用ができる
点を活かす。
【００１２】
【課題を解決するための手段】本発明による静電誘導形
半導体素子は、前記埋め込みゲート型素子の単位セグメ
ントの短幅側の寸法を、ゲート拡散深さやゲート，カソ
ード電極の大きさなどで制限を受ける最小幅に微細化
し、ゲート電極用拡散層に最も近接する主電極の不純物
拡散層とこれに対向するゲート電極用拡散層表面間を１
〜２μm に近接させ、それらの間にｐ型，ｎ型不純物が
ほぼ等量ずつ混在するｉ型高抵抗層を設け、またゲート
電極用拡散層により半導体基板内に発生する電位のピー
ク位置（真のゲート）近傍のチャンネル領域にも、前記
ｉ型高抵抗層と同等な高抵抗層を設け、更にチャンネル
領域を、表面ゲート型の如く、単位セグメントの長手方
向に沿ってストライプ状に設け、ゲート引き出し電極を
その両側に可能な限り近接して設置したことを特徴とす
るものである。上記の如き本発明による静電誘導形半導
体素子の製造方法は、ゲート電極用拡散層に最も近接す
る主電極の不純物拡散層をこれに対向するゲート電極用
拡散層表面間上にそれぞれ同等の逆の導電性の不純物濃
度で接触するようにエピタキシャル成長により形成し、
その接触面部分にｐ型，ｎ型不純物がほぼ等量ずつ混在
した１〜２μm 厚さのｉ型高抵抗層ができるようにゲー
ト電極用拡散層の不純物と逆の不純物を拡散し、これに
よりゲート電極用拡散層により半導体基板内に発生する
電位のピーク位置（真のゲート）から最も近接する主電
極用拡散層までのチャンネル領域にも、前記ゲート埋め
込みエピタキシャル成長で形成する際、エピタキシャル
成長中にゲート電極用拡散層表面からアウトディフュウ
ジョンするｐ型，あるいはｎ型不純物をも利用して前記
ｉ型高抵抗層と同等な高抵抗層を設けることを特徴とす
るものである。また、チャンネル領域に最も近接する主
電極の拡散層の内、チャンネル領域に対向する境界中央
部を真のゲート側に向け深く形成すると一層効果的な静
電誘導形半導体素子とすることができる。
半導体素子は、前記埋め込みゲート型素子の単位セグメ
ントの短幅側の寸法を、ゲート拡散深さやゲート，カソ
ード電極の大きさなどで制限を受ける最小幅に微細化
し、ゲート電極用拡散層に最も近接する主電極の不純物
拡散層とこれに対向するゲート電極用拡散層表面間を１
〜２μm に近接させ、それらの間にｐ型，ｎ型不純物が
ほぼ等量ずつ混在するｉ型高抵抗層を設け、またゲート
電極用拡散層により半導体基板内に発生する電位のピー
ク位置（真のゲート）近傍のチャンネル領域にも、前記
ｉ型高抵抗層と同等な高抵抗層を設け、更にチャンネル
領域を、表面ゲート型の如く、単位セグメントの長手方
向に沿ってストライプ状に設け、ゲート引き出し電極を
その両側に可能な限り近接して設置したことを特徴とす
るものである。上記の如き本発明による静電誘導形半導
体素子の製造方法は、ゲート電極用拡散層に最も近接す
る主電極の不純物拡散層をこれに対向するゲート電極用
拡散層表面間上にそれぞれ同等の逆の導電性の不純物濃
度で接触するようにエピタキシャル成長により形成し、
その接触面部分にｐ型，ｎ型不純物がほぼ等量ずつ混在
した１〜２μm 厚さのｉ型高抵抗層ができるようにゲー
ト電極用拡散層の不純物と逆の不純物を拡散し、これに
よりゲート電極用拡散層により半導体基板内に発生する
電位のピーク位置（真のゲート）から最も近接する主電
極用拡散層までのチャンネル領域にも、前記ゲート埋め
込みエピタキシャル成長で形成する際、エピタキシャル
成長中にゲート電極用拡散層表面からアウトディフュウ
ジョンするｐ型，あるいはｎ型不純物をも利用して前記
ｉ型高抵抗層と同等な高抵抗層を設けることを特徴とす
るものである。また、チャンネル領域に最も近接する主
電極の拡散層の内、チャンネル領域に対向する境界中央
部を真のゲート側に向け深く形成すると一層効果的な静
電誘導形半導体素子とすることができる。
【００１３】前記の如き本発明による静電誘導形半導体
素子の製造方法の特徴を箇条別に列挙すれば、次のよう
になる。特にターンオン性能を向上させるために、ゲー
ト・カソード間の充電時間に対応する時定数 τ＝Ｃg
×ｒs を低減するのに、「プレーナー型」の如く「埋め
込みゲート型」のような抵抗ｒs をほとんど含まずに、
静電容量Ｃg を抑えること。ターンオフ性能、ターンオ
ン性能を共に向上させるために、チャンネルすなわちｐ
ベース層・ゲート電極間の抵抗を低くし、ゲート電流の
制御性能を上げる。このため、「プレーナー型」並みの
薄いｐベース層の拡散深さを用い、カソード・ゲートの
配置を微細構造化すること。パワーデバイス向けとし
て、「プレーナー型」より数段高い安定したゲート・カ
ソード間逆方向耐圧を確保するために、「プレーナー
型」と同様に「ストライプ状チャンネル」をエピタキシ
ャル成長で埋め込む。これにより「埋め込みゲート型」
となるが、ｐベース層とｎエミッタ層間に発生する静電
容量を少なくするために、この埋め込みエピタキシャル
成長時にチャンネル付近をｉ層化し、且つ不純物濃度勾
配を有するｐベース層とｎエミッタ層とを不純物濃度が
1015cm-3以下の状態で接触させることで、接合部に対し
高抵抗のｉ層化を実現すること。
素子の製造方法の特徴を箇条別に列挙すれば、次のよう
になる。特にターンオン性能を向上させるために、ゲー
ト・カソード間の充電時間に対応する時定数 τ＝Ｃg
×ｒs を低減するのに、「プレーナー型」の如く「埋め
込みゲート型」のような抵抗ｒs をほとんど含まずに、
静電容量Ｃg を抑えること。ターンオフ性能、ターンオ
ン性能を共に向上させるために、チャンネルすなわちｐ
ベース層・ゲート電極間の抵抗を低くし、ゲート電流の
制御性能を上げる。このため、「プレーナー型」並みの
薄いｐベース層の拡散深さを用い、カソード・ゲートの
配置を微細構造化すること。パワーデバイス向けとし
て、「プレーナー型」より数段高い安定したゲート・カ
ソード間逆方向耐圧を確保するために、「プレーナー
型」と同様に「ストライプ状チャンネル」をエピタキシ
ャル成長で埋め込む。これにより「埋め込みゲート型」
となるが、ｐベース層とｎエミッタ層間に発生する静電
容量を少なくするために、この埋め込みエピタキシャル
成長時にチャンネル付近をｉ層化し、且つ不純物濃度勾
配を有するｐベース層とｎエミッタ層とを不純物濃度が
1015cm-3以下の状態で接触させることで、接合部に対し
高抵抗のｉ層化を実現すること。
【００１４】このようにして、「プレーナー型」と「埋
め込みゲート型」との長所を組み合わせて、短所を相殺
する接合形成を有する「プレーナーライクストライプ型
静電誘導デバイス」を実現する。尚、ｐベース層を形成
するにあたり、エピタキシャル成長前に二酸化珪素（Si
O2）選択マスクを用いて、ｐ+ 不純物（例えば硼素）を
拡散するが、従来の埋め込みゲート方式に比べて厚さを
薄くでき、同じ拡散量だと後の拡散で深さが決まったと
きに、この方式ではｐベース層の平均濃度を高くできる
ので、更に静電容量Ｃg は低減する。
め込みゲート型」との長所を組み合わせて、短所を相殺
する接合形成を有する「プレーナーライクストライプ型
静電誘導デバイス」を実現する。尚、ｐベース層を形成
するにあたり、エピタキシャル成長前に二酸化珪素（Si
O2）選択マスクを用いて、ｐ+ 不純物（例えば硼素）を
拡散するが、従来の埋め込みゲート方式に比べて厚さを
薄くでき、同じ拡散量だと後の拡散で深さが決まったと
きに、この方式ではｐベース層の平均濃度を高くできる
ので、更に静電容量Ｃg は低減する。
【００１５】尚、式、Ｃg ＝｛（ｑε0 εs ＮB ) ／
２（Ｖbi−Ｖ）｝1/2 において、 Ｖbi＝（ｋＴ／ｑ）ln｛ＮB ×ＮPB／ｎi 2｝ であり、ここで、ｎi は室温における真性キャリア濃度
で、1.45×1010cm-3であり、ＮPBはｐベースの不純物濃
度であって、ＮPBが上がるのでＶbiが上がり、式にお
いてはＣg が逆に下がることになる。
２（Ｖbi−Ｖ）｝1/2 において、 Ｖbi＝（ｋＴ／ｑ）ln｛ＮB ×ＮPB／ｎi 2｝ であり、ここで、ｎi は室温における真性キャリア濃度
で、1.45×1010cm-3であり、ＮPBはｐベースの不純物濃
度であって、ＮPBが上がるのでＶbiが上がり、式にお
いてはＣg が逆に下がることになる。
【００１６】
【作用】本発明による静電誘導形半導体素子を従来の静
電誘導形半導体素子と比較しながら、図２〜図５に基づ
いて説明する。図中の各符号は図１の符号と同じ部分を
示し、５′はｉ層化したエピタキシャル成長層である。
図２〜図５中の（ア）は単チャンネルに注目したカソー
ド側の断面図で、（イ）は（ア）図の各深さｄに対応し
た、公知の拡がり抵抗法による抵抗値（SR値）の指数関
数的分布を示す。抵抗値Ｒと有効な不純物濃度とは逆比
例の関係があり、Ｒが増加すればｉ層すなわちintrinsi
c 層化し、電位が加えられると空乏層が拡がり易くな
り、また電位がほぼ均等にかかるようにもなり、空乏層
の静電容量が下がることになる。
電誘導形半導体素子と比較しながら、図２〜図５に基づ
いて説明する。図中の各符号は図１の符号と同じ部分を
示し、５′はｉ層化したエピタキシャル成長層である。
図２〜図５中の（ア）は単チャンネルに注目したカソー
ド側の断面図で、（イ）は（ア）図の各深さｄに対応し
た、公知の拡がり抵抗法による抵抗値（SR値）の指数関
数的分布を示す。抵抗値Ｒと有効な不純物濃度とは逆比
例の関係があり、Ｒが増加すればｉ層すなわちintrinsi
c 層化し、電位が加えられると空乏層が拡がり易くな
り、また電位がほぼ均等にかかるようにもなり、空乏層
の静電容量が下がることになる。
【００１７】図２は従来の「埋め込みゲート型」の一つ
のチャンネル部分のみを記したモデルである。従来この
タイプでは、エピタキシャル成長時の熱印加等により、
ｐベース層６の不純物がエピタキシャル成長層へ熱拡散
されることもあり、ｐベース層６の厚さは10数〜20数μ
m であり、図４の表面ゲートのほぼ５μm 程度の厚さに
比べて厚くなっている。また、ゲート・カソード間の逆
方向耐圧を確保するため（70〜200V）に、ｐベース層６
とｎエミッタ層との間にエピタキシャル成長層のｎ層
（抵抗率１〜５Ω−cm）を厚く設けている。このタイプ
は図１（ａ）に示したように、通常はチャンネルを多数
配置することにより、面積効率を上げる手段が用いられ
ている。通常このタイプでは各不純物を拡散した面がエ
ピタキシャル成長中に露出するため、高抵抗のｉ層のエ
ピタキシャル層を均等に成長させることは非常に難し
い。このタイプの深さ方向拡がり抵抗(SR)分布を見る
と、高抵抗化した領域がｐベース層の端部に（P1及びP
2）二点現れていることに気付く。ここは、ｐベース層
のｐ型の不純物と基板あるいはエピタキシャル成長層の
ｎ層のｎ型不純物がほぼ同量存在し、ｐ型あるいはｎ型
不純物の影響が薄れて、真性（intrinsic)になった領域
なのである。
のチャンネル部分のみを記したモデルである。従来この
タイプでは、エピタキシャル成長時の熱印加等により、
ｐベース層６の不純物がエピタキシャル成長層へ熱拡散
されることもあり、ｐベース層６の厚さは10数〜20数μ
m であり、図４の表面ゲートのほぼ５μm 程度の厚さに
比べて厚くなっている。また、ゲート・カソード間の逆
方向耐圧を確保するため（70〜200V）に、ｐベース層６
とｎエミッタ層との間にエピタキシャル成長層のｎ層
（抵抗率１〜５Ω−cm）を厚く設けている。このタイプ
は図１（ａ）に示したように、通常はチャンネルを多数
配置することにより、面積効率を上げる手段が用いられ
ている。通常このタイプでは各不純物を拡散した面がエ
ピタキシャル成長中に露出するため、高抵抗のｉ層のエ
ピタキシャル層を均等に成長させることは非常に難し
い。このタイプの深さ方向拡がり抵抗(SR)分布を見る
と、高抵抗化した領域がｐベース層の端部に（P1及びP
2）二点現れていることに気付く。ここは、ｐベース層
のｐ型の不純物と基板あるいはエピタキシャル成長層の
ｎ層のｎ型不純物がほぼ同量存在し、ｐ型あるいはｎ型
不純物の影響が薄れて、真性（intrinsic)になった領域
なのである。
【００１８】もしも、図３の如く図２の寸法構成でｐエ
ミッタ層６とｎベース層４との間にｉ層を形成して作る
ことができたなら、静電容量Ｃg と、これと並列に存在
するのと等価であるｎエミッタとｐベースとの間の抵抗
ｒs とが僅かに存在するだけで、時定数τの小さい高速
装置が実現できる筈であるが、前記の通り高抵抗のｉ層
のエピタキシャル層を均等に成長させることは非常に難
しく、不可能と言ってもい。実際には、ｉ層は薄い程抵
抗ｒs が小さいので良好な特性を得ることができる。ま
た、「埋め込みゲート型」を作るにあたり、真のゲート
の横からｎエミッタ４に至るまでのチャンネル領域の
内、エピタキシャル成長初期に形成される領域は、実際
にはエピタキシャル成長中にｐ型の不純物がエピタキシ
ャル成長の対象物から飛び出して、エピタキシャル成長
層に取り込まれるオートドーピング現象で、エピタキシ
ャル層がｐ型に反転するのを抑えるためにｎ型不純物で
補償するので、やはりｉ層化している。
ミッタ層６とｎベース層４との間にｉ層を形成して作る
ことができたなら、静電容量Ｃg と、これと並列に存在
するのと等価であるｎエミッタとｐベースとの間の抵抗
ｒs とが僅かに存在するだけで、時定数τの小さい高速
装置が実現できる筈であるが、前記の通り高抵抗のｉ層
のエピタキシャル層を均等に成長させることは非常に難
しく、不可能と言ってもい。実際には、ｉ層は薄い程抵
抗ｒs が小さいので良好な特性を得ることができる。ま
た、「埋め込みゲート型」を作るにあたり、真のゲート
の横からｎエミッタ４に至るまでのチャンネル領域の
内、エピタキシャル成長初期に形成される領域は、実際
にはエピタキシャル成長中にｐ型の不純物がエピタキシ
ャル成長の対象物から飛び出して、エピタキシャル成長
層に取り込まれるオートドーピング現象で、エピタキシ
ャル層がｐ型に反転するのを抑えるためにｎ型不純物で
補償するので、やはりｉ層化している。
【００１９】本発明は、これらｐベース層６とエピタキ
シャル成長ｎ層との境界に発生する１〜２μm の高抵抗
層と、チャンネル部の高抵抗層とを、カソード側の微細
加工と併せて積極的に利用し、図４に示した「プレーナ
ー型」のように、オン・オフ特性共に優れた性能を維持
しつつ、ゲート・カソード間の耐圧が50〜70Ｖと必要に
して十分な値を得ることができるような、静電誘導形半
導体素子の構造を提供する。すなわち図５に示す構造が
本発明による静電誘導形サイリスタの一実施例の構造で
あり、図２の従来の「埋め込みゲート型」に比して同面
積中に占めるチャンネル領域が多く取れ（表面ゲート型
よりは少ない）、ｐベース層６とｎエミッタ層４間が数
μm の、拡散及びエピタキシャル成長を利用した高抵抗
層５′で形成されるため、静電容量Ｃg が小さく、且つ
抵抗ｒs が無視できる程小さいのでターンオンが「表面
ゲート型」並みに速く、ゲート電極２がチャンネルに近
いためターンオン及びターンオフ共に高速で、パワーデ
バイスの高周波動作に適した構造となっている。
シャル成長ｎ層との境界に発生する１〜２μm の高抵抗
層と、チャンネル部の高抵抗層とを、カソード側の微細
加工と併せて積極的に利用し、図４に示した「プレーナ
ー型」のように、オン・オフ特性共に優れた性能を維持
しつつ、ゲート・カソード間の耐圧が50〜70Ｖと必要に
して十分な値を得ることができるような、静電誘導形半
導体素子の構造を提供する。すなわち図５に示す構造が
本発明による静電誘導形サイリスタの一実施例の構造で
あり、図２の従来の「埋め込みゲート型」に比して同面
積中に占めるチャンネル領域が多く取れ（表面ゲート型
よりは少ない）、ｐベース層６とｎエミッタ層４間が数
μm の、拡散及びエピタキシャル成長を利用した高抵抗
層５′で形成されるため、静電容量Ｃg が小さく、且つ
抵抗ｒs が無視できる程小さいのでターンオンが「表面
ゲート型」並みに速く、ゲート電極２がチャンネルに近
いためターンオン及びターンオフ共に高速で、パワーデ
バイスの高周波動作に適した構造となっている。
【００２０】ｐベース層６とｎエミッタ層４とが薄いｉ
層を介してｐ−ｉ−ｎ構造となっているため、キャリア
はｎエミッタ層からチャンネルへ高速度で入り、チャン
ネルを過ぎるまで電流Ｉは次式の如く理想的に高速で流
れると考えられる。 Ｉ＝q(kT/2πｍn)1/2ｎk exp｛−（φ−ｑＶG(0)）／kT｝ ここで、ｋはボルツマン定数、Ｔは絶対温度、φは拡散
ポテンシャル、ｎkはカソード領域の自由電子密度、ｑ
は電荷量、ｍn は電子の有効質量、ＶG(0)は真のゲート
の電位を示す。
層を介してｐ−ｉ−ｎ構造となっているため、キャリア
はｎエミッタ層からチャンネルへ高速度で入り、チャン
ネルを過ぎるまで電流Ｉは次式の如く理想的に高速で流
れると考えられる。 Ｉ＝q(kT/2πｍn)1/2ｎk exp｛−（φ−ｑＶG(0)）／kT｝ ここで、ｋはボルツマン定数、Ｔは絶対温度、φは拡散
ポテンシャル、ｎkはカソード領域の自由電子密度、ｑ
は電荷量、ｍn は電子の有効質量、ＶG(0)は真のゲート
の電位を示す。
【００２１】本発明の鍵となるエピタキシャル成長工程
周辺の製造方法について図11を用いて説明する。図11
（ａ）〜（ｅ）はエピタキシャル成長からメサエッチン
グ加工までの各工程における断面を順に示すものであ
り、また（ｃ′）と（ｃ″）及び（ｄ′）と（ｄ″）は
それぞれ（ｃ）及び（ｄ）におけるｘ1 及びｘ2 方向の
不純物濃度Ｎ(cm3) と抵抗値ｒs を示している。
周辺の製造方法について図11を用いて説明する。図11
（ａ）〜（ｅ）はエピタキシャル成長からメサエッチン
グ加工までの各工程における断面を順に示すものであ
り、また（ｃ′）と（ｃ″）及び（ｄ′）と（ｄ″）は
それぞれ（ｃ）及び（ｄ）におけるｘ1 及びｘ2 方向の
不純物濃度Ｎ(cm3) と抵抗値ｒs を示している。
【００２２】（ａ）はｐ+ のｐベース拡散層６をピーク
硼素濃度２×1019（cm-3) で、チャンネル部10を選択的
に除いて、拡散により設けた状態である。
硼素濃度２×1019（cm-3) で、チャンネル部10を選択的
に除いて、拡散により設けた状態である。
【００２３】（ｂ）で、このような面に先ず塩化水素
（HCl)ガスも導入して表面を清浄化して、キャリアガス
として水素（H2）ガスを用い、四塩化珪素（SiCl4)、ホ
スフィン（PH3)によるエピタキシャル成長法に従い1180
℃にて、0.18μm/分の成長速度で抵抗率４Ω−cmのｎ-
エピタキシャル成長を４μm行う。この成長中、基板の
ｐベース層６から外に硼素（へ）粒子がアウトディフュ
ージョンし、エピタキシャル成長層がｐ反転するのを防
ぐために、ホスフィン（PH3)ガスを導入する。
（HCl)ガスも導入して表面を清浄化して、キャリアガス
として水素（H2）ガスを用い、四塩化珪素（SiCl4)、ホ
スフィン（PH3)によるエピタキシャル成長法に従い1180
℃にて、0.18μm/分の成長速度で抵抗率４Ω−cmのｎ-
エピタキシャル成長を４μm行う。この成長中、基板の
ｐベース層６から外に硼素（へ）粒子がアウトディフュ
ージョンし、エピタキシャル成長層がｐ反転するのを防
ぐために、ホスフィン（PH3)ガスを導入する。
【００２４】すなわち、エピタキシャル成長が終了した
（ｃ）時点では、図（ｃ′）に示すように、深さ方向ｘ
1 のプロフィルは、矢印アで示した真のゲート近傍では
硼素（Ｂ）と燐（Ｐ）とがほぼ等量存在するように形成
することで、図（ｃ″）に示す如く高抵抗層が形成され
る。この時、ｘ1 位置のみでなくｐベース層上にエピタ
キシャル成長した部分も同様に高抵抗層となっている。
（ｃ）時点では、図（ｃ′）に示すように、深さ方向ｘ
1 のプロフィルは、矢印アで示した真のゲート近傍では
硼素（Ｂ）と燐（Ｐ）とがほぼ等量存在するように形成
することで、図（ｃ″）に示す如く高抵抗層が形成され
る。この時、ｘ1 位置のみでなくｐベース層上にエピタ
キシャル成長した部分も同様に高抵抗層となっている。
【００２５】更に（ｄ）で、カソード面ｎエミッタ層４
（ピーク燐濃度１×1020cm-3）の形成を燐（Ｐ）拡散に
より1.2 μm 行う。かくして、図（ｄ′）に示したｘ2
方向の濃度プロフィルのように、エピタキシャル成長面
からほぼ1.4 μm 成長したｐベース層６との間に、約1.
2 μm の硼素（Ｂ）と燐（Ｐ）とがほぼ等量存在する領
域が、図（ｄ″）に示すように、抵抗率≧100 Ω−cmの
高抵抗層として形成され、また、チャンネル上のｎエミ
ッタ層は追加拡散して、抵抗ｒs を低下するようにして
いる。
（ピーク燐濃度１×1020cm-3）の形成を燐（Ｐ）拡散に
より1.2 μm 行う。かくして、図（ｄ′）に示したｘ2
方向の濃度プロフィルのように、エピタキシャル成長面
からほぼ1.4 μm 成長したｐベース層６との間に、約1.
2 μm の硼素（Ｂ）と燐（Ｐ）とがほぼ等量存在する領
域が、図（ｄ″）に示すように、抵抗率≧100 Ω−cmの
高抵抗層として形成され、また、チャンネル上のｎエミ
ッタ層は追加拡散して、抵抗ｒs を低下するようにして
いる。
【００２６】（ｅ）では、メサエッチング加工を実施し
て仕上げを行っている。
て仕上げを行っている。
【００２７】以上の如く、エピタキシャル成長中の硼素
と燐とを制御し、ｐベース層６とｎエミッタ層４との隣
接効果により、チャンネル抵抗は低下し、ｐベース層と
ｎエミッタ層との間を高抵抗化することにより本発明の
静電誘導形半導体素子の構造が実現できる。
と燐とを制御し、ｐベース層６とｎエミッタ層４との隣
接効果により、チャンネル抵抗は低下し、ｐベース層と
ｎエミッタ層との間を高抵抗化することにより本発明の
静電誘導形半導体素子の構造が実現できる。
【００２８】図６〜８は本発明の静電誘導形サイリスタ
の実施例を示す。図６は基本的な実施例であり、ｎ- 基
板７に５Ω−cmで厚さｌe が４μm のｎ- エピタキシャ
ル成長層12を形成し、アルミニウム（Al）のゲート電極
２を取り出すためメサエッチング加工を施している。単
位セグメントの配置ピッチｌp は、ｐベース層４の厚さ
ｌPB≒４μm ，チャンネル幅ｌCH≒４μm ，セグメント
幅ｌk ≒10μm 等の形状と、それらの加工制度によって
も異なるが、本実施例ではｌP ＝22μmとして通常の
「埋め込みゲート型」離れした微細加工が実現されてい
る。
の実施例を示す。図６は基本的な実施例であり、ｎ- 基
板７に５Ω−cmで厚さｌe が４μm のｎ- エピタキシャ
ル成長層12を形成し、アルミニウム（Al）のゲート電極
２を取り出すためメサエッチング加工を施している。単
位セグメントの配置ピッチｌp は、ｐベース層４の厚さ
ｌPB≒４μm ，チャンネル幅ｌCH≒４μm ，セグメント
幅ｌk ≒10μm 等の形状と、それらの加工制度によって
も異なるが、本実施例ではｌP ＝22μmとして通常の
「埋め込みゲート型」離れした微細加工が実現されてい
る。
【００２９】以上の説明では、不純物としてｐベース層
６には硼素を、ｎエミッタ層４には燐を用いて製造した
が、これらに挟まれる高抵抗層であるｉ層化したエピタ
キシャル成長層５′の厚さｌi が１〜２μm 程度に形成
されて、ｐ−ｉ−ｎ構造に成っていればよい。ちなみ
に、先に述べたようなエピタキシャル成長法を用いたた
め、チャンネル領域も高抵抗化するので、ｐベース層６
の周りからｎエミッタ層４にいたるまではｉ層化した領
域が多く、且つチャンネルからｎエミッタ層にいたるま
での抵抗分ｒs が非常に小さく、表面ゲート型に近い構
造思想の装置になっている。
６には硼素を、ｎエミッタ層４には燐を用いて製造した
が、これらに挟まれる高抵抗層であるｉ層化したエピタ
キシャル成長層５′の厚さｌi が１〜２μm 程度に形成
されて、ｐ−ｉ−ｎ構造に成っていればよい。ちなみ
に、先に述べたようなエピタキシャル成長法を用いたた
め、チャンネル領域も高抵抗化するので、ｐベース層６
の周りからｎエミッタ層４にいたるまではｉ層化した領
域が多く、且つチャンネルからｎエミッタ層にいたるま
での抵抗分ｒs が非常に小さく、表面ゲート型に近い構
造思想の装置になっている。
【００３０】公知の如く、ゲート掘り出しエッチングを
深く行うとばらつきが増加するが、本発明でのエッチン
グ深さは3.5 μm と浅くてすむので、ばらつきが起き難
い点も利点となっている。
深く行うとばらつきが増加するが、本発明でのエッチン
グ深さは3.5 μm と浅くてすむので、ばらつきが起き難
い点も利点となっている。
【００３１】更に図７及び８では、チャンネルからｎエ
ミッタ層に至るまでの静電容量Ｃg に並列とも言える僅
かな抵抗ｒs を更に低減した例を示している。これは、
実際には真のゲートからｎエミッタ層に至るまでを総て
ｉ層化することは難しく、チャンネル部のｎエミッタ層
近くでは特にｎ- 層化しているので、そこをｎ+ 層化す
ることにより抵抗ｒs を小さくできるからである。
ミッタ層に至るまでの静電容量Ｃg に並列とも言える僅
かな抵抗ｒs を更に低減した例を示している。これは、
実際には真のゲートからｎエミッタ層に至るまでを総て
ｉ層化することは難しく、チャンネル部のｎエミッタ層
近くでは特にｎ- 層化しているので、そこをｎ+ 層化す
ることにより抵抗ｒs を小さくできるからである。
【００３２】図７には、チャンネルに対向したセグメン
ト中央のｎエミッタ層を追加拡散して、真のゲートに向
けて約1.5 μm 深くした層４′を有する構造を示す。
ト中央のｎエミッタ層を追加拡散して、真のゲートに向
けて約1.5 μm 深くした層４′を有する構造を示す。
【００３３】図８では、一度だけのｎエミッタ拡散で同
様の効果を得るために、セグメント中央に1.5 μm の溝
15を設けてからｎエミッタ拡散を行い、その溝15の形状
に応じたｎエミッタ層を形成して、チャンネル部分にお
いてのみ約1.5 μm 深くなったｎエミッタ層を形成して
いる。
様の効果を得るために、セグメント中央に1.5 μm の溝
15を設けてからｎエミッタ拡散を行い、その溝15の形状
に応じたｎエミッタ層を形成して、チャンネル部分にお
いてのみ約1.5 μm 深くなったｎエミッタ層を形成して
いる。
【００３４】以上の説明はｎチャンネルデバイスについ
て行ったが、ｐチャンネルデバイスでも同様に構成でき
ることは言うまでもない。
て行ったが、ｐチャンネルデバイスでも同様に構成でき
ることは言うまでもない。
【００３５】
【実施例】図12は本発明による静電誘導型サイリスタの
一実施例を示す図で、（ａ）はカソード表面の上面図で
あり、（ｂ）はそのｘ〜ｘ′線に沿った断面図を示す。
一実施例を示す図で、（ａ）はカソード表面の上面図で
あり、（ｂ）はそのｘ〜ｘ′線に沿った断面図を示す。
【００３６】図８のカソード側構造において、ｐ+ のｐ
ベース拡散層６上のアルミニウムゲート電極２とｎエミ
ッタ層４上のアルミニウユカソード電極１との間に、ポ
リイミドの絶縁膜17を設け、アルミニウムカソード電極
１の上に更に配線用のカソード電極１′を重ね合わせて
形成し、これにより配線抵抗を低減する。
ベース拡散層６上のアルミニウムゲート電極２とｎエミ
ッタ層４上のアルミニウユカソード電極１との間に、ポ
リイミドの絶縁膜17を設け、アルミニウムカソード電極
１の上に更に配線用のカソード電極１′を重ね合わせて
形成し、これにより配線抵抗を低減する。
【００３７】また、アノード側には、ｐエミッタ拡散層
８とアノードショートｎ+ 拡散層16とを交互に設けて、
アノードショート構造を構成してある。
８とアノードショートｎ+ 拡散層16とを交互に設けて、
アノードショート構造を構成してある。
【００３８】
【発明の効果】図９は、従来の「埋め込みゲート型」静
電誘導形サイリスタと、本発明による「プレーナーライ
クストライプ型」の静電誘導サイリスタについて、それ
ぞれ破線と実線とにより示した、ターンオンタイムｔgt
（μs)とターンオフタイムｔgq（μs)との相関を示すグ
ラフである。この装置の構造は、６mm平方で、ｎベース
層の厚さ250 μm であり、アノード側に局部的にｎ+ 層
のショート孔を設けて、ｎ+ 層の幅とｐエミッタ層の幅
との比で表されるアノードショート率を変化させてター
ンオフタイムｔgqの調整を行った。この種々の調節の結
果をグラフに示したのが図９である。
電誘導形サイリスタと、本発明による「プレーナーライ
クストライプ型」の静電誘導サイリスタについて、それ
ぞれ破線と実線とにより示した、ターンオンタイムｔgt
（μs)とターンオフタイムｔgq（μs)との相関を示すグ
ラフである。この装置の構造は、６mm平方で、ｎベース
層の厚さ250 μm であり、アノード側に局部的にｎ+ 層
のショート孔を設けて、ｎ+ 層の幅とｐエミッタ層の幅
との比で表されるアノードショート率を変化させてター
ンオフタイムｔgqの調整を行った。この種々の調節の結
果をグラフに示したのが図９である。
【００３９】測定条件は図10に示した方式で、印加電圧
ＶD ＝300V、遮断電流ＩT ＝10A 、抵抗付加で室温測定
となっている。ゲートに対するターンオン信号は、ピー
ク値ＩgON ＝0.3Aで、1.0 μs 流し、ターンオフ信号は
ピーク値Ｉgp≒ＩT となっている。
ＶD ＝300V、遮断電流ＩT ＝10A 、抵抗付加で室温測定
となっている。ゲートに対するターンオン信号は、ピー
ク値ＩgON ＝0.3Aで、1.0 μs 流し、ターンオフ信号は
ピーク値Ｉgp≒ＩT となっている。
【００４０】図９から明らかなように、従来の静電誘導
型サイリスタに比べて、本発明による静電誘導型サイリ
スタはターンオンとターンオフとのトレードオフ関係を
改善でき、スイッチングロスが低減された。本発明によ
る装置の特徴として、ターンオフタイムｔgqを低減して
もターンオンタイムｔgtはほとんど増大しない。これ
は、「プレーナー型」で報告されている通りである（阿
部他による「プロトン照射によるＳＩサイリスタの性能
改善」；電気学会資料EDD-89-49 (1989)参照）。また、
本発明による装置のゲート・カソード間逆方向耐圧は50
〜60Ｖと「プレーナー型」の10〜15Ｖを大きく上回り、
製作及び使用次の安定性に優れ、高速のためにゲート・
カソード間に発生するスパイク電圧に対しても安全サイ
ドで動作するパワーデバイスであることがわかった。こ
れは先に述べたように、ゲート・カソード間が薄いｉ層
を挟んだｐ−ｉ−ｎ構造であるからである。
型サイリスタに比べて、本発明による静電誘導型サイリ
スタはターンオンとターンオフとのトレードオフ関係を
改善でき、スイッチングロスが低減された。本発明によ
る装置の特徴として、ターンオフタイムｔgqを低減して
もターンオンタイムｔgtはほとんど増大しない。これ
は、「プレーナー型」で報告されている通りである（阿
部他による「プロトン照射によるＳＩサイリスタの性能
改善」；電気学会資料EDD-89-49 (1989)参照）。また、
本発明による装置のゲート・カソード間逆方向耐圧は50
〜60Ｖと「プレーナー型」の10〜15Ｖを大きく上回り、
製作及び使用次の安定性に優れ、高速のためにゲート・
カソード間に発生するスパイク電圧に対しても安全サイ
ドで動作するパワーデバイスであることがわかった。こ
れは先に述べたように、ゲート・カソード間が薄いｉ層
を挟んだｐ−ｉ−ｎ構造であるからである。
【図１】図１（ａ），（ｂ），（ｃ）は、それぞれ「埋
め込みゲート型」，「切り込みゲート型」，「プレーナ
ー型」の従来の静電誘導形サイリスタの構造を比較する
断面図を示している。
め込みゲート型」，「切り込みゲート型」，「プレーナ
ー型」の従来の静電誘導形サイリスタの構造を比較する
断面図を示している。
【図２】図２（ア）は従来の「埋め込みゲート型」静電
誘導形サイリスタの１セグメントの構造を示すカソード
及びゲート付近の断面図で、図２（イ）はその深さに対
する拡がり抵抗分布図である。
誘導形サイリスタの１セグメントの構造を示すカソード
及びゲート付近の断面図で、図２（イ）はその深さに対
する拡がり抵抗分布図である。
【図３】図３（ア）は従来の「埋め込みゲート型」静電
誘導形サイリスタのエピタキシャル成長層をｉ層で構成
したと想定した１セグメントの構造を示すカソード及び
ゲート付近の断面図であり、図３（イ）はその深さに対
する拡がり抵抗分布図である。
誘導形サイリスタのエピタキシャル成長層をｉ層で構成
したと想定した１セグメントの構造を示すカソード及び
ゲート付近の断面図であり、図３（イ）はその深さに対
する拡がり抵抗分布図である。
【図４】図４（ア）は従来の「プレーナー型」静電誘導
形サイリスタのｎチャンネル部分をｉ層で構成したと想
定した１セグメントの構造を示すカソード及びゲート付
近の断面図であり、図４（イ）はその深さに対する拡が
り抵抗分布図である。
形サイリスタのｎチャンネル部分をｉ層で構成したと想
定した１セグメントの構造を示すカソード及びゲート付
近の断面図であり、図４（イ）はその深さに対する拡が
り抵抗分布図である。
【図５】図５（ア）は本発明による「プレーナーライク
ストライプ型」静電誘導形サイリスタの１セグメントの
構造を示すカソード及びゲート付近の断面図であり、図
５（イ）はその深さに対する拡がり抵抗分布図である。
ストライプ型」静電誘導形サイリスタの１セグメントの
構造を示すカソード及びゲート付近の断面図であり、図
５（イ）はその深さに対する拡がり抵抗分布図である。
【図６】図２は本発明による静電誘導サイリスタの一実
施例のカソード及びゲート付近の断面斜視図である。
施例のカソード及びゲート付近の断面斜視図である。
【図７】図７は本発明による静電誘導サイリスタの別の
実施例のカソード及びゲート付近の断面斜視図である。
実施例のカソード及びゲート付近の断面斜視図である。
【図８】図８は本発明による静電誘導サイリスタの更に
別の実施例のカソード及びゲート付近の断面斜視図であ
る。
別の実施例のカソード及びゲート付近の断面斜視図であ
る。
【図９】図９は本発明による静電誘導形サイリスタと従
来の静電誘導型サイリスタとを比較して、ターンオンタ
イムとターンオフタイムとの相関を示すグラフである。
来の静電誘導型サイリスタとを比較して、ターンオンタ
イムとターンオフタイムとの相関を示すグラフである。
【図１０】図10は静電誘導形サイリスタのスイッチング
波形図である。
波形図である。
【図１１】図11（ａ）〜（ｅ）は本発明の静電誘導サイ
リスタの、エピタキシャル成長からメサエッチング加工
までの、各工程における断面を順に示すものであり、ま
た（ｃ′）と（ｃ″）及び（ｄ′）と（ｄ″）はそれぞ
れ（ｃ）及び（ｄ）におけるｘ1 及びｘ2 方向の不純物
濃度Ｎ(cm3) と抵抗値ｒs を示している。
リスタの、エピタキシャル成長からメサエッチング加工
までの、各工程における断面を順に示すものであり、ま
た（ｃ′）と（ｃ″）及び（ｄ′）と（ｄ″）はそれぞ
れ（ｃ）及び（ｄ）におけるｘ1 及びｘ2 方向の不純物
濃度Ｎ(cm3) と抵抗値ｒs を示している。
【図１２】図12は本発明による静電誘導型サイリスタの
一実施例を示す図で、（ａ）はカソード表面の上面図で
あり、（ｂ）はそのｘ〜ｘ′線に沿った断面図を示す。
一実施例を示す図で、（ａ）はカソード表面の上面図で
あり、（ｂ）はそのｘ〜ｘ′線に沿った断面図を示す。
１ カソード電極 １′配線用のカソード電極 ２ ゲート電極 ３ アノード電極 ４ ｎエミッタ層 ５ エピタキシャル成長層内ｎ- 層 ５′ｉ層化したエピタキシャル成長層 ６ ｐベース層 ７ ｎ- 型あるいはｉ型の基板 ８ ｐエミッタ層 ９ 二酸化珪素の絶縁層 10 ｎチャンネル 11 エッチングによる削除域 12 エピタキシャル成長層 13 ゲート付近の静電容量 14 ｐベース層とｎエミッタ層との間の抵抗 15 溝 16 アノードショートｎ+ 拡散層 17 ポリイミドの絶縁層
Claims (3)
- 【請求項１】 静電誘導形サイリスタや静電誘導形トラ
ンジスタの内、半導体基板表面に現れるゲート電極面に
対し、最も近接する主電極面を高く形成する埋め込みゲ
ート型静電誘導形半導体素子において、前記埋め込みゲ
ート型素子の単位セグメントの短幅側の寸法を、ゲート
拡散深さやゲート，カソード電極の大きさなどで制限を
受ける最小幅に微細化し、ゲート電極用拡散層に最も近
接する主電極の不純物拡散層とこれに対向するゲート電
極用拡散層表面間を１〜２μm に近接させ、それらの間
にｐ型，ｎ型不純物がほぼ等量ずつ混在するｉ型高抵抗
層を設け、またゲート電極用拡散層により半導体基板内
に発生する電位のピーク位置（真のゲート）近傍のチャ
ンネル領域にも、前記ｉ型高抵抗層と同等な高抵抗層を
設け、更にチャンネル領域を、表面ゲート型の如く、単
位セグメントの長手方向に沿ってストライプ状に設け、
ゲート引き出し電極をその両側に可能な限り近接して設
置したことを特徴とする静電誘導形半導体素子 - 【請求項２】 請求項１記載の静電誘導形半導体素子の
製造方法において、ゲート電極用拡散層に最も近接する
主電極の不純物拡散層をこれに対向するゲート電極用拡
散層表面間上にそれぞれ同等の逆の導電性の不純物濃度
で接触するようにエピタキシャル成長により形成し、そ
の接触面部分にｐ型，ｎ型不純物がほぼ等量ずつ混在し
た１〜２μm 厚さのｉ型高抵抗層ができるようにゲート
電極用拡散層の不純物と逆の不純物を拡散し、これによ
りゲート電極用拡散層により半導体基板内に発生する電
位のピーク位置（真のゲート）から最も近接する主電極
用拡散層までのチャンネル領域にも、前記ゲート埋め込
みエピタキシャル成長で形成する際、エピタキシャル成
長中にゲート電極用拡散層表面からアウトディフュウジ
ョンするｐ型，あるいはｎ型不純物をも利用して前記ｉ
型高抵抗層と同等な高抵抗層を設けることを特徴とする
静電誘導形半導体素子の製造方法。 - 【請求項３】 チャンネル領域に最も近接する主電極の
拡散層の内、チャンネル領域に対向する境界中央部を真
のゲート側に向け深く形成した請求項１記載の静電誘導
形半導体素子
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3044519A JPH0793421B2 (ja) | 1991-01-09 | 1991-01-09 | 静電誘導形半導体素子とその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3044519A JPH0793421B2 (ja) | 1991-01-09 | 1991-01-09 | 静電誘導形半導体素子とその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04355966A JPH04355966A (ja) | 1992-12-09 |
| JPH0793421B2 true JPH0793421B2 (ja) | 1995-10-09 |
Family
ID=12693789
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3044519A Expired - Lifetime JPH0793421B2 (ja) | 1991-01-09 | 1991-01-09 | 静電誘導形半導体素子とその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0793421B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013168564A (ja) * | 2012-02-16 | 2013-08-29 | Ngk Insulators Ltd | 半導体装置及びその製造方法 |
| JP6093601B2 (ja) * | 2013-03-08 | 2017-03-08 | 日本碍子株式会社 | 半導体装置 |
| JP7174992B2 (ja) * | 2018-08-09 | 2022-11-18 | 国立大学法人東海国立大学機構 | パワー半導体装置及びその製造方法 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5599772A (en) * | 1979-01-24 | 1980-07-30 | Semiconductor Res Found | Electrostatic induction type thyristor |
| JP2559237B2 (ja) * | 1987-10-02 | 1996-12-04 | 財団法人半導体研究振興会 | 半導体スイッチング素子 |
-
1991
- 1991-01-09 JP JP3044519A patent/JPH0793421B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04355966A (ja) | 1992-12-09 |
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