JP2013168564A - 半導体装置及びその製造方法 - Google Patents

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Abstract

【課題】能動的高抵抗層（ＡＩＬ）を有し、高抵抗で、且つ、キャリア寿命短縮化を図ることができる好ましい構造を備えた半導体装置及びその製造方法を提供する。
【解決手段】埋め込みゲート領域２６のアノード領域２４側の端部からカソード領域２２の表面までの距離をＤａ、埋め込みゲート領域２６のうち、不純物密度が最も高い部位からカソード領域２２のアノード領域側の端部までの距離をＤｂとしたとき、Ｄｂ≦（１／３）×Ｄａを満足する。
【選択図】図１

Description

本発明は、例えば静電誘導形サイリスタやＧＴＯサイリスタ等に用いて好適な半導体装置及びその製造方法に関し、特に、高抵抗で、且つ、キャリア寿命短縮化を図れる能動的高抵抗半導体層（アクティブ・イントリンシック・レイヤー：ＡＩＬ）を有する半導体装置及びその製造方法に関する。
従来から、静電誘導形サイリスタ、静電誘導形トランジスタは電力用半導体素子として開発され、実用化されている。高速化のために電子線照射、あるいは重金属ドープ等の手段によるライフタイム制御が行われている。不純物が添加されていない高抵抗半導体層では、一般的に結晶が完全であるほどライフタイムは長くなるため、静電誘導形サイリスタ、静電誘導形トランジスタのような高抵抗半導体層を有するデバイスでは、半導体素子構造による特性制御が容易となり、本来のデバイス構造で決定される性能を得ることができるという利点がある。
このような高抵抗半導体層に不純物を添加した場合、不純物原子の格子定数と高抵抗半導体層の格子定数が異なるため、結晶に歪が発生し、ミスフィット転位等の転位が発生しやすくなる。
半導体基板と成長層の不純物密度差により発生する格子歪の検討は、西澤らによりＳｉ（シリコン）の気相成長法で行われている（非特許文献１）。
Ｓｉ単結晶は、Ｓｉ原子が規則正しく配列しているので、Ｓｉに添加された不純物がＳｉ原子と置換した場合、ホウ素（Ｂ）やリン（Ｐ）のようにＳｉより共有結合半径の小さな原子では隣接するＳｉ原子との距離がＳｉ同士の距離より小さくなるので、Ｂ及びＰを高不純物密度に添加した結晶の格子定数は、真性のＳｉ単結晶の格子定数よりも小さくなる。また、砒素（Ａｓ）及びアンチモン（Ｓｂ）等、Ｓｉ原子よりも共有結合半径の大きな不純物を添加した場合にはその逆となる（非特許文献２）。
そして、従来では、ｐ型、ｎ型不純物を高不純物密度で略同じ場所に形成することによって、ライフタイムを低下させ、同時にｐ型、ｎ型不純物の補償効果によって、実質的に高抵抗で、且つ、キャリア寿命短縮化を図れる能動的高抵抗層（ＡＩＬ）を備えた半導体装置及びその製造方法が提案されている。この半導体装置を、例えばダイオード、トランジスタ、サイリスタ、絶縁ゲート型デバイス等に適用することで、高速スイッチング、低損失、低オン抵抗化を実現することができる（特許文献１参照）。
特開２００５−２８５９５５号公報
西澤潤一、寺崎健、矢木邦博、宮本信雄（Ｊ．Ｎｉｓｈｉｚａｗａ，Ｔ．Ｔｅｒａｓａｋｉ，Ｋ．ｙａｇｉ，ａｎｄ Ｎ．Ｍｉｙａｍｏｔｏ），"気相エピタキシャル成長によるシリコンの完全結晶成長（Ｐｅｒｆｅｃｔ Ｃｒｙｓｔａｌ Ｇｒｏｗｔｈ ｏｆ Ｓｉｌｉｃｏｎ ｂｙ Ｖａｐｏｒ Ｐｈａｓｅ Ｅｐｉｔａｘｙ），"米国電気化学協会誌（Ｊ．Ｅｌｅｃｔｒｏｃｈｅｍｉｃａｌ Ｓｏｃｉｅｔｙ）、第１２２巻、第５号、Ｐ．６６４〜Ｐ．６６９，１９７５年 ライナス・ポーリング（Ｌ．Ｐａｕｌｉｎｇ）著，"化学的結合論（Ｔｈｅ Ｎａｔｕｒｅ Ｏｆ Ｃｈｅｍｉｃａｌ Ｂｏｎｄｉｎｇ）"，コーネル大学出版（Ｃｏｒｎｅｌｌ Ｕｎｉｖｅｒｓｉｔｙ Ｐｒｅｓｓ），１９６０，ｐ．２０５
本発明は、上述した特許文献１に記載された半導体装置の考え方を発展させて、能動的高抵抗層（ＡＩＬ）を有し、高抵抗で、且つ、キャリア寿命短縮化を図ることができる好ましい構造を備えた半導体装置及びその製造方法を提供することを目的とする。
［１］ 第１の本発明に係る半導体装置は、第１導電型の半導体基板と、前記半導体基板の一方の表面に形成された１以上のカソード電極と、前記半導体基板の他方の表面に形成されたアノード電極と、前記半導体基板の前記一方の表面に、前記カソード電極と電気的に絶縁して形成され、前記カソード電極と前記アノード電極間に流れる電流の導通を制御するゲート電極と、前記半導体基板の前記一方の表面のうち、少なくとも前記カソード電極に対応した部分に形成された第１導電型のカソード領域と、前記半導体基板の前記他方の表面のうち、前記アノード電極に対応した部分に形成された第２導電型のアノード領域と、前記半導体基板のうち、前記カソード領域と前記アノード領域とで挟まれた領域であって、且つ、前記カソード領域寄りの位置に形成された第２導電型の複数の埋め込みゲート領域とを有する半導体装置において、前記埋め込みゲート領域の前記アノード領域側の端部から前記カソード領域の表面までの距離をＤａ、前記埋め込みゲート領域のうち、不純物密度が最も高い部位から前記カソード領域の前記アノード領域側の端部までの距離をＤｂとしたとき、
Ｄｂ≦（１／３）×Ｄａ
であることを特徴とする。
距離Ｄａ及びＤｂを上述のように設定することで、アノード−カソード間が順バイアス状態から逆バイアス状態に移行した段階において、少数キャリア蓄積効果による遅延時間の短縮を図ることができ、また、逆バイアスによってゲート−カソード間に発生する逆電圧の急激な上昇を抑制することができると共に、ゲート−カソード間に流れる逆電流が減少して定常状態に戻るまでの変化（傾きｄｉ／ｄｔ）を緩やかにすることができ、ゲート−カソード間の破壊を防止することができる。
［２］ 第１の本発明において、
（１／１２）×Ｄａ≦Ｄｂ≦（１／３）×Ｄａ
であることが好ましい。
［３］ 第１の本発明において、
（１／１０）×Ｄａ≦Ｄｂ≦（１／４）×Ｄａ
であることがさらに好ましい。
［４］ 第１の本発明において、
（７／６０）×Ｄａ≦Ｄｂ≦（１３／６０）×Ｄａ
であることがより好ましい。
［５］ 第１の本発明において、
（３／２０）×Ｄａ≦Ｄｂ≦（１１／６０）×Ｄａ
であることが特に好ましい。
［６］ 第１の本発明において、前記埋め込みゲート領域の前記アノード領域側の端部から前記カソード領域の表面までの距離Ｄａは４．０μｍ以上１４．０μｍ以下であることが好ましい。
［７］ 第１の本発明において、前記距離Ｄａは４．０μｍ以上１０．０μｍ以下であることがさらに好ましい。
［８］ 第１の本発明において、前記距離Ｄａは４．０μｍ以上８．０μｍ以下であることがより好ましい。
［９］ 第１の本発明において、前記距離Ｄａは５．０μｍ以上７．０μｍ以下であることが特に好ましい。
［１０］ 第１の本発明において、隣接する前記埋め込みゲート領域間の距離が０．５μｍ以上２．０μｍ以下であることが好ましい。この場合、ゲート電極によるカソード電極とアノード電極間に流れる電流の導通の制御が容易になる。
［１１］ 第１の本発明において、隣接する前記埋め込みゲート領域間の距離が０．５μｍ以上１．５μｍ以下であることがさらに好ましい。
［１２］ 第１の本発明において、隣接する前記埋め込みゲート領域間の距離が０．８μｍ以上１．２μｍ以下であることがより好ましい。
［１３］ 第１の本発明において、前記半導体基板上にエピタキシャル層を有し、前記エピタキシャル層は、少なくとも前記埋め込みゲート領域の一部及び前記カソード領域を含み、前記埋め込みゲート領域と前記カソード領域間に、能動的高抵抗半導体領域を有するようにしてもよい。
［１４］ この場合、前記能動的高抵抗半導体領域の不純物密度が１０１３［ｃｍ−３］オーダー〜１０１５［ｃｍ−３］オーダーであり、前記埋め込みゲート領域の不純物密度が最も高い部位の不純物密度が１０１８［ｃｍ−３］オーダー〜１０２０［ｃｍ−３］オーダーであり、前記カソード領域の不純物密度が最も高い部位の不純物密度が１０１８［ｃｍ−３］オーダー〜１０２０［ｃｍ−３］オーダーであることが好ましい。
半導体基板上にエピタキシャル層を形成する際に、高濃度の第１導電型の不純物と高濃度の第２導電型の不純物がドープされた能動的高抵抗半導体領域が形成されることになり、多数キャリア及び少数キャリアのライフタイムを効果的に短縮させることができる。
［１５］ 第２の本発明に係る半導体装置の製造方法は、第１導電型の半導体基板と、前記半導体基板の一方の表面に形成された１以上のカソード電極と、前記半導体基板の他方の表面に形成されたアノード電極と、前記半導体基板の前記一方の表面に、前記カソード電極と電気的に絶縁して形成され、前記カソード電極と前記アノード電極間に流れる電流の導通を制御するゲート電極と、前記半導体基板の前記一方の表面のうち、少なくとも前記カソード電極に対応した部分に形成された第１導電型のカソード領域と、前記半導体基板の前記他方の表面のうち、前記アノード電極に対応した部分に形成された第２導電型のアノード領域と、前記半導体基板のうち、前記カソード領域と前記アノード領域とで挟まれた領域であって、且つ、前記カソード領域寄りの位置に形成された第２導電型の複数の埋め込みゲート領域とを有する半導体装置の製造方法であって、前記半導体基板の表面に複数の開口を有するフォトマスクを形成する工程（第１工程）と、前記半導体基板のうち、少なくとも前記開口から露出する部分に第２導電型の不純物を付着させて、少なくとも前記開口から露出する部分に不純物層を形成する工程（第２工程）と、低温酸化を行って、前記不純物層の表層を除去する工程（第３工程）と、前記不純物層から前記半導体基板に対して不純物の拡散を行って前記埋め込みゲート領域の一部を形成する工程（第４工程）と、少なくとも第１導電型の不純物とシリコンを含む気相エピタキシャル成長を行って前記半導体基板上に、少なくとも前記埋め込みゲート領域の一部と、能動的高抵抗半導体層とを有する第１エピタキシャル層を形成する工程（第５工程）と、前記第１エピタキシャル層上に前記カソード領域を含む第２エピタキシャル層を形成する工程（第６工程）とを有することを特徴とする。
この製造方法によれば、埋め込みゲート領域とカソード領域との間に、高抵抗で、且つ、キャリア寿命短縮化を図ることができる能動的高抵抗半導体領域を容易に形成することができる。特に、第１工程によって、後に能動的高抵抗半導体領域となる部分がフォトマスクによって保護され、該部分への傷の発生を防止することができる。また、第２工程において、フォトマスクの上面にも不純物層が形成されるが、後に能動的高抵抗半導体領域となる部分がフォトマスクによって保護され、該部分の結晶性が確保され、且つ、不純物汚染（金属汚染）を防止することができる。また、第３工程において、不純物層の表層を除去することで、不純物層の不純物密度を調整することができることから、その後に行われる第５工程での能動的高抵抗半導体層の真性半導体領域化が容易になる。しかも、前記埋め込みゲート領域の前記アノード領域側の端部から前記カソード領域の表面までの距離をＤａ、前記埋め込みゲート領域のうち、不純物密度が最も高い部位から前記カソード領域の前記アノード領域側の端部までの距離をＤｂとしたとき、Ｄｂ≦（１／３）×Ｄａを満足する半導体装置を容易に作製することができる。
以上のように、本発明に係る半導体装置によれば、アノード−カソード間が順バイアス状態から逆バイアス状態に移行した段階において、少数キャリア蓄積効果による遅延時間の短縮を図ることができ、また、逆バイアスによってゲート−カソード間に発生する逆電圧の急激な上昇を抑制することができると共に、ゲート−カソード間に流れる逆電流が減少して定常状態に戻るまでの変化（傾きｄｉ／ｄｔ）を緩やかにすることができ、ゲート−カソード間の破壊を防止することができる。
また、本発明に係る半導体装置の製造方法によれば、埋め込みゲート領域とカソード領域との間に、高抵抗で、且つ、キャリア寿命短縮化を図ることができる能動的高抵抗半導体領域を容易に形成することができる。しかも、前記埋め込みゲート領域の前記アノード領域側の端部から前記カソード領域の表面までの距離をＤａ、前記埋め込みゲート領域のうち、不純物密度が最も高い部位から前記カソード領域の前記アノード領域側の端部までの距離をＤｂとしたとき、Ｄｂ≦（１／３）×Ｄａを満足する半導体装置を容易に作製することができる。
本実施の形態に係る半導体装置の要部を一部省略して示す断面図である。 参考例に係る半導体装置の要部を一部省略して示す断面図である。 参考例に係る半導体装置の逆回復特性を示すグラフである。 本実施の形態に係る半導体装置の逆回復特性を示すグラフである。 第１変形例に係る半導体装置の要部を一部省略して示す断面図である。 第２変形例に係る半導体装置の要部を一部省略して示す断面図である。 本実施の形態に係る半導体装置の製造方法を示すフローチャートである。
以下、本発明に係る半導体装置を例えばノーマリオフ形の埋め込みゲート型静電誘導形サイリスタに適用した実施の形態例を図１〜図７を参照しながら説明する。
本実施の形態に係る半導体装置１０は、図１に示すように、第１導電型（例えばｎ型）の半導体基板１２と、半導体基板１２上に形成されたエピタキシャル層１４と、エピタキシャル層１４の表面１４ａに形成された例えば金属層による１以上のカソード電極１６と、半導体基板１２の裏面１２ａに形成された例えば金属層による１以上のアノード電極１８と、エピタキシャル層１４の表面１４ａに、カソード電極１６と電気的に絶縁して形成され、カソード電極１６とアノード電極１８間に流れる電流の導通を制御する例えば金属層による１以上のゲート電極２０とを有する。
さらに、この半導体装置１０は、エピタキシャル層１４の表面１４ａのうち、少なくともカソード電極１６に対応した部分に第１導電型（例えばｎ型）のカソード領域２２が形成され、半導体基板１２の裏面１２ａのうち、アノード電極１８に対応した部分に第２導電型（例えばｐ型）のアノード領域２４が形成されている。
また、半導体基板１２のうち、カソード領域２２とアノード領域２４とで挟まれた領域であって、且つ、カソード領域２２寄りの位置に、ゲート電極２０に電気的に接続された第２導電型の複数の埋め込みゲート領域２６が形成されている。複数の埋め込みゲート領域２６はほぼ同一の配列ピッチにて形成されている。隣接する埋め込みゲート領域２６間の第１導電型の領域がチャネル領域を構成している。ゲート電極２０と埋め込みゲート領域２６との電気的接続は、埋め込みゲート領域２６とゲート電極２０との間に形成された第２導電型の取出し領域２８にて行われる。ゲート電極２０とカソード領域２２間には第１絶縁層３０が介在され、ゲート電極２０とカソード電極１６間には第２絶縁層３２が介在されている。なお、埋め込みゲート領域２６と取出し領域２８との間には、第１導電型の領域が介在しているが、埋め込みゲート領域２６と取出し領域２８間の距離Ｄｔは、埋め込みゲート領域２６と取出し領域２８との間で導通が図れる程度に設定されている。また、複数のカソード電極１６上には、これらカソード電極１６を電気的に接続するカソード配線層３４が形成されている。
さらに、埋め込みゲート領域２６とカソード領域２２間、より詳しくは、隣接する埋め込みゲート領域２６領域のうち、半導体基板１２とエピタキシャル層１４との境界と、カソード領域２２のアノード領域２４側の端部との間に、高抵抗で、且つ、キャリア寿命短縮化を図ることができる真性半導体領域の能動的高抵抗半導体領域（アクティブ・イントリンシック・レイヤー：以下、ＡＩＬ３６と記す）が形成されている。
この半導体装置１０では、上述した埋め込みゲート領域２６の上部２６ａ、カソード領域２２、取出し領域２８、並びにＡＩＬ３６を、エピタキシャル成長法による上述したエピタキシャル層１４に形成するようにしている。換言すれば、この半導体装置１０は、半導体基板１２上にエピタキシャル層１４を有し、該エピタキシャル層１４は、埋め込みゲート領域２６の一部（上部２６ａ）、取り出し領域２８、カソード領域２２及びＡＩＬ３６を含み、特に、ＡＩＬ３６は、隣接する埋め込みゲート領域２６間の領域のうち、半導体基板１２とエピタキシャル層１４との境界と、カソード領域２２のアノード領域２４側の端部との間の領域に形成される。
また、埋め込みゲート領域２６の上部２６ａがエピタキシャル層１４にて形成されることから、埋め込みゲート領域２６のうち、不純物密度が最も高い部位は、半導体基板１２とエピタキシャル層１４との境界であって、且つ、埋め込みゲート領域２６の中央部分が対応する。
そして、この半導体装置１０は、埋め込みゲート領域２６のアノード領域２４側の端部からカソード領域２２の表面（エピタキシャル層１４の表面１４ａ）までの距離（上下方向に沿った距離）をＤａ、埋め込みゲート領域２６のうち、不純物密度が最も高い部位からカソード領域２２のアノード領域２４側の端部までの距離（上下方向に沿った距離）をＤｂとしたとき、
Ｄｂ≦（１／３）×Ｄａ
を満足する。
好ましくは、
（１／１２）×Ｄａ≦Ｄｂ≦（１／３）×Ｄａ
であり、さらに好ましくは、
（１／１０）×Ｄａ≦Ｄｂ≦（１／４）×Ｄａ
であり、より好ましくは、
（７／６０）×Ｄａ≦Ｄｂ≦（１３／６０）×Ｄａ
であり、特に、好ましくは、
（３／２０）×Ｄａ≦Ｄｂ≦（１１／６０）×Ｄａ
である。
この場合、埋め込みゲート領域２６のアノード領域２４側の端部からカソード領域２２の表面までの距離Ｄａは４．０μｍ以上１４．０μｍ以下がよく、好ましくは４．０μｍ以上１０．０μｍ以下であり、さらに好ましくは、４．０μｍ以上８．０μｍ以下であり、特に好ましくは、５．０μｍ以上７．０μｍ以下である。
この半導体装置１０は、距離Ｄａ及びＤｂを上述のように設定することで、アノード−カソード間が順バイアス状態から逆バイアス状態に移行した段階において、少数キャリア蓄積効果による遅延時間の短縮を図ることができ、また、逆バイアスによってゲート−カソード間に発生する逆電圧の急激な上昇を抑制することができると共に、ゲート−カソード間に流れる逆電流が減少して定常状態に戻るまでの変化（傾きｄｉ／ｄｔ）を緩やかにすることができ、ゲート−カソード間の破壊を防止することができる。
また、隣接する埋め込みゲート領域２６間の距離Ｄｃは、０．５μｍ以上２．０μｍ以下であり、好ましくは０．５μｍ以上１．５μｍ以下であり、さらに好ましくは、０．８μｍ以上１．２μｍ以下である。ゲート電極２０によるカソード電極１６とアノード電極１８間に流れる電流の導通の制御が容易になる。
ここで、距離Ｄａ及びＤｂを上述のように設定することによる効果について以下に説明する。
先ず、参考のために、距離Ｄａ及びＤｂの関係がＤｂ／Ｄａ＝１／２である半導体装置（参考例に係る半導体装置１００）の構成を図２に示し、参考例に係る半導体装置１００の逆回復特性を図３に示す。
この参考例に係る半導体装置１００は、図２に示すように、埋め込みゲート領域２６にまで到達するメサエッチング溝３８を有し、該メサエッチング溝３８（グルーブ）内にゲート電極２０が形成され、ランド（エピタキシャル層１４）上にカソード電極１６が形成されている。
この参考例に係る半導体装置１００において、図３の時点ｔ０に、アノード−カソード間が順バイアスから逆バイアスに切り替わった際、ＡＩＬ３６に蓄積されていた電子（多数キャリア）はカソード領域２２に戻り、ＡＩＬ３６に蓄積されていた正孔（少数キャリア）は埋め込みゲート領域２６に戻ることとなる。この正孔による拡散電流によってゲート−カソード間に逆電流が流れ、逆電流ＩＲの絶対値はある時間Ｔｃにかけて上昇する。この時間Ｔｃは一般に蓄積時間Ｔｃと称される。この蓄積時間Ｔｃが経過した時点から少数キャリアが減少していくことに対応して逆電流ＩＲの絶対値も徐々に減少し、ある時間Ｔｒが経過した時点で定常状態に戻ることとなる。この時間Ｔｒは一般に減衰時間Ｔｒと称される。
蓄積時間Ｔｃにおいては、逆電流ＩＲの変化（傾き−ｄｉ／ｄｔ）が大きいことから、この蓄積時間Ｔｃが長いと、ゲート−カソード間に発生する逆電圧ＶＲがパルス状に急峻に増加して、ピーク値Ｖｐ（絶対値）が大きくなる。その結果、ゲート−カソード間が破壊するリスクが高くなる。
これを改善するには、少数キャリアの寿命（ライフサイクル）を短くする必要があるが、その手段の１つとして、金（Ａｕ）等の不純物を注入して再結合中心を作る方法等が挙げられる。
次に、本実施の形態に係る半導体装置１０の逆回復特性を図４に示す。半導体装置１０では、距離Ｄａ及びＤｂの関係が上述した好ましい関係になっていることから、ＡＩＬ３６のゲート−カソード間の距離（幅）が狭くなり、これによって、逆バイアスとなった段階での正孔（順バイアス時にＡＩＬ３６に蓄積していた正孔）の移動距離が短くなり、蓄積時間Ｔｃも短くなる。すなわち、逆電流ＩＲの変化（傾き−ｄｉ／ｄｔ）の大きい蓄積時間Ｔｃが短くなることから、逆電流ＩＲのピーク値（絶対値）も低くなり、減衰時間Ｔｒでの逆電流の変化（傾きｄｉ／ｄｔ）も緩やかになる。その結果、ゲート−カソード間に発生する逆電圧ＶＲのピーク値Ｖｐ（絶対値）が小さくなり、逆電流ＩＲによるゲート−カソード間の破壊を有効に防止することができる。もちろん、金（Ａｕ）等の不純物を注入して再結合中心を作ることで、さらに蓄積時間Ｔｃを短くすることができる。
また、半導体装置１０において、半導体基板１２は、例えば不純物密度が１０１３［ｃｍ−３］オーダーのｎ型のシリコン基板で構成されている。埋め込みゲート領域２６のうち、第２導電型の不純物密度が最も高い部位の不純物密度は、１０１８［ｃｍ−３］オーダー〜１０２０［ｃｍ−３］オーダーであり、カソード領域２２のうち、第１導電型の不純物密度が最も高い部位の不純物密度は、１０１８［ｃｍ−３］オーダー〜１０２０［ｃｍ−３］オーダーであり、ＡＩＬ３６の不純物密度は、１０１３［ｃｍ−３］オーダー〜１０１５［ｃｍ−３］オーダーである。
これは、半導体基板１２上にエピタキシャル層１４を形成する際に、高濃度の第１導電型の不純物と高濃度の第２導電型の不純物がドープされたＡＩＬ３６が形成されることになり、特許文献１にもあるように、多数キャリア及び少数キャリアのライフタイムを短縮させることができる。
なお、第１絶縁層３０は例えばＳｉＯ２膜にて構成され、第２絶縁層３２は例えばＳｉＮｘ膜、あるいはポリイミド膜あるいはシリコーン膜にて構成され、カソード電極１６、アノード電極１８及びゲート電極２０はそれぞれ例えばアルミニウム（Ａｌ）にて構成されている。
次に、本実施の形態に係る半導体装置１０の２つの変形例について図５及び図６を参照しながら説明する。
第１変形例に係る半導体装置１０ａは、図５に示すように、上述した半導体装置１０とほぼ同様の構成を有するが、埋め込みゲート領域２６の上端部と取り出し領域２８の下端部とが接している点で異なる。
第２変形例に係る半導体装置１０ｂは、図６に示すように、上述した半導体装置１０とほぼ同様の構成を有するが、埋め込みゲート領域２６の上端部と取り出し領域２８の下端部とが重なっている点で異なる。
次に、本実施の形態に係る半導体装置の製造方法について、図７のフローチャートを参照しながら説明する。
先ず、図７のステップＳ１において、半導体基板１２の表面に複数の開口を有するフォトマスクを形成する。開口は、半導体基板１２の表面のうち、後に埋め込みゲート領域２６の中心部分となる位置に形成される。従って、後にＡＩＬ３６となる部分がフォトマスクによって保護され、該部分への傷の発生を防止することができる。
その後、ステップＳ２において、半導体基板１２のうち、少なくともフォトマスクの開口から露出する部分に第２導電型の不純物（例えばボロン）を付着させて、フォトマスクの開口から露出する部分に不純物層（例えば金属ボロン層）を形成する。不純物層の不純物密度は１０２２［ｃｍ−３］オーダーである。ボロンの付着は温度１０００℃〜１１００℃の範囲のうち、いずれかの温度、例えば１０１１℃等にて行われる。このとき、フォトマスクの上面にも一部ボロンが付着して不純物層（例えば金属ボロン層）が形成されるが、後にＡＩＬ３６となる部分がフォトマスクによって保護され、該部分の結晶性が確保され、且つ、金属汚染を防止することができる。
その後、ステップＳ３において、低温酸化を行って不純物層の表層を除去する。例えば不純物層が金属ボロン層である場合、温度８５０℃〜９５０℃の範囲のうち、いずれかの温度、例えば９００℃にて低温酸化を行って、金属ボロン層の表層（厚み５〜１５ｎｍ）を除去する。本実施の形態では、不純物密度が１０２２［ｃｍ−３］オーダーの表層（厚み１０ｎｍ）を除去して、開口に残存する不純物層（金属ボロン層）の不純物密度を１０２０［ｃｍ−３］オーダーにした。
その後、ステップＳ４において、不純物層（金属ボロン層）から半導体基板１２に対して不純物（ボロン）の拡散を行って埋め込みゲート領域２６の一部（下部２６ｂ）を形成する。この拡散処理の温度は１１００℃〜１２００℃の範囲のうち、いずれかの温度、例えば１１５０℃が挙げられる。
その後、ステップＳ５において、少なくとも第１導電型の不純物（例えばリン）とシリコンを含む気相エピタキシャル成長を行って半導体基板１２上に、少なくとも埋め込みゲート領域２６の一部（上部２６ａ）と、ＡＩＬ３６とを有する第１エピタキシャル層（エピタキシャル層１４の下層部分）を形成する。すなわち、リン（Ｐ）及びシリコン（Ｓｉ）を含む気相エピタキシャル成長の過程で、埋め込みゲート領域２６の下部２６ｂ内のボロン（Ｂ）原子が、気相中に飛び出してくるが、主に縦方向に飛び出したボロンと気相中のシリコンにて埋め込みゲート領域２６の上部２６ａが形成され、主に横方向に飛び出したボロンと気相中のシリコン並びにリンによってＡＩＬ３６が形成されることになる。つまり、ボロンとリンとの補償効果によってＡＩＬ３６が形成される。この第１エピタキシャル層の形成は、温度１０００℃〜１１００℃の範囲のうち、いずれかの温度、例えば１０５０℃にて行われる。図１に示す半導体装置１０及び図５に示す半導体装置１０ａは、この段階で、埋め込みゲート領域２６が完成する。
なお、上述のステップＳ３を省略して不純物層の表層を除去しなかった場合は、不純物層の表層の不純物密度が１０２２［ｃｍ−３］オーダーであることから、ボロンの拡散が多くなり、ＡＩＬ３６の真性半導体領域化が困難になるおそれがある。しかし、本実施の形態では、ステップＳ３において、不純物層の表層を除去して、不純物層の不純物密度を１０２０［ｃｍ−３］オーダーに調整しているため、このステップＳ５において形成されるＡＩＬ３６の真性半導体領域化が容易になる。
その後、ステップＳ６において、エピタキシャル成長によって、第１エピタキシャル層上に第２エピタキシャル層（エピタキシャル層１４の上層部分）を形成する。図６に示す半導体装置１０ｂは、この段階で、埋め込みゲート領域２６が完成する。なお、この段階において、リンが下方に拡散するが、このリンはＡＩＬ３６を真性化させる不純物補償として働く。
その後、ステップＳ７において、第２エピタキシャル層のうち、埋め込みゲート領域２６に対応する箇所に取出し領域２８を形成し、ＡＩＬ３６に対応する箇所にカソード領域２２を形成する。これによって、第１エピタキシャル層上にカソード領域２２を含む第２エピタキシャル層が形成されることになる。
その後、ステップＳ８において、エピタキシャル層１４上に、第１絶縁層３０、ゲート電極２０、カソード電極１６、第２絶縁層３２及びカソード配線層３４を形成して、半導体装置１０（半導体装置１０ａ及び半導体装置１０ｂ）が完成する。
この製造方法によれば、埋め込みゲート領域２６とカソード領域２２との間に、高抵抗で、且つ、キャリア寿命短縮化を図ることができるＡＩＬ３６を容易に形成することができる。しかも、距離Ｄａと距離Ｄｂとの関係が上述した関係を有する半導体装置１０、第１変形例及び第２変形例に係る半導体装置１０ａ及び１０ｂを容易に作製することができる。
［第１実施例］
第１実施例は、参考例及び実施例１〜９について、順バイアスから逆バイアスをかけた場合に発生する逆電圧（ピーク値Ｖｐの絶対値であり、以下同様である。）を測定した。具体的には、順方向電流ＩＦ（図４参照）として定格電流３０Ａを流した後、逆バイアスをかけたときの逆電圧Ｖｐを測定した。参考例及び実施例１〜９の内訳及び測定結果を下記表１に示す。なお、参考例及び実施例１〜９共に、ＡＩＬ３６には５０ａｔｍの金（Ａｕ）をドープした。
（参考例）
参考例に係る半導体装置は、距離Ｄａが１８μｍ、距離Ｄｂが９μｍであり、距離Ｄａと距離Ｄｂとの関係がＤｂ／Ｄａ＝１／２である。
（実施例１）
実施例１に係る半導体装置は、距離Ｄａが６μｍ、距離Ｄｂが２．０μｍで、距離Ｄａと距離Ｄｂとの関係がＤｂ／Ｄａ＝１／３である。
（実施例２〜９）
実施例２、３、４、５、６、７、８及び９に係る半導体装置は、いずれも距離Ｄａが６μｍで、距離Ｄｂが１．５μｍ、１．３μｍ、１．１μｍ、１．０μｍ、０．９μｍ、０．７μｍ、０．６μｍ及び０．５μｍであり、距離Ｄａと距離Ｄｂとの関係がＤｂ／Ｄａ＝１／４、１３／６０、１１／６０、１／６、３／２０、７／６０、１／１０及び１／１２である。
Figure 2013168564
表１から、参考例は、順方向電流として、定格電流３０Ａを流してから逆バイアスをかけた際の逆電圧は３ｋＶであった。実施例１〜９は、いずれも参考例よりも逆電圧が低かった。特に、Ｄｂ／Ｄａの値が３／２０になるにつれて逆電圧は低くなり（実施例１〜６参照）、Ｄｂ／Ｄａの値が３／２０よりも小さくなると、徐々に逆電圧が高くなった（実施例７〜９参照）。これは、蓄積時間の短縮には限界があり、そのため、Ｄｂ／Ｄａの値が３／２０よりも小さくなっても、蓄積時間の短縮化にはつながらず、反対に耐圧が低下しているからと考えられる。なお、Ｄｂ／Ｄａが１／１２よりも小さくなると、ＡＩＬの抵抗値が低下し、オン抵抗が高くなるという問題がある。
従って、距離Ｄａと距離Ｄｂの関係は、
Ｄｂ≦（１／３）×Ｄａ
を満足することがよいことがわかる。
そして、実施例１〜９から、
好ましくは、
（１／１２）×Ｄａ≦Ｄｂ≦（１／３）×Ｄａ
であり、さらに好ましくは、
（１／１０）×Ｄａ≦Ｄｂ≦（１／４）×Ｄａ
であり、より好ましくは、
（７／６０）×Ｄａ≦Ｄｂ≦（１３／６０）×Ｄａ
であり、特に、好ましくは、
（３／２０）×Ｄａ≦Ｄｂ≦（１１／６０）×Ｄａ
であることがわかる。
［第２実施例］
第２実施例は、実施例１０〜１８並びに参考例１及び２について、距離Ｄａを変え、さらに、距離Ｄａと距離Ｄｂとの関係がＤｂ／Ｄａ＝１／１２、１／６及び１／３のときの順バイアスから逆バイアスをかけた場合に発生する逆電圧を測定した。この場合も第１実施例と同様に、順方向電流として定格電流３０Ａを流した後、逆バイアスをかけたときの逆電圧を測定した。実施例１０〜１８並びに参考例１及び２の内訳及び測定結果を下記表２に示す。なお、実施例１０〜１８並びに参考例１及び２においても、ＡＩＬには５０ａｔｍの金（Ａｕ）をドープした。
（実施例１０）
実施例１０は、距離Ｄａと距離Ｄｂとの関係がＤｂ／Ｄａ＝１／１２、１／６及び１／３の３種類の半導体装置を作製し、各半導体装置について逆電圧を測定した。３種類の半導体装置共に距離Ｄａは４μｍとした。距離Ｄｂは種類によって異なり、０．３３μｍ（Ｄｂ／Ｄａ＝１／１２）、０．６７μｍ（Ｄｂ／Ｄａ＝１／６）、１．３３μｍ（Ｄｂ／Ｄａ＝１／３）とした。
（実施例１１〜１８）
実施例１１、１２、１３、１４、１５、１６、１７及び１８は、距離Ｄａがそれぞれ５μｍ、６μｍ、７μｍ、８μｍ、９μｍ、１０μｍ、１２μｍ、１４μｍであり、上述した実施例１０と同様に、距離Ｄａと距離Ｄｂとの関係がＤｂ／Ｄａ＝１／１２、１／６及び１／３の３種類の半導体装置を作製し、各半導体装置について逆電圧を測定した。
（参考例１及び２）
参考例１及び２は、距離Ｄａがそれぞれ１６μｍ及び１８μｍであり、上述した実施例１０と同様に、距離Ｄａと距離Ｄｂとの関係がＤｂ／Ｄａ＝１／１２、１／６及び１／３の３種類の半導体装置を作製し、各半導体装置について逆電圧を測定した。
Figure 2013168564
表２から、参考例１は、Ｄｂ／Ｄａ＝１／３において、第１実施例の参考例と同じ３．０ｋＶであり、参考例２は、Ｄｂ／Ｄａ＝１／６及び１／３において、第１実施例の参考例と同じ３．０ｋＶであった。一方、実施例１０〜１８は、いずれも３．０ｋＶよりも低く、良好であった。特に、実施例１２〜１４は、距離Ｄａと距離Ｄｂの関係がＤｂ／Ｄａ＝１／１２〜１／３にわたって良好な結果となった。
従って、距離Ｄａは、４．０μｍ以上１４．０μｍ以下がよく、好ましくは４．０μｍ以上１０．０μｍ以下であり、さらに好ましくは、４．０μｍ以上８．０μｍ以下であり、特に好ましくは、５．０μｍ以上７．０μｍ以下であることがわかる。
なお、本発明に係る半導体装置は、上述の実施の形態に限らず、本発明の要旨を逸脱することなく、種々の構成を採り得ることはもちろんである。
１０…半導体装置 １２…半導体基板
１４…エピタキシャル層 １６…カソード電極
１８…アノード電極 ２０…ゲート電極
２２…カソード領域 ２４…アノード領域
２６…埋め込みゲート領域 ２８…取出し領域
３０…第１絶縁層 ３２…第２絶縁層
３４…カソード配線層 ３６…ＡＩＬ

Claims (15)

  1. 第１導電型の半導体基板と、
    前記半導体基板の一方の表面に形成された１以上のカソード電極と、
    前記半導体基板の他方の表面に形成されたアノード電極と、
    前記半導体基板の前記一方の表面に、前記カソード電極と電気的に絶縁して形成され、前記カソード電極と前記アノード電極間に流れる電流の導通を制御するゲート電極と、
    前記半導体基板の前記一方の表面のうち、少なくとも前記カソード電極に対応した部分に形成された第１導電型のカソード領域と、
    前記半導体基板の前記他方の表面のうち、前記アノード電極に対応した部分に形成された第２導電型のアノード領域と、
    前記半導体基板のうち、前記カソード領域と前記アノード領域とで挟まれた領域であって、且つ、前記カソード領域寄りの位置に形成された第２導電型の複数の埋め込みゲート領域とを有する半導体装置において、
    前記埋め込みゲート領域の前記アノード領域側の端部から前記カソード領域の表面までの距離をＤａ、前記埋め込みゲート領域のうち、不純物密度が最も高い部位から前記カソード領域の前記アノード領域側の端部までの距離をＤｂとしたとき、
    Ｄｂ≦（１／３）×Ｄａ
    であることを特徴とする半導体装置。
  2. 請求項１記載の半導体装置において、
    （１／１２）×Ｄａ≦Ｄｂ≦（１／３）×Ｄａ
    であることを特徴とする半導体装置。
  3. 請求項２記載の半導体装置において、
    （１／１０）×Ｄａ≦Ｄｂ≦（１／４）×Ｄａ
    であることを特徴とする半導体装置。
  4. 請求項３記載の半導体装置において、
    （７／６０）×Ｄａ≦Ｄｂ≦（１３／６０）×Ｄａ
    であることを特徴とする半導体装置。
  5. 請求項４記載の半導体装置において、
    （３／２０）×Ｄａ≦Ｄｂ≦（１１／６０）×Ｄａ
    であることを特徴とする半導体装置。
  6. 請求項１記載の半導体装置において、
    前記埋め込みゲート領域の前記アノード領域側の端部から前記カソード領域の表面までの距離Ｄａは４．０μｍ以上１４．０μｍ以下であることを特徴とする半導体装置。
  7. 請求項６記載の半導体装置において、
    前記距離Ｄａは４．０μｍ以上１０．０μｍ以下であることを特徴とする半導体装置。
  8. 請求項７記載の半導体装置において、
    前記距離Ｄａは４．０μｍ以上８．０μｍ以下であることを特徴とする半導体装置。
  9. 請求項８記載の半導体装置において、
    前記距離Ｄａは５．０μｍ以上７．０μｍ以下であることを特徴とする半導体装置。
  10. 請求項１〜９のいずれか１項に記載の半導体装置において、
    隣接する前記埋め込みゲート領域間の距離が０．５μｍ以上２．０μｍ以下であることを特徴とする半導体装置。
  11. 請求項１０記載の半導体装置において、
    隣接する前記埋め込みゲート領域間の距離が０．５μｍ以上１．５μｍ以下であることを特徴とする半導体装置。
  12. 請求項１１記載の半導体装置において、
    隣接する前記埋め込みゲート領域間の距離が０．８μｍ以上１．２μｍ以下であることを特徴とする半導体装置。
  13. 請求項１〜１２のいずれか１項に記載の半導体装置において、
    前記半導体基板上にエピタキシャル層を有し、
    前記エピタキシャル層は、少なくとも前記埋め込みゲート領域の一部及び前記カソード領域を含み、
    前記埋め込みゲート領域と前記カソード領域間に、能動的高抵抗半導体領域を有することを特徴とする半導体装置。
  14. 請求項１３記載の半導体装置において、
    前記能動的高抵抗半導体領域の不純物密度が１０１３［ｃｍ−３］オーダー〜１０１５［ｃｍ−３］オーダーであり、
    前記埋め込みゲート領域の不純物密度が最も高い部位の不純物密度が１０１８［ｃｍ−３］オーダー〜１０２０［ｃｍ−３］オーダーであり、
    前記カソード領域の不純物密度が最も高い部位の不純物密度が１０１８［ｃｍ−３］オーダー〜１０２０［ｃｍ−３］オーダーであることを特徴とする半導体装置。
  15. 第１導電型の半導体基板と、
    前記半導体基板の一方の表面に形成された１以上のカソード電極と、
    前記半導体基板の他方の表面に形成されたアノード電極と、
    前記半導体基板の前記一方の表面に、前記カソード電極と電気的に絶縁して形成され、前記カソード電極と前記アノード電極間に流れる電流の導通を制御するゲート電極と、
    前記半導体基板の前記一方の表面のうち、少なくとも前記カソード電極に対応した部分に形成された第１導電型のカソード領域と、
    前記半導体基板の前記他方の表面のうち、前記アノード電極に対応した部分に形成された第２導電型のアノード領域と、
    前記半導体基板のうち、前記カソード領域と前記アノード領域とで挟まれた領域であって、且つ、前記カソード領域寄りの位置に形成された第２導電型の複数の埋め込みゲート領域とを有する半導体装置の製造方法であって、
    前記半導体基板の表面に複数の開口を有するフォトマスクを形成する工程と、
    前記半導体基板のうち、少なくとも前記開口から露出する部分に第２導電型の不純物を付着させて、少なくとも前記開口から露出する部分に不純物層を形成する工程と、
    低温酸化を行って、前記不純物層の表層を除去する工程と、
    前記不純物層から前記半導体基板に対して不純物の拡散を行って前記埋め込みゲート領域の一部を形成する工程と、
    少なくとも第１導電型の不純物とシリコンを含む気相エピタキシャル成長を行って前記半導体基板上に、少なくとも前記埋め込みゲート領域の一部と、能動的高抵抗半導体層とを有する第１エピタキシャル層を形成する工程と、
    前記第１エピタキシャル層上に前記カソード領域を含む第２エピタキシャル層を形成する工程とを有することを特徴とする半導体装置の製造方法。
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