JP2801127B2 - 半導体装置およびその製造方法 - Google Patents

半導体装置およびその製造方法

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    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は半導体装置およびその製
造方法に関し、特に静電誘導（ＳＩ）サイリスタ、静電
誘導（ＳＩ）トランジスタおよびゲートターンオフ（Ｇ
ＴＯ）サイリスタならびにそれらの製造方法に関する。
【０００２】
【従来の技術】図１８乃至図２０は、従来の静電誘導サ
イリスタおよびその製造方法を説明するための斜視断面
図である。
【０００３】この種の従来の静電誘導サイリスタ３００
は次のようにして製造されていた。
【０００４】すなわち、まず、図１８に示すように、Ｎ
- 基板３１０の一主面にＰ型不純物を選択的に拡散する
ことにより、Ｐ+ のゲート領域３１４を選択的に形成す
る。
【０００５】次に、図１９に示すように、化学気相成長
法により、Ｎ- 基板３１０上にＮ-エピタキシャル層３
２０を形成する。この際、オートドーピングにより、Ｎ
- エピタキシャル層３２０内にもＰ+ のゲート領域３１
４が形成される。
【０００６】次に、図２０に示すように、Ｎ- 基板３１
０の下面に不純物拡散によりＰ層３１２を形成し、Ｎ-
エピタキシャル層３２０の上面に不純物拡散によりＮ+
層３２２を形成する。
【０００７】次に、Ｐ層３１２の下面にアノード電極３
４０を形成し、Ｎ+ 層３２２の上面にカソード電極３５
０を形成する。
【０００８】このように形成された静電誘導サイリスタ
３００においては、Ｐ層３１２はアノード、Ｎ+ 層３２
２はカソードとして機能し、Ｎ- 基板３１０およびＮ-
エピタキシャル層３２０は共にＮベース３６０として機
能し、Ｐ+ のゲート領域３１４はアノード電極３４０と
カソード電極３５０との間を流れるアノード電流を制御
するゲートとして機能する。
【０００９】図２１乃至２３は、従来のＧＴＯサイリス
タおよびその製造方法を説明するための斜視断面図であ
る。
【００１０】この種の従来のＧＴＯサイリスタ４００は
次のようにして製造されていた。
【００１１】すなわち、まず、図２１に示すように、Ｎ
- 基板４１０の上面に不純物拡散によりＰ層４１６を形
成し、次に、Ｐ層４１６の一主面にＰ型不純物を選択的
に拡散することにより、Ｐ+ のゲート領域４１４を選択
的に形成する。
【００１２】次に、図２２に示すように、化学気相成長
法により、Ｐ層４１６上にＰエピタキシャル層４２０を
形成する。この際、オートドーピングにより、Ｐエピタ
キシャル層４２０内にもＰ+ のゲート領域４１４が形成
される。
【００１３】次に、図２３に示すように、Ｎ- 基板４１
０の下面に不純物拡散によりＰ層４１２を形成し、Ｐエ
ピタキシャル層４２０の上面に不純物拡散によりＮ層４
２２を形成する。
【００１４】次に、Ｐ層４１２の下面にアノード電極４
４０を形成し、Ｎ層４２２の上面にカソード電極４５０
を形成する。
【００１５】このように形成されたＧＴＯサイリスタ４
００においては、Ｐ層４１２はＰエミッタ、Ｎ層４２２
はＮエミッタ、Ｎ- 基板４１０はＮベースとしてそれぞ
れ機能し、Ｐ層４１６およびＰエピタキシャル層４２０
は共にＰベース４６０として機能し、Ｐ+ のゲート領域
４１４はアノード電極４４０とカソード電極４５０との
間を流れるアノード電流を制御するゲートとして機能す
る。
【００１６】図２４、２５は従来のゲート金属付き静電
誘導サイリスタおよびその製造方法を説明するための斜
視断面図である。
【００１７】この種の従来のゲート金属付き静電誘導サ
イリスタ５００は次のようにして製造されていた。
【００１８】すなわち、まず、ウエットまたはドライエ
ッチング法により、Ｎ- 基板５１０に溝５２６を形成す
る。
【００１９】その後、図２４に示すように、不純物拡散
によりＮ- 基板５１０の上面および下面にＮ+ 層５２２
およびＰ層５１２をそれぞれ形成する。
【００２０】次に、溝５２６の底面にＰ+ のゲート領域
５１４を形成する。
【００２１】その後、図２５に示すように、Ｐ+ のゲー
ト領域５１４上にゲート金属５３０を、Ｎ+ 層５２２上
にカソード電極５５０を、Ｐ層５１２の下面にアノード
電極５４０をそれぞれ形成する。
【００２２】このように形成されたゲート金属付き静電
誘導サイリスタ５００においては、Ｐ層５１２はアノー
ド、Ｎ+ 層５２２はカソード、Ｎ- 基板５１０はＮベー
スとしてそれぞれ機能し、Ｐ+ のゲート領域５１４は、
アノード電極５４０とカソード電極５５０との間を流れ
るアノード電流を制御するゲートとして機能する。
【００２３】図２６、２７は従来のゲート金属付きＧＴ
Ｏサイリスタおよびその製造方法を説明するための斜視
断面図である。
【００２４】この種の従来のゲート電極付きＧＴＯサイ
リスタ６００は次のようにして製造されていた。
【００２５】すなわち、まず、図２１、２２を参照して
説明したように、不純物拡散や化学気相成長法を利用し
たエピタキシャル成長法により、Ｐ層６１６をＮ- 基板
６１０上に形成する。
【００２６】その後、図２６に示すように、不純物拡散
によりＰ層６１６の上面およびＮ-基板６１０の下面に
Ｎ層６２２およびＰ層６１２をそれぞれ形成する。
【００２７】次に、ウエットまたはドライエッチング法
により、Ｐ層６１６内に溝６２６を形成する。
【００２８】次に、溝６２６の底面にＰ+ のゲート領域
６１４を形成する。
【００２９】その後、図２７に示すように、Ｐ+ のゲー
ト領域６１４上にゲート金属６３０を、Ｎ層６２２上に
カソード電極６５０を、Ｐ層６１２の下面にアノード電
極６４０をそれぞれ形成する。
【００３０】このように形成されたゲート金属付きＧＴ
Ｏサイリスタ６００においては、Ｐ層６１２はＰエミッ
タ、Ｎ層６２２はＮエミッタ、Ｎ- 基板６１０はＮベー
ス、Ｐ層６１６はＰベースとしてそれぞれ機能し、Ｐ+
のゲート領域６１４はアノード電極６４０とカソード電
極６５０との間を流れるアノード電流を制御するゲート
として機能する。これらのサイリスタについての参考文
献としては、 １．西澤潤一「大電力静電誘導トランジスタの開発」通
産省工業技術院委託研究 助成金による研究報告書、1969
年 ２．西澤潤一「３極管特性を持つ大電力の縦型接合ＦＥ
Ｔ」日経エレクトロニク ス、50-61 、1971年９月27日号 ３．J. Nishizawa, T. Terasaki and J. Sibata ： " Fi
eld-Effect Transistor versus Analog Transistor（St
atic Induction Transistor)", IEEE Trans. on Electro
n Devices,ED-22(4), 185 (1975) ４．J. Nishizawa, and K. Nakamura,：Rev. de physiq
uee Appliquee, T13,725 (1978) ５．J. Nishizawa, and Y. Otsubo,：Tech. Dig, 1980
IEDM, 658 (1980) ６．西澤潤一、大見忠弘、謝孟賢、本谷薫、 電子通信
学会技術研究報告、ED81 -84 (1981) が挙げられる。
【００３１】
【発明が解決しようとする課題】図２０に示した従来の
静電誘導サイリスタ３００においては、最大遮断電流を
大きくするために、高濃度に不純物をドーピングしたＰ
+ のゲート領域３１４をＮベース３６０内に埋め込んで
いる。このようにＰ+ のゲート領域３１４をＮベース３
６０内に埋め込むには、まず、図１８に示すように、Ｎ
- 基板３１０の一主面にＰ+ のゲート領域３１４を選択
的に形成し、その後、化学気相成長法により、Ｎ- 基板
３１０上にＮ- エピタキシャル層３２０を形成する必要
がある。
【００３２】このＮ- エピタキシャル層３２０は、Ｐ+
のゲート領域３１４が選択的に形成されたＮ- 基板３１
０上に形成されるから、特に、Ｐ+ のゲート領域３１４
上に成長したＮ- エピタキシャル層３２０にはスタッキ
ングホールト等の結晶欠陥が生じやすく、また、Ｐ+ の
ゲート領域３１４とＮ- 基板３１０上とでは結晶の性質
が異なるから、均一で高品質なＮ- エピタキシャル層３
２０が得られず、その結果、均一で高品質なＮベース３
６０が得られないという問題があった。
【００３３】また、このエピタキシャル成長は常圧で約
１１００℃で行なわれるから、エピタキシャル成長時に
は、Ｐ+ のゲート領域３１４の不純物がＮ- 基板３１０
およびＮ- エピタキシャル層３２０内に拡散し、場合に
よっては、Ｐ+ のゲート領域３１４間のＮ- 基板３１０
およびＮ- エピタキシャル層３２０の導電型をＮからＰ
に変えてしまい、もはやＰ+ のゲート領域３１４によっ
てアノード電流を制御できなくなるという問題もあっ
た。
【００３４】さらに、また、このように、Ｐ+ のゲート
領域３１４の不純物がＮ- エピタキシャル層３２０の結
晶性やアノード電流に悪影響を及ぼすから、Ｐ+ のゲー
ト領域３１４の不純物濃度を高くするのにも限界があ
り、その結果、最大遮断電流を一定限度以上に大きくす
ることもできなかった。
【００３５】図２３に示した従来のＧＴＯサイリスタ４
００においても、最大遮断電流を大きくするために、高
濃度に不純物をドーピングしたＰ+ のゲート領域４１４
を、Ｐベース４６０内に埋め込んでいる。このようにＰ
+ のゲート領域４１４をＰベース４６０内に埋め込むに
は、まず、図２１に示すように、Ｐ層４１６の一主面に
Ｐ+ のゲート領域４１４を選択的に形成し、その後、化
学気相成長法により、Ｐ層４１６上にＰエピタキシャル
層４２０を形成する必要がある。
【００３６】このＰエピタキシャル層４２０は、Ｐ+ の
ゲート領域４１４が選択的に形成されたＰ層４１６上に
形成されるから、特に、Ｐ+ のゲート領域４１４上に成
長したＰエピタキシャル層４２０にはスタッキングホー
ルト等の結晶欠陥が生じやすく、また、Ｐ+ のゲート領
域４１４とＰ層４１６とでは結晶の性質が異なるから、
均一で高品質なＰエピタキシャル層４２０が得られず、
その結果、均一で高品質なＰベース４６０が得られない
という問題があった。
【００３７】さらに、また、このように、Ｐ+ のゲート
領域４１４の不純物がＰエピタキシャル層４２０の結晶
性に悪影響を及ぼすから、Ｐ+ のゲート領域４１４の不
純物濃度を高くするのにも限界があり、その結果、最大
遮断電流を一定限度以上に大きくすることもできなかっ
た。
【００３８】図２５に示した従来のゲート電極付き静電
誘導サイリスタにおいても、Ｐ+ のゲート領域５１４上
にゲート金属５３０を設けているから、ゲートの横方向
の抵抗が小さくなり、最大遮断電流を大きくできる。し
かしながら、Ｎ+ 層５２２を貫通し、Ｐ+ のゲート領域
５１４に達する溝５２６を設ける必要があるから、カソ
ードとなるＮ+ 層５２２が微細に分割され、高抵抗とな
ってしまうという問題があった。
【００３９】また、この溝５２６を形成するにはアンダ
ーエッチングの少ないドライエッチング法を用いるのが
好ましい。しかしながら、この溝５２６は、Ｎ+ 層５２
２を貫通しＰ+ のゲート領域５１４に達するように深く
形成する必要がある一方、ドライエッチング法はエッチ
ング速度が小さいから、溝５２６を形成するのに時間が
かかりすぎるという問題があった。
【００４０】さらに、ゲート金属５３０を、このような
アスペクト比の大きい溝５２６の底面に露出するＰ+ の
ゲート領域５１４上に形成することも困難であった。
【００４１】また、図２７に示した従来のゲート電極付
きＧＴＯサイリスタにおいても、Ｐ + のゲート領域６１
４上にゲート金属６３０を設けているから、ゲートの横
方向の抵抗が小さくなり、最大遮断電流を大きくでき
る。しかしながら、Ｎ層６２２を貫通し、Ｐ+ のゲート
領域６１４に達する溝６２６を設ける必要があるから、
ＮエミッタとなるＮ層６２２が微細に分割され、高抵抗
となってしまうという問題があった。
【００４２】また、この溝６２６を形成するにはアンダ
ーエッチングの少ないドライエッチング法を用いるのが
好ましいが、Ｎ層６２２を貫通しＰ+ のゲート領域６１
４に達するような深い溝６２６を形成するには、エッチ
ング速度の小さいドライエッチング法では時間がかかり
すぎるという問題があった。
【００４３】さらに、ゲート金属６３０を、このような
アスペクト比の大きい溝６２６の底面に露出するＰ+ の
ゲート領域６１４上に形成することも困難であった。
【００４４】
【課題を解決するための手段および作用】本発明によれ
ば、一導電型の第１および第２の半導体基板を準備する
工程と、前記第１の半導体基板の一主面に、不純物をド
ーピングした半導体からなるゲート領域を、前記ゲート
領域間に前記第１の半導体基板の前記一主面を露出し
て、選択的に形成する工程と、前記ゲート領域上に良導
体からなるゲート電極を設ける工程と、前記第２の半導
体基板の一主面に前記ゲート電極を収容可能な第１の凹
部と、前記ゲート領域間に露出する前記第１の半導体基
板の前記一主面と当接可能な凸部とを設ける工程と、前
記ゲート領域間に露出する前記第１の半導体基板の前記
一主面と、前記第２の半導体基板の前記凸部とを接触さ
せる工程と、を有することを特徴とする半導体装置の製
造方法が得られる。
【００４５】本発明においては、一導電型の第１の半導
体基板の一主面に、不純物をドーピングした半導体から
なるゲート領域を、ゲート領域間に第１の半導体基板の
一主面を露出して、選択的に形成するとともに、一導電
型の第２の半導体基板の一主面に、ゲート領域間に露出
する第１の半導体基板の一主面と当接可能な凸部を設
け、その後、ゲート領域間に露出する第１の半導体基板
の一主面と、第２の半導体基板の凸部とを接触させてい
る。
【００４６】このように、本発明においては、ゲート領
域が埋め込まれるベース領域は、エピタキシャル成長を
行なうことなく、第１の半導体基板および第２の半導体
基板の接触によって形成されるから、高品質な結晶性を
有するベース領域を得ることができるとともに、ゲート
領域間のベース領域の導電型が変わってしまうこともな
くなる。従って、ゲート領域によるアノード電流の制御
が不可能となることもなくなる。また、ゲート領域の高
濃度のドーピングも可能となる。
【００４７】エピタキシャル成長には１１００℃以上の
高温が必要とされ、不純物が非常に拡散し易いのに対し
て、半導体基板同士を接触させる場合には、不純物がほ
とんど拡散することがない。
【００４８】また、本発明によれば、一導電型の第１お
よび第２の半導体基板を準備する工程と、前記第１の半
導体基板の一主面に、不純物をドーピングした半導体か
らなるゲート領域を、前記ゲート領域間に前記第１の半
導体基板の前記一主面を露出して、選択的に形成する工
程と、前記ゲート領域上に良導体からなるゲート電極を
設ける工程と、前記第２の半導体基板の一主面に前記ゲ
ート電極を収容可能な第１の凹部と、前記ゲート領域間
に露出する前記第１の半導体基板の前記一主面と当接可
能な凸部とを設ける工程と、前記ゲート領域間に露出す
る前記第１の半導体基板の前記一主面と、前記第２の半
導体基板の前記凸部とを接触させて加熱することによ
り、前記ゲート領域間に露出する前記第１の半導体基板
の前記一主面と、前記第２の半導体基板の前記凸部とを
接合する工程と、を有することを特徴とする半導体装置
の製造方法が得られる。
【００４９】この製造方法においては、一導電型の第１
の半導体基板の一主面に、不純物をドーピングした半導
体からなるゲート領域を、ゲート領域間に第１の半導体
基板の一主面を露出して、選択的に形成するとともに、
一導電型の第２の半導体基板の一主面に、ゲート領域間
に露出する第１の半導体基板の一主面と当接可能な凸部
を設け、その後、ゲート領域間に露出する第１の半導体
基板の一主面と、第２の半導体基板の凸部とを接触させ
て加熱することにより、ゲート領域間に露出する第１の
半導体基板の一主面と、第２の半導体基板の凸部とを接
合している。
【００５０】このように、本製造方法においては、ゲー
ト領域が埋め込まれるベース領域は、エピタキシャル成
長を行なうことなく、第１の半導体基板および第２の半
導体基板の接合によって形成されるから、均一で高品質
な結晶性を有するベース領域を得ることができるととも
に、ゲート領域間のベース領域の導電型が変わってしま
うこともなくなる。従って、ゲート領域によるアノード
電流の制御が不可能となることもなくなる。また、ゲー
ト領域の高濃度のドーピングも可能となる。
【００５１】エピタキシャル成長には１１００℃以上の
高温が必要とされ、不純物が非常に拡散し易いのに対し
て、半導体基板同士を接合させる場合には、２００〜３
００℃以上に加熱すれば接合可能であり、不純物がほと
んど拡散することがない。なお、この接合は圧力を加え
なくても行なうことができるが、圧力を加えた状態で接
合すればより低温で接合することができる。
【００５２】また、本発明においては、一導電型の第１
の半導体基板の一主面に、ゲート領域を選択的に形成
し、ゲート領域上に良導体からなるゲート電極を設ける
とともに、一導電型の第２の半導体基板の一主面にゲー
ト電極を収容可能な第１の凹部と、ゲート領域間に露出
する第１の半導体基板の一主面と当接可能な凸部とを設
け、その後、ゲート領域間に露出する第１の半導体基板
の一主面と、第２の半導体基板の凸部とを接触または接
合している。
【００５３】このように、本発明においては、ゲート領
域上に金属等の良導体からなるゲート電極を設けている
から、ゲート横方向の抵抗が小さくなり、最大遮断電流
を大きくできる。また、ゲート電極は、第２の半導体基
板の一主面に設けられた第１の凹部内に収容されるか
ら、ゲート電極を収容するのに、第２の半導体基板の一
主面とは反対側の主面から深い溝を掘り込む必要もなく
なる。従って、カソードが微細に分割されて高抵抗とな
ることもない。また、第２の半導体基板の一主面に設け
られる第１の凹部は、ゲート電極を収容できればよいか
ら、深く形成する必要もなくなり、その結果、例えエッ
チング速度の小さいドライエッチング法によって第１の
凹部を形成しても、その形成に時間がかかりすぎるとい
うこともなくなる。さらに、ゲート電極は、第２の半導
体基板の一主面に形成された第１の凹部内に収容される
から、アスペクト比の大きい溝内にゲート電極を形成す
る必要もなくなる。
【００５４】なお、ゲート領域間に露出する第１の半導
体基板の一主面と、第２の半導体基板の凸部とを接触ま
たは接合する前に、ゲート領域間に露出する第１の半導
体基板の一主面および第２の半導体基板の凸部であって
第１の半導体基板の一主面と接合される部分の少なくと
も一方に、第１の半導体基板の一主面に設ける場合には
第１の半導体基板よりも高不純物濃度であり、第２の半
導体基板の凸部に設ける場合には第２の半導体基板より
も高不純物濃度である一導電型の高濃度半導体領域を設
けてもよい。
【００５５】このような高濃度半導体領域を設けること
によって、ゲート領域間に露出する第１の半導体基板の
一主面と、第２の半導体基板の凸部との電気的な接続を
良好にすることができる。なお、この高不純物濃度の半
導体領域の深さは、接合面において良好な電気的な接続
が確保できる深さであればよく、極力薄い方がよい。好
ましくは１０〜１００，０００Å、さらに好ましくは１
０〜１０，０００Åの範囲がよい。深すぎる場合には不
純物によりキャリアが散乱され過ぎてアノード電流が流
れにくくなり、また、本発明を静電誘導サイリスタに適
用した場合にはゲート領域から空乏層が広がりにくくな
り、アノード電流の制御が困難となってしまうからであ
る。
【００５６】また、本発明においては、第１の半導体基
板の一主面に第１の凹部を設け、第２の半導体基板の一
主面にも第２の凹部を設けてもよく、このように第１の
凹部および第２の凹部を第１の半導体基板の一主面およ
び第２の半導体基板の一主面にそれぞれ設けることによ
り、ゲート電極は第１の凹部および第２の凹部の両方に
よって収容すればよくなる。従って、ゲート電極を第１
の凹部のみによって収容する場合に比べて凹部の加工の
アスペクト比はより小さくなり、凹部の形成がより容易
となる。
【００５７】また、本発明によれば、一導電型の第１お
よび第２の半導体基板を準備する工程と、前記第１の半
導体基板の一主面に、ゲート電極を収容可能な凹部を設
ける工程と、前記凹部の少なくとも底面に、不純物をド
ーピングした半導体からなるゲート領域を、前記ゲート
領域間に前記第１の半導体基板の前記一主面を露出して
選択的に設ける工程と、前記ゲート領域上に良導体から
なる前記ゲート電極を前記凹部内に収容して設ける工程
と、前記ゲート領域間に露出する前記第１の半導体基板
の前記一主面と前記第２の半導体基板の一主面とを接触
させる工程と、を有することを特徴とする半導体装置の
製造方法が得られる。
【００５８】さらに、本発明によれば、一導電型の第１
および第２の半導体基板を準備する工程と、前記第１の
半導体基板の一主面に、ゲート電極を収容可能な凹部を
設ける工程と、前記凹部の少なくとも底面に、不純物を
ドーピングした半導体からなるゲート領域を、前記ゲー
ト領域間に前記第１の半導体基板の前記一主面を露出し
て選択的に設ける工程と、前記ゲート領域上に良導体か
らなる前記ゲート電極を前記凹部内に収容して設ける工
程と、前記ゲート領域間に露出する前記第１の半導体基
板の前記一主面と前記第２の半導体基板の一主面とを接
触させて加熱することにより、前記ゲート電極間に露出
する前記第１の半導体基板の前記一主面と、前記第２の
半導体基板の前記一主面とを接合する工程と、を有する
ことを特徴とする半導体装置の製造方法が得られる。
【００５９】このように、一導電型の第１の半導体基板
の一主面に、凹部を設け、この凹部の少なくとも底面
に、不純物をドーピングした半導体からなるゲート領域
を、ゲート領域間に第１の半導体基板の一主面を露出し
て選択的に設け、ゲート領域間に露出する第１の半導体
基板の一主面と一導電型の第２の半導体基板の一主面と
を接触または接合させているから、ゲート領域が埋め込
まれるベース領域は、エピタキシャル成長を行なうこと
なく、第１の半導体基板および第２の半導体基板の接合
によって形成されるから、均一で高品質な結晶性を有す
るベース領域を得ることができるとともに、ゲート領域
間のベース領域の導電型が変わってしまうこともなくな
る。従って、ゲート領域によるアノード電流の制御が不
可能となることもなくなる。また、ゲート領域の高濃度
のドーピングも可能となる。
【００６０】エピタキシャル成長には１１００℃以上の
高温が必要とされ、不純物が非常に拡散し易いのに対し
て、半導体基板同士を接合させる場合には、２００〜３
００℃以上に加熱すれば接合可能であり、不純物がほと
んど拡散することがない。
【００６１】また、このように、本発明においては、第
１の半導体基板の一主面に、ゲート電極を収容可能な凹
部を設け、凹部の少なくとも底面に、不純物をドーピン
グした半導体からなるゲート領域を、ゲート領域間に第
１の半導体基板の一主面を露出して選択的に設け、ゲー
ト領域上に良導体からなるゲート電極を凹部内に収容し
て設け、ゲート領域間に露出する第１の半導体基板の一
主面と第２の半導体基板の一主面とを接触または接合さ
せている。
【００６２】従って、ゲート領域上に金属等の良導体か
らなるゲート電極が設けられることになり、ゲート横方
向の抵抗が小さくなり、最大遮断電流を大きくできる。
また、ゲート電極は、第１の半導体基板の一主面に設け
られた凹部内に収容されるから、ゲート電極を収容する
のに、第２の半導体基板の一主面とは反対側の主面から
深い溝を掘り込む必要もなくなる。従って、カソードが
微細に分割されて高抵抗となることもない。また、第１
の半導体基板の一主面に設けられる凹部は、ゲート電極
を収容できればよいから、深く形成する必要もなくな
り、その結果、例えエッチング速度の小さいドライエッ
チング法によって凹部を形成しても、その形成に時間が
かかりすぎるということもなくなる。さらに、ゲート電
極は、第１の半導体基板の一主面に設けられた凹部に収
容されているから、ゲート領域間に露出する第１の半導
体基板の一主面と接触または接合される第２の半導体基
板の一主面には、もはや凹部を設ける必要もなくなり、
第２の半導体基板の一主面は平面状であってもよくな
る。従って、ゲート領域間に露出する第１の半導体基板
の一主面と第２の半導体基板の一主面とを接触または接
合させる場合に特別な目合わせを行なう必要がなくな
る。
【００６３】また、この場合においても、ゲート領域間
に露出する第１の半導体基板の一主面と、第２の半導体
基板の一主面とを接触または接合する工程の前に、ゲー
ト領域間に露出する第１の半導体基板の一主面および第
２の半導体基板の一主面であって第１の半導体基板の一
主面と接触または接合される部分の少なくとも一方に、
第１の半導体基板の一主面に設ける場合には第１の半導
体基板よりも高不純物濃度であり、第２の半導体基板の
一主面に設ける場合には第２の半導体基板よりも高不純
物濃度である一導電型の高濃度半導体領域を設けること
により、ゲート領域間に露出する第１の半導体基板の一
主面と、第２の半導体基板の一主面との電気的な接続を
良好にすることができる。
【００６４】また、本発明によれば、一導電型の第１お
よび第２の半導体基板を準備する工程と、前記第１の半
導体基板の一主面に、他の導電型の半導体からなるゲー
ト領域を、前記ゲート領域間に前記第１の半導体基板の
前記一主面を露出して、選択的に形成する工程と、前記
ゲート領域間に露出する前記第１の半導体基板の前記一
主面および前記第２の半導体基板の前記一主面であって
前記第１の半導体基板の前記一主面と接触または接合さ
れる部分の少なくとも一方に、前記第１の半導体基板の
前記一主面に設ける場合には前記第１の半導体基板より
も高不純物濃度であり、前記第２の半導体基板の前記一
主面に設ける場合には前記第２の半導体基板よりも高不
純物濃度である前記一導電型の高濃度半導体領域を設け
る工程と、前記ゲート領域間に露出する前記第１の半導
体基板の前記一主面と前記第２の半導体基板の一主面と
を接合する工程と、アノード電極およびカソード電極の
一方を前記第１の半導体基板の前記一主面とは反対側の
他の主面と電気的に接続して設ける工程と、前記アノー
ド電極および前記カソード電極の他方を前記第２の半導
体基板の前記一主面とは反対側の他の主面と電気的に接
続して設ける工程と、を有することを特徴とする半導体
装置の製造方法が得られる。
【００６５】このように、本発明は、静電誘導トランジ
スタの製造方法に適用でき、ゲート領域が埋め込まれる
ベース領域は、エピタキシャル成長を行なうことなく、
第１の半導体基板および第２の半導体基板の接合によっ
て形成されるから、均一で高品質な結晶性を有するベー
ス領域を得ることができるとともに、ゲート領域間のベ
ース領域の導電型が変わってしまうこともなくなる。従
って、ゲート領域によるアノード電流の制御が不可能と
なることもなくなる。また、ゲート領域の高濃度のドー
ピングも可能となる。
【００６６】
【００６７】
【００６８】また、本発明によれば、一導電型の第１お
よび第２の半導体基板を準備する工程と、前記第１の半
導体基板の一主面に、他の導電型の半導体からなるゲー
ト領域を、前記ゲート領域間に前記第１の半導体基板の
前記一主面を露出して、選択的に形成する工程と、前記
ゲート領域上に良導体からなるゲート電極を設ける工程
と、前記第２の半導体基板の一主面に前記ゲート電極を
収容可能な凹部と、前記ゲート領域間に露出する前記第
１の半導体基板の前記一主面と当接可能な凸部とを設け
る工程と、前記ゲート領域間に露出する前記第１の半導
体基板の前記一主面と、前記第２の半導体基板の前記凸
部とを接合する工程と、アノード電極およびカソード電
極の一方を前記第１の半導体基板の前記一主面とは反対
側の他の主面と電気的に接続して設ける工程と、前記ア
ノード電極および前記カソード電極の他方を前記第２の
半導体基板の前記一主面とは反対側の他の主面と電気的
に接続して設ける工程と、を有することを特徴とする半
導体装置の製造方法が得られる。
【００６９】この製造方法は、静電誘導トランジスタに
適用でき、この場合においても、ゲート領域が埋め込ま
れるベース領域は第１の半導体基板および第２の半導体
基板の接合によって形成されるから、均一で高品質な結
晶性を有するベース領域を得ることができるとともに、
ゲート領域間のベース領域の導電型が変わってしまいア
ノード電流の制御が不可能となることもなくなる。ま
た、ゲート領域の高濃度のドーピングも可能となる。さ
らに、ゲート横方向の抵抗が小さくなって最大遮断電流
を大きくできるとともに、このようにゲート電極を設け
てもカソードが微細に分割されて高抵抗となることがな
い。また、第２の半導体基板の一主面に設けられる凹部
はゲート電極を収容可能であればよいから、その形成に
時間がかかりすぎることもない。さらに、ゲート電極が
第２の半導体基板の一主面に形成される凹部内に収容さ
れるから、アスペクト比の大きい溝内にゲート電極を形
成する必要もなくなる。
【００７０】また、本発明によれば、一導電型の第１お
よび第２の半導体基板を準備する工程と、前記第１の半
導体基板の一主面に、ゲート電極を収容可能な凹部を設
ける工程と、前記凹部の少なくとも底面に、他の導電型
の半導体からなるゲート領域を、前記ゲート領域間に前
記第１の半導体基板の前記一主面を露出して、選択的に
形成する工程と、前記ゲート領域上に良導体からなるゲ
ート電極を前記凹部内に収容して設ける工程と、前記ゲ
ート領域間に露出する前記第１の半導体基板の前記一主
面と、前記第２の半導体基板の前記一主面とを接合する
工程と、アノード電極およびカソード電極の一方を前記
第１の半導体基板の前記一主面とは反対側の他の主面と
電気的に接続して設ける工程と、前記アノード電極およ
び前記カソード電極の他方を前記第２の半導体基板の前
記一主面とは反対側の他の主面と電気的に接続して設け
る工程と、を有することを特徴とする半導体装置の製造
方法が得られる。
【００７１】この製造方法も、静電誘導トランジスタに
適用でき、この場合においても、ゲート領域が埋め込ま
れるベース領域は第１の半導体基板および第２の半導体
基板の接合によって形成されるから、均一で高品質な結
晶性を有するベース領域を得ることができるとともに、
ゲート領域間のベース領域の導電型が変わってしまいア
ノード電流の制御が不可能となることもなくなる。ま
た、ゲート領域の高濃度のドーピングも可能となる。さ
らに、ゲート横方向の抵抗が小さくなって最大遮断電流
を大きくできるとともに、このようにゲート電極を設け
てもカソードが微細に分割されて高抵抗となることがな
い。また、第１の半導体基板の一主面に設けられる凹部
はゲート電極を収容可能であればよいから、その形成に
時間がかかりすぎることもない。さらに、ゲート電極
は、第１の半導体基板の一主面に設けられた凹部に収容
されているから、ゲート領域間に露出する第１の半導体
基板の一主面と接合される第２の半導体基板の一主面に
は、もはや凹部を設ける必要もなくなり、第２の半導体
基板の一主面は平面状であってもよくなる。従って、ゲ
ート領域間に露出する第１の半導体基板の一主面と第２
の半導体基板の一主面とを接合させる場合に特別な目合
わせを行なう必要がなくなる。
【００７２】また、本発明によれば、一導電型の第１お
よび第２の半導体基板を準備する工程と、前記第１の半
導体基板の一主面に、他の導電型の半導体からなるゲー
ト領域を、前記ゲート領域間に前記第１の半導体基板の
前記一主面を露出して、選択的に形成する工程と、前記
ゲート領域上に良導体からなるゲート電極を設ける工程
と、前記第１の半導体基板の前記一主面とは反対側の他
の主面または前記第２の半導体基板の前記一主面とは反
対側の他の主面の一方に、前記他の導電型の第１の半導
体層を設ける工程と、前記第２の半導体基板の前記一主
面に前記ゲート電極を収容可能な凹部と、前記ゲート領
域間に露出する前記第１の半導体基板の前記一主面と当
接可能な凸部とを設ける工程と、前記ゲート領域間に露
出する前記第１の半導体基板の前記一主面と、前記第２
の半導体基板の前記凸部とを接合する工程と、アノード
電極およびカソード電極の一方を前記第１の半導体基板
の前記他の主面または前記第１の半導体層と電気的に接
続して設ける工程と、前記アノード電極および前記カソ
ード電極の他方を前記第２の半導体基板の前記他の主面
または前記第１の半導体層と電気的に接続して設ける工
程と、を有することを特徴とする半導体装置の製造方法
が得られる。
【００７３】この製造方法は、静電誘導サイリスタに適
用でき、この場合においても、ゲート領域が埋め込まれ
るベース領域は第１の半導体基板および第２の半導体基
板の接合によって形成されるから、均一で高品質な結晶
性を有するベース領域を得ることができるとともに、ゲ
ート領域間のベース領域の導電型が変わってしまいアノ
ード電流の制御が不可能となることもなくなる。また、
ゲート領域の高濃度のドーピングも可能となる。さら
に、ゲート横方向の抵抗が小さくなって最大遮断電流を
大きくできるとともに、このようにゲート電極を設けて
もカソードが微細に分割されて高抵抗となることがな
い。また、第２の半導体基板の一主面に設けられる凹部
はゲート電極を収容可能であればよいから、その形成に
時間がかかりすぎることもない。さらに、ゲート電極が
第２の半導体基板の一主面に形成される凹部内に収容さ
れるから、アスペクト比の大きい溝内にゲート電極を形
成する必要もなくなる。
【００７４】また、本発明によれば、一導電型の第１お
よび第２の半導体基板を準備する工程と、前記第１の半
導体基板の一主面に、ゲート電極を収容可能な凹部を設
ける工程と、前記凹部の少なくとも底面に、他の導電型
の半導体からなるゲート領域を、前記ゲート領域間に前
記第１の半導体基板の前記一主面を露出して、選択的に
形成する工程と、前記ゲート領域上に良導体からなるゲ
ート電極を前記凹部内に収容して設ける工程と、前記第
１の半導体基板の前記一主面とは反対側の他の主面また
は前記第２の半導体基板の一主面とは反対側の他の主面
の一方に、前記他の導電型の第１の半導体層を設ける工
程と、前記ゲート領域間に露出する前記第１の半導体基
板の前記一主面と、前記第２の半導体基板の前記一主面
とを接合する工程と、アノード電極およびカソード電極
の一方を前記第１の半導体基板の前記他の主面または前
記第１の半導体層と電気的に接続して設ける工程と、前
記アノード電極および前記カソード電極の他方を前記第
２の半導体基板の前記他の主面または前記第１の半導体
層と電気的に接続して設ける工程と、を有することを特
徴とする半導体装置の製造方法が得られる。
【００７５】この製造方法も、静電誘導サイリスタに適
用でき、この場合においても、ゲート領域が埋め込まれ
るベース領域は第１の半導体基板および第２の半導体基
板の接合によって形成されるから、均一で高品質な結晶
性を有するベース領域を得ることができるとともに、ゲ
ート領域間のベース領域の導電型が変わってしまいアノ
ード電流の制御が不可能となることもなくなる。また、
ゲート領域の高濃度のドーピングも可能となる。さら
に、ゲート横方向の抵抗が小さくなって最大遮断電流を
大きくできるとともに、このようにゲート電極を設けて
もカソードが微細に分割されて高抵抗となることがな
い。また、第１の半導体基板の一主面に設けられる凹部
はゲート電極を収容可能であればよいから、その形成に
時間がかかりすぎることもない。さらに、ゲート電極
は、第１の半導体基板の一主面に設けられた凹部に収容
されているから、ゲート領域間に露出する第１の半導体
基板の一主面と接合される第２の半導体基板の一主面に
は、もはや凹部を設ける必要もなくなり、第２の半導体
基板の一主面は平面状であってもよくなる。従って、ゲ
ート領域間に露出する第１の半導体基板の一主面と第２
の半導体基板の一主面とを接合させる場合に特別な目合
わせを行なう必要がなくなる。
【００７６】また、本発明によれば、一導電型の第１の
半導体基板と他の導電型の第２の半導体基板とを準備す
る工程と、前記第１の半導体基板の一主面に、前記他の
導電型の第１の半導体層を形成する工程と、前記第１の
半導体層の一主面および前記第２の半導体基板の一主面
の一方に、前記第１の半導体層に形成する場合には前記
第１の半導体層よりも高不純物濃度であり、前記第２の
半導体基板に形成する場合には前記第２の半導体基板よ
りも高不純物濃度である前記他の導電型の半導体からな
るゲート領域を、前記ゲート領域間に前記第１の半導体
層の前記一主面または前記第２の半導体基板の前記一主
面を露出して、選択的に形成する工程と、前記ゲート領
域上に良導体からなるゲート電極を設ける工程と、前記
第１の半導体層の前記一主面および前記第２の半導体基
板の前記一主面の他方に、前記ゲート電極を収容可能な
凹部と、前記ゲート領域間に露出する前記第２の半導体
基板の前記一主面または前記第１の半導体層の前記一主
面と当接可能な凸部とを設ける工程と、前記第１の半導
体基板の前記一主面とは反対側の他の主面に前記他の導
電型の第２の半導体層を設ける工程と、前記第２の半導
体基板の前記一主面とは反対側の他の主面に、前記一導
電型の第３の半導体層を設ける工程と、前記ゲート領域
間に露出する前記第１の半導体層の前記一主面または前
記第２の半導体基板の前記一主面と、前記第２の半導体
基板の前記凸部または前記第１の半導体層の前記凸部と
を接合する工程と、アノード電極およびカソード電極の
一方を前記第２の半導体層と電気的に接続して設ける工
程と、前記アノード電極および前記カソード電極の他方
を前記第３の半導体層と電気的に接続して設ける工程
と、を有することを特徴とする半導体装置の製造方法が
得られる。
【００７７】この製造方法はＧＴＯサイリスタに適用で
き、この場合においても、ゲート領域が埋め込まれるベ
ース領域は第１の半導体層および第２の半導体基板の接
合によって形成されるから、均一で高品質な結晶性を有
するベース領域を得ることができる。また、ゲート領域
の高濃度のドーピングも可能となる。さらに、ゲート横
方向の抵抗が小さくなって最大遮断電流を大きくできる
とともに、このようにゲート電極を設けてもカソードが
微細に分割されて高抵抗となることがない。また、第１
の半導体基板の一主面または第２の半導体基板の一主面
に設けられる凹部はゲート電極を収容可能であればよい
から、その形成に時間がかかりすぎることもない。さら
に、ゲート電極が第１の半導体基板の一主面または第２
の半導体基板の一主面に形成される凹部内に収容される
から、アスペクト比の大きい溝内にゲート電極を形成す
る必要もなくなる。
【００７８】また、本発明によれば、一導電型の第１の
半導体基板と他の導電型の第２の半導体基板とを準備す
る工程と、前記第１の半導体基板の一主面に、前記他の
導電型の第１の半導体層を形成する工程と、前記第１の
半導体層の一主面および前記第２の半導体基板の一主面
の一方に、ゲート電極を収容可能な凹部を設ける工程
と、前記凹部の少なくとも底面に、前記第１の半導体層
に形成する場合には前記第１の半導体層よりも高不純物
濃度であり、前記第２の半導体基板に形成する場合には
前記第２の半導体基板よりも高不純物濃度である前記他
の導電型の半導体からなるゲート領域を、前記ゲート領
域間に前記第１の半導体層の前記一主面または前記第２
の半導体基板の前記一主面を露出して、選択的に形成す
る工程と、前記ゲート領域上に良導体からなるゲート電
極を前記凹部内に収容して設ける工程と、前記第１の半
導体基板の前記一主面とは反対側の他の主面に前記他の
導電型の第２の半導体層を設ける工程と、前記第２の半
導体基板の前記一主面とは反対側の他の主面に、前記一
導電型の第３の半導体層を設ける工程と、前記ゲート領
域間に露出する前記第１の半導体層の前記一主面または
前記第２の半導体基板の前記一主面と、前記第１の半導
体層の前記一主面および前記第２の半導体基板の前記一
主面の前記他方とを接合する工程と、アノード電極およ
びカソード電極の一方を前記第２の半導体層と電気的に
接続して設ける工程と、前記アノード電極および前記カ
ソード電極の他方を前記第３の半導体層と電気的に接続
して設ける工程と、を有することを特徴とする半導体装
置の製造方法が得られる。
【００７９】この製造方法も、ＧＴＯサイリスタに適用
でき、この場合においても、ゲート領域が埋め込まれる
ベース領域は第１の半導体基板および第２の半導体基板
の接合によって形成されるから、均一で高品質な結晶性
を有するベース領域を得ることができる。また、ゲート
領域の高濃度のドーピングも可能となる。さらに、ゲー
ト横方向の抵抗が小さくなって最大遮断電流を大きくで
きるとともに、このようにゲート電極を設けてもカソー
ドが微細に分割されて高抵抗となることがない。また、
第１の半導体基板の一主面および第２の半導体基板の一
主面の一方に設けられる凹部はゲート電極を収容可能で
あればよいから、その形成に時間がかかりすぎることも
ない。さらに、ゲート電極は、第１の半導体基板の一主
面および第２の半導体基板の一主面の一方に設けられた
凹部に収容されているから、ゲート領域間に露出する第
１の半導体基板の一主面または第２の半導体基板の一主
面と接合される第１の半導体基板の一主面および第２の
半導体基板の一主面の他方には、もはや凹部を設ける必
要もなくなり、第１の半導体基板の一主面および第２の
半導体基板の一主面の他方は、平面状であってもよくな
る。従って、ゲート領域間に露出する第１の半導体基板
の一主面または第２の半導体基板の一主面と、第１の半
導体基板の一主面および第２の半導体基板の一主面の他
方とを接合させる場合に特別な目合わせを行なう必要が
なくなる。
【００８０】なお、好ましくは、ゲート領域上に良導体
からなるゲート電極を設ける工程が、前記ゲート領域上
に高融点金属からなるゲート電極を設ける工程である。
ゲート領域上に高融点金属からなるゲート電極を設ける
ことにより、より高温での熱拡散接合ができる。高温で
の接合界面は、結晶格子の乱れが小さくなるからであ
る。
【００８１】また、本発明によれば、アノード電極とカ
ソード電極との間に設けられた半導体基板内に、前記ア
ノード電極と前記カソード電極との間を流れる電流を制
御するためのゲートを有する半導体装置において、一主
面に不純物をドーピングした半導体からなるゲート領域
が選択的に形成され、かつ、該ゲート領域上に良導体か
らなるゲート電極が設けられた第１の半導体基板と、一
主面に前記ゲート電極が収容可能とされた凹部を有する
第２の半導体基板とがそれぞれ各一主面を対向させて接
合され、 前記第２の半導体基板における前記凹部と前記
第１の半導体基板における前記一主面にて空隙が形成さ
れ、前記ゲートは、前記空隙の底部に形成された前記ゲ
ート領域と、前記空隙内の前記ゲート領域上に設けられ
た前記ゲート電極とを備えていることを特徴とする半導
体装置が得られる。
【００８２】この半導体装置においては、ゲートが、不
純物をドーピングした半導体からなるゲート領域と、ゲ
ート領域上に設けられ金属からなるゲート電極とを備え
ているから、ゲート横方向の抵抗が小さくなり、最大遮
断電流を大きくすることができる。上述のように、不純
物をドーピングした半導体からなるゲート領域のみなら
ず、ゲート領域上に設けられ金属からなるゲート電極も
第１及び第２の半導体基板との接合によって形成された
空隙内に形成され、しかも、前記接合が低温で行われる
ことから、不純物の拡散・移動が非常に少なく、ゲート
領域の増大はほとんど生じない。 ゲート領域が埋め込ま
れる半導体領域は、エピタキシャル成長を行うことな
く、第１の半導体基板及び第２の半導体基板の接触によ
って形成されることから、高品質な結晶性を有する半導
体領域を得ることができると共に、ゲート領域間の半導
体領域の導電型が変わってしまうこともなくなる。従っ
て、ゲート領域によるアノード電流の制御が不可能にな
るという不都合を回避することができ、ゲート領域の高
濃度のドーピングも可能となる。 ゲート電極が空隙内に
収容されるかたちとなるため、ゲート電極とコンタクト
をとるための深い溝を掘り込む必要がなくなり、カソー
ド電極の高抵抗化を有効に回避することができ、アスペ
クト比の大きい溝内にゲート電極を形成する必要もなく
なる。
【００８３】この場合に、前記第１の半導体基板と前記
第２の半導体基板との前記接合によって構成される半導
体基板を、一導電型の第１の半導体層と、前記第１の半
導体層上に設けられた他の導電型の第２の半導体層と、
前記第２の半導体層上に設けられ、前記第２の半導体層
よりも高不純物濃度の前記他の導電型の第３の半導体層
とを備えるようにし、前記アノード電極および前記カソ
ード電極の一方を前記第１の半導体層と電気的に接続し
て設け、前記アノード電極および前記カソード電極の他
方を前記第３の半導体層と電気的に接続して設け、前記
ゲート領域の半導体を前記一導電型の半導体とし、前記
ゲート領域および前記ゲート電極を前記第２の半導体層
内に埋め込むことにより、本発明に係る半導体装置を静
電誘導サイリスタに好適に適用することができる。
【００８４】この場合に、前記ゲート領域と第２の半導
体層との接合部が絶縁層によって覆われているようにす
ることもでき、ゲート領域と第２の半導体層とのＰＮ接
合部のパッシベーション効果が得られ、その結果、ゲー
ト、カソード間の耐圧を向上させることができる。
【００８５】また、前記第１の半導体基板と前記第２の
半導体基板との前記接合によって構成される半導体基板
を、一導電型の第１の半導体層と、前記第１の半導体層
上に設けられた他の導電型の第２の半導体層と、前記第
２の半導体層上に設けられた前記一導電型の第３の半導
体層と、前記第３の半導体層上に設けられた前記他の導
電型の第４の半導体層とを備えるようにし、前記アノー
ド電極および前記カソード電極の一方を前記第１の半導
体層と電気的に接続して設け、前記アノード電極および
前記カソード電極の他方を前記第４の半導体層と電気的
に接続して設け、前記ゲート領域を前記一導電型で、か
つ、前記第３の半導体層よりも高不純物濃度の半導体と
し、前記ゲート領域および前記ゲート電極を前記第３の
半導体層内に埋め込むことにより、本発明に係る半導体
装置をＧＴＯサイリスタに好適に適用することができ
る。
【００８６】この場合に、前記ゲート電極を、前記ゲー
ト領域と前記第３の半導体層との接合部を覆うように設
けることができ、このようにすることによって、ゲート
抵抗をより有効に下げ、動作周波数を高めることができ
る。
【００８７】さらに、また、前記ゲート電極が高融点金
属からなるようにすれば、良質な接合界面が得られる接
合温度の高温化ができる。
【００８８】なお、表面の平面・平滑度、清浄度が高い
場合は室温から接着が可能である。
【００８９】
【実施例】次に、本発明の実施例を添付の図面を参照し
て説明する。
【００９０】図１、図２は、本発明の第１の実施例の静
電誘導サイリスタおよびその製造方法を説明するための
斜視断面図である。
【００９１】まず、少なくとも互いに接合される面が鏡
面研磨されたＮ- 基板１０、２０を準備する。
【００９２】次に、図１に示すように、Ｎ- 基板１０の
下面に不純物拡散によりＰ+ 層１２を形成する。次に、
Ｎ- 基板１０の上面にＰ型不純物を選択的に拡散するこ
とによりＰ+ のゲート領域１４を、ゲート領域１４間に
Ｎ- 基板１０の上面１９を露出して、３０μｍ間隔で選
択的に形成する。次に、ホトリソグラフィ法により、Ｐ
+ のゲート領域１４上に、タングステンからなるゲート
電極３０を選択的に形成する。
【００９３】一方、Ｎ- 基板２０の下面には、ホトリソ
グラフィ法により、ゲート電極３０を収容可能な凹部２
６を設ける。凹部２６が設けられていない部分が、Ｐ+
のゲート領域１４間に露出するＮ- 基板１０の上面１９
と接合される凸部２９となる。Ｎ- 基板２０の上面には
不純物拡散によりＮ+ 層２２があらかじめ形成されてい
る。
【００９４】次に、硫酸＋過酸化水素水溶液によってＮ
- 基板１０、２０の超音波洗浄処理を行なって有機物や
金属を除去する。
【００９５】次に、Ｎ- 基板１０、２０を純水で洗浄
し、室温でスピンナ乾燥する。
【００９６】次に、図２に示すように、Ｐ+ のゲート領
域１４間に露出するＮ- 基板１０の上面１９と、Ｎ- 基
板２０の凸部２９とを接触させた状態で、水素雰囲気
中、８００℃で加熱することにより、Ｎ- 基板１０およ
びＮ- 基板２０を接合する。なお、ゲート電極３０にア
ルミニウムを用いた場合には、４００℃で接合する。
【００９７】次に、Ｐ+ 層１２の下面およびＮ+ 層２２
の上面にアノード電極４０およびカソード電極５０をそ
れぞれ形成する。
【００９８】このようにして形成された静電誘導サイリ
スタ１００においては、Ｐ+ 層１２はアノード、Ｎ+ 層
２２はカソード、Ｎ- 基板１０およびＮ- 基板２０は共
にＮベース６０として機能し、Ｐ+ のゲート領域１４お
よびゲート電極３０はアノード電極４０とカソード電極
５０との間を流れるアノード電流を制御するゲートとし
て機能する。
【００９９】本実施例においては、Ｐ+ のゲート領域１
４が埋め込まれるＮベース６０はＮ - 基板１０およびＮ
- 基板２０の接合によって形成されるから、均一で高品
質な結晶性を有するＮベース６０を得ることができると
ともに、Ｐ+ のゲート領域１４間のＮベース６０の領域
の導電型がＰ型に変わってしまいアノード電流の制御が
不可能となることもなくなる。
【０１００】さらに、Ｐ+ のゲート領域１４上にタング
ステンからなるゲート電極３０を設けているから、ゲー
ト横方向の抵抗が小さくなって最大遮断電流を大きくで
きる。また、ゲート電極３０はＮ- 基板２０の凹部２６
内に収容されているから、このようにゲート電極３０を
設けてもＮ+ 層２２およびＮ- 基板２０が微細に分割さ
れて高抵抗となることがなく、また、アスペクト比の大
きい溝内にゲート電極３０を形成する必要もなくなる。
【０１０１】また、Ｎ- 基板２０の下面に設けられた凹
部２６はゲート電極３０を収容可能であればよいから、
その形成に時間がかかりすぎることもない。
【０１０２】さらに、本実施例においては、ゲート電極
３０にタングステンを使用したから、良質な接合界面が
得られる高温接合処理ができる。
【０１０３】なお、本実施例においては、８００℃で接
合を行なった。１１００℃以上となるとＰ+ のゲート領
域１４の不純物がＮ- 基板１０、２０内に拡散し、サイ
リスタの特性に悪影響を与えるから好ましくない。な
お、接合は、より好ましくは、常圧にて４００〜１１０
０℃の範囲で行なう。不純物の熱拡散が少なく、かつ接
合結晶格子の歪が小さくできるからである。
【０１０４】また、本実施例においては、圧力をＮ- 基
板１０および２０の両側から特に加えることなく接合を
行なったが、Ｎ- 基板１０および２０の両側から圧力を
加えながら接合を行なうことが好ましい。接合温度が下
がり、熱拡散が抑えられ非接触部位が減少するからであ
る。圧力は０．１ｋｇ／ｃｍ2 〜１００ｋｇ／ｃｍ2の
範囲で加えることが好ましい。０．１ｋｇ／ｃｍ2 以下
だと接触が不十分となり、１００ｋｇ／ｃｍ2 以上だと
変形による位置ずれが生じるからである、このとき、接
合温度は、好ましくは、４００℃〜１１００℃であり、
より好ましくは５００〜１０００℃である。加圧により
接合温度の低温化がなされるからである。
【０１０５】なお、本実施例においては、Ｎ- 基板１０
の下面に不純物拡散によりＰ+ 層１２を形成し、その後
Ｎ- 基板１０の上面にＰ+ のゲート領域１４を形成した
が、図３に示すように、厚さ３００〜５００μｍ程度の
Ｐ基板１１の一方の表面にＮ層１３、Ｎ- 層１７を形成
したＰＮＮ- 構造にし、その後Ｎ- 層１７の上面にＰ +
のゲート領域１４を形成してもよい。
【０１０６】図４は、本発明の第２の実施例の静電誘導
サイリスタおよびその製造方法を説明するための断面図
である。
【０１０７】Ｐ+ のゲート領域１４間に露出するＮ- 基
板１０の上面１９およびＮ- 基板２０の下面に設けられ
た凸部２９の下面にそれぞれＮ+ 領域１５およびＮ+ 領
域２５を設けた点が第１の実施例と異なるが、他の構成
や製造方法は第１の実施例と同様である。
【０１０８】このＮ+ 領域１５および２５はＮ- 基板１
０および２０の接合前に設けておく。
【０１０９】このように、Ｎ+ 領域１５、２５を設ける
ことにより、Ｐ+ のゲート領域１４間に露出するＮ- 基
板１０の上面１９とＮ- 基板２０の下面に設けられた凸
部２９の下面との電気的な接続を良好にすることができ
る。このＮ+ 領域１５、２５の深さは、本実施例におい
ては、それぞれ１０Å、３０Åとした。本実施例におい
ては、Ｎ+ 領域１５および２５の両方を設けたが、いず
れか一方でもよい。
【０１１０】図５は、本発明の第３の実施例の静電誘導
サイリスタおよびその製造方法を説明するための平面図
であり、図６は、本発明の第３の実施例の静電誘導サイ
リスタにおいて、カソード電極５０、Ｎ+ 層２２、およ
びＮ- 基板２０を取り除いた場合の平面図であり、図７
は、図５のＸ−Ｘ線断面図である。
【０１１１】Ｎ- 基板１０の外周部にはガードリング７
１を二重に配して電界集中を緩和するとともに、Ｎ- 基
板１０の最外周にはＮ+ のチャンネルストッパ７３を設
けて、空乏層がＮ- 基板１０の外端部に拡がるのを防止
している。外側のガードリング７１とチャンネルストッ
パ７３との距離は、Ｎ- 基板１０の厚さ以上としてい
る。 Ｎ- 基板１０の外周部はＳｉＯ2 からなる絶縁層
７５によって覆われている。絶縁層７５はＮ- 基板２０
およびＮ+ 層２２の側面にも設けられ、Ｎ+ 層２２の上
面上の周辺部にまで延在して設けられている。カソード
電極５０が、Ｎ+層２２上に設けられ、その周辺部はＮ
+ 層２２の周辺部上に設けられた絶縁層７５上に延在し
ている。
【０１１２】ガードリング７１の内側のＮ- 基板１０の
上面上には、環状のゲート電極取出部７０が設けられて
いる。ゲート電極取出部７０の下のＮ- 基板１０の上面
には環状のＰ+ 層７２が設けられている。Ｐ+ 層７２の
深さはガードリング７１の深さと同じである。ゲート電
極取出部７０は外部リード部（図示せず）と接続されて
いる。ゲート電極取出部７０は、Ｎ- 基板１０およびＮ
- 基板２０を接着後、Ｎ- 基板２０の周辺部をエッチン
グ除去してＮ- 基板１０の周辺部の表面を露出した後、
絶縁層７５を形成した後に、形成する。
【０１１３】ゲート電極取出部７０の内側のＮ- 基板１
０の上面には、１００〜４００μｍ幅の幅広のＰ+ のゲ
ート領域９、およびその上のタングステンからなる幅広
のゲート電極３２が同心円状に設けられている。図６に
おいては、これらは２本しか示されていないが、実際に
は２０〜３０本程度設けている。
【０１１４】幅広のゲート電極３２と幅広のゲート電極
３２との間７３０および幅広のゲート電極３２とゲート
電極取出部７０との間７３２のＮ- 基板１０の上面に
は、１０〜２０μｍ幅の幅狭のＰ+ のゲート領域１４が
それぞれ同心円状に設けられている。図６においては、
数本しか示していないが、実際には、これらの間７３
０、７３２にはそれぞれ５０〜１００本程度設けられて
いる。各幅狭のＰ+ のゲート領域１４上にはタングステ
ンからなる幅狭のゲート電極３０が同心円状に設けられ
ている。
【０１１５】同心円状のゲート電極３０およびゲート電
極３２並びにゲート電極取出部７０は、半径方向に延在
する幅広のゲート電極３３によって接続されている。こ
のように幅広の同心円状のゲート電極３２および半径方
向に延在するゲート電極３３を設けることによって、幅
狭のゲート電極３０とゲート電極取出部７０とを低抵抗
で接続できる。
【０１１６】また、幅狭のＰ+ のゲート領域１４とＮ-
基板１０とのＰＮ接合部をＳｉＯ2からなる絶縁層３５
によって覆い、幅広のＰ+ のゲート領域９とＮ- 基板１
０とのＰＮ接合部をＳｉＯ2 からなる絶縁層３６によっ
て覆っている。このように、幅狭のＰ+ のゲート領域１
４とＮ- 基板１０とのＰＮ接合部を覆う絶縁層３５およ
び幅広のＰ+ のゲート領域９とＮ- 基板１０とのＰＮ接
合部を覆う絶縁層３６を設けることにより、Ｐ+ のゲー
ト領域１４とＮ- 基板１０とのＰＮ接合およびＰ+ のゲ
ート領域９とＮ- 基板１０とのＰＮ接合部のパッシベー
ション効果が得られ、その結果、ゲート、カソード間の
耐圧を向上させることができる。
【０１１７】Ｎ- 基板２０の下面には幅狭のゲート電極
３０および絶縁層３５を収容する凹部２６および幅広の
ゲート電極３２および絶縁層３６を収容する凹部２８を
同心円状に設けている。
【０１１８】本実施例において設けた、幅広のＰ+ ゲー
ト領域９、幅広のゲート電極３２、幅広のゲート電極３
２を収容するための凹部２８、幅広のゲート電極３３、
ゲート電極取出部７０、ゲート電極取出部７０の下のＰ
+ 層７２、ガードリング７１、チャンネルストッパ７
３，絶縁層７５、カソード電極５０等の具体的な構造
は、本実施例に限られるものではなく、上述した第１、
第２の実施例や、後述する他の実施例の半導体装置に適
用できる。
【０１１９】また、本実施例の静電誘導サイリスタは、
第１の実施例の場合とほぼ同様にして製造できる。
【０１２０】図８、図９は、本発明の第４の実施例の静
電誘導サイリスタおよびその製造方法を説明するための
斜視断面図である。
【０１２１】本実施例においては、まず、図８に示すよ
うに、Ｎ- 基板２０の下面に凹部２６を設けるのみなら
ず、Ｎ- 基板１０の上面にも凹部１６を設け、Ｐ+ のゲ
ート領域１４を凹部１６の底面部に選択的に形成し、そ
の後、図９に示すように、Ｎ - 基板２０の下面の凸部２
９とＰ+ のゲート領域１４間に露出するＮ- 基板１０の
上面１９（凸部１９）とを接合している点が第１の実施
例と異なるが、他の構成や製造方法は第１の実施例と同
様である。本実施例においては、Ｎ- 基板２０の下面に
凹部２６を設けるだけでなく、Ｎ - 基板１０の上面にも
凹部１６を設け、これらの凹部２６および１６により、
ゲート電極３０を収容しているから、凹部２６のみによ
ってゲート電極３０を収容する第１の実施例に比べて、
凹部２６、１６の加工のアスペクト比は小さくなり、凹
部１６、２６の形成がより容易となる。
【０１２２】図１０、図１１は、本発明の第５の実施例
の静電誘導サイリスタおよびその製造方法を説明するた
めの斜視断面図である。
【０１２３】まず、第１の実施例の場合と同様に、少な
くとも互いに接合される面が鏡面研磨されたＮ- 基板１
０、２０を準備する。
【０１２４】次に、図１０に示すように、Ｎ- 基板１０
の上面に、ホトリソグラフィ法により、ゲート電極３０
を収容可能な凹部１８を設ける。次に、Ｐ型不純物を選
択的に拡散することによりＰ+ のゲート領域１４を、ゲ
ート領域１４間にＮ- 基板１０の上面１９を露出して、
４０μｍ間隔で選択的に形成する。次に、ホトリソグラ
フィ法により、Ｐ+ のゲート領域１４上に、タングステ
ンからなるゲート電極３０を選択的に形成する。また、
ゲート領域１４間に露出するＮ- 基板１０の上面１９に
は深さ２０ÅのＮ+ 領域１５を設ける。
【０１２５】一方、Ｎ- 基板２０の下面２７であって、
Ｎ- 基板１０の上面１９に設けられたＮ+ 領域１５と対
応する位置に、深さ５０ÅのＮ+ 領域２５を設ける。Ｎ
- 基板２０の上面には不純物拡散によりＮ+ 層２２があ
らかじめ形成されている。
【０１２６】次に、硫酸＋過酸化水素水溶液によってＮ
- 基板１０、２０の超音波洗浄処理を行なって有機物や
金属を除去する。
【０１２７】次に、Ｎ- 基板１０、２０を純水で洗浄
し、室温でスピンナ乾燥する。
【０１２８】次に、図１１に示すように、Ｐ+ のゲート
領域１４間に露出するＮ- 基板１０の上面１９と、Ｎ-
基板２０の下面２７とを接触させた状態で、水素雰囲気
中、８００℃で加熱することにより、Ｎ- 基板１０およ
びＮ- 基板２０を接合する。
【０１２９】次に、Ｎ- 基板１０の下面に形成されたＰ
層１２の下面およびＮ- 基板２０の上面に形成されたＮ
+ 層２２の上面にアノード電極４０およびカソード電極
５０をそれぞれ形成する。
【０１３０】このようにして形成された静電誘導サイリ
スタ１００においては、Ｐ層１２はアノード、Ｎ+ 層２
２はカソード、Ｎ- 基板１０およびＮ- 基板２０は共に
Ｎベース６０として機能し、Ｐ+ のゲート領域１４およ
びゲート電極３０はアノード電極４０とカソード電極５
０との間を流れるアノード電流を制御するゲートとして
機能する。
【０１３１】本実施例においても、Ｐ+ のゲート領域１
４が埋め込まれるＮベース６０はＮ - 基板１０およびＮ
- 基板２０の接合によって形成されるから、均一で高品
質な結晶性を有するＮベース６０を得ることができると
ともに、Ｐ+ のゲート領域１４間のＮベース６０の領域
の導電型がＰ型に変わってしまいアノード電流の制御が
不可能となることもなくなる。
【０１３２】さらに、Ｐ+ のゲート領域１４上にタング
ステンからなるゲート電極３０を設けているから、ゲー
ト横方向の抵抗が小さくなって最大遮断電流を大きくで
きる。また、ゲート電極３０はＮ- 基板１０の凹部１８
内に収容されているから、このようにゲート電極３０を
設けてもＮ+ 層２２およびＮ- 基板２０が微細に分割さ
れて高抵抗となることがなく、また、アスペクト比の大
きい溝内にゲート電極３０を形成する必要もなくなる。
【０１３３】また、Ｎ- 基板１０の上面に設けられた凹
部１８はゲート電極３０を収容可能であればよいから、
その形成に時間がかかりすぎることもない。
【０１３４】さらに、ゲート電極３０は、Ｎ- 基板１０
の上面に設けられた凹部１８に収容されているから、ゲ
ート電極３０間に露出するＮ- 基板１０の上面１９と接
合されるＮ- 基板２０の下面２７には、もはや凹部を設
ける必要もなくなり、Ｎ- 基板２０の下面２７は平面状
であってもよくなる。従って、ゲート電極３０間に露出
するＮ- 基板１０の上面１９とＮ- 基板２０の下面２７
とを接合させる場合に特別な目合わせを行なう必要がな
くなり、製造が容易となる。
【０１３５】また、Ｎ+ 領域１５、２５を設けることに
より、Ｐ+ のゲート領域１４間に露出するＮ- 基板１０
の上面１９とＮ- 基板２０の下面２７との電気的な接続
を良好にすることができる。
【０１３６】図１２、図１３は、本発明の第６の実施例
の静電誘導サイリスタおよびその製造方法を説明するた
めの斜視断面図である。
【０１３７】上述した第５の実施例においては、Ｎ- 基
板２０の下面２７にＮ+ 領域２５を設け、Ｎ- 基板２０
の上面にＮ+ 層２２を設けたが、本実施例においては、
Ｎ-基板２０に変えてＮ+ 基板２１を使用している点が
第５の実施例と異なるが他の構成は同一であり、製造方
法も同様である。
【０１３８】このように、Ｎ- 基板２０に変えてＮ+ 基
板２１を使用することにより、Ｎ-基板２０の下面２７
にＮ+ 領域２５を設けなくとも、Ｎ- 基板１０の上面１
９との電気的な接続を良好なものとすることができ、Ｎ
- 基板２０の上面にＮ+ 層２２を設けなくとも、カソー
ド電極５０との間に良好なオーミックコンタクトを形成
することができる。
【０１３９】図１４、図１５は、本発明の第７の実施例
のＧＴＯサイリスタおよびその製造方法を説明するため
の斜視断面図である。
【０１４０】まず、少なくとも互いに接合される面が鏡
面研磨されたＮ- 基板１１０およびＰ基板１２０を準備
する。
【０１４１】次に、図１４に示すように、Ｎ- 基板１１
０の上面に不純物拡散により、Ｐ層１１６を形成し、次
に、Ｐ型不純物を選択的に拡散することによりＰ+ のゲ
ート領域１１４を、ゲート領域１１４間にＰ層１１６の
上面１１９を露出して、３０μｍ間隔で選択的に形成
し、次に、ホトリソグラフィ法により、Ｐ+ のゲート領
域１１４上に、タングステンからなるゲート電極１３０
を選択的に形成する。Ｎ - 基板１１０の下面には不純物
拡散によりＰ層１１２を形成する。
【０１４２】一方、Ｐ基板１２０の下面には、ホトリソ
グラフィ法により、ゲート電極１３０を収容可能な凹部
１２６を設ける。凹部１２６が設けられていない部分
が、Ｐ + のゲート領域１１４間に露出するＰ層１１６の
上面１１９と接合される凸部１２９となる。Ｐ基板１２
０の上面には不純物拡散によりＮ層１２２が形成され
る。
【０１４３】次に、硫酸＋過酸化水素水溶液、さらにそ
れに引き続き塩酸＋過酸化水素水溶液によってＮ- 基板
１１０およびＰ基板１２０の超音波洗浄を行って有機物
および金属不純物除去処理を行う。
【０１４４】次に、Ｎ- 基板１１０およびＰ基板１２０
を純水で超音波洗浄し、必要に応じてフッ素酸水溶液に
て自然酸化膜除去後純水で超音波洗浄し、室温でスピン
ナ乾燥する。
【０１４５】次に、図１５に示すように、Ｐ+ のゲート
領域１１４間に露出するＰ層１１６の上面１１９と、Ｐ
基板１２０の凸部１２９とを接触させた状態で、Ｈ2 雰
囲気中、８００℃で加熱することにより、Ｎ- 基板１１
０およびＰ基板１２０を接合する。
【０１４６】次に、Ｐ層１１２の下面およびＮ層１２２
の上面にアノード電極１４０およびカソード電極１５０
をそれぞれ形成する。
【０１４７】このようにして形成されたＧＴＯサイリス
タ２００においては、Ｐ層１１２はＰエミッタ、Ｎ層１
２２はＮエミッタ、Ｎ- 基板１１０はＮベースとしてそ
れぞれ機能し、Ｐ層１１６およびＰ基板１２０は共にＰ
ベース１６０として機能し、Ｐ+ のゲート領域１１４お
よびゲート電極１３０はアノード電極１４０とカソード
電極１５０との間を流れるアノード電流を制御するゲー
トとして機能する。
【０１４８】本実施例においては、Ｐ+ のゲート領域１
１４が埋め込まれるＰベース１６０はＰ層１１６および
Ｐ基板１２０の接合によって形成されるから、均一で高
品質な結晶性を有するＰベース１６０を得ることができ
るとともに、Ｐ+ のゲート領域１１４間のＰベース１６
０の不純物濃度が高くなりすぎてアノード電流が流れに
くくなることもなくなる。
【０１４９】さらに、Ｐ+ のゲート領域１１４上にタン
グステンからなるゲート電極１３０を設けているから、
ゲート横方向の抵抗が小さくなって最大遮断電流を大き
くできる。また、ゲート電極１３０はＰ基板１２０の凹
部１２６内に収容されているから、このようにゲート電
極１３０を設けてもＮ層１２２およびＰ基板１２０が微
細に分割されて高抵抗となることがなく、また、アスペ
クト比の大きい溝内にゲート電極１３０を形成する必要
もなくなる。
【０１５０】また、Ｐ基板１２０の下面に設けられた凹
部１２６はゲート電極１３０を収容可能であればよいか
ら、その形成に時間がかかりすぎることもない。
【０１５１】さらに、本実施例においては、ゲート電極
１３０にタングステンを使用したから、良質な接合界面
が得られる高温での接合ができる。
【０１５２】なお、本実施例においては、８００℃で接
合を行なったが、４００℃以上で接合を行なうことがで
きる。しかしながら、１１００℃以上となるとＰ+ のゲ
ート領域１１４の不純物がＰ層１１６およびＰ基板１２
０内に拡散し、サイリスタの特性に悪影響を与えるから
好ましくない。なお、接合は、より好ましくは、常圧に
て７００〜１１００℃の範囲で行なう。不純物の熱拡散
が少なく、かつ接合結晶格子の歪が小さくできるからで
ある。
【０１５３】また、本実施例においては、圧力をＮ- 基
板１１０およびＰ基板１２０の両側から特に加えること
なく接合を行なったが、Ｎ- 基板１１０およびＰ基板１
２０の両側から圧力を加えながら接合を行なうことが好
ましい。接合温度が下がり、熱拡散が抑えられ、非接触
部位が減少するからである。圧力は０．１ｋｇ／ｃｍ 2
〜１００ｋｇ／ｃｍ2 の範囲で加えることが好ましい。
０．１ｋｇ／ｃｍ2 以下だと接触が不十分となり、１０
０ｋｇ／ｃｍ2 以上だと変形による位置ずれが生じるか
らである、このとき、接合温度は、好ましくは、４００
〜１１００℃であり、より好ましくは５００〜１０００
℃である。加圧により接合部の物質移動が促進されるか
らである。
【０１５４】図１６は，本発明の第８の実施例のＧＴＯ
サイリスタおよびその製造方法を説明するための斜視断
面図である。
【０１５５】Ｐ+ のゲート領域１１４間に露出するＰ層
１１６の上面１１９およびＰ基板１２０の下面に設けら
れた凸部１２９の下面にそれぞれＰ+ 領域１１８および
Ｐ+領域１２８を設けた点が第５の実施例と異なるが、
他の構成や製造方法は第６の実施例と同様である。
【０１５６】このＰ+ 領域１１８および１２８はＮ- 基
板１１０およびＰ基板１２０の接合前に設けておく。こ
のように、Ｐ+ 領域１１８、１２８を設けることによ
り、Ｐ + のゲート領域１１４間に露出するＰ層１１６の
上面１１９とＰ基板１２０の下面に設けられた凸部１２
９の下面との電気的な接続を良好にすることができる。
このＰ+ 領域１１８、１２８の深さは、本実施例におい
ては、１００Åとした。本実施例においても、Ｐ+ 領域
１１８および１２８の両方を設けたが、いずれか一方で
もよい。
【０１５７】図１７は、本発明の第９の実施例のＧＴＯ
サイリスタおよびその製造方法を説明するための断面図
である。
【０１５８】本実施例においては、ゲート電極１３０を
Ｐ+ のゲート領域１１４とＰ層１１６との界面を覆うよ
うに設けている点が第５の実施例と異なるが、他の構成
や製造方法は第１の実施例と同様である。
【０１５９】このように、ゲート電極１３０をＰ+ のゲ
ート領域１１４とＰ層１１６との界面を覆うように設け
ることにより、ゲート抵抗をより有効に下げ動作周波数
を高めることができる。
【０１６０】なお、上記の実施例においては、本発明を
サイリスタに適用した場合について説明したが、本発明
は、図１乃至図６を参照して説明した第１乃至第４の実
施例の静電誘導サイリスタにおいて、Ｐ+ 層１２をＮ+
ドレインに変えた静電誘導トランジスタにも同様に適用
できる。
【０１６１】さらに、本発明は、上記実施例に限られる
ものではなく、例えば、ｐｉｎ構造あるいは、アノード
ショート構造の静電誘導サイリスタおよびアノードショ
ート型のＧＴＯサイリスタにも当然に応用可能である。
【０１６２】
【発明の効果】本発明の製造方法においては、一導電型
の第１の半導体基板の一主面に、不純物をドーピングし
た半導体からなるゲート領域を、ゲート領域間に第１の
半導体基板の一主面を露出して、選択的に形成するとと
もに、一導電型の第２の半導体基板の一主面に、ゲート
領域間に露出する第１の半導体基板の一主面と当接可能
な凸部を設け、その後、ゲート領域間に露出する第１の
半導体基板の一主面と、第２の半導体基板の凸部とを接
触させているから、ゲート領域が埋め込まれるベース領
域は、エピタキシャル成長を行なうことなく、第１の半
導体基板および第２の半導体基板の接触によって形成さ
れる。従って、高品質な結晶性を有するベース領域を得
ることができるとともに、ゲート領域間のベース領域の
導電型が変わってしまってゲート領域によるアノード電
流の制御が不可能となることもなくなる。また、ゲート
領域の高濃度のドーピングも可能となる。
【０１６３】また、本発明の製造方法においては、一導
電型の第１の半導体基板の一主面に、不純物をドーピン
グした半導体からなるゲート領域を、ゲート領域間に第
１の半導体基板の一主面を露出して、選択的に形成する
とともに、一導電型の第２の半導体基板の一主面に、ゲ
ート領域間に露出する第１の半導体基板の一主面と当接
可能な凸部を設け、その後、ゲート領域間に露出する第
１の半導体基板の一主面と、第２の半導体基板の凸部と
を接触させて加熱することにより、ゲート領域間に露出
する第１の半導体基板の一主面と、第２の半導体基板の
凸部とを接合しているから、ゲート領域が埋め込まれる
ベース領域は、エピタキシャル成長を行なうことなく、
第１の半導体基板および第２の半導体基板の接合によっ
て形成される。従って、均一で高品質な結晶性を有する
ベース領域を得ることができるとともに、ゲート領域間
のベース領域の導電型が変わってしまってゲート領域に
よるアノード電流の制御が不可能となることもなくな
る。また、ゲート領域の高濃度のドーピングも可能とな
る。
【０１６４】また、本発明においては、一導電型の第１
の半導体基板の一主面に、ゲート領域を選択的に形成
し、ゲート領域上に良導体からなるゲート電極を設ける
とともに、一導電型の第２の半導体基板の一主面にゲー
ト電極を収容可能な第１の凹部と、ゲート領域間に露出
する第１の半導体基板の一主面と当接可能な凸部とを設
け、その後、ゲート領域間に露出する第１の半導体基板
の一主面と、第２の半導体基板の凸部とを接触または接
合しているから、ゲート領域上に金属等の良導体からな
るゲート電極が設けられることになり、ゲート横方向の
抵抗が小さくなり、最大遮断電流を大きくできる。ま
た、ゲート電極は、第２の半導体基板の一主面に設けら
れた第１の凹部内に収容されるから、ゲート電極を収容
するのに、第２の半導体基板の一主面とは反対側の主面
から深い溝を掘り込む必要もなくなる。従って、カソー
ドが微細に分割されて高抵抗となることもない。また、
第２の半導体基板の一主面に設けられる第１の凹部は、
ゲート電極を収容できればよいから、深く形成する必要
もなくなり、その結果、例えエッチング速度の小さいド
ライエッチング法によって第１の凹部を形成しても、そ
の形成に時間がかかりすぎるということもなくなる。さ
らに、ゲート電極は、第２の半導体基板の一主面に形成
された第１の凹部内に収容されるから、アスペクト比の
大きい溝内にゲート電極を形成する必要もなくなる。
【０１６５】また、ゲート領域間に露出する第１の半導
体基板の一主面と、第２の半導体基板の凸部とを接触ま
たは接合する前に、ゲート領域間に露出する第１の半導
体基板の一主面および第２の半導体基板の凸部であって
第１の半導体基板の一主面と接合される部分の少なくと
も一方に、第１の半導体基板の一主面に設ける場合には
第１の半導体基板よりも高不純物濃度であり、第２の半
導体基板の凸部に設ける場合には第２の半導体基板より
も高不純物濃度である一導電型の高濃度半導体領域を設
けることによって、ゲート領域間に露出する第１の半導
体基板の一主面と、第２の半導体基板の凸部との電気的
な接続を良好にすることができる。
【０１６６】さらに、また、第１の半導体基板の一主面
に第１の凹部を設け、第２の半導体基板の一主面にも第
２の凹部を設けることにより、ゲート電極は第１の凹部
および第２の凹部の両方によって収容すればよくなる。
従って、ゲート電極を第１の凹部のみによって収容する
場合に比べて凹部の加工のアスペクト比はより小さくな
り、凹部の形成がより容易となる。
【０１６７】また、本発明において、一導電型の第１の
半導体基板の一主面に、凹部を設け、この凹部の少なく
とも底面に、不純物をドーピングした半導体からなるゲ
ート領域を、ゲート領域間に第１の半導体基板の一主面
を露出して選択的に設け、ゲート領域間に露出する第１
の半導体基板の一主面と一導電型の第２の半導体基板の
一主面とを接触または接合させることにより、ゲート領
域が埋め込まれるベース領域は、エピタキシャル成長を
行なうことなく、第１の半導体基板および第２の半導体
基板の接合によって形成される。従って、均一で高品質
な結晶性を有するベース領域を得ることができるととも
に、ゲート領域間のベース領域の導電型が変わってしま
って、ゲート領域によるアノード電流の制御が不可能と
なることもなくなる。また、ゲート領域の高濃度のドー
ピングも可能となる。
【０１６８】また、第１の半導体基板の一主面に、ゲー
ト電極を収容可能な凹部を設け、凹部の少なくとも底面
に、不純物をドーピングした半導体からなるゲート領域
を、ゲート領域間に第１の半導体基板の一主面を露出し
て選択的に設け、ゲート領域上に良導体からなるゲート
電極を凹部内に収容して設け、ゲート領域間に露出する
第１の半導体基板の一主面と第２の半導体基板の一主面
とを接触または接合させることにより、ゲート領域上に
金属等の良導体からなるゲート電極が設けられることに
なり、ゲート横方向の抵抗が小さくなり、最大遮断電流
を大きくできる。また、ゲート電極は、第１の半導体基
板の一主面に設けられた凹部内に収容されるから、ゲー
ト電極を収容するのに、第２の半導体基板の一主面とは
反対側の主面から深い溝を掘り込む必要もなくなる。従
って、カソードが微細に分割されて高抵抗となることも
ない。また、第１の半導体基板の一主面に設けられる凹
部は、ゲート電極を収容できればよいから、深く形成す
る必要もなくなり、その結果、例えエッチング速度の小
さいドライエッチング法によって凹部を形成しても、そ
の形成に時間がかかりすぎるということもなくなる。さ
らに、ゲート電極は、第１の半導体基板の一主面に設け
られた凹部に収容されているから、ゲート領域間に露出
する第１の半導体基板の一主面と接触または接合される
第２の半導体基板の一主面には、もはや凹部を設ける必
要もなくなり、第２の半導体基板の一主面は平面状であ
ってもよくなる。従って、ゲート領域間に露出する第１
の半導体基板の一主面と第２の半導体基板の一主面とを
接触または接合させる場合に特別な目合わせを行なう必
要がなくなる。
【０１６９】また、この場合においても、ゲート領域間
に露出する第１の半導体基板の一主面と、第２の半導体
基板の一主面とを接触または接合する工程の前に、ゲー
ト領域間に露出する第１の半導体基板の一主面および第
２の半導体基板の一主面であって第１の半導体基板の一
主面と接触または接合される部分の少なくとも一方に、
第１の半導体基板の一主面に設ける場合には第１の半導
体基板よりも高不純物濃度であり、第２の半導体基板の
一主面に設ける場合には第２の半導体基板よりも高不純
物濃度である一導電型の高濃度半導体領域を設けること
により、ゲート領域間に露出する第１の半導体基板の一
主面と、第２の半導体基板の一主面との電気的な接続を
良好にすることができる。
【０１７０】また、本発明において、一導電型の第１お
よび第２の半導体基板を準備し、第１の半導体基板の一
主面に、他の導電型の半導体からなるゲート領域を、ゲ
ート領域間に第１の半導体基板の前記一主面を露出し
て、選択的に形成し、ゲート領域間に露出する第１の半
導体基板の一主面と第２の半導体基板の一主面とを接合
することにより、本発明を静電誘導トランジスタや静電
誘導サイリスタの製造方法に適用でき、ゲート領域が埋
め込まれるベース領域は、エピタキシャル成長を行なう
ことなく、第１の半導体基板および第２の半導体基板の
接合によって形成されるから、均一で高品質な結晶性を
有するベース領域を得ることができるとともに、ゲート
領域間のベース領域の導電型が変わってしまって、ゲー
ト領域によるアノード電流の制御が不可能となることも
なくなる。また、ゲート領域の高濃度のドーピングも可
能となる。
【０１７１】また、本発明において、一導電型の第１お
よび第２の半導体基板を準備し、第１の半導体基板の一
主面に、他の導電型の半導体からなるゲート領域を、ゲ
ート領域間に第１の半導体基板の一主面を露出して、選
択的に形成し、ゲート領域上に良導体からなるゲート電
極を設け、第２の半導体基板の一主面にゲート電極を収
容可能な凹部と、ゲート領域間に露出する第１の半導体
基板の一主面と当接可能な凸部とを設け、ゲート領域間
に露出する第１の半導体基板の前記一主面と、第２の半
導体基板の凸部とを接合することにより、本発明は、静
電誘導トランジスタに適用でき、ゲート領域が埋め込ま
れるベース領域は第１の半導体基板および第２の半導体
基板の接合によって形成されるから、均一で高品質な結
晶性を有するベース領域を得ることができるとともに、
ゲート領域間のベース領域の導電型が変わってしまいア
ノード電流の制御が不可能となることもなくなる。ま
た、ゲート領域の高濃度のドーピングも可能となる。さ
らに、ゲート横方向の抵抗が小さくなって最大遮断電流
を大きくできるとともに、このようにゲート電極を設け
てもカソードが微細に分割されて高抵抗となることがな
い。また、第２の半導体基板の一主面に設けられる凹部
はゲート電極を収容可能であればよいから、その形成に
時間がかかりすぎることもない。さらに、ゲート電極が
第２の半導体基板の一主面に形成される凹部内に収容さ
れるから、アスペクト比の大きい溝内にゲート電極を形
成する必要もなくなる。
【０１７２】また、本発明において、一導電型の第１お
よび第２の半導体基板を準備し、第１の半導体基板の一
主面に、ゲート電極を収容可能な凹部を設け、凹部の少
なくとも底面に、他の導電型の半導体からなるゲート領
域を、ゲート領域間に第１の半導体基板の一主面を露出
して、選択的に形成し、ゲート領域上に良導体からなる
ゲート電極を凹部内に収容して設け、ゲート領域間に露
出する第１の半導体基板の一主面と、第２の半導体基板
の一主面とを接合することにより、本発明は、静電誘導
トランジスタに適用でき、ゲート領域が埋め込まれるベ
ース領域は第１の半導体基板および第２の半導体基板の
接合によって形成されるから、均一で高品質な結晶性を
有するベース領域を得ることができるとともに、ゲート
領域間のベース領域の導電型が変わってしまいアノード
電流の制御が不可能となることもなくなる。また、ゲー
ト領域の高濃度のドーピングも可能となる。さらに、ゲ
ート横方向の抵抗が小さくなって最大遮断電流を大きく
できるとともに、このようにゲート電極を設けてもカソ
ードが微細に分割されて高抵抗となることがない。ま
た、第１の半導体基板の一主面に設けられる凹部はゲー
ト電極を収容可能であればよいから、その形成に時間が
かかりすぎることもない。さらに、ゲート電極は、第１
の半導体基板の一主面に設けられた凹部に収容されてい
るから、ゲート領域間に露出する第１の半導体基板の一
主面と接合される第２の半導体基板の一主面には、もは
や凹部を設ける必要もなくなり、第２の半導体基板の一
主面は平面状であってもよくなる。従って、ゲート領域
間に露出する第１の半導体基板の一主面と第２の半導体
基板の一主面とを接合させる場合に特別な目合わせを行
なう必要がなくなる。
【０１７３】また、本発明において、一導電型の第１お
よび第２の半導体基板を準備し、第１の半導体基板の一
主面に、他の導電型の半導体からなるゲート領域を、ゲ
ート領域間に第１の半導体基板の一主面を露出して、選
択的に形成し、ゲート領域上に良導体からなるゲート電
極を設け、第１の半導体基板の一主面とは反対側の他の
主面または第２の半導体基板の一主面とは反対側の他の
主面の一方に、他の導電型の第１の半導体層を設け、第
２の半導体基板の一主面にゲート電極を収容可能な凹部
と、ゲート領域間に露出する第１の半導体基板の一主面
と当接可能な凸部とを設け、ゲート領域間に露出する第
１の半導体基板の一主面と、第２の半導体基板の凸部と
を接合することにより、本発明は、静電誘導サイリスタ
に適用でき、ゲート領域が埋め込まれるベース領域は第
１の半導体基板および第２の半導体基板の接合によって
形成されるから、均一で高品質な結晶性を有するベース
領域を得ることができるとともに、ゲート領域間のベー
ス領域の導電型が変わってしまいアノード電流の制御が
不可能となることもなくなる。また、ゲート領域の高濃
度のドーピングも可能となる。さらに、ゲート横方向の
抵抗が小さくなって最大遮断電流を大きくできるととも
に、このようにゲート電極を設けてもカソードが微細に
分割されて高抵抗となることがない。また、第２の半導
体基板の一主面に設けられる凹部はゲート電極を収容可
能であればよいから、その形成に時間がかかりすぎるこ
ともない。さらに、ゲート電極が第２の半導体基板の一
主面に形成される凹部内に収容されるから、アスペクト
比の大きい溝内にゲート電極を形成する必要もなくな
る。
【０１７４】また、本発明において、一導電型の第１お
よび第２の半導体基板を準備し、第１の半導体基板の一
主面に、ゲート電極を収容可能な凹部を設け、凹部の少
なくとも底面に、他の導電型の半導体からなるゲート領
域を、ゲート領域間に第１の半導体基板の一主面を露出
して、選択的に形成し、ゲート領域上に良導体からなる
ゲート電極を凹部内に収容して設け、第１の半導体基板
の一主面とは反対側の他の主面または第２の半導体基板
の一主面とは反対側の他の主面の一方に、他の導電型の
第１の半導体層を設け、ゲート領域間に露出する第１の
半導体基板の一主面と、第２の半導体基板の一主面とを
接合することによって、本発明は、静電誘導サイリスタ
に適用でき、ゲート領域が埋め込まれるベース領域は第
１の半導体基板および第２の半導体基板の接合によって
形成されるから、均一で高品質な結晶性を有するベース
領域を得ることができるとともに、ゲート領域間のベー
ス領域の導電型が変わってしまいアノード電流の制御が
不可能となることもなくなる。また、ゲート領域の高濃
度のドーピングも可能となる。さらに、ゲート横方向の
抵抗が小さくなって最大遮断電流を大きくできるととも
に、このようにゲート電極を設けてもカソードが微細に
分割されて高抵抗となることがない。また、第１の半導
体基板の一主面に設けられる凹部はゲート電極を収容可
能であればよいから、その形成に時間がかかりすぎるこ
ともない。さらに、ゲート電極は、第１の半導体基板の
一主面に設けられた凹部に収容されているから、ゲート
領域間に露出する第１の半導体基板の一主面と接合され
る第２の半導体基板の一主面には、もはや凹部を設ける
必要もなくなり、第２の半導体基板の一主面は平面状で
あってもよくなる。従って、ゲート領域間に露出する第
１の半導体基板の一主面と第２の半導体基板の一主面と
を接合させる場合に特別な目合わせを行なう必要がなく
なる。
【０１７５】また、本発明において、一導電型の第１の
半導体基板と他の導電型の第２の半導体基板とを準備
し、第１の半導体基板の一主面に、他の導電型の第１の
半導体層を形成し、第１の半導体層の一主面および第２
の半導体基板の一主面の一方に、第１の半導体層に形成
する場合には第１の半導体層よりも高不純物濃度であ
り、第２の半導体基板に形成する場合には第２の半導体
基板よりも高不純物濃度である他の導電型の半導体から
なるゲート領域を、ゲート領域間に第１の半導体層の一
主面または第２の半導体基板の一主面を露出して、選択
的に形成し、ゲート領域上に良導体からなるゲート電極
を設け、第１の半導体層の一主面および第２の半導体基
板の一主面の他方に、ゲート電極を収容可能な凹部と、
ゲート領域間に露出する第２の半導体基板の一主面また
は第１の半導体層の一主面と当接可能な凸部とを設け、
第１の半導体基板の一主面とは反対側の他の主面に他の
導電型の第２の半導体層を設け、第２の半導体基板の一
主面とは反対側の他の主面に、一導電型の第３の半導体
層を設け、ゲート領域間に露出する第１の半導体層の一
主面または第２の半導体基板の一主面と、第２の半導体
基板の凸部または第１の半導体層の凸部とを接合するこ
とにより、本発明は、ＧＴＯサイリスタに適用でき、ゲ
ート領域が埋め込まれるベース領域は第１の半導体層お
よび第２の半導体基板の接合によって形成されるから、
均一で高品質な結晶性を有するベース領域を得ることが
できる。また、ゲート領域の高濃度のドーピングも可能
となる。さらに、ゲート横方向の抵抗が小さくなって最
大遮断電流を大きくできるとともに、このようにゲート
電極を設けてもカソードが微細に分割されて高抵抗とな
ることがない。また、第１の半導体基板の一主面または
第２の半導体基板の一主面に設けられる凹部はゲート電
極を収容可能であればよいから、その形成に時間がかか
りすぎることもない。さらに、ゲート電極が第１の半導
体基板の一主面または第２の半導体基板の一主面に形成
される凹部内に収容されるから、アスペクト比の大きい
溝内にゲート電極を形成する必要もなくなる。
【０１７６】また、本発明において、一導電型の第１の
半導体基板と他の導電型の第２の半導体基板とを準備
し、第１の半導体基板の一主面に、他の導電型の第１の
半導体層を形成し、第１の半導体層の一主面および第２
の半導体基板の一主面の一方に、ゲート電極を収容可能
な凹部を設け、凹部の少なくとも底面に、第１の半導体
層に形成する場合には第１の半導体層よりも高不純物濃
度であり、第２の半導体基板に形成する場合には第２の
半導体基板よりも高不純物濃度である他の導電型の半導
体からなるゲート領域を、ゲート領域間に第１の半導体
層の一主面または第２の半導体基板の一主面を露出し
て、選択的に形成し、ゲート領域上に良導体からなるゲ
ート電極を凹部内に収容して設け、第１の半導体基板の
一主面とは反対側の他の主面に他の導電型の第２の半導
体層を設け、第２の半導体基板の一主面とは反対側の他
の主面に、一導電型の第３の半導体層を設け、ゲート領
域間に露出する第１の半導体層の一主面または第２の半
導体基板の一主面と、第１の半導体層の一主面および第
２の半導体基板の一主面の他方とを接合することによ
り、本発明は、ＧＴＯサイリスタに適用でき、ゲート領
域が埋め込まれるベース領域は第１の半導体基板および
第２の半導体基板の接合によって形成されるから、均一
で高品質な結晶性を有するベース領域を得ることができ
る。また、ゲート領域の高濃度のドーピングも可能とな
る。さらに、ゲート横方向の抵抗が小さくなって最大遮
断電流を大きくできるとともに、このようにゲート電極
を設けてもカソードが微細に分割されて高抵抗となるこ
とがない。また、第１の半導体基板の一主面および第２
の半導体基板の一主面の一方に設けられる凹部はゲート
電極を収容可能であればよいから、その形成に時間がか
かりすぎることもない。さらに、ゲート電極は、第１の
半導体基板の一主面および第２の半導体基板の一主面の
一方に設けられた凹部に収容されているから、ゲート領
域間に露出する第１の半導体基板の一主面または第２の
半導体基板の一主面と接合される第１の半導体基板の一
主面および第２の半導体基板の一主面の他方には、もは
や凹部を設ける必要もなくなり、第１の半導体基板の一
主面および第２の半導体基板の一主面の他方は、平面状
であってもよくなる。従って、ゲート領域間に露出する
第１の半導体基板の一主面または第２の半導体基板の一
主面と、第１の半導体基板の一主面および第２の半導体
基板の一主面の他方とを接合させる場合に特別な目合わ
せを行なう必要がなくなる。
【０１７７】また、前記ゲート領域上に良導体からなる
ゲート電極を設ける工程を、前記ゲート領域上に高融点
金属からなるゲート電極を設ける工程とすることによ
り、良質な接合界面が得られる高温接合処理ができる。
【０１７８】また、本発明の半導体装置においては、ゲ
ートが、不純物をドーピングした半導体からなるゲート
領域と、ゲート領域上に設けられ金属からなるゲート電
極とを備えているから、ゲート横方向の抵抗が小さくな
り、最大遮断電流を大きくできる。また、このように、
不純物をドーピングした半導体からなるゲート領域のみ
ならず、ゲート領域上に設けられ金属からなるゲート電
極も半導体基板内に埋め込まれているから、カソードが
微細に分割されて高抵抗となることもない。
【０１７９】この場合に、アノード電極とカソード電極
との間に設けられる半導体基板が、一導電型の第１の半
導体層と、前記第１の半導体層上に設けられた他の導電
型の第２の半導体層と、前記第２の半導体層上に設けら
れ、前記第２の半導体層よりも高不純物濃度の前記他の
導電型の第３の半導体層とを備えるようにし、前記アノ
ード電極および前記カソード電極の一方が前記第１の半
導体層と電気的に接続して設けられ、前記アノード電極
および前記カソード電極の他方が前記第３の半導体層と
電気的に接続して設けられ、前記ゲート領域の半導体が
前記一導電型の半導体であり、前記ゲート領域および前
記ゲート電極が前記第２の半導体層内に埋め込まれてい
るようにすることにより、本発明が静電誘導サイリスタ
に適用される。
【０１８０】この場合に、前記ゲート領域と第２の半導
体層との接合部が絶縁層によって覆われているようにす
ることにより、ゲート領域と第２の半導体層とのＰＮ接
合部のパッシベーション効果が得られ、その結果、ゲー
ト、カソード間の耐圧を向上させることができる。
【０１８１】また、アノード電極とカソード電極との間
に設けられる半導体基板が、一導電型の第１の半導体層
と、前記第１の半導体層上に設けられた他の導電型の第
２の半導体層と、前記第２の半導体層上に設けられた前
記一導電型の第３の半導体層と、前記第３の半導体層上
に設けられた前記他の導電型の第４の半導体層とを備え
るようにし、前記アノード電極および前記カソード電極
の一方が前記第１の半導体層と電気的に接続して設けら
れ、前記アノード電極および前記カソード電極の他方が
前記第４の半導体層と電気的に接続して設けられ、前記
ゲート領域が前記一導電型であって前記第３の半導体層
よりも高不純物濃度の半導体であり、前記ゲート領域お
よび前記ゲート電極が前記第３の半導体層内に埋め込ま
れているようにすることにより、本発明がＧＴＯサイリ
スタに適用される。
【０１８２】この場合に、前記ゲート電極を、前記ゲー
ト領域と前記第３の半導体層との接合部を覆うように設
けることができ、このようにすることによって、ゲート
抵抗をより有効に下げ、動作周波数を高めることができ
る。
【０１８３】さらに、また、前記ゲート電極が高融点金
属からなるようにすれば、良質の接合面が得られる接合
温度高温化ができる。
【図面の簡単な説明】
【図１】本発明の第１の実施例の静電誘導サイリスタの
製造方法を説明するための斜視断面図である。
【図２】本発明の第１の実施例の静電誘導サイリスタお
よびその製造方法を説明するための斜視断面図である。
【図３】本発明の第１の実施例の一変形例の静電誘導サ
イリスタおよびその製造方法を説明するための斜視断面
図である。
【図４】本発明の第２の実施例の静電誘導サイリスタお
よびその製造方法を説明するための断面図である。
【図５】本発明の第３の実施例の静電誘導サイリスタお
よびその製造方法を説明するための平面図である。
【図６】本発明の第３の実施例の静電誘導サイリスタお
よびその製造方法を説明するための平面図である。
【図７】図５のＸ−Ｘ線断面図ある。
【図８】本発明の第４の実施例の静電誘導サイリスタお
よびその製造方法を説明するための斜視断面図である。
【図９】本発明の第４の実施例の静電誘導サイリスタお
よびその製造方法を説明するための斜視断面図である。
【図１０】本発明の第５の実施例の静電誘導サイリスタ
およびその製造方法を説明するための斜視断面図であ
る。
【図１１】本発明の第５の実施例の静電誘導サイリスタ
およびその製造方法を説明するための斜視断面図であ
る。
【図１２】本発明の第６の実施例の静電誘導サイリスタ
およびその製造方法を説明するための斜視断面図であ
る。
【図１３】本発明の第６の実施例の静電誘導サイリスタ
およびその製造方法を説明するための斜視断面図であ
る。
【図１４】本発明の第７の実施例のＧＴＯサイリスタの
製造方法を説明するための斜視断面図である。
【図１５】本発明の第７の実施例のＧＴＯサイリスタお
よびその製造方法を説明するための斜視断面図である。
【図１６】本発明の第８の実施例のＧＴＯサイリスタお
よびその製造方法を説明するための断面図である。
【図１７】本発明の第９の実施例のＧＴＯサイリスタお
よびその製造方法を説明するための断面図である。
【図１８】従来の静電誘導サイリスタの製造方法を説明
するための斜視断面図である。
【図１９】従来の静電誘導サイリスタの製造方法を説明
するための斜視断面図である。
【図２０】従来の静電誘導サイリスタの製造方法を説明
するための斜視断面図である。
【図２１】従来のＧＴＯサイリスタの製造方法を説明す
るための斜視断面図である。
【図２２】従来のＧＴＯサイリスタの製造方法を説明す
るための斜視断面図である。
【図２３】従来のＧＴＯサイリスタの製造方法を説明す
るための斜視断面図である。
【図２４】従来の静電誘導サイリスタの製造方法を説明
するための斜視断面図である。
【図２５】従来の静電誘導サイリスタの製造方法を説明
するための斜視断面図である。
【図２６】従来のＧＴＯサイリスタの製造方法を説明す
るための斜視断面図である。
【図２７】従来のＧＴＯサイリスタの製造方法を説明す
るための斜視断面図である。
【符号の説明】
９…ゲート領域、１０…Ｎ- 基板、１１…Ｐ基板、１２
…Ｐ+ 層、１３…Ｎ層、１４…ゲート領域、１５…Ｎ+
領域、１６…凹部、１７…Ｎ- 層、１８…凹部、１９…
上面、２０…Ｎ- 基板、２１…Ｎ+ 基板、２２…Ｎ
+ 層、２５…Ｎ+ 領域、２６…凹部、２７…下面、２８
…凹部、３０…ゲート電極、３２…ゲート電極、３３…
ゲート電極、３５…絶縁層、３６…絶縁層、４０…アノ
ード電極、５０…カソード電極、６０…Ｎベース、７０
…ゲート電極取出部、７１…ガードリング、７２…Ｐ+
層、７３…チャンネルストッパ、７５…絶縁層、１１０
…Ｎ- 基板、１１２…Ｐ層、１１４…ゲート領域、１１
６…Ｐ層、１１８…Ｐ+ 領域、１２０…Ｐ基板、１２２
…Ｎ層、１２６…凹部、１２８…Ｐ+ 領域、１３０…ゲ
ート電極、１４０…アノード電極、１５０…カソード電
極、１６０…Ｐベース、７３０…間、７３２…間

Claims (22)

    (57)【特許請求の範囲】
  1. 【請求項１】一導電型の第１および第２の半導体基板を
    準備する工程と、 前記第１の半導体基板の一主面に、不純物をドーピング
    した半導体からなるゲート領域を、前記ゲート領域間に
    前記第１の半導体基板の前記一主面を露出して、選択的
    に形成する工程と、 前記ゲート領域上に良導体からなるゲート電極を設ける
    工程と、 前記第２の半導体基板の一主面に前記ゲート電極を収容
    可能な第１の凹部と、前記ゲート領域間に露出する前記
    第１の半導体基板の前記一主面と当接可能な凸部とを設
    ける工程と、 前記ゲート領域間に露出する前記第１の半導体基板の前
    記一主面と、前記第２の半導体基板の前記凸部とを接触
    させる工程と、 を有することを特徴とする半導体装置の製造方法。
  2. 【請求項２】一導電型の第１および第２の半導体基板を
    準備する工程と、 前記第１の半導体基板の一主面に、不純物をドーピング
    した半導体からなるゲート領域を、前記ゲート領域間に
    前記第１の半導体基板の前記一主面を露出して、選択的
    に形成する工程と、 前記ゲート領域上に良導体からなるゲート電極を設ける
    工程と、 前記第２の半導体基板の一主面に前記ゲート電極を収容
    可能な第１の凹部と、前記ゲート領域間に露出する前記
    第１の半導体基板の前記一主面と当接可能な凸部とを設
    ける工程と、 前記ゲート領域間に露出する前記第１の半導体基板の前
    記一主面と、前記第２の半導体基板の前記凸部とを接触
    させて加熱することにより、前記ゲート領域間に露出す
    る前記第１の半導体基板の前記一主面と、前記第２の半
    導体基板の前記凸部とを接合する工程と、 を有することを特徴とする半導体装置の製造方法。
  3. 【請求項３】前記ゲート領域間に露出する前記第１の半
    導体基板の前記一主面と、前記第２の半導体基板の前記
    凸部とを接触または接合する工程の前に、前記ゲート領
    域間に露出する前記第１の半導体基板の前記一主面およ
    び前記第２の半導体基板の前記凸部であって前記第１の
    半導体基板の前記一主面と接触または接合される部分の
    少なくとも一方に、前記第１の半導体基板の前記一主面
    に設ける場合には前記第１の半導体基板よりも高不純物
    濃度であり、前記第２の半導体基板の前記凸部に設ける
    場合には前記第２の半導体基板よりも高不純物濃度であ
    る前記一導電型の高濃度半導体領域を設ける工程をさら
    に有することを特徴とする請求項１または２記載の半導
    体装置の製造方法。
  4. 【請求項４】一導電型の第１および第２の半導体基板を
    準備する工程と、 前記第１の半導体基板の一主面に第１の凹部を設ける工
    程と、 前記第１の半導体基板の一主面に、不純物をドーピング
    した半導体からなるゲート領域を、前記第１の凹部の少
    なくとも底面に、前記ゲート領域間に前記第１の半導体
    基板の前記一主面を露出して、選択的に形成する工程
    と、 前記ゲート領域上に良導体からなるゲート電極を設ける
    工程と、 前記第２の半導体基板の一主面に前記第１の凹部と共に
    前記ゲート電極を収容可能な第２の凹部と、前記ゲート
    領域間に露出する前記第１の半導体基板の前記一主面と
    当接可能な凸部とを設ける工程と、 前記ゲート領域間に露出する前記第１の半導体基板の前
    記一主面と、前記第２の半導体基板の前記凸部とを接合
    させる工程と、 を有することを特徴とする半導体装置の製造方法。
  5. 【請求項５】一導電型の第１および第２の半導体基板を
    準備する工程と、 前記第１の半導体基板の一主面に、ゲート電極を収容可
    能な凹部を設ける工程と、 前記凹部の少なくとも底面に、不純物をドーピングした
    半導体からなるゲート領域を、前記ゲート領域間に前記
    第１の半導体基板の前記一主面を露出して選択的に設け
    る工程と、 前記ゲート領域上に良導体からなる前記ゲート電極を前
    記凹部内に収容して設ける工程と、 前記ゲート領域間に露出する前記第１の半導体基板の前
    記一主面と前記第２の半導体基板の一主面とを接触させ
    る工程と、 を有することを特徴とする半導体装置の製造方法。
  6. 【請求項６】一導電型の第１および第２の半導体基板を
    準備する工程と、 前記第１の半導体基板の一主面に、ゲート電極を収容可
    能な凹部を設ける工程と、 前記凹部の少なくとも底面に、不純物をドーピングした
    半導体からなるゲート領域を、前記ゲート領域間に前記
    第１の半導体基板の前記一主面を露出して選択的に設け
    る工程と、 前記ゲート領域上に良導体からなる前記ゲート電極を前
    記凹部内に収容して設ける工程と、 前記ゲート領域間に露出する前記第１の半導体基板の前
    記一主面と前記第２の半導体基板の一主面とを接触させ
    て加熱することにより、前記ゲート電極間に露出する前
    記第１の半導体基板の前記一主面と、前記第２の半導体
    基板の前記一主面とを接合する工程と、 を有することを特徴とする半導体装置の製造方法。
  7. 【請求項７】前記ゲート領域間に露出する前記第１の半
    導体基板の前記一主面と、前記第２の半導体基板の前記
    一主面とを接触または接合する工程の前に、前記ゲート
    領域間に露出する前記第１の半導体基板の前記一主面お
    よび前記第２の半導体基板の前記一主面であって前記第
    １の半導体基板の前記一主面と接触または接合される部
    分の少なくとも一方に、前記第１の半導体基板の前記一
    主面に設ける場合には前記第１の半導体基板よりも高不
    純物濃度であり、前記第２の半導体基板の前記一主面に
    設ける場合には前記第２の半導体基板よりも高不純物濃
    度である前記一導電型の高濃度半導体領域を設ける工程
    をさらに有することを特徴とする請求項５または６記載
    の半導体装置の製造方法。
  8. 【請求項８】一導電型の第１および第２の半導体基板を
    準備する工程と、 前記第１の半導体基板の一主面に、他の導電型の半導体
    からなるゲート領域を、前記ゲート領域間に前記第１の
    半導体基板の前記一主面を露出して、選択的に形成する
    工程と、 前記ゲート領域間に露出する前記第１の半導体基板の前
    記一主面および前記第２の半導体基板の前記一主面であ
    って前記第１の半導体基板の前記一主面と接触または接
    合される部分の少なくとも一方に、前記第１の半導体基
    板の前記一主面に設ける場合には前記第１の半導体基板
    よりも高不純物濃度であり、前記第２の半導体基板の前
    記一主面に設ける場合には前記第２の半導体基板よりも
    高不純物濃度である前記一導電型の高濃度半導体領域を
    設ける工程と、 前記ゲート領域間に露出する前記第１の半導体基板の前
    記一主面と前記第２の半導体基板の一主面とを接合する
    工程と、 アノード電極およびカソード電極の一方を前記第１の半
    導体基板の前記一主面とは反対側の他の主面と電気的に
    接続して設ける工程と、 前記アノード電極および前記カソード電極の他方を前記
    第２の半導体基板の前記一主面とは反対側の他の主面と
    電気的に接続して設ける工程と、 を有することを特徴とする半導体装置の製造方法。
  9. 【請求項９】一導電型の第１および第２の半導体基板を
    準備する工程と、 前記第１の半導体基板の一主面に、他の導電型の半導体
    からなるゲート領域を、前記ゲート領域間に前記第１の
    半導体基板の前記一主面を露出して、選択的に形成する
    工程と、 前記ゲート領域上に良導体からなるゲート電極を設ける
    工程と、 前記第２の半導体基板の一主面に前記ゲート電極を収容
    可能な凹部と、前記ゲート領域間に露出する前記第１の
    半導体基板の前記一主面と当接可能な凸部とを設ける工
    程と、 前記ゲート領域間に露出する前記第１の半導体基板の前
    記一主面と、前記第２の半導体基板の前記凸部とを接合
    する工程と、 アノード電極およびカソード電極の一方を前記第１の半
    導体基板の前記一主面とは反対側の他の主面と電気的に
    接続して設ける工程と、 前記アノード電極および前記カソード電極の他方を前記
    第２の半導体基板の前記一主面とは反対側の他の主面と
    電気的に接続して設ける工程と、 を有することを特徴とする半導体装置の製造方法。
  10. 【請求項１０】一導電型の第１および第２の半導体基板
    を準備する工程と、 前記第１の半導体基板の一主面に、ゲート電極を収容可
    能な凹部を設ける工程と、 前記凹部の少なくとも底面に、他の導電型の半導体から
    なるゲート領域を、前記ゲート領域間に前記第１の半導
    体基板の前記一主面を露出して、選択的に形成する工程
    と、 前記ゲート領域上に良導体からなるゲート電極を前記凹
    部内に収容して設ける工程と、 前記ゲート領域間に露出する前記第１の半導体基板の前
    記一主面と、前記第２の半導体基板の前記一主面とを接
    合する工程と、 アノード電極およびカソード電極の一方を前記第１の半
    導体基板の前記一主面とは反対側の他の主面と電気的に
    接続して設ける工程と、 前記アノード電極および前記カソード電極の他方を前記
    第２の半導体基板の前記一主面とは反対側の他の主面と
    電気的に接続して設ける工程と、 を有することを特徴とする半導体装置の製造方法。
  11. 【請求項１１】一導電型の第１および第２の半導体基板
    を準備する工程と、 前記第１の半導体基板の一主面に、他の導電型の半導体
    からなるゲート領域を、前記ゲート領域間に前記第１の
    半導体基板の前記一主面を露出して、選択的に形成する
    工程と、 前記ゲート領域上に良導体からなるゲート電極を設ける
    工程と、 前記第１の半導体基板の前記一主面とは反対側の他の主
    面または前記第２の半導体基板の一主面とは反対側の他
    の主面の一方に、前記他の導電型の第１の半導体層を設
    ける工程と、 前記第２の半導体基板の前記一主面に前記ゲート電極を
    収容可能な凹部と、前記ゲート領域間に露出する前記第
    １の半導体基板の前記一主面と当接可能な凸部とを設け
    る工程と、 前記ゲート領域間に露出する前記第１の半導体基板の前
    記一主面と、前記第２の半導体基板の前記凸部とを接合
    する工程と、 アノード電極およびカソード電極の一方を前記第１の半
    導体基板の前記他の主面または前記第１の半導体層と電
    気的に接続して設ける工程と、 前記アノード電極および前記カソード電極の他方を前記
    第２の半導体基板の前記他の主面または前記第１の半導
    体層と電気的に接続して設ける工程と、 を有することを特徴とする半導体装置の製造方法。
  12. 【請求項１２】一導電型の第１および第２の半導体基板
    を準備する工程と、 前記第１の半導体基板の一主面に、ゲート電極を収容可
    能な凹部を設ける工程と、 前記凹部の少なくとも底面に、他の導電型の半導体から
    なるゲート領域を、前記ゲート領域間に前記第１の半導
    体基板の前記一主面を露出して、選択的に形成する工程
    と、 前記ゲート領域上に良導体からなるゲート電極を前記凹
    部内に収容して設ける工程と、 前記第１の半導体基板の前記一主面とは反対側の他の主
    面または前記第２の半導体基板の一主面とは反対側の他
    の主面の一方に、前記他の導電型の第１の半導体層を設
    ける工程と、 前記ゲート領域間に露出する前記第１の半導体基板の前
    記一主面と、前記第２の半導体基板の前記一主面とを接
    合する工程と、 アノード電極およびカソード電極の一方を前記第１の半
    導体基板の前記他の主面または前記第１の半導体層と電
    気的に接続して設ける工程と、 前記アノード電極および前記カソード電極の他方を前記
    第２の半導体基板の前記他の主面または前記第１の半導
    体層と電気的に接続して設ける工程と、 を有することを特徴とする半導体装置の製造方法。
  13. 【請求項１３】前記ゲート領域間に露出する前記第１の
    半導体基板の前記一主面と、前記第２の半導体基板の前
    記一主面とを接触または接合する工程の前に、前記ゲー
    ト領域間に露出する前記第１の半導体基板の前記一主面
    および前記第２の半導体基板の前記一主面であって前記
    第１の半導体基板の前記一主面と接触または接合される
    部分の少なくとも一方に、前記第１の半導体基板の前記
    一主面に設ける場合には前記第１の半導体基板よりも高
    不純物濃度であり、前記第２の半導体基板の前記一主面
    に設ける場合には前記第２の半導体基板よりも高不純物
    濃度である前記一導電型の高濃度半導体領域を設ける工
    程をさらに有することを特徴とする請求項１２記載の半
    導体装置の製造方法。
  14. 【請求項１４】一導電型の第１の半導体基板と他の導電
    型の第２の半導体基板とを準備する工程と、 前記第１の半導体基板の一主面に、前記他の導電型の第
    １の半導体層を形成する工程と、 前記第１の半導体層の一主面および前記第２の半導体基
    板の一主面の一方に、前記第１の半導体層に形成する場
    合には前記第１の半導体層よりも高不純物濃度であり、
    前記第２の半導体基板に形成する場合には前記第２の半
    導体基板よりも高不純物濃度である前記他の導電型の半
    導体からなるゲート領域を、前記ゲート領域間に前記第
    １の半導体層の前記一主面または前記第２の半導体基板
    の前記一主面を露出して、選択的に形成する工程と、 前記ゲート領域上に良導体からなるゲート電極を設ける
    工程と、 前記第１の半導体層の前記一主面および前記第２の半導
    体基板の前記一主面の他方に、前記ゲート電極を収容可
    能な凹部と、前記ゲート領域間に露出する前記第２の半
    導体基板の前記一主面または前記第１の半導体層の前記
    一主面と当接可能な凸部とを設ける工程と、 前記第１の半導体基板の前記一主面とは反対側の他の主
    面に前記他の導電型の第２の半導体層を設ける工程と、 前記第２の半導体基板の前記一主面とは反対側の他の主
    面に、前記一導電型の第３の半導体層を設ける工程と、 前記ゲート領域間に露出する前記第１の半導体層の前記
    一主面または前記第２の半導体基板の前記一主面と、前
    記第２の半導体基板の前記凸部または前記第１の半導体
    層の前記凸部とを接合する工程と、 アノード電極およびカソード電極の一方を前記第２の半
    導体層と電気的に接続して設ける工程と、 前記アノード電極および前記カソード電極の他方を前記
    第３の半導体層と電気的に接続して設ける工程と、 を有することを特徴とする半導体装置の製造方法。
  15. 【請求項１５】一導電型の第１の半導体基板と他の導電
    型の第２の半導体基板とを準備する工程と、 前記第１の半導体基板の一主面に、前記他の導電型の第
    １の半導体層を形成する工程と、 前記第１の半導体層の一主面および前記第２の半導体基
    板の一主面の一方に、ゲート電極を収容可能な凹部を設
    ける工程と、 前記凹部の少なくとも底面に、前記第１の半導体層に形
    成する場合には前記第１の半導体層よりも高不純物濃度
    であり、前記第２の半導体基板に形成する場合には前記
    第２の半導体基板よりも高不純物濃度である前記他の導
    電型の半導体からなるゲート領域を、前記ゲート領域間
    に前記第１の半導体層の前記一主面または前記第２の半
    導体基板の前記一主面を露出して、選択的に形成する工
    程と、 前記ゲート領域上に良導体からなるゲート電極を前記凹
    部内に収容して設ける工程と、 前記第１の半導体基板の前記一主面とは反対側の他の主
    面に前記他の導電型の第２の半導体層を設ける工程と、 前記第２の半導体基板の前記一主面とは反対側の他の主
    面に、前記一導電型の第３の半導体層を設ける工程と、 前記ゲート領域間に露出する前記第１の半導体層の前記
    一主面または前記第２の半導体基板の前記一主面と、前
    記第１の半導体層の前記一主面および前記第２の半導体
    基板の前記一主面の他方とを接合する工程と、 アノード電極およびカソード電極の一方を前記第２の半
    導体層と電気的に接続して設ける工程と、 前記アノード電極および前記カソード電極の他方を前記
    第３の半導体層と電気的に接続して設ける工程と、 を有することを特徴とする半導体装置の製造方法。
  16. 【請求項１６】前記ゲート領域上に良導体からなるゲー
    ト電極を設ける工程が、前記ゲート領域上に高融点金属
    からなるゲート電極を設ける工程であることを特徴とす
    る請求項１乃至７並びに９乃至１５のいずれかに記載の
    半導体装置の製造方法。
  17. 【請求項１７】アノード電極とカソード電極との間に設
    けられた半導体基板内に、前記アノード電極と前記カソ
    ード電極との間を流れる電流を制御するためのゲートを
    有する半導体装置において、一主面に不純物をドーピングした半導体からなるゲート
    領域が選択的に形成され、かつ、該ゲート領域上に良導
    体からなるゲート電極が設けられた第１の半導体基板
    と、一主面に前記ゲート電極が収容可能とされた凹部を
    有する第２の半導体基板とがそれぞれ各一主面を対向さ
    せて接合され、 前記第２の半導体基板における前記凹部と前記第１の半
    導体基板における前記一主面にて空隙が形成され、 前記ゲートは、前記空隙の底部に形成された前記ゲート
    領域と、前記空隙内の前記ゲート領域上に設けられた前
    記ゲート電極とを備えていることを特徴とする半導体装
    置。
  18. 【請求項１８】前記第１の半導体基板と前記第２の半導
    体基板との前記接合によって構成される半導体基板は、
    一導電型の第１の半導体層と、前記第１の半導体層上に
    設けられた他の導電型の第２の半導体層と、前記第２の
    半導体層上に設けられ、前記第２の半導体層よりも高不
    純物濃度の前記他の導電型の第３の半導体層とを備え、
    前記アノード電極および前記カソード電極の一方が前記
    第１の半導体層と電気的に接続して設けられ、前記アノ
    ード電極および前記カソード電極の他方が前記第３の半
    導体層と電気的に接続して設けられ、前記ゲート領域の
    半導体が前記一導電型の半導体であり、前記ゲート領域
    および前記ゲート電極が前記第２の半導体層内に埋め込
    まれていることを特徴とする請求項１７記載の半導体装
    置。
  19. 【請求項１９】前記ゲート領域と第２の半導体層との接
    合部が絶縁層によって覆われていることを特徴とする請
    求項１８記載の半導体装置。
  20. 【請求項２０】前記第１の半導体基板と前記第２の半導
    体基板との前記接合によって構成される半導体基板は、
    一導電型の第１の半導体層と、前記第１の半導体層上に
    設けられた他の導電型の第２の半導体層と、前記第２の
    半導体層上に設けられた前記一導電型の第３の半導体層
    と、前記第３の半導体層上に設けられた前記他の導電型
    の第４の半導体層とを備え、前記アノード電極および前
    記カソード電極の一方が前記第１の半導体層と電気的に
    接続して設けられ、前記アノード電極および前記カソー
    ド電極の他方が前記第４の半導体層と電気的に接続して
    設けられ、前記ゲート領域が前記一導電型であって前記
    第３の半導体層よりも高不純物濃度の半導体であり、前
    記ゲート領域および前記ゲート電極が前記第３の半導体
    層内に埋め込まれていることを特徴とする請求項１７記
    載の半導体装置。
  21. 【請求項２１】前記ゲート電極が、前記ゲート領域と前
    記第３の半導体層との界面を覆って設けられていること
    を特徴とする請求項２０記載の半導体装置。
  22. 【請求項２２】前記ゲート電極が高融点金属からなるこ
    とを特徴とする請求項１７〜２１のいずれか１項に記載
    の半導体装置。
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