JPS61182259A - ゲ−トタ−ンオフサイリスタ - Google Patents
ゲ−トタ−ンオフサイリスタInfo
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- JPS61182259A JPS61182259A JP2188485A JP2188485A JPS61182259A JP S61182259 A JPS61182259 A JP S61182259A JP 2188485 A JP2188485 A JP 2188485A JP 2188485 A JP2188485 A JP 2188485A JP S61182259 A JPS61182259 A JP S61182259A
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- Japan
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/185—Joining of semiconductor bodies for junction formation
- H01L21/187—Joining of semiconductor bodies for junction formation by direct bonding
-
- H—ELECTRICITY
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/74—Thyristor-type devices, e.g. having four-zone regenerative action
- H01L29/744—Gate-turn-off devices
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明はゲートターンオフサイリスタの最大ターンオフ
電流ＩＴＧｑ（ｍａｘ）を増大させる構造に関する。
電流ＩＴＧｑ（ｍａｘ）を増大させる構造に関する。
第４図を用いて従来技術を説明する。
第４図において１は半導体基板、２はＰ型半導体＠（Ｐ
エミッタ智）、３はＮ型中導体！ｉ（Ｎべ−ス１脅）、
４はＰ型半導体層（Ｐベース層）、５はＮ型牛導に層（
ＮエミッタＩＩ）、６はＮエミッタ１第１と低抵抗コン
タクトしたカソード電極、７ａ。
エミッタ智）、３はＮ型中導体！ｉ（Ｎべ−ス１脅）、
４はＰ型半導体層（Ｐベース層）、５はＮ型牛導に層（
ＮエミッタＩＩ）、６はＮエミッタ１第１と低抵抗コン
タクトしたカソード電極、７ａ。
７ｂはＰベース層の低抵抗コンタクトしたゲート電極、
８はＰエミッタに低抵抗コンタクトしたアノード電極で
ある。ＧＴＱがオン状態にある時は、第４図の破線のよ
うに、ほゞＮエミッタ幅全域にわたり導通領域が広がっ
ている。ところが、同図では省略されているがゲートタ
ーンオフ用のゲートパルサーからカソード電＆６に正、
ゲート電極７ａ、７ｂに負のオフゲートバイアスを刃口
えると、導通領域が狭くなり（スクイズと称す）、第４
図においては実線で示すようなＮエミッタの直下でかつ
中央部のみ電流が流れるようになる。
８はＰエミッタに低抵抗コンタクトしたアノード電極で
ある。ＧＴＱがオン状態にある時は、第４図の破線のよ
うに、ほゞＮエミッタ幅全域にわたり導通領域が広がっ
ている。ところが、同図では省略されているがゲートタ
ーンオフ用のゲートパルサーからカソード電＆６に正、
ゲート電極７ａ、７ｂに負のオフゲートバイアスを刃口
えると、導通領域が狭くなり（スクイズと称す）、第４
図においては実線で示すようなＮエミッタの直下でかつ
中央部のみ電流が流れるようになる。
このためゲートターンオフ完了時点では、電流密度の著
しく高い部分が生じる。この時、中央接合近傍は、既に
空乏ｉ＠が広がっているので中央接合両端は高い電位差
が生じておりここに前述した高電流密度の電流を流すの
で結果として高い電力密度の領域が生じる。そのため部
分的に高温部が生じ、最終的には素子の熱破壊に至る。
しく高い部分が生じる。この時、中央接合近傍は、既に
空乏ｉ＠が広がっているので中央接合両端は高い電位差
が生じておりここに前述した高電流密度の電流を流すの
で結果として高い電力密度の領域が生じる。そのため部
分的に高温部が生じ、最終的には素子の熱破壊に至る。
前述した理由から、工ＴＧＱ（ｍＲｘ）の嶋いＧ’ｌ’
Ｑを達成するには、従来、前述した電力密度を低下させ
て熱破壊から防止するためにＮベース１−を厚くする方
法がとられていた。
Ｑを達成するには、従来、前述した電力密度を低下させ
て熱破壊から防止するためにＮベース１−を厚くする方
法がとられていた。
しかし、Ｎベースを厚くすると、定常のｔｌｍ ａ流を
流す時点で電圧降下が増大する、あるいはターンオフ時
点での残留キャリアの増加によるスイッチング電力損失
が増大する問題点があった。
流す時点で電圧降下が増大する、あるいはターンオフ時
点での残留キャリアの増加によるスイッチング電力損失
が増大する問題点があった。
また、ＩＴＧＱ（ｍａＸ）を増加する他の方法として、
ゲートターンオフ時にゲート電極から電流吸出しを容易
にし、複数個のＮエミッタの電流平衡を高め結果として
し中断電流を上向させる方法がある。
ゲートターンオフ時にゲート電極から電流吸出しを容易
にし、複数個のＮエミッタの電流平衡を高め結果として
し中断電流を上向させる方法がある。
この方法を実施するには、Ｐベース層の横方向抵抗を低
下させる事であり、Ｐベースの不純物濃度を高くする必
要がある。
下させる事であり、Ｐベースの不純物濃度を高くする必
要がある。
周知のようにＧ’ｌｌ’Ｑを２つのトランジスタからな
るデバイスと考えた時、カソード側のＮＰＮ トランジ
スタに相当する部分のＮエミッタからＰベースへの電子
の注入は、Ｐベースの不純物が低い程容易である。した
がって前求のようにＰベース不純物＃に度を高くすると
、結果としてＮＰＮ ）ランジスタ部の増幅率を低下さ
せ、ＧＴＯ全体としてみると、ラッチング電流の増大や
順方向電圧降下の増大をまねいてしまうという問題があ
った。
るデバイスと考えた時、カソード側のＮＰＮ トランジ
スタに相当する部分のＮエミッタからＰベースへの電子
の注入は、Ｐベースの不純物が低い程容易である。した
がって前求のようにＰベース不純物＃に度を高くすると
、結果としてＮＰＮ ）ランジスタ部の増幅率を低下さ
せ、ＧＴＯ全体としてみると、ラッチング電流の増大や
順方向電圧降下の増大をまねいてしまうという問題があ
った。
このため、順方向電圧の増大やラッチング電流の増加と
いった。いわゆるサイリスタ特性を低下させずにＩＴＧ
Ｑ（ｍａＸ）を向上させるＧ’ｌ’Ｏが望まれていた。
いった。いわゆるサイリスタ特性を低下させずにＩＴＧ
Ｑ（ｍａＸ）を向上させるＧ’ｌ’Ｏが望まれていた。
本発明は上記問題点に鑑みなされたもので、ＧＴＱのサ
イリスタ特性を低下させずにＩＴＧＱ（ｍＦｌｘ）を向
上させる構造をもりたＧＴＱを提供することを目的とす
る。
イリスタ特性を低下させずにＩＴＧＱ（ｍＦｌｘ）を向
上させる構造をもりたＧＴＱを提供することを目的とす
る。
本発明は、ＧＴＱがゲートターンオフする際に通電領域
が著しく狭くなり、その結果として部分的ＶＳ、Ｖ上昇
による熱破壊する原理に着眼したもので、スクイズした
時の領域を意図的に広げる方法である。更に詳しく説明
すると、ターンオフ時のスクイズをＮエミッタ直下の中
央部のみに起させないように、Ｎエミッタ直下のＰベー
ス噛に狭幅の絶縁物を埋設する方法である。
が著しく狭くなり、その結果として部分的ＶＳ、Ｖ上昇
による熱破壊する原理に着眼したもので、スクイズした
時の領域を意図的に広げる方法である。更に詳しく説明
すると、ターンオフ時のスクイズをＮエミッタ直下の中
央部のみに起させないように、Ｎエミッタ直下のＰベー
ス噛に狭幅の絶縁物を埋設する方法である。
本発明によれば、ＧＴＱのターンオフ時の電流流路がス
クイズの進行に伴なって、前述したＰベース層内に埋設
した絶縁物の周端部近傍へ移行するため、従来のＧＴＱ
のようにスクイズ後の電流流路の断面形状が一直線にな
らず、リング状になる。したがって絶縁物の周囲長が長
くなっただけ電流密度の増加が緩和されるので素子の温
度上昇が抑制され、究極的にはＩＴＧＱ（ｍａＸ）を増
加させる。このように本発明によれば、既に述べた方法
の如（、ＩＴＧＱ（ｍａｘ）を向上させたために他の特
性劣化が生じるという事ｆ！ ＜ ｂ ＩＴｏＯ（ｍａ
ｘ）を増大することが可能となる。
クイズの進行に伴なって、前述したＰベース層内に埋設
した絶縁物の周端部近傍へ移行するため、従来のＧＴＱ
のようにスクイズ後の電流流路の断面形状が一直線にな
らず、リング状になる。したがって絶縁物の周囲長が長
くなっただけ電流密度の増加が緩和されるので素子の温
度上昇が抑制され、究極的にはＩＴＧＱ（ｍａＸ）を増
加させる。このように本発明によれば、既に述べた方法
の如（、ＩＴＧＱ（ｍａｘ）を向上させたために他の特
性劣化が生じるという事ｆ！ ＜ ｂ ＩＴｏＯ（ｍａ
ｘ）を増大することが可能となる。
以下１図面を用いて本発明の一実施例を説明する。
第１図は本発明のＧＴＱの一例を示す断面図であり、第
２図（ａ）〜ｆｅ）は、第１図に示した一実施例の製造
工程である。第２図（ａ）に示すように、先ずおよそ１
００（μｍ）以上の厚さをもったＰ型シリコン基板１−
（１）の一方の面ｌこエツチング等で複数個の溝を設け
た後、８１Ｑ、膜等の絶縁物９を形成する。その後ラッ
ピングで同図Ａ −Ａ’面まで削り、その面を面粗さ５
００Ａ以下になるように鏡面研磨して同図（ｂ）の形状
にする。
２図（ａ）〜ｆｅ）は、第１図に示した一実施例の製造
工程である。第２図（ａ）に示すように、先ずおよそ１
００（μｍ）以上の厚さをもったＰ型シリコン基板１−
（１）の一方の面ｌこエツチング等で複数個の溝を設け
た後、８１Ｑ、膜等の絶縁物９を形成する。その後ラッ
ピングで同図Ａ −Ａ’面まで削り、その面を面粗さ５
００Ａ以下になるように鏡面研磨して同図（ｂ）の形状
にする。
同図（Ｃ）は、前述のようにして作成された基板１−（
１）と、ＧＴＯの耐圧に見会うだけの厚さをもったＮ型
シリコン慎板の両側からＧａ等をドープしてＰ型に形成
された三ｊ−の基板１−（２１を向い合わせる。そして
前記三重の基板１−（２１の両面のうち前記基板１−（
１）に密着させる面側を面粗さ５００Ａ以下にｒ（るよ
うに鏡面研磨する。その後、基板同士を直接密着させる
が、この際シリコンウェーハの表面状態によってはＨＩ
ＯＩ ＋ＨＩＳＯ４→ＨＦ→稀ＨＦによる前処理１稈を
引続いて行って脱脂ｒｆらびにシリコンウェーハ表面に
被着するスティンフィルムを除去する。次に、このシリ
コンウェーハ鏡面を清浄な水で数分程度水洗し、室幅で
スピンナー処理のような脱水処理を実施する。この処理
工程では前記シリコンウェーハ鏡面に吸着していると想
定される水分はそのまま残し、過剰な水分を除去するも
ので、この吸着水分が殆んど揮散する１００℃以上の加
熱乾燥は避けることが■要である。これらの処理を経た
シリコンウェーハｌ’ｌＪえばクラス１以下の清浄なＹ
囲気に設置して、その鏡面間に異物が実質的に介在しｑ
い状態で相互に密着１７て接合する。
１）と、ＧＴＯの耐圧に見会うだけの厚さをもったＮ型
シリコン慎板の両側からＧａ等をドープしてＰ型に形成
された三ｊ−の基板１−（２１を向い合わせる。そして
前記三重の基板１−（２１の両面のうち前記基板１−（
１）に密着させる面側を面粗さ５００Ａ以下にｒ（るよ
うに鏡面研磨する。その後、基板同士を直接密着させる
が、この際シリコンウェーハの表面状態によってはＨＩ
ＯＩ ＋ＨＩＳＯ４→ＨＦ→稀ＨＦによる前処理１稈を
引続いて行って脱脂ｒｆらびにシリコンウェーハ表面に
被着するスティンフィルムを除去する。次に、このシリ
コンウェーハ鏡面を清浄な水で数分程度水洗し、室幅で
スピンナー処理のような脱水処理を実施する。この処理
工程では前記シリコンウェーハ鏡面に吸着していると想
定される水分はそのまま残し、過剰な水分を除去するも
ので、この吸着水分が殆んど揮散する１００℃以上の加
熱乾燥は避けることが■要である。これらの処理を経た
シリコンウェーハｌ’ｌＪえばクラス１以下の清浄なＹ
囲気に設置して、その鏡面間に異物が実質的に介在しｑ
い状態で相互に密着１７て接合する。
同図（ｄ）は、密着後の断面図である。この図の時点で
は単一基板でつくられたＧＴＱと全く同一である。同図
のＰベース中の破線は、密着させる前の接面位置である
。
は単一基板でつくられたＧＴＱと全く同一である。同図
のＰベース中の破線は、密着させる前の接面位置である
。
上舵、シ、リコン基板同士を密着一体化させる技術は既
ｌこ知見が得られているが、そのメカニズムの解明まで
至っていない。ただし、研磨面に形成される自然酸化膜
が伺らかの役割を果しているらしいことが推測される。
ｌこ知見が得られているが、そのメカニズムの解明まで
至っていない。ただし、研磨面に形成される自然酸化膜
が伺らかの役割を果しているらしいことが推測される。
さて、密着された基板のＰベース側４の主面をしかるべ
き厚さに削り、絶縁物９ａ、９ｂに対応した位置にリン
などをドープしてＮエミッタ５ａ。
き厚さに削り、絶縁物９ａ、９ｂに対応した位置にリン
などをドープしてＮエミッタ５ａ。
５ｂを形成する。
同図（ｅ）は、電極を設けて、ＧＴＱとして機能できる
状態曇こまで仕上げたものの断面図である。
状態曇こまで仕上げたものの断面図である。
先ず、カソード側の面には、−面にＡＪ等の金属を付着
させた後、選択的にエツチングし、図の如く、カソード
電極６ ａ 、 ６ ｂ、ゲート電極７ａ。
させた後、選択的にエツチングし、図の如く、カソード
電極６ ａ 、 ６ ｂ、ゲート電極７ａ。
７ｂ、７ｃを形成する。更にＰエミッタ側には、シリコ
ンと同程度の熱膨張係数をもつタングステンなどの電極
金属をアロイしてアノード電極８とする。
ンと同程度の熱膨張係数をもつタングステンなどの電極
金属をアロイしてアノード電極８とする。
このようにして、Ｎエミッタ直下のベース中に絶縁物を
埋設した本発明のＧＴＱの斜視図を第３図に示す。
埋設した本発明のＧＴＱの斜視図を第３図に示す。
本発明のＰベース中に埋設される絶縁物の幅は、一つの
ペレット全体にわたり均一である必要がなく、例えばベ
レットの周辺に近づく程広幅にするのでも良い。また、
埋設される絶縁物はその中に空洞が存在しても良い。
ペレット全体にわたり均一である必要がなく、例えばベ
レットの周辺に近づく程広幅にするのでも良い。また、
埋設される絶縁物はその中に空洞が存在しても良い。
第１図は本発明を用いたＧＴＱの断面図、第２図（ａｌ
〜（ｅ）は、本発明の構造をもったＧ’ｌ’Ｑの製作工
程を示す図、第３図は、本発明のＧＴＱの斜視図、＠４
図は、従来のＧＴＯの電流流路を示す説明図である。 ｌ・・・牛導体基板、６・・・カソード電極、７・・・
ゲー） ’ｔｉｔ極、８・・・アノード電極、９・・・
絶縁物。
〜（ｅ）は、本発明の構造をもったＧ’ｌ’Ｑの製作工
程を示す図、第３図は、本発明のＧＴＱの斜視図、＠４
図は、従来のＧＴＯの電流流路を示す説明図である。 ｌ・・・牛導体基板、６・・・カソード電極、７・・・
ゲー） ’ｔｉｔ極、８・・・アノード電極、９・・・
絶縁物。
Claims (5)
- （１）ＰＮＰＮの４層と、両外側にオーミックコンタク
トした一対の主電極と、中間のＰ層にコンタクトしたゲ
ート電極を具備する半導体制御整流装置、又は、前記Ｐ
ＮＰＮの４層の一部分がＮＰＮからなる三層構造でかつ
一対の主電極と、一つのゲート制御電極を具備する半導
体制御整流装置において、中間のＰ層にＰ層の厚さ以下
の厚みをもった絶縁物を埋設した構造を特徴とするゲー
トターンオフサイリスタ。 - （２）複数個に分割されたＮエミッタの形状を中間のＰ
ベース層に投影した時、そのＮベースのほゞ中央部に絶
縁物を埋設したことを特徴とする特許請求の範囲第１項
記載のゲートターンオフサイリスタ。 - （３）前記Ｐベース層に埋設される絶縁物の形状がＮエ
ミツタの形状と相似形であることを特徴とする特許請求
の範囲第１項記載のゲートターンオフサイリスタ。 - （４）前記Ｐベース層内に埋設される絶縁物の形状が、
ほゞ長方形をなし、その短辺の幅が同一半導体基板にお
いて２種類以上であることを特徴とする特許請求の範囲
第１項記載のゲートターンオフサイリスタ。 - （５）前記絶縁物を埋設したＰベース層が二つの半導体
基板を直接貼り合せる方法で形成されていることを特徴
とする特許請求の範囲第１項記載のゲートターンオフサ
イリスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2188485A JPS61182259A (ja) | 1985-02-08 | 1985-02-08 | ゲ−トタ−ンオフサイリスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2188485A JPS61182259A (ja) | 1985-02-08 | 1985-02-08 | ゲ−トタ−ンオフサイリスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61182259A true JPS61182259A (ja) | 1986-08-14 |
Family
ID=12067541
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2188485A Pending JPS61182259A (ja) | 1985-02-08 | 1985-02-08 | ゲ−トタ−ンオフサイリスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61182259A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH069418U (ja) * | 1992-07-15 | 1994-02-08 | セイレイ工業株式会社 | 芝刈機の刈芝収容部構造 |
| US5306930A (en) * | 1992-12-14 | 1994-04-26 | North Carolina State University At Raleigh | Emitter switched thyristor with buried dielectric layer |
| EP0663698A1 (en) * | 1993-07-28 | 1995-07-19 | Ngk Insulators, Ltd. | Semiconductor device and its manufacture |
| EP0933819A1 (de) * | 1998-02-03 | 1999-08-04 | Siemens Aktiengesellschaft | Verfahren zur Herstellung eines beidseitig sperrenden Leistungshalbleiters |
-
1985
- 1985-02-08 JP JP2188485A patent/JPS61182259A/ja active Pending
Cited By (7)
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