JPS6262558A - 電界効果型半導体スイツチング素子の製造方法 - Google Patents
電界効果型半導体スイツチング素子の製造方法Info
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- JPS6262558A JPS6262558A JP20159585A JP20159585A JPS6262558A JP S6262558 A JPS6262558 A JP S6262558A JP 20159585 A JP20159585 A JP 20159585A JP 20159585 A JP20159585 A JP 20159585A JP S6262558 A JPS6262558 A JP S6262558A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は電界効果型半導体スイッチング素子の製造方法
に関する。
に関する。
電界効果型半導体スイッチング素子はｐｎ接合ダイオー
ド構造とその一方導電型領域の一部に形成された他方導
電型の半導体領域（ゲート領域と称する）およびこのゲ
ート領域に連なるゲート′−ｄ極を有する素子でちる。
ド構造とその一方導電型領域の一部に形成された他方導
電型の半導体領域（ゲート領域と称する）およびこのゲ
ート領域に連なるゲート′−ｄ極を有する素子でちる。
この素子は上記一方２４電型領域とゲート領域ｊ１」１
の接合が逆バイアスされることによって上記一方導電型
領域内に形成される空乏層により、上記ダイオードの順
−流を遮断したり（ターンオフ）、また上記逆バイアス
を解除して空乏層を取除くことにより上記順′厄流を回
復させたり（ターンオン）するスイッチング機能を督す
る。このような電界効果型半導体スイッチング素子１−
１＆来のトランジスタ、サイリスタのような電流制御型
の半２４体スイッチング１子と比較してターンオン時間
がはるかに短かく。
の接合が逆バイアスされることによって上記一方導電型
領域内に形成される空乏層により、上記ダイオードの順
−流を遮断したり（ターンオフ）、また上記逆バイアス
を解除して空乏層を取除くことにより上記順′厄流を回
復させたり（ターンオン）するスイッチング機能を督す
る。このような電界効果型半導体スイッチング素子１−
１＆来のトランジスタ、サイリスタのような電流制御型
の半２４体スイッチング１子と比較してターンオン時間
がはるかに短かく。
ターンオン時のｄｉ／ｄｔ耐量が大きく、まだタ−ンオ
フに要する操作が従来よりも簡便であり、ターンオフ時
間がはるかに短かいという利点を有する。
フに要する操作が従来よりも簡便であり、ターンオフ時
間がはるかに短かいという利点を有する。
このような電界効果型半導体スイッチング素子として、
従来、槙２図〜第５図に示すものが提案されている。
従来、槙２図〜第５図に示すものが提案されている。
第２図Ｖζ示すものはｐ＋型アノード層１、高比抵抗の
ｎ型ベース層２、層カソード層３、ベース層２内に網目
状もしくは縞状に埋め込まれたｐ型ゲート領域４がそれ
ぞれ形成されており、更にアノード層１、カソードＲ３
およびゲート領域４の表面露出部にはアノード電極５、
カソード電極６およびゲート電甑７がそれぞれ形成され
ているものである。
ｎ型ベース層２、層カソード層３、ベース層２内に網目
状もしくは縞状に埋め込まれたｐ型ゲート領域４がそれ
ぞれ形成されており、更にアノード層１、カソードＲ３
およびゲート領域４の表面露出部にはアノード電極５、
カソード電極６およびゲート電甑７がそれぞれ形成され
ているものである。
電界効果型半導体スイッチング素子はそのターンオフ動
作の一過程において、アノード・カソード′１冠極間を
流れる主電流に匹敵する電流がアノード電極からアノー
ド領域１、ペース領域２及びゲート値域４を経てゲート
電極７へと流れる。第２図に示す構造のものはゲート領
域４の大部分がベース層２内に埋め込まれ、この埋め込
まれた部分とゲー［４極７との距離が大きいので、上述
のゲート領域を通る電流により生ずるゲート領域内部で
の電圧降下が大きくなる欠点があった。このために、ゲ
ート領域４のうちゲート電極７に近い所と遠い所で電流
の不均衡を生じ、・局部的な発熱を起こして素子が熱破
壊する等の恐れがあった。
作の一過程において、アノード・カソード′１冠極間を
流れる主電流に匹敵する電流がアノード電極からアノー
ド領域１、ペース領域２及びゲート値域４を経てゲート
電極７へと流れる。第２図に示す構造のものはゲート領
域４の大部分がベース層２内に埋め込まれ、この埋め込
まれた部分とゲー［４極７との距離が大きいので、上述
のゲート領域を通る電流により生ずるゲート領域内部で
の電圧降下が大きくなる欠点があった。このために、ゲ
ート領域４のうちゲート電極７に近い所と遠い所で電流
の不均衡を生じ、・局部的な発熱を起こして素子が熱破
壊する等の恐れがあった。
第３図〜５図に示すものは上述の欠点を改善したもので
ある。
ある。
第３図においては、ｎ型ベース層２、ベース層に隣接し
たｐ型アノード層１、カソード側の主表面に露出してベ
ース層２内に形成されたｎ型カソード領域３．同じ主表
面に露出しかつカソード領域３に沿うようにベース層２
内に形成されたｐ＋壓ゲート領域４とから成る。アノー
ド領域１、カソード領域３およびゲート領域４の露出部
にはアノード電極５、カソード電極６およびゲート電極
７がそれぞれ形成されている。
たｐ型アノード層１、カソード側の主表面に露出してベ
ース層２内に形成されたｎ型カソード領域３．同じ主表
面に露出しかつカソード領域３に沿うようにベース層２
内に形成されたｐ＋壓ゲート領域４とから成る。アノー
ド領域１、カソード領域３およびゲート領域４の露出部
にはアノード電極５、カソード電極６およびゲート電極
７がそれぞれ形成されている。
第４図に示すものはゲート領域の形状を除いて第３図に
示すものと同様の構造を持つ。すなわち−１４図におい
て、ゲート領域は一方の主表面に露出し、かつカソード
領域３に沿う第１の部分４と、パ、ｌＸ１の部分４の底
部からベース層２内に一方の主−ｃテ面とほぼ平行にカ
ソード領域３の直下に達する土で延びる２４！２の部分
８とから成っている。第２の部分８相互の間隙Ｈはチャ
ンネルと称される。
示すものと同様の構造を持つ。すなわち−１４図におい
て、ゲート領域は一方の主表面に露出し、かつカソード
領域３に沿う第１の部分４と、パ、ｌＸ１の部分４の底
部からベース層２内に一方の主−ｃテ面とほぼ平行にカ
ソード領域３の直下に達する土で延びる２４！２の部分
８とから成っている。第２の部分８相互の間隙Ｈはチャ
ンネルと称される。
ゲート電極７は上述の第１の部分４の表面露出部に形成
されている。
されている。
第３図および第４図のものはゲート領域４とゲートｔ＊
７とが近接しているので、第２図に示す素子の上述した
欠点は除去される。
７とが近接しているので、第２図に示す素子の上述した
欠点は除去される。
更に第４図に示すものは第３図に示すものに比べて相隣
るゲート領域間の間隔（チャンネル幅）Ｈを小さくでき
るので、より低いゲート・カソード逅極間の逆バイアス
電圧で素子をターンオフできるという効果を持つもので
ある。
るゲート領域間の間隔（チャンネル幅）Ｈを小さくでき
るので、より低いゲート・カソード逅極間の逆バイアス
電圧で素子をターンオフできるという効果を持つもので
ある。
第５図は＃；４図の変形であり、ゲート領域４をメサ形
状により形成し、カソード電極６１Ｃ平型ポストを王接
し大電流を流すための構造である。
状により形成し、カソード電極６１Ｃ平型ポストを王接
し大電流を流すための構造である。
ここで、層領域・９はアノードシヲート構造で、ｎ−ペ
ース領域２の残留キャリヤを排出しゃすくする構造であ
る。
ース領域２の残留キャリヤを排出しゃすくする構造であ
る。
以上の第２図〜第５図の例に示した構造において、チャ
ンネル幅Ｈを小さくするためには、微細なパターンを形
成することが必要となる。
ンネル幅Ｈを小さくするためには、微細なパターンを形
成することが必要となる。
例えば、ゲート−カソード電極間電圧ｖＧｋを１５０ボ
ルト以下にし、アノード−カソード電極間の耐圧ｖＡｋ
を６００ボルト以上とするためには、チャネル幅３０μ
ｍ以下にすることが必要である。ここで、チャネル幅を
広くするためにはｓ ＶＧｋを大きくしなければならな
い。
ルト以下にし、アノード−カソード電極間の耐圧ｖＡｋ
を６００ボルト以上とするためには、チャネル幅３０μ
ｍ以下にすることが必要である。ここで、チャネル幅を
広くするためにはｓ ＶＧｋを大きくしなければならな
い。
また、ゲート領域４０カソード側表面との距離をＬとす
ると第６図に示すような関係が知られている（Ｓｏｌｉ
ｄ ５ｔａｔｅ Ｅｌｅｃｔｒｏｎｉｃｓ １９７９
ｐｐ２３７〜ｐｐ２３９ ＧＲＩＤ ＤＥＰＴＨＤＥ
ＰＥＮＤＥＮＣＥ ＯＦ ＴＨＥＣＨＡＲＡＣＴＥＲＩ
ＳＴＩＣ８ＯＦ ＶＥＲＴＩＣＡＬ ＣＡＮＮＥＬＦＩ
ＥＬＤ Ｃ０ＮＴＲ０ＬＬＥＤ ＴＨＹＲＩＳＴＯＲＳ
の第２図による）。これよりゲート領域４の深さを深く
することにより電圧ゲイン（ｖＡｋ／ｖＧｋ）を大きく
し、ＶＧｋを一定にしたまま素子のアノードーカソード
間の耐圧を上げることができる。
ると第６図に示すような関係が知られている（Ｓｏｌｉ
ｄ ５ｔａｔｅ Ｅｌｅｃｔｒｏｎｉｃｓ １９７９
ｐｐ２３７〜ｐｐ２３９ ＧＲＩＤ ＤＥＰＴＨＤＥ
ＰＥＮＤＥＮＣＥ ＯＦ ＴＨＥＣＨＡＲＡＣＴＥＲＩ
ＳＴＩＣ８ＯＦ ＶＥＲＴＩＣＡＬ ＣＡＮＮＥＬＦＩ
ＥＬＤ Ｃ０ＮＴＲ０ＬＬＥＤ ＴＨＹＲＩＳＴＯＲＳ
の第２図による）。これよりゲート領域４の深さを深く
することにより電圧ゲイン（ｖＡｋ／ｖＧｋ）を大きく
し、ＶＧｋを一定にしたまま素子のアノードーカソード
間の耐圧を上げることができる。
しかしながら、従来の製造方法では、Ｎ型ベース領域２
へ拡散によりｕ退部のゲート領域４を形成した後にＮ型
ベース領域を積層するためにエピタキシャル成長法によ
り行っている。エピタキシャル成長法においては１２０
０℃程度の高温において長時間半導体層を積層するため
にゲート領域４のＰ型不純物が外部に拡散するので、高
抵抗層を厚く積層することが内錐であるなどの欠点があ
った。
へ拡散によりｕ退部のゲート領域４を形成した後にＮ型
ベース領域を積層するためにエピタキシャル成長法によ
り行っている。エピタキシャル成長法においては１２０
０℃程度の高温において長時間半導体層を積層するため
にゲート領域４のＰ型不純物が外部に拡散するので、高
抵抗層を厚く積層することが内錐であるなどの欠点があ
った。
以上の理由により、電界効果スイッチング素子を大口径
化し大電流を制御することが内輪となっているのである
。
化し大電流を制御することが内輪となっているのである
。
本発明は上記した点に鑑みなぐれたもので、ゲート−カ
ソード電極間電圧を小さくしたままでチャンネル幅を広
くシ、大口径化を可能とする電界効果型半導体スイッチ
ング素子の製造方法を提供することを目的とする。
ソード電極間電圧を小さくしたままでチャンネル幅を広
くシ、大口径化を可能とする電界効果型半導体スイッチ
ング素子の製造方法を提供することを目的とする。
本発明は、エピタキシャル成長法の代わりに、高比抵抗
を有するＮ型゛半導体基板とＮ型ベース領域とを実質的
に異物の介在しない清浄な雰囲気下で研磨面同士を接触
させ、２００℃以上の温度で短時間熱処理して接触し、
この接着基板を用いて電界効果型スイッチング素子を形
成する製造方法に関するものである。
を有するＮ型゛半導体基板とＮ型ベース領域とを実質的
に異物の介在しない清浄な雰囲気下で研磨面同士を接触
させ、２００℃以上の温度で短時間熱処理して接触し、
この接着基板を用いて電界効果型スイッチング素子を形
成する製造方法に関するものである。
本発明によれば、カソード表面よ・り充分に深い部分に
ゲート領域を形成し、かつカソード領域とゲート領域の
間のＮベース層の比抵抗を充分高くすることが可能とな
るので、ゲートバイアス電圧が低くかつゲートのチャン
ネル幅が大きくとも充分な耐圧が得られる大口径の電界
効果スイッチング素子を実現することができる。
ゲート領域を形成し、かつカソード領域とゲート領域の
間のＮベース層の比抵抗を充分高くすることが可能とな
るので、ゲートバイアス電圧が低くかつゲートのチャン
ネル幅が大きくとも充分な耐圧が得られる大口径の電界
効果スイッチング素子を実現することができる。
以下図面を参照して本発明の詳細な説明する。
第１図（ａ）〜（ｆ）は本発明の一実施例の電界効果ス
イッチング素子の製造工程を示す。第１図（ａ）に示す
ように高比抵抗のＮ−ベースとなるｎ−型シリコン基板
１０の一方の側にアノード領域となるｐ十層１１を通常
の拡散法により形成しまた、逆の面にゲート領域となる
２層１２を公知のＰＥＰ工程及び通常の拡散法により形
成する。ここでこの基板ウェーハ及びカソード側部分と
なるｎ−型シリコン基板１３の互いに接着すべき表面は
表面粗さ５ｏｏＸ以下に鏡面研磨されている。そしてこ
れらの基板は、表面状態によってはＨ２Ｏ２＋Ｈ２ＳＯ
４→ＨＰ−＋稀百による前処理工程で、脱脂及びスティ
ンフィルム除去を行う。次に各基板を清浄な水で数分程
度水洗し。
イッチング素子の製造工程を示す。第１図（ａ）に示す
ように高比抵抗のＮ−ベースとなるｎ−型シリコン基板
１０の一方の側にアノード領域となるｐ十層１１を通常
の拡散法により形成しまた、逆の面にゲート領域となる
２層１２を公知のＰＥＰ工程及び通常の拡散法により形
成する。ここでこの基板ウェーハ及びカソード側部分と
なるｎ−型シリコン基板１３の互いに接着すべき表面は
表面粗さ５ｏｏＸ以下に鏡面研磨されている。そしてこ
れらの基板は、表面状態によってはＨ２Ｏ２＋Ｈ２ＳＯ
４→ＨＰ−＋稀百による前処理工程で、脱脂及びスティ
ンフィルム除去を行う。次に各基板を清浄な水で数分程
度水洗し。
室温でスピンナ乾燥する。この工程は基板の鏡面に吸着
していると思われる水分はそのまま残し、過剰な水分を
除去するもので、吸着水分の殆どが揮散する１００°Ｃ
以上の加熱乾燥は避ける。
していると思われる水分はそのまま残し、過剰な水分を
除去するもので、吸着水分の殆どが揮散する１００°Ｃ
以上の加熱乾燥は避ける。
このような処理を経た基板１０．１３を、例えばクラス
１以下の清浄な雰囲気下に設置しそれぞれの鏡面研磨面
に異物が介在しない状態で、第１図（ｂ）に示すように
研磨面同士を接触させる。そして密着した基板を２００
’Ｃ以上、好ましくは１０００〜１２００°Ｃで、１時
間程度の短時間で熱処理して接着強度を高めた接着基板
を得る。接着界面１４は良好なオーミック接合特性を示
す。
１以下の清浄な雰囲気下に設置しそれぞれの鏡面研磨面
に異物が介在しない状態で、第１図（ｂ）に示すように
研磨面同士を接触させる。そして密着した基板を２００
’Ｃ以上、好ましくは１０００〜１２００°Ｃで、１時
間程度の短時間で熱処理して接着強度を高めた接着基板
を得る。接着界面１４は良好なオーミック接合特性を示
す。
この後にＮ−基板１３を所定の厚さにラッピングする（
ｃ）。
ｃ）。
次にカソード層となる１層１５をリンなどの不純物を熱
拡散することにより形成しくｄ）、ゲート領域から電極
を取出すためｉｃ （ｅ）のようにメサ状にエツチング
する。ゲート−カソード間のパッシペーシロのために酸
化膜１６を形成し、最後にアノード電極１７．カソード
電極１８、ゲー電極１９を形成する（ｆ）。
拡散することにより形成しくｄ）、ゲート領域から電極
を取出すためｉｃ （ｅ）のようにメサ状にエツチング
する。ゲート−カソード間のパッシペーシロのために酸
化膜１６を形成し、最後にアノード電極１７．カソード
電極１８、ゲー電極１９を形成する（ｆ）。
ここでＮ″″基板１０及び１３の濃度を２Ｘ１０ ｃ
ｍとし、チャンネル幅Ｈを１００μｍと充分に広くして
も、Ｐ＋ゲート領域１２とカソード領域１３との距離り
を６０μｍとしたときにゲート−カソード電極間に逆バ
イアス５０ボルトを印加すれば、アノード−カソード間
の耐圧４０００Ｖが実現可能となった。これにより電界
効果型半導体デバイスを大口径化し容易に大電流を制御
することが可能となった。
ｍとし、チャンネル幅Ｈを１００μｍと充分に広くして
も、Ｐ＋ゲート領域１２とカソード領域１３との距離り
を６０μｍとしたときにゲート−カソード電極間に逆バ
イアス５０ボルトを印加すれば、アノード−カソード間
の耐圧４０００Ｖが実現可能となった。これにより電界
効果型半導体デバイスを大口径化し容易に大電流を制御
することが可能となった。
以上のように本発明は、ウェーノ・の直接接着技術によ
り埋込ゲート部を形成することを特徴とすることに新規
性があり、これを応用し電界効果スイッチング素子を形
成することにあるので、公知例の第２図及び笛４図のよ
うな埋込型の構造を作ることにも有効である。
り埋込ゲート部を形成することを特徴とすることに新規
性があり、これを応用し電界効果スイッチング素子を形
成することにあるので、公知例の第２図及び笛４図のよ
うな埋込型の構造を作ることにも有効である。
第１図（ａ）〜（ｆ）は本発明の一実施例による電界効
果スイッチング素子の製造工程を示す図、第２図〜第５
図は、従来例の電界効果スイッチング素子の構造を示す
図、第６図は公知例の電圧ゲインとグリッドの深さの関
係を示す図である。 １ｕｌｌ ： ｐ＋アノード層、６，１８ ：カソード
電極％ ２，１０：Ｎ−ペース層、７．１９ ：ゲート
電極。 ３．１５：Ｎ＋カソード層、８：Ｐ＋ゲート層、４．１
２ ： Ｐ＋ゲート層、９：Ｎ＋アノードショート層、
５．１７：アノード電極、１３：Ｎ−基板、１４：接着
米量、１６：酸化膜。 代理人 弁理士 則 近 憲 佑 同 竹 花 喜久男 （αン 第 １ 図 革 １ 困 ♂ 第 ３ 図 第 ４ 図 す 第５図 第 ６ 図
果スイッチング素子の製造工程を示す図、第２図〜第５
図は、従来例の電界効果スイッチング素子の構造を示す
図、第６図は公知例の電圧ゲインとグリッドの深さの関
係を示す図である。 １ｕｌｌ ： ｐ＋アノード層、６，１８ ：カソード
電極％ ２，１０：Ｎ−ペース層、７．１９ ：ゲート
電極。 ３．１５：Ｎ＋カソード層、８：Ｐ＋ゲート層、４．１
２ ： Ｐ＋ゲート層、９：Ｎ＋アノードショート層、
５．１７：アノード電極、１３：Ｎ−基板、１４：接着
米量、１６：酸化膜。 代理人 弁理士 則 近 憲 佑 同 竹 花 喜久男 （αン 第 １ 図 革 １ 困 ♂ 第 ３ 図 第 ４ 図 す 第５図 第 ６ 図
Claims (2)
- （１）表面が鏡面研磨された第１導電型ベース層の一部
となる不純物層を有する第１の半導体基板に第２導電型
ゲート層となる部分を形成した後に、表面が鏡面研磨さ
れた第１導電型ベース層の残部となる不純物層を有する
第２の半導体基板とを、実質的に異物の介在しない状態
で清浄な雰囲気下で研磨面同士を接触させて２００℃以
上の熱処理を行って接着し、この接着基板を用いてＰＮ
接合ダイオード部とゲート領域を形成することを特徴と
する電界効果型半導体スイッチング素子の製造方法。 - （２）上記ｐ＾＋ゲート領域とカソード領域との距離を
６０μｍ程度としたことを特徴とする特許請求の範囲第
１項記載の電界効果型半導体スイッチング素子の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20159585A JPS6262558A (ja) | 1985-09-13 | 1985-09-13 | 電界効果型半導体スイツチング素子の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20159585A JPS6262558A (ja) | 1985-09-13 | 1985-09-13 | 電界効果型半導体スイツチング素子の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6262558A true JPS6262558A (ja) | 1987-03-19 |
Family
ID=16443658
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20159585A Pending JPS6262558A (ja) | 1985-09-13 | 1985-09-13 | 電界効果型半導体スイツチング素子の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6262558A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0698926A3 (en) * | 1994-08-26 | 1998-04-15 | Ngk Insulators, Ltd. | Normally off-static induction thyristor and method of manufacturing the same |
| WO1999046809A1 (en) * | 1998-03-09 | 1999-09-16 | Harris Corporation | Devices formable by low temperature direct bonding |
| US6274892B1 (en) | 1998-03-09 | 2001-08-14 | Intersil Americas Inc. | Devices formable by low temperature direct bonding |
-
1985
- 1985-09-13 JP JP20159585A patent/JPS6262558A/ja active Pending
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