JPS6276671A - 導電変調型ｍｏｓｆｅｔ - Google Patents
導電変調型ｍｏｓｆｅｔInfo
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- JPS6276671A JPS6276671A JP21640185A JP21640185A JPS6276671A JP S6276671 A JPS6276671 A JP S6276671A JP 21640185 A JP21640185 A JP 21640185A JP 21640185 A JP21640185 A JP 21640185A JP S6276671 A JPS6276671 A JP S6276671A
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- 239000002184 metal Substances 0.000 claims abstract description 32
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
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-
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
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- H01L29/7395—Vertical transistors, e.g. vertical IGBT
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（発明の技術分野）
本発明は、導電変調型ＭＯＳＦＥＴに関する。
近年、電力用スイッチング素子として、ＤＳＡ（Ｄｉｆ
ｆｕｓｉｏｎ ５ｅｌｆ Ａ１１ｑｎ）法によりソ
ースおよびチャネル領域を形成するバワーＭＯ３ＦＥＴ
が市場に現れている。しかしこの素子はｉ ｏｏｏｖ以
上の高耐圧ではオン抵抗が高くなってしまい、大電流を
流すことが難しい。
ｆｕｓｉｏｎ ５ｅｌｆ Ａ１１ｑｎ）法によりソ
ースおよびチャネル領域を形成するバワーＭＯ３ＦＥＴ
が市場に現れている。しかしこの素子はｉ ｏｏｏｖ以
上の高耐圧ではオン抵抗が高くなってしまい、大電流を
流すことが難しい。
これに代わる有力な素子として、ドレイン領域にソース
とは逆の導電型層を設けることにより高抵抗層に導電変
調を起こさせてオン抵抗を下げるようにした、いわゆる
導電変調型ＭＯ３ＦＥＴが知られている。その基本的な
構造を第４図に示す。
とは逆の導電型層を設けることにより高抵抗層に導電変
調を起こさせてオン抵抗を下げるようにした、いわゆる
導電変調型ＭＯ３ＦＥＴが知られている。その基本的な
構造を第４図に示す。
１１はＰ” −８＋基板であって、この上に低不純物濃
度の高抵抗ｎ−Ｉｌｌ ２が形成され、このｎ一層１２
の表面にＤＳＡ法により複数の島状Ｐベース層１３とｎ
−ソース層１４が形成されている。
度の高抵抗ｎ−Ｉｌｌ ２が形成され、このｎ一層１２
の表面にＤＳＡ法により複数の島状Ｐベース層１３とｎ
−ソース層１４が形成されている。
即ちＰベース層１３を拡散形成した拡散窓をそのままｎ
”ソース層１４の拡散窓の一部として用いて二重拡散す
ることにより、Ｐベース１１３の端部に自己整合的にチ
ャネル領域１９を残した状態でｎ１ソース１ｉｉ１４が
形成される。そして、チャネル領域１９上にはゲート絶
縁膜１５を介してゲート電極１６が形成され、ソース層
１４上にはベース１１３に同時にオーミックコンタクト
するソース電極１７が形成される。基板１１の裏面には
ドレイン電極１８が形成されている。さらにゲート電極
を素子の外部に取出すため素子の一部でゲート電極１６
にはアルミニウムなどの金属ゲート電極２１がオーミッ
クコンタクトされ、この金属ゲート電極２１の下のｎ一
層１２にはｐ＋層２２が設けられている。
”ソース層１４の拡散窓の一部として用いて二重拡散す
ることにより、Ｐベース１１３の端部に自己整合的にチ
ャネル領域１９を残した状態でｎ１ソース１ｉｉ１４が
形成される。そして、チャネル領域１９上にはゲート絶
縁膜１５を介してゲート電極１６が形成され、ソース層
１４上にはベース１１３に同時にオーミックコンタクト
するソース電極１７が形成される。基板１１の裏面には
ドレイン電極１８が形成されている。さらにゲート電極
を素子の外部に取出すため素子の一部でゲート電極１６
にはアルミニウムなどの金属ゲート電極２１がオーミッ
クコンタクトされ、この金属ゲート電極２１の下のｎ一
層１２にはｐ＋層２２が設けられている。
この導電変調型ＭＯＳＦＥＴでは、ソース層１４からチ
ャネル領域１９を通ってｎ一層１２に注入される電子電
流に対して、ｐ＋基板７１がら正孔注入が起こり、この
結果ｎ−［１２には多量のキャリア蓄積による導電変調
が起る。ｎ一層１２に注入された正孔Ｎｌはｐベース１
１３のソース層１４直下を通り、ソース電極１７へ抜け
る。
ャネル領域１９を通ってｎ一層１２に注入される電子電
流に対して、ｐ＋基板７１がら正孔注入が起こり、この
結果ｎ−［１２には多量のキャリア蓄積による導電変調
が起る。ｎ一層１２に注入された正孔Ｎｌはｐベース１
１３のソース層１４直下を通り、ソース電極１７へ抜け
る。
この構造はサイリスタと似ているがサイリスタ動作はし
ない。ソース電極１７がｐベース層１３とｎ＋ソース層
１４を短絡してサイリスタ動作を阻止しており、ゲート
・ソース間電圧を零とすれば素子はターンオフする。ま
たこの構造は従来のパワーＭＯ３ＦＥＴとも似ているが
、ドレイン領域にパワーＭＯＳＦＥＴとは逆の導電型層
を設けて、バイポーラ動作を行なわせている点で異なる
。
ない。ソース電極１７がｐベース層１３とｎ＋ソース層
１４を短絡してサイリスタ動作を阻止しており、ゲート
・ソース間電圧を零とすれば素子はターンオフする。ま
たこの構造は従来のパワーＭＯ３ＦＥＴとも似ているが
、ドレイン領域にパワーＭＯＳＦＥＴとは逆の導電型層
を設けて、バイポーラ動作を行なわせている点で異なる
。
この導電変調型ＭＯＳＦＥＴは、高耐圧化した場合にも
、従来のパワーＭＯＳＦＥＴに比べて導電変調の結果と
して十分低いオン抵抗が得られる。
、従来のパワーＭＯＳＦＥＴに比べて導電変調の結果と
して十分低いオン抵抗が得られる。
しかしながらこの導電変調型ＭＯＳＦＥＴにも未だ問題
がある。即ち素子を流れる電流密度が大きくなると、ソ
ース層１４下の横方向抵抗による電圧降下が大きくなる
。そしてｐベース層１３とｎ＋ソース層１４の間が順バ
イアスされるようになるとサイリスタ動作に入り、ゲー
ト・ソース間バイアスを零にしても素子がオフしない、
いわゆるラッチアップ現象を生じる。
がある。即ち素子を流れる電流密度が大きくなると、ソ
ース層１４下の横方向抵抗による電圧降下が大きくなる
。そしてｐベース層１３とｎ＋ソース層１４の間が順バ
イアスされるようになるとサイリスタ動作に入り、ゲー
ト・ソース間バイアスを零にしても素子がオフしない、
いわゆるラッチアップ現象を生じる。
この問題を解決するために従来は、第４図に示すように
、Ｄ”１ｉ２０を拡散形成して、ｐベース層１３の抵抗
を下げることが行われている。
、Ｄ”１ｉ２０を拡散形成して、ｐベース層１３の抵抗
を下げることが行われている。
ここで、この様な素子のソース層は第４図に示す様に、
Ｗｓのくりかえしピッチ長で配列され、この一つのソー
ス領域からソース電極１７に流れる電流の範囲は、−辺
がＷｓの四角形の面積ｓ１に等しい。しかし、金属ゲー
ト電極２１に隣接するソース領域では、前記面積Ｓ１の
ほか、金属ゲート電極領域幅Ｗａの１／２すなわちＷ
ａ ／ ２とソース層のくりかえしピッチ長Ｗｓでかこ
まれる四角形の領域のＩＩがソース層Ｆｉ１７に流れ、
金属ゲート電極２１に隣接するソース領域では、金属ゲ
ート電極２１か、ら離れたソース領域よりも、電流密度
が大きくなる。したがって、ラッチアップ現象は常にこ
の金属ゲート電極に隣接するソース領域で発生し、これ
がラッチアップ電流の低下の一因となっていた。
Ｗｓのくりかえしピッチ長で配列され、この一つのソー
ス領域からソース電極１７に流れる電流の範囲は、−辺
がＷｓの四角形の面積ｓ１に等しい。しかし、金属ゲー
ト電極２１に隣接するソース領域では、前記面積Ｓ１の
ほか、金属ゲート電極領域幅Ｗａの１／２すなわちＷ
ａ ／ ２とソース層のくりかえしピッチ長Ｗｓでかこ
まれる四角形の領域のＩＩがソース層Ｆｉ１７に流れ、
金属ゲート電極２１に隣接するソース領域では、金属ゲ
ート電極２１か、ら離れたソース領域よりも、電流密度
が大きくなる。したがって、ラッチアップ現象は常にこ
の金属ゲート電極に隣接するソース領域で発生し、これ
がラッチアップ電流の低下の一因となっていた。
本発明は以上の問題に鑑みてなされたもので、金属ゲー
ト電極に隣接するソース領域で発生するラッチアップ現
象を防止し、ラッチアップ電流の増大を図った導電変調
型ＭＯＳＦＥＴを提供することを目的とする。
ト電極に隣接するソース領域で発生するラッチアップ現
象を防止し、ラッチアップ電流の増大を図った導電変調
型ＭＯＳＦＥＴを提供することを目的とする。
本発明にかかる導電変調型ＭＯＳＦＥＴは、金属ゲート
電極に隣接するゲート電極の開孔部の金属ゲート電穫に
対向する部分でのチャネル電流が他の領域のそれより小
さくなるように設定したことを特徴とする。
電極に隣接するゲート電極の開孔部の金属ゲート電穫に
対向する部分でのチャネル電流が他の領域のそれより小
さくなるように設定したことを特徴とする。
本発明によれば、金属ゲート電極に隣接するソース領域
でのラッチアップ現象がなくなり、ラッチアップ電流の
増大を図った導電変調型ＭＯＳＦＥＴを実現することが
可能となる。
でのラッチアップ現象がなくなり、ラッチアップ電流の
増大を図った導電変調型ＭＯＳＦＥＴを実現することが
可能となる。
本発明の実施例を以下に説明する。
第１図は一実施例の導電変調型ＭＯＳＦＥＴを示すもの
で、（ａ）は模式的平面図、（ｂ）は（ａ＞のＡ−Ａ−
断面図、（Ｃ）は（ａ）のＢ−Ｂ′断面図である。第４
図と対応する部分にはそれらと同じ符号を付しである。
で、（ａ）は模式的平面図、（ｂ）は（ａ＞のＡ−Ａ−
断面図、（Ｃ）は（ａ）のＢ−Ｂ′断面図である。第４
図と対応する部分にはそれらと同じ符号を付しである。
これを製造工程に従って説明する。ドレインとなるｐ”
Ｓｉ基板１１を用意し、これにエピタキシャル成長によ
り低不純物濃度で比抵抗５０Ω・１以上のｎ−ＩＩ ２
を１００ｕｍ程度形成する。次にこのｎ一層１２の表面
を酸化してゲート酸化膜１５を形成し、その上に５００
０人のポリ３ｉ膜によるゲート電極１６を形成する。こ
の後ゲート電極１６をマスクとしてボロンを８μ乳程度
拡散してｐベース府１３を形成する。
Ｓｉ基板１１を用意し、これにエピタキシャル成長によ
り低不純物濃度で比抵抗５０Ω・１以上のｎ−ＩＩ ２
を１００ｕｍ程度形成する。次にこのｎ一層１２の表面
を酸化してゲート酸化膜１５を形成し、その上に５００
０人のポリ３ｉ膜によるゲート電極１６を形成する。こ
の後ゲート電極１６をマスクとしてボロンを８μ乳程度
拡散してｐベース府１３を形成する。
次に、後に設ける金属ゲート電極２１に隣接するゲート
電極１６の開孔部の一部に酸化膜（図示せず）を形成し
、この酸化膜とゲート電極１６をマスクとしてソース層
形成のためのドーズ１５ｘ１０”／α２のへ８イオン注
入を行ない、熱処理してｎ＋ソース層１４を形成する。
電極１６の開孔部の一部に酸化膜（図示せず）を形成し
、この酸化膜とゲート電極１６をマスクとしてソース層
形成のためのドーズ１５ｘ１０”／α２のへ８イオン注
入を行ない、熱処理してｎ＋ソース層１４を形成する。
この後、ｐベース層１３内に高濃度のｐ＋層２０を拡散
形成し、この９４層２０とｎ” ／−ス１１４にコンタ
クトするソース電極１７と、ゲート電極１６とコンタク
トする金属ゲート電極２１を形成する。基板裏面にはＶ
−Ｎｉ−Ａｕ膜の蒸着によりドレイン電極１８を形成す
る。
形成し、この９４層２０とｎ” ／−ス１１４にコンタ
クトするソース電極１７と、ゲート電極１６とコンタク
トする金属ゲート電極２１を形成する。基板裏面にはＶ
−Ｎｉ−Ａｕ膜の蒸着によりドレイン電極１８を形成す
る。
第１図から明らかな様に、本実施例では、金属ゲート電
極２１に隣接するゲート電極１６の開孔部の金属ゲート
に対向する部分にはｎ＋ソース層が形成されていない。
極２１に隣接するゲート電極１６の開孔部の金属ゲート
に対向する部分にはｎ＋ソース層が形成されていない。
この結果、金属ゲート電極の下の領域からソース電極１
７に流入する電流はｎ＋ソース層１４の下を通らず、直
接ソース電極１７に流れる。従って、従来の構造の様な
金属ゲート電極の下の領域からソース電極１７に流れる
電流の影響によるラッチアップ電流の低下はなくなり、
ラッチアップ電流の増大が図れる。なお、本実施例では
ｎ３ソ一ス層を形成しない方法として選択拡散法を説明
したが、ｎ＋ソース層を拡散した後、エツチングによっ
て部分的にｎ＋ソース層を除去しても同様の効果が得ら
れる。
７に流入する電流はｎ＋ソース層１４の下を通らず、直
接ソース電極１７に流れる。従って、従来の構造の様な
金属ゲート電極の下の領域からソース電極１７に流れる
電流の影響によるラッチアップ電流の低下はなくなり、
ラッチアップ電流の増大が図れる。なお、本実施例では
ｎ３ソ一ス層を形成しない方法として選択拡散法を説明
したが、ｎ＋ソース層を拡散した後、エツチングによっ
て部分的にｎ＋ソース層を除去しても同様の効果が得ら
れる。
第２図は、他の実施例で、金属ゲート電極２１に隣接す
るゲート電極の開孔部には、全くｎ１ソ一ス層を形成し
ないようにしたもので、この部分でのラッチアップ現象
はなくなり、より効果的にラッチアップ電流の増大が図
れる。
るゲート電極の開孔部には、全くｎ１ソ一ス層を形成し
ないようにしたもので、この部分でのラッチアップ現象
はなくなり、より効果的にラッチアップ電流の増大が図
れる。
第３図は、他の実施例で、金属ゲート電極２１の下に設
けらるｐ”層２２を金属ゲート電極２１に隣接するゲー
ト電極の開孔部の下まで達する様にしたものである。こ
の様な構成にすると、このゲート電極の開孔部領域のｐ
ベース府１３の不純物濃度が高くなり、この領域のチャ
ネルのしきい値が高くなって、Ｎ１ソース層１４からの
電子注入が抑制される。この結果、この領域でのチャネ
ル電流が減少し、この領域のラッチアップ現象を効果的
に防止できる。
けらるｐ”層２２を金属ゲート電極２１に隣接するゲー
ト電極の開孔部の下まで達する様にしたものである。こ
の様な構成にすると、このゲート電極の開孔部領域のｐ
ベース府１３の不純物濃度が高くなり、この領域のチャ
ネルのしきい値が高くなって、Ｎ１ソース層１４からの
電子注入が抑制される。この結果、この領域でのチャネ
ル電流が減少し、この領域のラッチアップ現象を効果的
に防止できる。
第１図（ａ）、（ｂ）、（ｃ）は本発明の一実施例の平
面図とそのＡ−Ａ′、８−Ｂ−断面図、第２図（ａ）、
（ｂ）、（ｃ）は他の実施例の平面図とそのＡ−、’Ｍ
、Ｂ−Ｂ′断面図、第３図（ａＬ、（ｂ）、（ｌは更に
他の実施例の平面図とそのＡ−Ａ−、Ｂ−８＝断面図、
第４図（ａ）、（ｂ）、（Ｃ）は、従来の導電変調型Ｍ
ＯＳＦＥＴの平面図とそのＡ−Ａ−，８−８−断面図で
ある。 出願人代理人 弁理士 鈴江武彦 第３図 第４図
面図とそのＡ−Ａ′、８−Ｂ−断面図、第２図（ａ）、
（ｂ）、（ｃ）は他の実施例の平面図とそのＡ−、’Ｍ
、Ｂ−Ｂ′断面図、第３図（ａＬ、（ｂ）、（ｌは更に
他の実施例の平面図とそのＡ−Ａ−、Ｂ−８＝断面図、
第４図（ａ）、（ｂ）、（Ｃ）は、従来の導電変調型Ｍ
ＯＳＦＥＴの平面図とそのＡ−Ａ−，８−８−断面図で
ある。 出願人代理人 弁理士 鈴江武彦 第３図 第４図
Claims (3)
- （１）ドレインとなる第１導電型半導体基板と、この基
板上に形成された高抵抗の第２導電型半導体層と、この
半導体層の表面にゲート絶縁膜を介して形成されたゲー
ト電極と、このゲート電極をマスクとして、ゲート電極
に復数個島状に設けられた開孔部から拡散形成された複
数個の第１導電型のベース層と、これら各ベース層内に
拡散形成された第２導電型のソース層と、前記ベース層
とソース層の双方にオーミックコンタクトするソース電
極と、前記ゲート電極にオーミックコンタクトする金属
ゲート電極と、前記基板の裏面に形成されたドレイン電
極を備えた導電変調型ＭＯＳＦＥＴにおいて、前記複数
のベース層のうち前記金属ゲート電極に隣接する領域の
チャネル電流が他の領域のそれより小さくなるように設
定されていることを特徴とする導電変調型ＭＯＳＦＥＴ
。 - （２）前記複数のベース層のうち前記金属ゲート電極に
隣接する領域のチャネル電流を他の領域のそれより小さ
くなるように設定するため、前記金属ゲート電極に対向
する部分にソース層を形成しないようにした特許請求の
範囲第１項記載の導電変調型ＭＯＳＦＥＴ。 - （３）前記複数のベース層のうち前記金属ゲート電極に
隣接する領域のチャネル電流を他の領域のそれより小さ
くなるように設定するため、前記金属ゲート電極に対向
する部分のチャネル領域のしきい値電圧を他の領域に比
べて高く設定した特許請求の範囲第１項記載の導電変調
型 ＭＯＳＦＥＴ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60216401A JPH0752770B2 (ja) | 1985-09-30 | 1985-09-30 | 導電変調型ｍｏｓｆｅｔ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60216401A JPH0752770B2 (ja) | 1985-09-30 | 1985-09-30 | 導電変調型ｍｏｓｆｅｔ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6276671A true JPS6276671A (ja) | 1987-04-08 |
| JPH0752770B2 JPH0752770B2 (ja) | 1995-06-05 |
Family
ID=16687983
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60216401A Expired - Lifetime JPH0752770B2 (ja) | 1985-09-30 | 1985-09-30 | 導電変調型ｍｏｓｆｅｔ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0752770B2 (ja) |
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02100366A (ja) * | 1988-10-07 | 1990-04-12 | Fuji Electric Co Ltd | 絶縁ゲート型トランジスタ |
| JPH02156572A (ja) * | 1988-12-08 | 1990-06-15 | Fuji Electric Co Ltd | Ｍｏｓ型半導体装置 |
| JPH03218643A (ja) * | 1989-11-17 | 1991-09-26 | Toshiba Corp | 大電力用半導体装置 |
| US5169793A (en) * | 1990-06-08 | 1992-12-08 | Nippondenso Co., Ltd. | Method of making an insulated gate bipolar transistor having gate shield region |
| WO1993011567A1 (en) * | 1991-11-25 | 1993-06-10 | Harris Corporation | Power fet with shielded channels |
| US5321295A (en) * | 1989-04-28 | 1994-06-14 | Mitsubishi Denki Kabushiki Kaisha | Insulated gate bipolar transistor and method of fabricating the same |
| US5525816A (en) * | 1993-11-05 | 1996-06-11 | Mitsubishi Denki Kabushiki Kaisha | Insulated gate semiconductor device with stripe widths |
| EP0987766A1 (de) * | 1998-09-18 | 2000-03-22 | Siemens Aktiengesellschaft | Randstruktur für einen Feldeffekttransistor mit einer Vielzahl von Zellen |
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| US7791308B2 (en) | 2005-07-25 | 2010-09-07 | Panasonic Corporation | Semiconductor element and electrical apparatus |
| US7964911B2 (en) | 2005-07-26 | 2011-06-21 | Panasonic Corporation | Semiconductor element and electrical apparatus |
Citations (1)
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| JPS5965483A (ja) * | 1982-09-07 | 1984-04-13 | ゼネラル・エレクトリック・カンパニイ | 縦型ｍｏｓｆｅｔ装置 |
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1985
- 1985-09-30 JP JP60216401A patent/JPH0752770B2/ja not_active Expired - Lifetime
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Also Published As
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| JPH0752770B2 (ja) | 1995-06-05 |
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