JPS61183966A - サイリスタの製造方法 - Google Patents
サイリスタの製造方法Info
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- JPS61183966A JPS61183966A JP2294085A JP2294085A JPS61183966A JP S61183966 A JPS61183966 A JP S61183966A JP 2294085 A JP2294085 A JP 2294085A JP 2294085 A JP2294085 A JP 2294085A JP S61183966 A JPS61183966 A JP S61183966A
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- 238000004519 manufacturing process Methods 0.000 title claims description 18
- 239000000758 substrate Substances 0.000 claims abstract description 96
- 239000012535 impurity Substances 0.000 claims abstract description 35
- 239000004065 semiconductor Substances 0.000 claims abstract description 30
- 238000000034 method Methods 0.000 claims abstract description 27
- 238000010438 heat treatment Methods 0.000 claims abstract description 5
- 230000015556 catabolic process Effects 0.000 abstract description 8
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 abstract description 2
- 238000001035 drying Methods 0.000 abstract description 2
- 229910052698 phosphorus Inorganic materials 0.000 abstract description 2
- 239000011574 phosphorus Substances 0.000 abstract description 2
- 239000000463 material Substances 0.000 abstract 1
- 238000005406 washing Methods 0.000 abstract 1
- 238000009826 distribution Methods 0.000 description 18
- 239000000853 adhesive Substances 0.000 description 13
- 230000001070 adhesive effect Effects 0.000 description 13
- 238000009792 diffusion process Methods 0.000 description 11
- 238000010586 diagram Methods 0.000 description 9
- 230000008569 process Effects 0.000 description 8
- 230000007423 decrease Effects 0.000 description 5
- 230000000694 effects Effects 0.000 description 5
- 230000001681 protective effect Effects 0.000 description 4
- 230000000903 blocking effect Effects 0.000 description 3
- 238000010894 electron beam technology Methods 0.000 description 3
- 238000002347 injection Methods 0.000 description 3
- 239000007924 injection Substances 0.000 description 3
- 238000007796 conventional method Methods 0.000 description 2
- 230000007547 defect Effects 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 238000005530 etching Methods 0.000 description 2
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 2
- 239000010931 gold Substances 0.000 description 2
- 229910052737 gold Inorganic materials 0.000 description 2
- 229910001385 heavy metal Inorganic materials 0.000 description 2
- 230000002441 reversible effect Effects 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- GYHNNYVSQQEPJS-UHFFFAOYSA-N Gallium Chemical compound [Ga] GYHNNYVSQQEPJS-UHFFFAOYSA-N 0.000 description 1
- 230000003321 amplification Effects 0.000 description 1
- 230000008901 benefit Effects 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 239000000969 carrier Substances 0.000 description 1
- 238000004140 cleaning Methods 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 238000005520 cutting process Methods 0.000 description 1
- 230000006378 damage Effects 0.000 description 1
- 238000005238 degreasing Methods 0.000 description 1
- 229910052733 gallium Inorganic materials 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 230000007774 longterm Effects 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 238000003199 nucleic acid amplification method Methods 0.000 description 1
- 230000003287 optical effect Effects 0.000 description 1
- 230000005855 radiation Effects 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
- 230000003746 surface roughness Effects 0.000 description 1
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
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- H01L21/02041—Cleaning
- H01L21/02043—Cleaning before device manufacture, i.e. Begin-Of-Line process
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/185—Joining of semiconductor bodies for junction formation
- H01L21/187—Joining of semiconductor bodies for junction formation by direct bonding
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/1012—Base regions of thyristors
- H01L29/102—Cathode base regions of thyristors
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- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/74—Thyristor-type devices, e.g. having four-zone regenerative action
- H01L29/744—Gate-turn-off devices
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、ＧＴＯ（ゲート・ターンオフ・サイリスタ）
などのサイリスタの製造方法に関する。
などのサイリスタの製造方法に関する。
一般にＧＴＯは、ゲート電極に正または負のバイアスを
印加することによりターンオン及びターンオフを可能に
するため、転流回路が不要であり、またスイッチング時
間が短いので高周波で動作できる、といった利点を有す
る。−万ＧＴＯは、ターンオフ時の電力損失が一定の値
に達すると熱破壊を起こすため、流し得るアノード電流
に限界があり、その値は高々２０００人程度であって通
常のサイリスタと比べて電流容量を大きくすることがで
きない、という欠点がある。その原因は、ＧＴＯをター
ンオフする際に局所的に電流集中が生じることにある。
印加することによりターンオン及びターンオフを可能に
するため、転流回路が不要であり、またスイッチング時
間が短いので高周波で動作できる、といった利点を有す
る。−万ＧＴＯは、ターンオフ時の電力損失が一定の値
に達すると熱破壊を起こすため、流し得るアノード電流
に限界があり、その値は高々２０００人程度であって通
常のサイリスタと比べて電流容量を大きくすることがで
きない、という欠点がある。その原因は、ＧＴＯをター
ンオフする際に局所的に電流集中が生じることにある。
こような現象を緩和するために通常、マルチ・エミッタ
構造即ちカソード領域を分割して複数の小さなＧＴＯ（
ＧＴＯエレメントと呼ぶ）を並列接続した構造とするこ
とが行われる。これにより電流集中箇所が分散されるた
め、ある程度電流容」を増大することができる。
構造即ちカソード領域を分割して複数の小さなＧＴＯ（
ＧＴＯエレメントと呼ぶ）を並列接続した構造とするこ
とが行われる。これにより電流集中箇所が分散されるた
め、ある程度電流容」を増大することができる。
しかし以上のような改善を行っても、各ＧＴＯエレメン
トにおいて上記した電流集中が生じるので、本質的な問
題解決にはならない。ターンオフ時に各ＧＴＯエレメン
ト間のアノード電流のバランスが崩れ、ターンオフ過程
の最終時では一個ないし数個のＧＴＯエレメントに電流
集中が起り、これらが破壊してしまうのである。この原
因の一つは、現在のプロセス技術では直径４０ｍ以上の
ウェーハ全面に均一な拡散を施し、かつ一様なライフタ
イムを実現することが困難なためである。
トにおいて上記した電流集中が生じるので、本質的な問
題解決にはならない。ターンオフ時に各ＧＴＯエレメン
ト間のアノード電流のバランスが崩れ、ターンオフ過程
の最終時では一個ないし数個のＧＴＯエレメントに電流
集中が起り、これらが破壊してしまうのである。この原
因の一つは、現在のプロセス技術では直径４０ｍ以上の
ウェーハ全面に均一な拡散を施し、かつ一様なライフタ
イムを実現することが困難なためである。
第２の原因は、各ＧＴＯエレメントのターンオフ破壊耐
量が十分でないためである。
量が十分でないためである。
この問題を解決するため従来、ＧＴＯのｎベース層のシ
ート抵抗を小さくし、ｎエミツタ層とｎベース層の間の
接合耐圧を大きくすることが提案されている（特開昭５
３−１１０３８６号公報）。
ート抵抗を小さくし、ｎエミツタ層とｎベース層の間の
接合耐圧を大きくすることが提案されている（特開昭５
３−１１０３８６号公報）。
また、ｎベース層を低抵抗の均一不純物濃度層とするた
めにこれをエピタキシャル法で形成することも提案され
ている（特開昭５２−１０２６８７号公報）。
めにこれをエピタキシャル法で形成することも提案され
ている（特開昭５２−１０２６８７号公報）。
ところで、ｎベース層のシート抵抗を十分小さくするた
めには、その幅を３０μｍ程度以上にする必要がある。
めには、その幅を３０μｍ程度以上にする必要がある。
また、ｎベース層に拡散形成するｎエミツタ層の幅は注
入効率を十分なものとするためには２０μｍ程度以上を
必要とする。そうすると、ｐ−ス層をエピタキシャル法
で形成するためにはエピタキシャル成長層として５０μ
ｍ以上の厚さを必要とすることになる。ところがエピタ
キシャル成長は１３００’Ｃ程度の高温で行うため、こ
の工程で基板のｎベース層に欠陥が形成され、これがラ
イフタイムの低下をもたらし、ＧＴＯのオン電圧上昇を
もたらす。また４０μｍ以上のエピタキシャル成長層を
形成すると、成長層内にも多数の欠陥が発生するため、
ｎベース層のライフタイムも低下し、これもＧＴＯのオ
ン電圧上昇の原因となる。
入効率を十分なものとするためには２０μｍ程度以上を
必要とする。そうすると、ｐ−ス層をエピタキシャル法
で形成するためにはエピタキシャル成長層として５０μ
ｍ以上の厚さを必要とすることになる。ところがエピタ
キシャル成長は１３００’Ｃ程度の高温で行うため、こ
の工程で基板のｎベース層に欠陥が形成され、これがラ
イフタイムの低下をもたらし、ＧＴＯのオン電圧上昇を
もたらす。また４０μｍ以上のエピタキシャル成長層を
形成すると、成長層内にも多数の欠陥が発生するため、
ｎベース層のライフタイムも低下し、これもＧＴＯのオ
ン電圧上昇の原因となる。
本発明は上記した点に鑑みなされたもので、ライフタイ
ムが十分高く、ターンオフ破壊耐量の高いサイリスタを
エピタキシャル法を用いることなく製造する方法を提供
することを目的とする。
ムが十分高く、ターンオフ破壊耐量の高いサイリスタを
エピタキシャル法を用いることなく製造する方法を提供
することを目的とする。
本発明は、サイリスタを構成するためのｐｎｐｎウェー
八を、へ枚の半導体基板の直接接着技術により構成する
。すなわち、表面が鏡面研磨された第１導電型ベース層
の一部となる不純物層を有する第１の半導体基板と、同
じく表面が鏡面研磨された第１導電型ベース層の残部と
なる不純物層を有する第２の半導体基板とを、実質的に
異物の介在しない清浄な雰囲気下で研磨面同士を接触さ
せ、２００℃以上の温度で熱処理して接着し、この接着
基板を用いてｐｎｐｎウェーハを形成する。
八を、へ枚の半導体基板の直接接着技術により構成する
。すなわち、表面が鏡面研磨された第１導電型ベース層
の一部となる不純物層を有する第１の半導体基板と、同
じく表面が鏡面研磨された第１導電型ベース層の残部と
なる不純物層を有する第２の半導体基板とを、実質的に
異物の介在しない清浄な雰囲気下で研磨面同士を接触さ
せ、２００℃以上の温度で熱処理して接着し、この接着
基板を用いてｐｎｐｎウェーハを形成する。
本発明によれば、低抵抗ベース層をエピタキシャル法で
厚く形成する場合のように長時間の高温熱工程を用いる
ことなく、容易にｐｎｐｎウエーハを得ることができる
。そして本発明によれば、ｎベース層、ｎベース層のラ
イフタイムを十分大きいものとすることができるため、
オン電圧が低く、ターンオフ破壊耐ｌの高いＧＴＯなど
のサイリスタを実現することができる。
厚く形成する場合のように長時間の高温熱工程を用いる
ことなく、容易にｐｎｐｎウエーハを得ることができる
。そして本発明によれば、ｎベース層、ｎベース層のラ
イフタイムを十分大きいものとすることができるため、
オン電圧が低く、ターンオフ破壊耐ｌの高いＧＴＯなど
のサイリスタを実現することができる。
（発明の実施例〕
以下図面を参照して本発明の詳細な説明する。
第１図（ａ）〜（ｄ）は一実施例のＧＴＯ製造工程を示
す。第１図（ａ）に示すように、高抵抗ｎベース層とな
るｎ−型Ｓｉ基板１１（第１の半導体基板）の表面にｎ
ベース層の一部となるｐ型層１２を形成したものと、低
抵抗ｎベース層の残部となるｐ型Ｓｉ基板１３（第２の
半導体基板）を用意する。ｐ型９ｉ基板１３の不純物濃
度は１０１７〜１０１８／ｃｍ３程度とする。これらの
基板の互いに接着すべき表面は表面粗さ５００Å以下に
鏡面研磨されている。ｎ−型Ｓｉ基板１１の表面に形成
されたｐ型層１２は、ボロンまたはガリウムなどを拡散
して得られたもので、拡散幅１０〜３０μ風、表面濃度
１０１８／υ３以上とすることが望ましい。そしてこれ
らの基板は、表面状態によってはＨ２０２＋Ｈ２８０４
→ＨＦ→稀ＨＦによる前処理工程で、脱脂及びスティン
フィルム除去を行う。次に各基板を清浄な水で数分程度
水洗し、空温でスピンナ乾燥する。この工程は基板の鏡
面に吸着していると思われる水分はそのまま残し、過剰
な水分を除去するもので、吸着水分の殆どが揮散する１
００℃以上の加熱乾燥は避ける。
す。第１図（ａ）に示すように、高抵抗ｎベース層とな
るｎ−型Ｓｉ基板１１（第１の半導体基板）の表面にｎ
ベース層の一部となるｐ型層１２を形成したものと、低
抵抗ｎベース層の残部となるｐ型Ｓｉ基板１３（第２の
半導体基板）を用意する。ｐ型９ｉ基板１３の不純物濃
度は１０１７〜１０１８／ｃｍ３程度とする。これらの
基板の互いに接着すべき表面は表面粗さ５００Å以下に
鏡面研磨されている。ｎ−型Ｓｉ基板１１の表面に形成
されたｐ型層１２は、ボロンまたはガリウムなどを拡散
して得られたもので、拡散幅１０〜３０μ風、表面濃度
１０１８／υ３以上とすることが望ましい。そしてこれ
らの基板は、表面状態によってはＨ２０２＋Ｈ２８０４
→ＨＦ→稀ＨＦによる前処理工程で、脱脂及びスティン
フィルム除去を行う。次に各基板を清浄な水で数分程度
水洗し、空温でスピンナ乾燥する。この工程は基板の鏡
面に吸着していると思われる水分はそのまま残し、過剰
な水分を除去するもので、吸着水分の殆どが揮散する１
００℃以上の加熱乾燥は避ける。
このような処理を経た基板１１．１３を、例えばクラス
１以下の清浄な雰囲気下に設置しそれぞれの鏡面研磨面
に異物が介在しない状態で、第１図（ｂ）に示すように
研磨面同士を接触させる。
１以下の清浄な雰囲気下に設置しそれぞれの鏡面研磨面
に異物が介在しない状態で、第１図（ｂ）に示すように
研磨面同士を接触させる。
そして密着した基板を２００℃以上、好ましくは１００
０〜１２００℃で熱処理して接着強度を高めた接着基板
を得る。接着界面１４は良好なオーミック接合特性を示
す。
０〜１２００℃で熱処理して接着強度を高めた接着基板
を得る。接着界面１４は良好なオーミック接合特性を示
す。
なお、ｎ−型Ｓｉ基板１１の厚さは高抵抗ｎベース層の
厚さにより決まるので、例えば耐圧４゜５ｋＶ素子では
７００〜８００μｍ程度とする。またｐ型Ｓｉ基板１３
の厚さは、上記接着作業の容易さを考慮して３００μｍ
程度以上とする。
厚さにより決まるので、例えば耐圧４゜５ｋＶ素子では
７００〜８００μｍ程度とする。またｐ型Ｓｉ基板１３
の厚さは、上記接着作業の容易さを考慮して３００μｍ
程度以上とする。
このようにして形成した接着基板のｐ型基板１３側を研
磨してｐ型層厚みを５０μｍ程度に設定し、その後第１
図（Ｃ）に示すように、このｐ型基板１３側にリンなど
を拡散して２０μｍ程度のｎエミッタ！１１５を形成し
、またｎ”型Ｓｉ基板１１の裏面にｐエミッタ層１６を
形成する。なおこのｐエミッタ層１６は基板接着前に形
成してもよい。これにより、サイリスタの基本構成とな
るｐｎｐｎウェーハが得られる。
磨してｐ型層厚みを５０μｍ程度に設定し、その後第１
図（Ｃ）に示すように、このｐ型基板１３側にリンなど
を拡散して２０μｍ程度のｎエミッタ！１１５を形成し
、またｎ”型Ｓｉ基板１１の裏面にｐエミッタ層１６を
形成する。なおこのｐエミッタ層１６は基板接着前に形
成してもよい。これにより、サイリスタの基本構成とな
るｐｎｐｎウェーハが得られる。
この後、公知の方法で第１図（ｄ）に示すようにエツチ
ングを行ってｎエミツタ層を複数個に分割し、カソード
電極１７．ゲート電極１８．アノード電極１９．保護膜
２０等を形成してＧＴＯが完成する。
ングを行ってｎエミツタ層を複数個に分割し、カソード
電極１７．ゲート電極１８．アノード電極１９．保護膜
２０等を形成してＧＴＯが完成する。
第２図は、この実施例によるＧＴＯの不純物濃度分布を
示す。
示す。
本実施例によるＧＴＯは従来のものに比べてターンオフ
破壊耐量（ターンオフし得る最大アノード電流）が高く
、オン電圧が低いことが特徴である。実際に阻止電圧４
．５ｋＶのＧＴＯを試作して従来のものと特性比較を行
った。その結果を次に説明する。
破壊耐量（ターンオフし得る最大アノード電流）が高く
、オン電圧が低いことが特徴である。実際に阻止電圧４
．５ｋＶのＧＴＯを試作して従来のものと特性比較を行
った。その結果を次に説明する。
第３図は最大ターンオフ電流を比較して示す。
図の（Ａ）が本実施例によるＧＴＯであり、（Ｂ）が従
来のＧＴＯ，即ちｎベース層を拡散により形成したもの
である。よく知られているように最大ターンオフ電流は
、ｎベース層のシート抵抗に逆比例する。従来例（Ｂ）
においては、ｎベース層幅を大きくしてもそのシート抵
抗は容易に低下しない。その理由は、拡散による不純物
濃度分布がほぼ補誤差函数で表わされるためである。こ
れに対して本実施例法によるものは、ｎベース層の幅の
増加がそのシート抵抗と逆比例するため、容易に最大タ
ーンオフ電流を増大させることができるのである。即ち
本実施例においてｎベース層幅を４０μｍとし、そのう
ちｎ−型Ｓ１基板１１側に拡散により形成されるｐ型層
１２を２０μｍとし、かつｐ型基板１３の濃度を５Ｘ１
０” ／ｌｓ３としたとき、ｐベース層の総電荷量はｌ
Ｘ１０１５／ ｃｉとなり、ｐベース層シート抵抗は約
２ｏΩ／口となる。このとき第３図に示すように最大タ
ーンオフ電流は約４０００Ａとなる。ところが従来例（
Ｂ）では、ｐベース層幅５５μｍの時そのシート抵抗が
約５０Ω／口となり、最大ターンオフ電流は約２５００
Ａとなってしまうのである。
来のＧＴＯ，即ちｎベース層を拡散により形成したもの
である。よく知られているように最大ターンオフ電流は
、ｎベース層のシート抵抗に逆比例する。従来例（Ｂ）
においては、ｎベース層幅を大きくしてもそのシート抵
抗は容易に低下しない。その理由は、拡散による不純物
濃度分布がほぼ補誤差函数で表わされるためである。こ
れに対して本実施例法によるものは、ｎベース層の幅の
増加がそのシート抵抗と逆比例するため、容易に最大タ
ーンオフ電流を増大させることができるのである。即ち
本実施例においてｎベース層幅を４０μｍとし、そのう
ちｎ−型Ｓ１基板１１側に拡散により形成されるｐ型層
１２を２０μｍとし、かつｐ型基板１３の濃度を５Ｘ１
０” ／ｌｓ３としたとき、ｐベース層の総電荷量はｌ
Ｘ１０１５／ ｃｉとなり、ｐベース層シート抵抗は約
２ｏΩ／口となる。このとき第３図に示すように最大タ
ーンオフ電流は約４０００Ａとなる。ところが従来例（
Ｂ）では、ｐベース層幅５５μｍの時そのシート抵抗が
約５０Ω／口となり、最大ターンオフ電流は約２５００
Ａとなってしまうのである。
次に電流密度１００Ａ／ｃＩ１１のときのオン電圧の比
較結果を第４図に示す。オン電圧はｐベース層幅と不純
物濃度及びライフタイムに依存することはよく知られて
いる。図に示すようにｐベース層幅の増大に伴いオン電
圧が増大するが、本実施例（Ａ）は従来例（８）よりｐ
ベース層内部での注入電子のドリフト効果が少ないため
、若干大きくなっているものと考えられる。４．５ｋＶ
のＧＴＯで上述したｐベース幅において本実施例では最
大ターンオフ電流４０００Ａ、オン電圧１．５■が得ら
れるのに対し、ｐベース幅５５μｍの従来例では最大タ
ーンオフ電流２５０ＯＡ。
較結果を第４図に示す。オン電圧はｐベース層幅と不純
物濃度及びライフタイムに依存することはよく知られて
いる。図に示すようにｐベース層幅の増大に伴いオン電
圧が増大するが、本実施例（Ａ）は従来例（８）よりｐ
ベース層内部での注入電子のドリフト効果が少ないため
、若干大きくなっているものと考えられる。４．５ｋＶ
のＧＴＯで上述したｐベース幅において本実施例では最
大ターンオフ電流４０００Ａ、オン電圧１．５■が得ら
れるのに対し、ｐベース幅５５μｍの従来例では最大タ
ーンオフ電流２５０ＯＡ。
オン電圧２．５Ｖとなっている。このように本実施例に
より、最大ターンオフ電流の顕著な増大とオン電圧の低
減が図られる。
より、最大ターンオフ電流の顕著な増大とオン電圧の低
減が図られる。
また前述したエピタキシャル成長法によりｐベース層を
形成する従来法では、厚いｐベース層を形成するとオン
電圧が増大してしまう。例えばｐベース層幅３０μｍ程
度でオン電圧的２．０Ｖである。本実施例のものはこれ
より明らかに優れている。
形成する従来法では、厚いｐベース層を形成するとオン
電圧が増大してしまう。例えばｐベース層幅３０μｍ程
度でオン電圧的２．０Ｖである。本実施例のものはこれ
より明らかに優れている。
第５図（ａ）〜（Ｃ）は別の実施例のＧＴＯ製造工程を
示す。第５図（ａ）に示すように、表面が鏡面研磨され
た高抵抗ｎベース層となるｎ−型Ｓｉｎ板（第１の半導
体基板）２１の研磨面にｐベース層の一部となるｐ型層
２２が形成されたものと、同じく表面が鏡面研磨され、
その研磨面にｐベース層の残部となるｐ型層２４が拡散
形成されたｐ−型Ｓ：基板２３（第２の半導体基板）を
用意する。これらの基板に先の実施例と同様の清浄化処
理を施した後、第３図（ｂ）に示すように先の実施例と
同様の条件で研磨面同士を接着して一体化する。ｐ−型
Ｓｉ基板２３はｐ型層２４より高抵抗であればよく、ま
たｎ型であってもよい。
示す。第５図（ａ）に示すように、表面が鏡面研磨され
た高抵抗ｎベース層となるｎ−型Ｓｉｎ板（第１の半導
体基板）２１の研磨面にｐベース層の一部となるｐ型層
２２が形成されたものと、同じく表面が鏡面研磨され、
その研磨面にｐベース層の残部となるｐ型層２４が拡散
形成されたｐ−型Ｓ：基板２３（第２の半導体基板）を
用意する。これらの基板に先の実施例と同様の清浄化処
理を施した後、第３図（ｂ）に示すように先の実施例と
同様の条件で研磨面同士を接着して一体化する。ｐ−型
Ｓｉ基板２３はｐ型層２４より高抵抗であればよく、ま
たｎ型であってもよい。
そしてｐ−型基板２３側を所定厚みになるように研磨し
て、第３図（Ｃ）に示すように不純物拡散によりｎエミ
ツタ層２６及びｎエミツタ層２７を形成する。ｎエミツ
タ層２７を基板接着前に形成してもよいことは先の実施
例と同様である。こうして得られたｐｎｐｎウェーハを
用いて先の実施例と同様にＧＴＯを形成する。
て、第３図（Ｃ）に示すように不純物拡散によりｎエミ
ツタ層２６及びｎエミツタ層２７を形成する。ｎエミツ
タ層２７を基板接着前に形成してもよいことは先の実施
例と同様である。こうして得られたｐｎｐｎウェーハを
用いて先の実施例と同様にＧＴＯを形成する。
第６図は、この実施例により得られたＧＴＯの不純物濃
度分布を示している。この実施例によっても先の実施例
と同様の効果が得られる。第６図からも明らかなように
、この実施例では、ｐベース層のシート抵抗が接着界面
２５の両側への拡散層により制御されるため、ｐベース
層のシート抵抗の制御性が先の実施例より向上する。
度分布を示している。この実施例によっても先の実施例
と同様の効果が得られる。第６図からも明らかなように
、この実施例では、ｐベース層のシート抵抗が接着界面
２５の両側への拡散層により制御されるため、ｐベース
層のシート抵抗の制御性が先の実施例より向上する。
上記実施例では、接着界面２５の両側で不純物濃度が異
なるようにしたが、第７図に示すように接着界面２５の
両側で不純物濃度が等しくなるようにしてもよい。これ
はｐベース層のシート抵抗低減のために双方のｐ型層を
利用する場合に有効である。 第８図は、ｐ型層２２と
２４の不純物濃度の大小関係を第６図とは逆にした実施
例である。これは、主としてｎベース層側のｐ型層２２
でｐベース層のシート抵抗低減を図る構造である。
なるようにしたが、第７図に示すように接着界面２５の
両側で不純物濃度が等しくなるようにしてもよい。これ
はｐベース層のシート抵抗低減のために双方のｐ型層を
利用する場合に有効である。 第８図は、ｐ型層２２と
２４の不純物濃度の大小関係を第６図とは逆にした実施
例である。これは、主としてｎベース層側のｐ型層２２
でｐベース層のシート抵抗低減を図る構造である。
このようにすれば、ｎエミツタ層からの電子の注入効率
を低減させている主原因である高濃度不純物ドープ効果
を小さくすることが容易にできる。
を低減させている主原因である高濃度不純物ドープ効果
を小さくすることが容易にできる。
これによりオン電圧をより小さくすることができる。こ
のときのｐベース層の高不純物濃度層部分は例えば、１
０１ｓ〜１０１６／ＣｌＲ３のイオン注入に引続き１ｏ
ＯＯ〜１２ｏＯ℃で１０〜５０時間の熱拡散を行うこと
により形成することができる。
のときのｐベース層の高不純物濃度層部分は例えば、１
０１ｓ〜１０１６／ＣｌＲ３のイオン注入に引続き１ｏ
ＯＯ〜１２ｏＯ℃で１０〜５０時間の熱拡散を行うこと
により形成することができる。
第９図は、第８図の実施例と同様の目的で同様の不純物
濃度分布を第１図の実施例の方法で実現した場合の不純
物濃度分布を示している。
濃度分布を第１図の実施例の方法で実現した場合の不純
物濃度分布を示している。
以上の実施例はｐベース層内で面内の不純物濃度分布が
均一の場合であるが、本発明はｐベース層内に面内分布
を持たせる場合にも有効である。
均一の場合であるが、本発明はｐベース層内に面内分布
を持たせる場合にも有効である。
第１０図（ａ）〜（Ｃ）はそのような実施例によるＧＴ
Ｏ製造工程を示す。第１０図（ａ）に示すように、表面
が鏡面研磨された高抵抗ｎベース層となるｎ−型Ｓｉ基
板（第１の半導体基板）３１の研磨面にｐベース層の一
部となるｐ型層３２を全面形成し、更にその表面のゲー
ト領域に高濃度のｐ＋型層３３を選択的に形成したもの
と、同じく表面が鏡面研磨されｐベース層の残部となる
比較的低濃度のｐ−型Ｓｉ基板（第２の半導体基板）３
４の研磨面のゲート領域に高濃度のｐ＋型層３５を選択
的に形成したものとを用意する。
Ｏ製造工程を示す。第１０図（ａ）に示すように、表面
が鏡面研磨された高抵抗ｎベース層となるｎ−型Ｓｉ基
板（第１の半導体基板）３１の研磨面にｐベース層の一
部となるｐ型層３２を全面形成し、更にその表面のゲー
ト領域に高濃度のｐ＋型層３３を選択的に形成したもの
と、同じく表面が鏡面研磨されｐベース層の残部となる
比較的低濃度のｐ−型Ｓｉ基板（第２の半導体基板）３
４の研磨面のゲート領域に高濃度のｐ＋型層３５を選択
的に形成したものとを用意する。
これらの基板を上記各実施例と同様にして接着して、第
１０図（ｂ）に示すように、所定の厚み制御を行った後
、ｎエミツタ層３７及びｎエミツタ層３８を形成する。
１０図（ｂ）に示すように、所定の厚み制御を行った後
、ｎエミツタ層３７及びｎエミツタ層３８を形成する。
ｎエミツタ層３８は基板接着前に形成してもよい。この
後第１０図（Ｃ）に示すように、メサエッチングを行な
い、カソード電極３９．ゲート電極４０．アノード電極
４１及び保護膜４２を形成してＧＴＯを完成する。
後第１０図（Ｃ）に示すように、メサエッチングを行な
い、カソード電極３９．ゲート電極４０．アノード電極
４１及び保護膜４２を形成してＧＴＯを完成する。
第１１図はこのＧＴＯの不純物濃度分布を、第１０図（
Ｃ）のＡ−Ａ ＝及びＢ−Ｂ−位置について示す。
Ｃ）のＡ−Ａ ＝及びＢ−Ｂ−位置について示す。
この実施例によるＧＴＯは、カソード電極３９下の導通
部分のｐベース総電荷量が小さいためオン電圧が小さく
、またゲート電極４０下のｐベース層が高濃度ｐ＋型層
３３．３５のために総電荷量が大きく最大ターンオフ電
流が大きいものとなる。
部分のｐベース総電荷量が小さいためオン電圧が小さく
、またゲート電極４０下のｐベース層が高濃度ｐ＋型層
３３．３５のために総電荷量が大きく最大ターンオフ電
流が大きいものとなる。
第１２図は、上記実施例において接着界面３６の位置を
僅かにずらした場合、即ち第１０図のｎ−型Ｓｉ基板３
１側のｐ１型層３３をｐ−型Ｓｉ基板３４側に形成して
、このｐ＋型層３３とｐ型層３２の間の接合部を接着界
面として選んだ場合の不純物濃度分布を第１１図に対応
させて示したものである。このようにしても上記実施例
と同様の効果が得られる。
僅かにずらした場合、即ち第１０図のｎ−型Ｓｉ基板３
１側のｐ１型層３３をｐ−型Ｓｉ基板３４側に形成して
、このｐ＋型層３３とｐ型層３２の間の接合部を接着界
面として選んだ場合の不純物濃度分布を第１１図に対応
させて示したものである。このようにしても上記実施例
と同様の効果が得られる。
第１３図は、第１０図の実施例を僅かに変形した実施例
によるＧＴＯを示す。この実施例では、第１０図（Ｃ）
と比較して明らかなように、ｐ＋型層３３をゲート領域
のみならず、カソード電極下の領域にも格子状に配置し
ている。これは、ターンオフ時の電流を遮断するのに都
合のよい構造とした例である。
によるＧＴＯを示す。この実施例では、第１０図（Ｃ）
と比較して明らかなように、ｐ＋型層３３をゲート領域
のみならず、カソード電極下の領域にも格子状に配置し
ている。これは、ターンオフ時の電流を遮断するのに都
合のよい構造とした例である。
以上の実施例は全てｐベース層内に接着界面を選んだも
のであった。本発明はこれに限られるものではない。例
えば、高抵抗ｎベース層のｐエミッタ層側に低抵抗ｎベ
ース層（バッファ層）を設ける構造のＧＴＯがある。こ
のような構造は、逆阻止電圧を犠牲にして順阻止状態に
おける空乏層の伸びを制限してｎベース幅を小さくし、
オン電圧の低減を図ること、及びオン状態におけるｐエ
ミツタ層からの正孔の注入を制御してターンオフ時間の
短縮を図ることを目゛的として採用される。
のであった。本発明はこれに限られるものではない。例
えば、高抵抗ｎベース層のｐエミッタ層側に低抵抗ｎベ
ース層（バッファ層）を設ける構造のＧＴＯがある。こ
のような構造は、逆阻止電圧を犠牲にして順阻止状態に
おける空乏層の伸びを制限してｎベース幅を小さくし、
オン電圧の低減を図ること、及びオン状態におけるｐエ
ミツタ層からの正孔の注入を制御してターンオフ時間の
短縮を図ることを目゛的として採用される。
このような構造を用いる場合に、低抵抗ｎベース層の内
部に基板接着界面を選ぶ葺合も本発明に含まれる。
部に基板接着界面を選ぶ葺合も本発明に含まれる。
第１４図（ａ）〜（ｂ）はその様な実施例のＧＴＯ製造
工程を示す。第１４図（ａ）に示すように、表面が鏡面
研磨された高抵抗ｎベース層となるｎ−型Ｓ１基板５１
（第１の半導体基板）の研磨面に低抵抗ｎベース層の一
部となるｎ＋型層５２を形成したものと、同じく表面が
鏡面研磨されたｎ−型Ｓｉ基板５３（第２の半導体基板
）の研磨面に低抵抗ｎベース層の残部となるｎ＋型層５
４を形成したものとを用意する。これらの基板を先の各
実施例と同様にして、第１４図（ｂ）に示すように接着
して一体化し、必要に応じて研磨して厚みの制御を行っ
た後、ｐベース層５６を拡散形成し、またｎエミツタ層
５７及びｎエミツタ層５８を形成してｐｎｐｎウェー八
を得へ。この後通常の工程を経てＧＴＯを形成する。
工程を示す。第１４図（ａ）に示すように、表面が鏡面
研磨された高抵抗ｎベース層となるｎ−型Ｓ１基板５１
（第１の半導体基板）の研磨面に低抵抗ｎベース層の一
部となるｎ＋型層５２を形成したものと、同じく表面が
鏡面研磨されたｎ−型Ｓｉ基板５３（第２の半導体基板
）の研磨面に低抵抗ｎベース層の残部となるｎ＋型層５
４を形成したものとを用意する。これらの基板を先の各
実施例と同様にして、第１４図（ｂ）に示すように接着
して一体化し、必要に応じて研磨して厚みの制御を行っ
た後、ｐベース層５６を拡散形成し、またｎエミツタ層
５７及びｎエミツタ層５８を形成してｐｎｐｎウェー八
を得へ。この後通常の工程を経てＧＴＯを形成する。
第１５図はこうして得られたＧＴＯの不純物濃度分布を
示す。
示す。
この実施例によっても、エピタキシャル法を利用した従
来の方法に比べて簡単な工程で優れた特性のＧＴＯを得
ることができる。
来の方法に比べて簡単な工程で優れた特性のＧＴＯを得
ることができる。
第１６図は、上記実施例においてｐベース層内部にも接
着界面５９を設けた場合のＧＴＯの不純物濃度分布を第
１５図に対応させて示したものである。すなわちこの実
施例は、３枚の基板の接着により上記実施例と同様のＧ
ＴＣＩ製造した場合である。
着界面５９を設けた場合のＧＴＯの不純物濃度分布を第
１５図に対応させて示したものである。すなわちこの実
施例は、３枚の基板の接着により上記実施例と同様のＧ
ＴＣＩ製造した場合である。
ところで、ＧＴＯのターンオフ・ゲインβ８と、ＧＴＯ
のｐｎｐｎ構造をｐｎｐ及びｎｐｎトランジスタで表現
した時のそれぞれの電流増幅率αｎｐｎとαｐｎｐの関
係は、 ♂−α口ｐｎ ／ （αｎｐｎ ＋ α ｐｎｐ
−１）である。ターンオフ・ゲインｒを大きくする
ということはターンオフ時のゲート電流を小さくして大
きい電流を制御できることを意味する。このためには、
上式においてαｎｐｎを大きくすることが必要となる。
のｐｎｐｎ構造をｐｎｐ及びｎｐｎトランジスタで表現
した時のそれぞれの電流増幅率αｎｐｎとαｐｎｐの関
係は、 ♂−α口ｐｎ ／ （αｎｐｎ ＋ α ｐｎｐ
−１）である。ターンオフ・ゲインｒを大きくする
ということはターンオフ時のゲート電流を小さくして大
きい電流を制御できることを意味する。このためには、
上式においてαｎｐｎを大きくすることが必要となる。
従来のＧＴＯ製造工程では、単一の基板を用い、エピタ
キシャル法や拡散技術を利用してｐｎｐｎウェーハを形
成し、その後ターンオフ時のｎベース中のキャリアの減
衰を促進するために金等の重金属を８００″Ｃ以上の高
温で拡散することが行われていた。この結果、ｎベース
層のライフタイム低下と同時にｎベース層のライフタイ
ムも低下してしまい、αｎｐｎが低下するという欠点が
あった。
キシャル法や拡散技術を利用してｐｎｐｎウェーハを形
成し、その後ターンオフ時のｎベース中のキャリアの減
衰を促進するために金等の重金属を８００″Ｃ以上の高
温で拡散することが行われていた。この結果、ｎベース
層のライフタイム低下と同時にｎベース層のライフタイ
ムも低下してしまい、αｎｐｎが低下するという欠点が
あった。
これに対して本発明の方法によれば、例えば基板を接着
する前にｎベース層側に金等の重金属を拡散する方法、
あるいは電子線照射、放射線照射等を行って、ｎベース
層のライフタイム低下をもたらすことなくｎベース層の
ライフタイムを低下させることができ、αｎｐｎを大き
く保ってターンオフ・ゲインｒの大きいＧＴＯを得るこ
とができる。この場合電子線等の照射は、これによるタ
イムキラーが後の熱工程である程度消滅しても十分な程
度大量に照射しておくことが望ましい。
する前にｎベース層側に金等の重金属を拡散する方法、
あるいは電子線照射、放射線照射等を行って、ｎベース
層のライフタイム低下をもたらすことなくｎベース層の
ライフタイムを低下させることができ、αｎｐｎを大き
く保ってターンオフ・ゲインｒの大きいＧＴＯを得るこ
とができる。この場合電子線等の照射は、これによるタ
イムキラーが後の熱工程である程度消滅しても十分な程
度大量に照射しておくことが望ましい。
なお以上においては専らＧＴＯについて説明したが、本
発明は一般のサイリスタは勿論、逆導通サイリスタ、光
サイリスタなどの各種サイリスタの製造に適用すること
ができる。
発明は一般のサイリスタは勿論、逆導通サイリスタ、光
サイリスタなどの各種サイリスタの製造に適用すること
ができる。
第１図（ａ）〜（ｄ）は本発明の一実施例によるＧＴＯ
製造工程を示す図、第２図はそのＧＴＯの不純物濃度分
布を示す図、第３図及び第４図はそのＧＴＯの特性を従
来例によるＧＴＯと比較して示す図、第５図（ａ）〜（
Ｃ）は他の実施例によるＧＴＯ製造工程を示す図、第６
図はこの実施例により得られたＧＴＯの不純物濃度分布
を示す図、第７図及び第８図は第５図の実施例を変形し
た実施例によるＧＴＯの不純物濃度分布を示す図、第９
図は第１図の実施例を変形した実施例によるＧＴＯの不
純物濃度分布を示す図、第１０図（ａ）〜（Ｃ）は更に
他の実施例によるＧＴＯ製造工程を示す図、第１１図は
そのＧＴＯの不純物濃度分布を示す図、第１２図は第１
０図の実施例を変形した実施例によるＧＴＯの不純物濃
度分布を示す図、第１３図は同じく第１０図の実施例を
変形した実施例によるＧＴＯを示す図、第１４図（ａ）
（ｂ）は更に他の実施例によるＧＴＯ製造工程を示す図
、第１５図はそのＧＴＯの不純物濃度分布を示す図、第
１６図は第１４因の実施例を変形した実施例によるＧＴ
Ｏの不純物濃度分布を示す図である。 １１・・・ｎ−型Ｓｉ基板（高抵抗ｎベース層、第１の
半導体基板）、１２・・・ｐ型層（ｎベース層の一部）
、１３・・・ｐ型Ｓｉ基板（ｎベース層の残部。 第２の半導体基板）、１４・・・接着界面、１５・・・
ｎエミツタ層、１６・・・０１４７９層、１７・・・カ
ソード電極、１８・・・ゲート電極、１９・・・７ノー
ド電極、２０・・・保護膜、２１・・・ｎ−型Ｓｉ基板
（高抵抗ｎベース層、１１の半導体基板）、２２・・・
ｐ型層（ｎベース層の一部）、２３・・・ｐ−型Ｓｉ基
板（第２の半導体基板）、２４・・・ｐ型層（ｎベース
層の残部）、２５・・・接着界面、２６・・・ｎエミツ
タ層、２７・・・０１４７９層、３１・・・ｎ−型Ｓｉ
基板（高抵抗ｎベース層、第１の半導体基板）、３２・
・・ｐ型層（ｎベース層の一部）、３３・・・ｐ４″４
層型３４・・・ｐ−型ｓｋｉ板（ｎベース層の残部、第
２の半導体基板）、３５・・・ｐ＋型層、３６・・・接
着界面、３７・・・ｎエミツタ層、３８・・・０１４７
９層、３９・・・カソード電極、４０・・・ゲート電極
、４１・・・アノード電極、４２・・・保護膜、５１・
・・ｎ−型Ｓｉ基板（高抵抗ｎベース層、第１の半導体
基板）、５２・・・ｎ＋型層（低抵抗ｎベース層の一部
）、５３・・・ｎ−型Ｓｉ基板、５４・・・ｎ＋型層（
低抵抗ｎベース層の残部）、５５・・・接着界面、５６
・・・ｎベース層、５７・・・ｎエミツタ層、５８・・
・ｐエミツタ層。 出願人代理人 弁理士 鈴江武彦 第１図 第１図 第２図 第３図 ｆ？”Ｔ−ス帽ＣＬＬＩＴＩ） 第４図 ｐＮ−ス幅【μｍ〕 第６図 第７図 第８図 第９図 第１１図 第１２図 第１３図 第１４図 第１５図 第１６図
製造工程を示す図、第２図はそのＧＴＯの不純物濃度分
布を示す図、第３図及び第４図はそのＧＴＯの特性を従
来例によるＧＴＯと比較して示す図、第５図（ａ）〜（
Ｃ）は他の実施例によるＧＴＯ製造工程を示す図、第６
図はこの実施例により得られたＧＴＯの不純物濃度分布
を示す図、第７図及び第８図は第５図の実施例を変形し
た実施例によるＧＴＯの不純物濃度分布を示す図、第９
図は第１図の実施例を変形した実施例によるＧＴＯの不
純物濃度分布を示す図、第１０図（ａ）〜（Ｃ）は更に
他の実施例によるＧＴＯ製造工程を示す図、第１１図は
そのＧＴＯの不純物濃度分布を示す図、第１２図は第１
０図の実施例を変形した実施例によるＧＴＯの不純物濃
度分布を示す図、第１３図は同じく第１０図の実施例を
変形した実施例によるＧＴＯを示す図、第１４図（ａ）
（ｂ）は更に他の実施例によるＧＴＯ製造工程を示す図
、第１５図はそのＧＴＯの不純物濃度分布を示す図、第
１６図は第１４因の実施例を変形した実施例によるＧＴ
Ｏの不純物濃度分布を示す図である。 １１・・・ｎ−型Ｓｉ基板（高抵抗ｎベース層、第１の
半導体基板）、１２・・・ｐ型層（ｎベース層の一部）
、１３・・・ｐ型Ｓｉ基板（ｎベース層の残部。 第２の半導体基板）、１４・・・接着界面、１５・・・
ｎエミツタ層、１６・・・０１４７９層、１７・・・カ
ソード電極、１８・・・ゲート電極、１９・・・７ノー
ド電極、２０・・・保護膜、２１・・・ｎ−型Ｓｉ基板
（高抵抗ｎベース層、１１の半導体基板）、２２・・・
ｐ型層（ｎベース層の一部）、２３・・・ｐ−型Ｓｉ基
板（第２の半導体基板）、２４・・・ｐ型層（ｎベース
層の残部）、２５・・・接着界面、２６・・・ｎエミツ
タ層、２７・・・０１４７９層、３１・・・ｎ−型Ｓｉ
基板（高抵抗ｎベース層、第１の半導体基板）、３２・
・・ｐ型層（ｎベース層の一部）、３３・・・ｐ４″４
層型３４・・・ｐ−型ｓｋｉ板（ｎベース層の残部、第
２の半導体基板）、３５・・・ｐ＋型層、３６・・・接
着界面、３７・・・ｎエミツタ層、３８・・・０１４７
９層、３９・・・カソード電極、４０・・・ゲート電極
、４１・・・アノード電極、４２・・・保護膜、５１・
・・ｎ−型Ｓｉ基板（高抵抗ｎベース層、第１の半導体
基板）、５２・・・ｎ＋型層（低抵抗ｎベース層の一部
）、５３・・・ｎ−型Ｓｉ基板、５４・・・ｎ＋型層（
低抵抗ｎベース層の残部）、５５・・・接着界面、５６
・・・ｎベース層、５７・・・ｎエミツタ層、５８・・
・ｐエミツタ層。 出願人代理人 弁理士 鈴江武彦 第１図 第１図 第２図 第３図 ｆ？”Ｔ−ス帽ＣＬＬＩＴＩ） 第４図 ｐＮ−ス幅【μｍ〕 第６図 第７図 第８図 第９図 第１１図 第１２図 第１３図 第１４図 第１５図 第１６図
Claims (5)
- （１）表面が鏡面研磨された第１導電型ベース層の一部
となる不純物層を有する第１の半導体基板と、表面が鏡
面研磨された第１導電型ベース層の残部となる不純物層
を有する第２の半導体基板とを、実質的に異物の介在し
ない状態で清浄な雰囲気下で研磨面同士を接触させて２
００℃以上の熱処理を行って接着し、この接着基板を用
いてｐｎｐｎウェーハを形成することを特徴とするサイ
リスタの製造方法。 - （２）第１の半導体基板は高抵抗ｎベース層となるｎ＾
−型Ｓｉ基板の接着すべき面にｐベース層の一部となる
ｐ型層を形成したものであり、第２の半導体基板はｐベ
ース層の残部となる均一不純物濃度のｐ型Ｓｉ基板であ
る特許請求の範囲第１項記載のサイリスタの製造方法。 - （３）第１の半導体基板は高抵抗ｎベース層となるｎ＾
−型Ｓｉ基板の接着すべき面にｐベース層の一部となる
ｐ型層を形成したものであり、第２の半導体基板は高抵
抗ｐ＾−型Ｓｉ基板の接着すべき面にｐベース層の残部
となるｐ型層を形成したものである特許請求の範囲第１
項記載のサイリスタの製造方法。 - （４）第１の半導体基板は高抵抗ｎベース層となるｎ＾
−型Ｓｉ基板にｐベース層の一部となる比較的低濃度の
ｐ型層を全面に形成し、更にそのｐ型層内のゲート領域
部に選択的に高濃度のｐ型層を形成したものであり、第
２の半導体基板はｐベース層の残部となる比較的低濃度
のｐ型Ｓｉ基板のゲート領域部に選択的に高濃度ｐ型層
を形成したものである特許請求の範囲第１項記載のサイ
リスタの製造方法。 - （５）第１の半導体基板は高抵抗ｎベース層となるｎ＾
−型Ｓｉ基板に低抵抗ｎベース層の一部となるｎ型層を
形成したものであり、第２の半導体基板は低抵抗ｎベー
ス層の残部となるｎ型層を形成した高抵抗Ｓｉ基板であ
る特許請求の範囲第１項記載のサイリスタの製造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60022940A JPH0682833B2 (ja) | 1985-02-08 | 1985-02-08 | サイリスタの製造方法 |
| DE8686300819T DE3683378D1 (de) | 1985-02-08 | 1986-02-06 | Verfahren zum herstellen eines thyristors. |
| EP86300819A EP0190934B1 (en) | 1985-02-08 | 1986-02-06 | Method of manufacturing a thyristor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60022940A JPH0682833B2 (ja) | 1985-02-08 | 1985-02-08 | サイリスタの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61183966A true JPS61183966A (ja) | 1986-08-16 |
| JPH0682833B2 JPH0682833B2 (ja) | 1994-10-19 |
Family
ID=12096623
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60022940A Expired - Lifetime JPH0682833B2 (ja) | 1985-02-08 | 1985-02-08 | サイリスタの製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| EP (1) | EP0190934B1 (ja) |
| JP (1) | JPH0682833B2 (ja) |
| DE (1) | DE3683378D1 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JPH0745815A (ja) * | 1993-07-28 | 1995-02-14 | Ngk Insulators Ltd | 半導体装置およびその製造方法 |
| CN105590959A (zh) * | 2015-12-17 | 2016-05-18 | 清华大学 | 具有双p基区门阴极结构的门极换流晶闸管及其制备方法 |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0387721B1 (de) * | 1989-03-14 | 1996-01-24 | Siemens Aktiengesellschaft | Thyristor mit verbessertem Abschaltverhalten |
| JPH07118534B2 (ja) * | 1990-02-22 | 1995-12-18 | 三菱電機株式会社 | 半導体装置の製造方法 |
| NL9000972A (nl) * | 1990-04-24 | 1991-11-18 | Philips Nv | Werkwijze voor het vervaardigen van een silicium lichaam met een n-type toplaag en een daaraan grenzende, hoger gedoteerde n-type basislaag. |
| US20070120145A1 (en) * | 2003-04-09 | 2007-05-31 | Katsunori Asano | Gate turn-off thyristor |
| US20110086293A1 (en) * | 2009-10-14 | 2011-04-14 | Sang-Jun Kong | Solid oxide fuel cell housing |
| JP5726898B2 (ja) * | 2009-12-22 | 2015-06-03 | アーベーベー・テヒノロギー・アーゲー | パワー半導体デバイス |
| JP5707227B2 (ja) * | 2011-05-23 | 2015-04-22 | 新電元工業株式会社 | サイリスタ |
| CN108899358A (zh) * | 2018-07-11 | 2018-11-27 | 北京优捷敏半导体技术有限公司 | 一种门极可关断晶闸管及其制造方法 |
| EP4053915A1 (en) * | 2021-03-02 | 2022-09-07 | Hitachi Energy Switzerland AG | Gate-commuted thyristor cell with a base region having a varying thickness |
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| JPS5638864A (en) * | 1979-07-03 | 1981-04-14 | Licentia Gmbh | Thyristor and method of manufacturing same |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS542077A (en) * | 1977-06-08 | 1979-01-09 | Hitachi Ltd | Semiconductor switching element |
| DE3037316C2 (de) * | 1979-10-03 | 1982-12-23 | Tokyo Shibaura Denki K.K., Kawasaki, Kanagawa | Verfahren zur Herstellung von Leistungsthyristoren |
| JPS6051700A (ja) * | 1983-08-31 | 1985-03-23 | Toshiba Corp | シリコン結晶体の接合方法 |
| JPH0770476B2 (ja) * | 1985-02-08 | 1995-07-31 | 株式会社東芝 | 半導体装置の製造方法 |
-
1985
- 1985-02-08 JP JP60022940A patent/JPH0682833B2/ja not_active Expired - Lifetime
-
1986
- 1986-02-06 DE DE8686300819T patent/DE3683378D1/de not_active Expired - Lifetime
- 1986-02-06 EP EP86300819A patent/EP0190934B1/en not_active Expired - Lifetime
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Also Published As
| Publication number | Publication date |
|---|---|
| EP0190934A2 (en) | 1986-08-13 |
| EP0190934A3 (en) | 1988-03-02 |
| JPH0682833B2 (ja) | 1994-10-19 |
| DE3683378D1 (de) | 1992-02-27 |
| EP0190934B1 (en) | 1992-01-15 |
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