JP5707227B2 - サイリスタ - Google Patents

Description

本発明は、サイリスタに関する。

一般的なサイリスタの概略構成図を図８に示す。図８において、サイリスタ４００は、低不純物濃度のｎ型半導体基板４０４の一方の表面近傍に、高不純物濃度のｐ型半導体領域４０６が形成されている。ｐ型半導体領域４０６の表面近傍には、ｎ型半導体基板４０４より不純物濃度の高いｎ型半導体領域４０７−１〜４０７−３がカソード電極Ｋと接合して形成され、ｐ型半導体領域４０６より不純物濃度の高いｐ型半導体領域４１０がゲート電極Ｇと接合して形成されている。
また、ｎ型半導体基板４０４の他方の表面側にｐ型半導体領域４０６と同等の不純物濃度のｐ型半導体層４０３が形成され、ｐ型半導体層４０３の表面近傍には、ｐ型半導体領域４０３より不純物濃度の高いｐ型半導体領域４０２がアノード電極Ａと接合して形成されている。また、サイリスタ４００の両側には、ｐ型半導体領域４１０と同等の不純物濃度のｐ型半導体のアイソレーション４０５が形成されている（例えば、特許文献１参照）。なお、図８において、左右方向をｘ軸方向、積層方向をｙ軸方向とする。

図８に示すように、ｎ型半導体領域４０７−１〜４０７−３のｘ軸方向の各幅は、Ｌ４１１〜Ｌ４１３である。また、ｎ型半導体領域４０７−１とｎ型半導体領域４０７−２とは、互いに距離Ｌ４２１だけ離間して形成されている。ｎ型半導体領域４０７−２とｎ型半導体領域４０７−３とは、互いに距離Ｌ４２２だけ離間して形成されている。
さらに、ｐ型半導体領域４１０は、ｐ型半導体領域４１０の表面近傍でゲート電極Ｇと連続して接するように形成されている。ｐ型半導体領域４１０のｘ軸方向の幅は、ゲート電極Ｇの幅と同じＬ４３１である。

特開２００８−１７７４８２号公報

このような構成の一般的なサイリスタ４００において、アノード電極Ａとカソード電極Ｋ間には、電圧源Ｖ１と抵抗Ｒ１により順方向電圧を印加する。そして、電圧源Ｖ２と抵抗Ｒ２により、ゲート電極Ｇに正の雪崩開始電圧以下の電圧を印加すると、サイリスタ４００はオフの状態となり、ゲート電極Ｇに正の雪崩開始電圧以上の電圧を印加すると、サイリスタ４００はオンの状態となる。
しかしながら、従来技術によるサイリスタ４００をスイッチとして用いる場合、オンオフ状態を制御するゲート電流Ｉｇを制御するために、ゲート電極Ｇとカソード電極Ｋ間に印加電圧源Ｖ２と、電流制御用の抵抗Ｒ２を接続する必要があった。この抵抗Ｒ２の値を用途に応じて選択することで、ゲート電流Ｉｇを制御していた。

本発明は、上記の問題点に鑑みてなされたものであって、ゲート電極の接触抵抗の値を制御できるサイリスタを提供することを目的としている。

上記目的を達成するため、本発明は、第１導電型半導体基板の一方の表面近傍に第１の第２導電型半導体領域が形成され、前記第１の第２導電型半導体領域の表面近傍にカソード電極と接合する第１導電型半導体領域およびゲート電極と接合する第２の第２導電型半導体領域が形成され、前記第１導電型半導体基板の他方の表面近傍にアノード電極と接合する第３の第２導電型半導体基板が形成されたサイリスタにおいて、前記ゲート電極と前記第２の第２導電型半導体領域とが接合してオーミック接触を形成し、前記ゲート電極と前記第１の第２導電型半導体領域とが接合して非オーミック接触を形成し、前記第２の第２導電型半導体領域は、複数の前記オーミック接触する領域が、前記非オーミック接触の領域と交互に形成されていることを特徴としている。

また、本発明に係るサイリスタにおいて、前記カソード電極と接合する第１導電型半導体領域は、前記カソード電極の幅と同じ幅に連続して形成されているようにしてもよい。

また、本発明に係るサイリスタにおいて、前記第２の第２導電型半導体領域は、等間隔で形成されているようにしてもよい。

また、本発明に係るサイリスタにおいて、前記第２の第２導電型半導体領域は、前記複数の前記オーミック接触する領域の不純物濃度が等しく形成されているようにしてもよい。

本発明によれば、ゲート電極と第１の第２導電型半導体領域より不純物濃度が高い第２の第２導電型半導体領域とが接合してオーミック接触が形成される領域と、ゲート電極と第１の第２導電型半導体領域とが接合して非オーミック接触が形成される領域とを設けた。これにより、ゲート電極と第２の第２導電型半導体領域との接合部はオーミック接触が実現され、ゲート電極と第１の第２導電型半導体領域との接合部は非オーミック接触が実現される。このため、オーミック接触が実現されるゲート電極と第２の第２導電型半導体領域との接触面積と、非オーミック接触が実現されるゲート電極と第１の第２導電型半導体領域との接触面積とを調整して形成することで、ゲート電極の接触抵抗の値を制御できる。この結果、従来技術で必要であったゲート電流調整用の抵抗が不要になる。
また、本発明によれば、カソード電極に接合する第１導電型半導体層をカソード電極Ｋと同じ幅で連続させて形成した。これにより、カソード電極Ｋからアノード電極へ電荷が移動する面積を大きくでき、カソード電極とアノード電極間の電流が流れやすくなる。この結果、オン抵抗ＶＴを低くすることができる。

本実施形態に係るサイリスタ１の断面構成図である。 同実施形態に係るｐ型半導体領域１６の断面構成図である。 同実施形態に係るサイリスタ１の平面図である。 同実施形態に係るサイリスタ１ｂの平面図である。 同実施形態に係るサイリスタ１ｃと１ｃ’の平面図である。 同実施形態に係るｐ型半導体領域１８の他の形状の断面図である。 同実施形態に係るｐ型半導体領域１８の他の形状の平面図である。 従来技術に係るサイリスタの概略構成図である。

以下、図面を用いて本発明の実施形態について詳細に説明する。また、以下の図面においては、各構成をわかりやすくするために、実際の構造と各構造における縮尺等が異なっている。
図１は、本実施形態に係るサイリスタ１の断面構成図である。なお、図１において、左右方向をｘ軸方向、積層方向をｙ軸方向とする。
図１において、ｐ型半導体基板１２は、不純物濃度が高濃度となるように形成されている。ｐ型半導体基板１２の不純物濃度は、例えば、２×１０^１９［ｃｍ^−３］である。ｐ型半導体基板１２の厚みは、例えば、１０［μｍ］である。また、ｐ型半導体基板１２は、表面近傍でアノード電極２２に接合されている。なお、ｐ型半導体基板１２の不純物濃度が高いため、アノード電極２２との接触抵抗値が小さい。このため、ｐ型半導体基板１２とアノード電極２２とは、オーミック接触している。
裏面ｐ型半導体基板１３は、不純物濃度が高濃度となるようにｐ型半導体基板１２の一方の表面側に形成されている。裏面ｐ型半導体基板１３の不純物濃度は、例えば、１×１０^１８［ｃｍ^−３］〜１×１０^２０［ｃｍ^−３］である。裏面ｐ型半導体層１３の厚みｈ１は、例えば、３０〜４０［μｍ］である。

ｎ型半導体基板１４（第１導電型半導体基板）は、裏面ｐ型半導体基板１３の一方の表面側に、不純物濃度が低濃度となるように形成されている。ｎ型半導体基板１４の不純物濃度は、例えば、１×１０^１３［ｃｍ^−３］〜１×１０^１６［ｃｍ^−３］である。ｎ型半導体基板１４の表面までの厚みｈ２は、例えば、１６０〜１７０［μｍ］であり、ｎ型半導体基板１４内に形成されているｐ型半導体領域１６までの厚みｈ３は、例えば、１２０［μｍ］である。

ｐ型半導体領域１６（第１の第２導電型半導体領域）は、ｎ型半導体基板１４内の表面近傍に、不純物濃度が高濃度となるように形成され、このｐ型半導体領域１６はアノード電極２２と反対の表面と接している。ｐ型半導体領域１６の不純物濃度は、例えば、１×１０^１７［ｃｍ^−３］〜１×１０^１９［ｃｍ^−３］である。また、ｐ型半導体領域１６の厚みｈ４は、例えば、４０［μｍ］である。

ｎ型半導体領域１７（第１導電型半導体領域）は、ｐ型半導体領域１６内の表面近傍に、不純物濃度がｎ型半導体基板１４より高濃度となるように形成されている。ｎ型半導体領域１７の不純物濃度は、例えば、１×１０^１９［ｃｍ^−３］〜１×１０^２０［ｃｍ^−３］である。ｎ型半導体領域１７の厚みは、例えば２０［μｍ］である。ｎ型半導体領域１７は、ｐ型半導体領域１６の表面近傍でカソード電極２０に接合されている。また、ｎ型半導体領域１７の不純物濃度が高いため、カソード電極２０との接触抵抗値が小さい。このため、ｎ型半導体領域１７とカソード電極２０とは、オーミック接触している。

ｐ型半導体領域１８−１〜１８−３（第２の第２導電型半導体領域）は、ｐ型半導体領域１６内の表面近傍に、不純物濃度がｐ型半導体領域１６より高濃度となるように形成されている。ｐ型半導体領域１８−１〜１８−３の不純物濃度は、例えば、１×１０^１９［ｃｍ^−３］〜１×１０^２０［ｃｍ^−３］である。ｐ型半導体領域１８の厚みは、例えば１０［μｍ］である。また、ｐ型半導体領域１８−１〜１８−３は、互いに離れて形成されている。ｐ型半導体領域１８−１〜１８−３は、ｐ型半導体領域１６の表面近傍でゲート電極２１に接合されている。また、ｐ型半導体領域１８−１〜１８−３の不純物濃度が高いため、ゲート電極２１との接触抵抗値が小さい。このため、ｐ型半導体領域１８−１〜１８−３とゲート電極２１とは、オーミック接触している。
また、ｎ型半導体領域１７とｐ型半導体領域１８とは、互いに離れて形成されている。なお、以下、ｐ型半導体領域１８−１〜１８−３を総称して、ｐ型半導体領域１８という。

また、サイリスタ１の両側には、不純物濃度がｐ型半導体層１３より高濃度のｐ型半導体によるアイソレーション１５が形成されている。

次に、ｐ型半導体領域１８−１〜１８−３の配置について図２を用いて説明する。図２は、本実施形態に係るｐ型半導体領域１６の断面構成図である。図２において、左右方向をｘ軸方向、上下方向（半導体層の積層方向）をｙ軸方向とする。
図２に示すように、ｐ型半導体領域１８−１のｘ軸方向の幅は、Ｌ１である。ｐ型半導体領域１８−１は、破線丸１０１で示した領域である表面近傍で、ゲート電極２１とオーミック接触が形成されている。

同様に、ｐ型半導体領域１８−２のｘ軸方向の幅は、Ｌ２である。ｐ型半導体領域１８−２は、破線丸１０２で示した領域である表面近傍で、ゲート電極２１とオーミック接触が形成されている。また、ｐ型半導体領域１８−１とｐ型半導体領域１８−２とは、互いに距離Ｌ４だけ離間して形成されている。
また、ｐ型半導体領域１８−１とｐ型半導体領域１８−２とが離間されている破線丸１１１で示した領域は、ｐ型半導体領域１６とゲート電極２１とにより非オーミック接触が形成されている。

同様に、ｐ型半導体領域１８−３のｘ軸方向の幅は、Ｌ３である。ｐ型半導体領域１８−３は、破線丸１０３で示した領域である表面で近傍で、ゲート電極２１とオーミック接触が形成されている。また、ｐ型半導体領域１８−２とｐ型半導体領域１８−３とは、互いに距離Ｌ５だけ離間して形成されている。
また、ｐ型半導体領域１８−２とｐ型半導体領域１８−３とが離間されている破線丸１１２で示した領域は、ｐ型半導体領域１６とゲート電極２１とにより非オーミック接触が形成されている。

ｎ型半導体領域１７のｘ軸方向の幅は、Ｌ７である。ｎ型半導体領域１７は、カソード電極Ｋと同じ幅で連続させて形成されている。このｎ型半導体領域１７とｐ型半導体領域１８−１とは、互いに距離Ｌ８だけ離間して形成されている。

このように、ゲート電極２１にオーミック接触している領域と非オーミック接触する領域を形成した場合、従来技術のようにゲート電極に不純物濃度の高いｐ型半導体領域を連続して形成した場合の接触抵抗値より大きな接触抵抗値となる。この接触抵抗の成分は、ｐ型半導体領域１８−１とｐ型半導体領域１８−２との間に形成されている非オーミック接触の幅Ｌ４に基づく抵抗値ｒ１と、ｐ型半導体領域１８−２とｐ型半導体領域１８−３との間に形成されている非オーミック接触の幅Ｌ５に基づく抵抗値ｒ２との並列抵抗であるとみなせる。非オーミック接触による抵抗分は、ゲート電極２１とカソード電極２０との間に流れる電流に対する抵抗分であるため、従来技術で使用していた電流制御用の抵抗Ｒ２（図８）として用いることができる。そして、上述したように、この抵抗分は、ｐ型半導体領域１８の数と間隔により、接触抵抗値を調整できる。このため、サイリスタ１の用途に応じて、ｐ型半導体領域１８の数と間隔とを予め設計時にシミュレーションや実験により求めて設計することで、ゲート電極２１とカソード電極２０間に流れる電流制御用の抵抗を制御することができる。

また、図２において、ｐ型半導体領域１８−１〜１８−３の各幅Ｌ１〜Ｌ３、ｐ型半導体領域１８−１と１８−２との距離Ｌ４、およびｐ型半導体領域１８−２と１８−３との距離Ｌ５の合計の長さはＬ６であり、ゲート電極２１の幅と同じである。しかしながら、合計の長さＬ６とゲート電極２１の幅は同じでなくともよく、ゲート電極２１の幅が、合計の長さＬ６より長くなるように形成されるようにしてもよい。
また、ｐ型半導体領域１８−１〜１８−３の各幅Ｌ１〜Ｌ３は、サイリスタ１の用途に応じて、全て同じ幅でもよく、あるいは、異なる幅でもよい。また、幅Ｌ１〜Ｌ３を異なるように形成する場合、例えば、幅Ｌ１が幅Ｌ２より長く、幅Ｌ２が幅Ｌ３より長く形成するようにしてもよい。あるいは、幅Ｌ１が幅Ｌ２より長く、幅Ｌ３が幅Ｌ２より長く形成するようにしてもよい。
同様に、ｐ型半導体領域１８−１と１８−２との距離Ｌ４、およびｐ型半導体領域１８−２と１８−３との距離Ｌ５もサイリスタ１の用途に応じて、同じ距離でも異なる距離に形成してもよい。

ゲート電極２１に正の電圧を印加すると、ｎ型半導体基板１４とｐ型半導体層１６との間にできる空乏層へ、ゲート電極２１と接して形成されているｐ型半導体領域１８からのホールが注入される。例えば、図２のｐ型半導体領域１８−１〜１８−３の幅Ｌ１〜Ｌ３を合計した幅の１つのｐ型半導体領域１８を形成した場合、ゲート電極への正の電圧印加時、ｐ型半導体領域１６内に、この１つのｐ型半導体領域１８に対する空乏層が形成される。このため、ゲート電極２１と接して形成されている１つのｐ型半導体領域１８からホールが注入される。
一方、ｐ型半導体領域１８−１〜１８−３を、図２のように、距離Ｌ４、Ｌ５離間して、オーミック接触と非オーミック接触を交互に形成した場合、ｐ型半導体領域１８−１〜１８−３は、ゲート電極２１のｘ軸方向に対して分散して形成されている。この場合、ゲート電極への正の電圧印加時、ｐ型半導体領域１６内に、ゲート電極２１のｘ軸方向全体に空乏層が形成される効果がある。さらに、１つｐ型半導体領域１８を形成した場合に比べて、ゲート電極２１のｘ軸方向全体からホールが注入される効果がある。

図３は、本実施形態に係るサイリスタ１の平面図である。なお、図１および図２の断面図は、図３のＡ−Ａ線の断面図である。図３において、左右方向をｘ軸方向、積層方向をｙ軸方向、上下方向をｚ軸方向とする。
図３に示すように、ｐ型半導体領域１８−１は、ｘ軸方向に辺２０１と２０２を有し、辺２０１と２０２は直線である。同様に、ｐ型半導体領域１８−２は、ｘ軸方向に辺２０３と２０４を有し、辺２０３と２０４は直線である。同様に、ｐ型半導体領域１８−３は、ｘ軸方向に辺２０５と２０６を有し、辺２０５と２０６は直線である。すなわち、ｐ型半導体領域１８−１〜１８−３は、島状に離間間隔Ｌ４とＬ５で形成されている。
図３に示したように、ｐ型半導体領域１８−１〜１８−３のｘｚ平面から見た面積は、各々異なっていてもよく、あるいは同じでもよい。

図４は、本実施形態に係るサイリスタ１ｂの平面図である。なお、図１および図２の断面図は、図４のＡ−Ａ線の断面図である。図４において、左右方向をｘ軸方向、上下方向をｚ軸方向、積層方向をｙ軸方向とする。また、図４において、カソード電極２０とゲート電極２１は省略している。
図４に示すように、サイリスタ１ｂは、ｐ型半導体領域１６内の表面近傍に、不純物濃度が高濃度となるようにｐ型半導体領域１８−１’〜１８−３’が各々形成されている。ｐ型半導体領域１８−１’〜１８−３’の不純物濃度は、図１と同様である。
図３との差異は、ｐ型半導体領域１８−１’〜１８−３’の形状である。すなわち、図４に示すように、ｐ型半導体領域１８−１’は、ｘ軸方向に辺２１１と２１２を有し、辺２１１と２１２は曲線である。同様に、ｐ型半導体領域１８−２’は、ｘ軸方向に辺２１３と２１４を有し、辺２１３と２１４は曲線である。同様に、ｐ型半導体領域１８−３’は、ｘ軸方向に辺２１５と２１６を有し、辺２１５と２１６は曲線である。
この場合においても、ｐ型半導体領域１８−１’〜１８−３’のｘｚ平面から見た面積は、各々異なっていてもよく、あるいは同じでもよい。

図５（ａ）と図５（ｂ）は、本実施形態に係るサイリスタ１ｃと１ｃ’の平面図である。なお、図１および図２の断面図は、図５のＡ−Ａ線の断面図である。図５において、左右方向をｘ軸方向、積層方向をｙ軸方向、上下方向をｚ軸方向とする。また、図５において、カソード電極２０とゲート電極２１は省略している。
図５（ａ）に示すように、サイリスタ１ｃは、ｐ型半導体領域１６内に、不純物濃度が高濃度となるようにｐ型半導体領域１８−１’’〜１８−５’’が各々形成されている。ｐ型半導体領域１８−１’’〜１８−５’’の不純物濃度は、図１と同様である。
図３と図４との差異は、ｐ型半導体領域１８−１’’〜１８−３’’の形状である。すなわち、図５に示すように、ｐ型半導体領域１８−１’’〜１８−３’’は、各々円形である。
この場合においても、ｐ型半導体領域１８−１’’〜１８−５’’のｘｚ平面から見た面積は、各々異なっていてもよく、あるいは同じでもよい。

図５（ｂ）は、図５（ａ）におけるｐ型半導体領域１８の形状の変形例である。
図５（ｂ）に示すように、サイリスタ１ｃ’は、ｐ型半導体領域１６内の表面近傍に、不純物濃度が高濃度となるようにｐ型半導体領域１８’が形成されている。そして、このｐ型半導体領域１８’は、ｐ型半導体領域１６がゲート端子２１と非オーミック接触を形成するように、例えば筒状の貫通穴１６−１〜１６−５が形成されている。このように、ｐ型半導体領域１６内の表面近傍に、ゲート電極２１の下面にｐ型半導体領域１８’を形成した後、ｐ型半導体領域１８’をｙ軸方向に貫通する貫通孔１６−１〜１６−５を形成するようにしてもよい。
この場合においても、貫通穴１６−１〜１６−５のｘｚ平面から見た面積は、各々異なっていてもよく、あるいは同じでもよい。

図６（ａ）と図６（ｂ）は、本実施形態に係るｐ型半導体領域１８の他の形状の断面図である。なお、図６において、左右方向をｘ軸方向、積層方向をｙ軸方向とする。
図１において、断面図で見た場合、ｐ型半導体領域１８の形状が長方形の例を説明したがこれに限られない。例えば、図６（ａ）と図６（ｂ）のように、ｐ型半導体領域１８の先端部が、ゲート電極２１からｙ軸方向に向かって小さくなるような形状でも良く、あるいは先端部が大きくなるような形状であってもよい。
さらに、図６（ａ）と図６（ｂ）において、ｐ型半導体領域１８の３つの形状は、同一であってもよく、異なっていてもよい。

図７（ａ）〜図７（ｃ）は、本実施形態に係るｐ型半導体領域１８の他の形状の平面図である。なお、図７において、左右方向をｘ軸方向、積層方向をｙ軸方向、上下方向をｚ軸方向とする。
図７（ａ）のｘｚ平面におけるレイアウト図のように、渦巻き状を含む一筆書きで形成してもよい。また、ｐ型半導体領域１８のｘｚ平面における形状は、図７（ｂ）のようにＨ状または王状、図７（ｃ）のように同心状に所定の離間間隔で形成してもよい。すなわち、ｘ軸方向の所定の位置の断面において、ゲート電極２１とｐ型半導体領域１８とによるオーミック接触する領域と、ゲート電極２１とｐ型半導体領域１６とによる非オーミック接触する領域とが形成さればよい。

以上のように、本発明によれば、ゲート電極２１とｐ型半導体領域１６より不純物濃度が高いｐ型半導体領域１８とが接合してオーミック接触が形成される領域と、ゲート電極２１とｐ型半導体領域１６とが接合して非オーミック接触が形成される領域とを設けた。
これにより、ゲート電極２１とｐ型半導体領域１８との接合部はオーミック接触が実現され、ゲート電極２１とｐ型半導体領域１６との接合部は非オーミック接触が実現される。このため、オーミック接触が実現されるゲート電極２１とｐ型半導体領域１８との接触面積と、非オーミック接触が実現されるゲート電極２１とｐ型半導体領域１６との接触面積とを調整して形成することで、ゲート電極２１の接触抵抗の値を制御できる。この結果、図８の従来技術で必要であったゲート電流Ｉｇ調整用の抵抗Ｒ２が不要になる。

さらに、上記の構成による従来のサイリスタ１において、アノード電極２２とカソード電極２０間に順方向電圧を印加し、さらにゲート電極２１に正の電圧を印加すると、ｎ型半導体基板１４とｐ型半導体層１６との間にできる空乏層へ、ゲート電極２１と接して形成されているｐ型半導体領域１８からのホールが注入される。このため、空乏層が狭くなり、アノード電極２２からカソード電極２０に電流が流れる。このゲート電流値に応じてブレークオーバー点孤が発生し、そして、ブレークオーバー点孤によるＯＮ状態でアノード電極２２とカソード電極２０間にオン電圧ＶＴが発生する。
本実施形態では、カソード電極２０に接合するｎ型半導体領域１７をカソード電極２０と同じ幅で連続させて形成した。これにより、カソード電極２０からアノード電極２２へ電荷が移動する面積を大きくでき、カソード電極２０とアノード電極２２間の電流が流れやすくなる。この結果、オン抵抗ＶＴを低くすることができる。

なお、本発明は係る実施形態に限定されず、その技術思想の範囲内で種々の変更が可能である。例えば、本実施形態では、ｐｎｐｎ型サイリスタの例を説明したが、不純物基板及び領域のｐ型、ｎ型を入れ替えたｎｐｎｐ型サイリスタにおいても同一の効果が得られる。この場合、ゲート電極に負の電流を付加することでオンまたはオフ状態を制御する。

なお、本実施形態では、図２に示したように、ｐ型半導体領域１８を、３つ形成する例を説明したが、ｐ型半導体領域１８の数は１つ以上であればよい。この場合、例えば、ｐ型半導体領域１８−１のみが形成され、破線丸１０１で示した領域のみがゲート電極２１とオーミック接触を形成する。そして、ゲート電極２１の他の領域（破線丸１１１、１０２、１１２、１０３）がｐ型半導体領域１６と非オーミック接触を形成する。すなわち、ｐ型半導体領域１６の表面とゲート電極２１との接触において、オーミック接触する領域と、非オーミック接触する領域が形成されていればよい。

また、ｐ型半導体領域１８を複数形成する場合、複数のｐ型半導体領域１８の不純物濃度は、ゲート電極２１とオーミック接触を形成する濃度あれば、同一でなくてもよい。また、例えば、図２において、ｐ型半導体領域１８−１、１８−２、および１８−３のｙ軸方向の厚み（深さ）は同一でなくてもよい。

また、本実施形態では、図２に示したように、アノード電極２２もオーミック接触を形成するように、ｐ型半導体基板１２が、裏面ｐ型半導体基板１３の一方の表面側に形成されている例を説明した。しかしながら、ｐ型半導体基板１２は備えなくてもよく、この場合においても、ゲート電極２１に対してオーミック接触と非オーミック接触との領域を形成しているため、本実施形態の効果を得ることができる。

また、本実施形態では、サイリスタ単体の構成について説明したが、半導体集積回路上に形成する場合にも有効である。

さらにまた、本実施形態で説明時にあげた各領域の不純物濃度および厚み（深さ）の例に限られるものではなく、本実施形態における各半導体層の不純物濃度に応じた不純物濃度の関係、および、各半導体層の厚みに応じた関係であればよい。

１、１ｂ、１ｃ、１ｃ’・・・サイリスタ、１２、１３・・・ｐ型半導体基板、
１４・・・ｎ型半導体基板、１５・・・アイソレーション、
１６、１８・・・ｐ型半導体領域、１７・・・ｎ型半導体領域、
２０・・・カソード電極、２１・・・ゲート電極、２２・・・アノード電極

Claims (4)

1. 第１導電型半導体基板の一方の表面近傍に第１の第２導電型半導体領域が形成され、前記第１の第２導電型半導体領域の表面近傍にカソード電極と接合する第１導電型半導体領域およびゲート電極と接合する第２の第２導電型半導体領域が形成され、前記第１導電型半導体基板の他方の表面近傍にアノード電極と接合する第３の第２導電型半導体基板が形成されたサイリスタにおいて、
   前記ゲート電極と前記第２の第２導電型半導体領域とが接合してオーミック接触を形成し、前記ゲート電極と前記第１の第２導電型半導体領域とが接合して非オーミック接触を形成し、
   前記第２の第２導電型半導体領域は、
   複数の前記オーミック接触する領域が、前記非オーミック接触の領域と交互に形成されている
   ことを特徴とするサイリスタ。
2. 前記カソード電極と接合する第１導電型半導体領域は、
   前記カソード電極の幅と同じ幅に連続して形成されていることを特徴とする請求項１に記載のサイリスタ。
3. 前記第２の第２導電型半導体領域は、
   等間隔で形成されていることを特徴とする請求項１又は請求項２に記載のサイリスタ。
4. 前記第２の第２導電型半導体領域は、
   前記複数の前記オーミック接触する領域の不純物濃度が等しく形成されていることを特徴とする請求項１から請求項３のいずれか一項に記載のサイリスタ。

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