JP3214343B2 - 絶縁ゲート型サイリスタ - Google Patents
絶縁ゲート型サイリスタInfo
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- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
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Description
【０００１】
【発明の属する技術分野】本発明は、電力用スイッチン
グ素子として用いられる絶縁ゲート型サイリスタに関す
る。
グ素子として用いられる絶縁ゲート型サイリスタに関す
る。
【０００２】
【従来の技術】サイリスタはその低オン電圧特性から、
大容量用途に必要不可欠な素子として使われてきた。そ
して今日、ゲートターンオフ（ＧＴＯ）サイリスタが、
高電圧・大電流領域用素子として多く使われている。し
かしながら，ＧＴＯサイリスタは、ターンオフに多大
なゲート電流を必要とする、すなわちターンオフゲイン
が小さい、安全なターンオフのために大きなスナバ回
路が必要である等、その欠点が顕在化してきている。ま
た、ＧＴＯサイリスタはその電流・電圧特性において，
電流飽和特性を示さないことから，負荷短絡保護のため
にヒューズ等の受動部品をつながなくてはならず，シス
テムの小型化・コストの削減の大きな障害となってい
る。Ｖ．Ａ．Ｋ.Temple 氏がＩＥＥＥ ＩＥＤＭ Tech.
Dig.1984．ｐ282 に発表した電圧駆動型サイリスタであ
るMOS ControlledThyristor(MCT)は、以来世界の様々な
研究機関において、その特性解析、改善が行われてい
る。これはＭＣＴが電圧駆動型であるため、ＧＴＯサイ
リスタに比べ、格段に容易なゲート回路で済み、かつ低
オン電圧特性を示すことによる。しかしＭＣＴは、ＧＴ
Ｏサイリスタと同様に、電流飽和特性を示さないため、
実際に使用する際にはヒューズ等の受動部品が必要とな
る。
大容量用途に必要不可欠な素子として使われてきた。そ
して今日、ゲートターンオフ（ＧＴＯ）サイリスタが、
高電圧・大電流領域用素子として多く使われている。し
かしながら，ＧＴＯサイリスタは、ターンオフに多大
なゲート電流を必要とする、すなわちターンオフゲイン
が小さい、安全なターンオフのために大きなスナバ回
路が必要である等、その欠点が顕在化してきている。ま
た、ＧＴＯサイリスタはその電流・電圧特性において，
電流飽和特性を示さないことから，負荷短絡保護のため
にヒューズ等の受動部品をつながなくてはならず，シス
テムの小型化・コストの削減の大きな障害となってい
る。Ｖ．Ａ．Ｋ.Temple 氏がＩＥＥＥ ＩＥＤＭ Tech.
Dig.1984．ｐ282 に発表した電圧駆動型サイリスタであ
るMOS ControlledThyristor(MCT)は、以来世界の様々な
研究機関において、その特性解析、改善が行われてい
る。これはＭＣＴが電圧駆動型であるため、ＧＴＯサイ
リスタに比べ、格段に容易なゲート回路で済み、かつ低
オン電圧特性を示すことによる。しかしＭＣＴは、ＧＴ
Ｏサイリスタと同様に、電流飽和特性を示さないため、
実際に使用する際にはヒューズ等の受動部品が必要とな
る。
【０００３】Pattanayak博士らはEmitter Switched Thy
ristor（以下ＥＳＴと記す）が電流飽和特性を示すこと
を明らかにした。［US.Patent No.4,847,671(JuI.11,19
89)]また、Ｍ．Ｓ．Shekar氏等は、ＩＥＥＥ Electron
Device Lett. vol.12 (1991) p387 にDual Channel型
Emitter Switched Thyristor （ＥＳＴ）が高電圧領域
まで電流飽和特性を示すことを実測により示した。さら
に，発明者らは、Proc. ＩＥＥＥ ＩＳＰＳＤ ’93，
p71 とProc. ＩＥＥＥ ＩＳＰＳＤ ’94，p195 に、
このＥＳＴのＦＢＳＯＡ（順バイアス安全動作領域）、
ＲＢＳＯＡ（逆バイアス安全動作領域）の解析結果を発
表し、電圧駆動型サイリスタにおいて，初めて負荷短絡
時の安全動作領域を有する素子開発に道を開いた。図１
１に、ＥＳＴの素子構造を示す。
ristor（以下ＥＳＴと記す）が電流飽和特性を示すこと
を明らかにした。［US.Patent No.4,847,671(JuI.11,19
89)]また、Ｍ．Ｓ．Shekar氏等は、ＩＥＥＥ Electron
Device Lett. vol.12 (1991) p387 にDual Channel型
Emitter Switched Thyristor （ＥＳＴ）が高電圧領域
まで電流飽和特性を示すことを実測により示した。さら
に，発明者らは、Proc. ＩＥＥＥ ＩＳＰＳＤ ’93，
p71 とProc. ＩＥＥＥ ＩＳＰＳＤ ’94，p195 に、
このＥＳＴのＦＢＳＯＡ（順バイアス安全動作領域）、
ＲＢＳＯＡ（逆バイアス安全動作領域）の解析結果を発
表し、電圧駆動型サイリスタにおいて，初めて負荷短絡
時の安全動作領域を有する素子開発に道を開いた。図１
１に、ＥＳＴの素子構造を示す。
【０００４】この図に見られるように、この素子は、ｐ
エミッタ層１の上にｎバッファ層２を介して設けられた
ｎベース層３の表面層に、第一ｐベース領域４およびそ
の一部を占め拡散深さの深いｐ+ ウェル領域５ならびに
第二ｐベース領域６が形成され、第一ｐベース領域４の
表面層にｎソース領域７、第二ｐベース領域６の表面層
にｎエミッタ領域８がそれぞれ形成されている。第一ｐ
ベース領域４のｎソース領域７とｎベース層３の露出部
とに挟まれた部分から、第二ｐベース領域６のｎエミッ
タ領域８とｎベース層３の露出部とに挟まれた部分にわ
たってゲート酸化膜９を介してゲート電極１０が設けら
れている。しかし、いずれもＺ方向の長さが有限で、そ
の外側で第一ｐベース領域４と第二ｐベース領域６は連
結され、さらにその外側にＬ字型にｐ+ ウェル領域５が
形成されている。そしてｐ+ ウェル領域５の表面に接触
するカソード電極１１は、ｎソース領域７の表面にも共
通に接触している。一方、ｐエミッタ層１の裏面には全
面にアノード電極１２が設けられている。
エミッタ層１の上にｎバッファ層２を介して設けられた
ｎベース層３の表面層に、第一ｐベース領域４およびそ
の一部を占め拡散深さの深いｐ+ ウェル領域５ならびに
第二ｐベース領域６が形成され、第一ｐベース領域４の
表面層にｎソース領域７、第二ｐベース領域６の表面層
にｎエミッタ領域８がそれぞれ形成されている。第一ｐ
ベース領域４のｎソース領域７とｎベース層３の露出部
とに挟まれた部分から、第二ｐベース領域６のｎエミッ
タ領域８とｎベース層３の露出部とに挟まれた部分にわ
たってゲート酸化膜９を介してゲート電極１０が設けら
れている。しかし、いずれもＺ方向の長さが有限で、そ
の外側で第一ｐベース領域４と第二ｐベース領域６は連
結され、さらにその外側にＬ字型にｐ+ ウェル領域５が
形成されている。そしてｐ+ ウェル領域５の表面に接触
するカソード電極１１は、ｎソース領域７の表面にも共
通に接触している。一方、ｐエミッタ層１の裏面には全
面にアノード電極１２が設けられている。
【０００５】この素子のカソード電極１１を接地し，ア
ノード電極１２に正の電圧を印加した状態でゲート電極
１０に正の電圧を加えると，ゲート酸化膜９の下に反転
層（一部蓄積層）が形成され，横型ＭＯＳＦＥＴがオン
する。これにより，まず電子がカソード電極１１からｎ
ソース領域７を経て第一ｐベース領域４の表面層の反転
層（チャネル）を通り、ｎベース層３に供給される。こ
の電子は、ｐエミッタ層１、ｎバッファ層２およびｎベ
ース層３、第一、第二ｐベース領域４、６およびｐ+ ウ
ェル領域５よりなるｐｎｐトランジスタのベース電流と
して働き，それによってこのｐｎｐトランジスタが動作
する。すると正孔が、ｐエミッタ層１から注入され，ｎ
バッファ層２、ｎベース層３を通って第一ｐベース領域
４へ流れるが、一部は第二ｐベース領域６へと流れる。
そして，ｎエミッタ領域８の下をＺ方向に流れてカソー
ド電極１１へと抜けていくＩＧＢＴモードとなる。電流
がさらに増加すると、ｎエミッタ領域８と第二ｐベース
領域６間のｐｎ接合が順バイアスされ、ｐエミッタ層
１、ｎバッファ層２およびｎベース層３、第二ｐベース
領域６およびｎエミッタ領域８からなるサイリスタ部が
ラッチアップの状態になる。（この動作をサイリスタモ
ードと呼ぶ。）このＥＳＴをオフするには，ゲート電極
１０の電位を横型ＭＯＳＦＥＴのしきい値以下に下げ，
このＭＯＳＦＥＴをオフする。そうすることにより、ｎ
エミッタ８はカソード電極１１から電位的に切離され、
サイリスタ動作が止まる。
ノード電極１２に正の電圧を印加した状態でゲート電極
１０に正の電圧を加えると，ゲート酸化膜９の下に反転
層（一部蓄積層）が形成され，横型ＭＯＳＦＥＴがオン
する。これにより，まず電子がカソード電極１１からｎ
ソース領域７を経て第一ｐベース領域４の表面層の反転
層（チャネル）を通り、ｎベース層３に供給される。こ
の電子は、ｐエミッタ層１、ｎバッファ層２およびｎベ
ース層３、第一、第二ｐベース領域４、６およびｐ+ ウ
ェル領域５よりなるｐｎｐトランジスタのベース電流と
して働き，それによってこのｐｎｐトランジスタが動作
する。すると正孔が、ｐエミッタ層１から注入され，ｎ
バッファ層２、ｎベース層３を通って第一ｐベース領域
４へ流れるが、一部は第二ｐベース領域６へと流れる。
そして，ｎエミッタ領域８の下をＺ方向に流れてカソー
ド電極１１へと抜けていくＩＧＢＴモードとなる。電流
がさらに増加すると、ｎエミッタ領域８と第二ｐベース
領域６間のｐｎ接合が順バイアスされ、ｐエミッタ層
１、ｎバッファ層２およびｎベース層３、第二ｐベース
領域６およびｎエミッタ領域８からなるサイリスタ部が
ラッチアップの状態になる。（この動作をサイリスタモ
ードと呼ぶ。）このＥＳＴをオフするには，ゲート電極
１０の電位を横型ＭＯＳＦＥＴのしきい値以下に下げ，
このＭＯＳＦＥＴをオフする。そうすることにより、ｎ
エミッタ８はカソード電極１１から電位的に切離され、
サイリスタ動作が止まる。
【０００６】図１２、１３は、Ｍ．Ｓ．Shekar氏らの発
明にかかるＵＳ．Patent No.5,317,171(May 31,1994)お
よびＵＳ．Patent No.5,319,222(June 7,1994)に記載さ
れた改良型ＥＳＴの断面図である。特に図１３の改良型
ＥＳＴは、図１１に示したＥＳＴと異なり、より低オン
電圧化を目指したものである。図１４はＬ．Leipold 氏
らの発明にかかるＵＳ．Patent No.4,502,070(Feb.26,1
985)に記載されたＦＥＴ制御サイリスタの断面図であ
り、第二ｐベース領域６の上に電極が接触していないこ
とが特徴である。
明にかかるＵＳ．Patent No.5,317,171(May 31,1994)お
よびＵＳ．Patent No.5,319,222(June 7,1994)に記載さ
れた改良型ＥＳＴの断面図である。特に図１３の改良型
ＥＳＴは、図１１に示したＥＳＴと異なり、より低オン
電圧化を目指したものである。図１４はＬ．Leipold 氏
らの発明にかかるＵＳ．Patent No.4,502,070(Feb.26,1
985)に記載されたＦＥＴ制御サイリスタの断面図であ
り、第二ｐベース領域６の上に電極が接触していないこ
とが特徴である。
【０００７】
【発明が解決しようとする課題】上記の説明からわかる
ように、図１１に示したＥＳＴは第二ｐベース領域６を
Ｚ方向に流れる正孔を利用して、第二ｐベース領域６と
ｎエミッタ領域８との間のｐｎ接合を順バイアスしてい
るため、カソード電極１１と第二ｐベース領域６との接
触部に近づくにつれ、前記順バイアスの度合いが小さく
なる。つまり、前記のｐｎ接合において、ｎエミッタ領
域８からの電子の注入量がＺ方向に沿って均一でないと
いうことである。このようなオン状態から、このＥＳＴ
をオフすると、当然順バイアスの浅いカソード電極１１
との接触部近くの接合から回復してゆき、カソード電極
１１との接触部から遠い部分が、なかなか回復しない。
このため、オフ時における電流集中を招き易く、ターン
オフ時の破壊耐量が小さくなってしまう。
ように、図１１に示したＥＳＴは第二ｐベース領域６を
Ｚ方向に流れる正孔を利用して、第二ｐベース領域６と
ｎエミッタ領域８との間のｐｎ接合を順バイアスしてい
るため、カソード電極１１と第二ｐベース領域６との接
触部に近づくにつれ、前記順バイアスの度合いが小さく
なる。つまり、前記のｐｎ接合において、ｎエミッタ領
域８からの電子の注入量がＺ方向に沿って均一でないと
いうことである。このようなオン状態から、このＥＳＴ
をオフすると、当然順バイアスの浅いカソード電極１１
との接触部近くの接合から回復してゆき、カソード電極
１１との接触部から遠い部分が、なかなか回復しない。
このため、オフ時における電流集中を招き易く、ターン
オフ時の破壊耐量が小さくなってしまう。
【０００８】図１２の素子の動作原理は図１１のＥＳＴ
と変わらないが、カソード電極１１がＹ方向に延びて第
二ｐベース領域６の表面に直接接触しているので、ター
ンオフ速度が速くでき、かつＺ方向の正孔電流を利用し
ていないので、均一なオンが可能である。しかし、サイ
リスタ動作時にｎエミッタ領域８と第二ｐベース領域６
との間のｐｎ接合がオンしても、今度は水平方向（Ｙ方
向）に少数キャリアの注入の不均一が起こり、予期した
ほどオン電圧が下がらない。これを解決するために、例
えば第二ｐベース領域６の不純物濃度を下げて、その抵
抗を上げたとすると、順方向耐圧時にｎエミッタ領域８
に空乏層がパンチスルーしてしまい、十分な耐圧がでな
いことになる。
と変わらないが、カソード電極１１がＹ方向に延びて第
二ｐベース領域６の表面に直接接触しているので、ター
ンオフ速度が速くでき、かつＺ方向の正孔電流を利用し
ていないので、均一なオンが可能である。しかし、サイ
リスタ動作時にｎエミッタ領域８と第二ｐベース領域６
との間のｐｎ接合がオンしても、今度は水平方向（Ｙ方
向）に少数キャリアの注入の不均一が起こり、予期した
ほどオン電圧が下がらない。これを解決するために、例
えば第二ｐベース領域６の不純物濃度を下げて、その抵
抗を上げたとすると、順方向耐圧時にｎエミッタ領域８
に空乏層がパンチスルーしてしまい、十分な耐圧がでな
いことになる。
【０００９】図１３に示した素子は、さらにオン電圧を
下げるために、ｎエミッタ８が第二ｐベース領域６より
はみ出す構造となっているが、この構造では順方向耐圧
がでないという欠点がある。図１４に示した素子は、ｎ
エミッタ領域８、第二ｐベース領域６をカソード電極１
１から完全に切り離すことによって、不均一なサイリス
タ動作は発生しないようになっている。しかしながらサ
イリスタモードでｎソース領域７から供給された電子の
一部がｎエミッタ領域８に向かわず、ｎベース層３に抜
けてしまうため、サイリスタのオン電圧が高くなるとい
う欠点がある。
下げるために、ｎエミッタ８が第二ｐベース領域６より
はみ出す構造となっているが、この構造では順方向耐圧
がでないという欠点がある。図１４に示した素子は、ｎ
エミッタ領域８、第二ｐベース領域６をカソード電極１
１から完全に切り離すことによって、不均一なサイリス
タ動作は発生しないようになっている。しかしながらサ
イリスタモードでｎソース領域７から供給された電子の
一部がｎエミッタ領域８に向かわず、ｎベース層３に抜
けてしまうため、サイリスタのオン電圧が高くなるとい
う欠点がある。
【００１０】以上の問題に鑑みて本発明の目的は、ター
ンオフ時にｐｎ接合を均一に回復できる構造を有してタ
ーンオフ耐量が大きく、オン電圧が小さく、かつ耐圧特
性の良好な絶縁ゲート型サイリスタを提供することにあ
る。
ンオフ時にｐｎ接合を均一に回復できる構造を有してタ
ーンオフ耐量が大きく、オン電圧が小さく、かつ耐圧特
性の良好な絶縁ゲート型サイリスタを提供することにあ
る。
【００１１】
【課題を解決するための手段】上記課題の解決のため本
発明は、高比抵抗の第一導電型ベース層と、その第一導
電型ベース層の一面側の表面層に選択的に形成された第
一、第二の第二導電型ベース領域と、第一の第二導電型
ベース領域の表面層に選択的に形成された第一導電型ソ
ース領域と、第二の第二導電型ベース領域の表面層に選
択的に形成された第一導電型エミッタ領域と、第一導電
型のソース領域およびエミッタ領域間に挟まれた第一の
第二導電型ベース領域の表面、第一導電型ベース層の露
出部および第二の第二導電型ベース領域の表面上に絶縁
膜を介して形成されたゲート電極と、第一の第二導電型
ベース領域の露出部と第一導電型ソース領域とに共通に
接触する第一主電極と、第一導電型ベース層の他面側に
形成された第二導電型エミッタ層と、その第二導電型エ
ミッタ層に接触する第二主電極とを備えた絶縁ゲート型
サイリスタにおいて、 第二の第二導電型ベース領域の
表面全面が絶縁膜で覆われ、第一の第二導電型ベース領
域と第二の第二導電型ベース領域とがゲート電極下で接
続しており、ＩＧＢＴ動作時に第二の第二導電型ベース
領域がフローティング状態となるものとする。
発明は、高比抵抗の第一導電型ベース層と、その第一導
電型ベース層の一面側の表面層に選択的に形成された第
一、第二の第二導電型ベース領域と、第一の第二導電型
ベース領域の表面層に選択的に形成された第一導電型ソ
ース領域と、第二の第二導電型ベース領域の表面層に選
択的に形成された第一導電型エミッタ領域と、第一導電
型のソース領域およびエミッタ領域間に挟まれた第一の
第二導電型ベース領域の表面、第一導電型ベース層の露
出部および第二の第二導電型ベース領域の表面上に絶縁
膜を介して形成されたゲート電極と、第一の第二導電型
ベース領域の露出部と第一導電型ソース領域とに共通に
接触する第一主電極と、第一導電型ベース層の他面側に
形成された第二導電型エミッタ層と、その第二導電型エ
ミッタ層に接触する第二主電極とを備えた絶縁ゲート型
サイリスタにおいて、 第二の第二導電型ベース領域の
表面全面が絶縁膜で覆われ、第一の第二導電型ベース領
域と第二の第二導電型ベース領域とがゲート電極下で接
続しており、ＩＧＢＴ動作時に第二の第二導電型ベース
領域がフローティング状態となるものとする。
【００１２】そのようにすれば、絶縁ゲートに電圧を印
加し、ゲート電極の直下に反転層を生じさせたとき第一
導電型エミッタ領域が、ＭＯＳＦＥＴのチャネル領域を
介して第一主電極と同電位になり、第一導電型エミッタ
領域、第二の第二導電型ベース領域、第一導電型ベース
層および第二導電型エミッタ層からなるサイリスタがオ
ンする。このとき、第一導電型エミッタ領域全体から均
一に電子の注入が起こるため、速やかにサイリスタモー
ドに移行し、オン電圧が低くなる。従来のＥＳＴのよう
に第二の第二導電型ベース領域をＺ方向に流れる正孔電
流が必要でない。逆にターンオフ時には、ｐｎ接合の回
復が均一に行われ、電流の集中が無く、破壊耐量が大き
くなる。しかも第一、第二の第二導電型ベース領域が接
続した部分では、反転層が短くかつ第一導電型ベース層
とは接続しない。
加し、ゲート電極の直下に反転層を生じさせたとき第一
導電型エミッタ領域が、ＭＯＳＦＥＴのチャネル領域を
介して第一主電極と同電位になり、第一導電型エミッタ
領域、第二の第二導電型ベース領域、第一導電型ベース
層および第二導電型エミッタ層からなるサイリスタがオ
ンする。このとき、第一導電型エミッタ領域全体から均
一に電子の注入が起こるため、速やかにサイリスタモー
ドに移行し、オン電圧が低くなる。従来のＥＳＴのよう
に第二の第二導電型ベース領域をＺ方向に流れる正孔電
流が必要でない。逆にターンオフ時には、ｐｎ接合の回
復が均一に行われ、電流の集中が無く、破壊耐量が大き
くなる。しかも第一、第二の第二導電型ベース領域が接
続した部分では、反転層が短くかつ第一導電型ベース層
とは接続しない。
【００１３】第二の第二導電型ベース領域が、ほぼスト
ライプ状に形成され或いは、第一、第二の第二導電型ベ
ース領域、第一導電型エミッタ領域、第一導電型ソース
領域の少なくとも一つが、多角形、円形又は楕円形のい
ずれかとするのがよい。そのようにすれば、半導体基板
の利用効率が高められ、また電流の分布が均一可されて
熱的なバランスもよくなる。
ライプ状に形成され或いは、第一、第二の第二導電型ベ
ース領域、第一導電型エミッタ領域、第一導電型ソース
領域の少なくとも一つが、多角形、円形又は楕円形のい
ずれかとするのがよい。そのようにすれば、半導体基板
の利用効率が高められ、また電流の分布が均一可されて
熱的なバランスもよくなる。
【００１４】そして、第二の第二導電型ベース領域を囲
むように、第一の第二導電型ベース領域およびその表面
層の第一導電型ソース領域が形成され、或いは、複数の
第一の第二導電型ベース領域が形成されているものがよ
い。そのようにすれば、第一導電型エミッタ領域からチ
ャネル領域を通って第一導電型ソース領域に流れる電流
が分散され、電流集中することがない。
むように、第一の第二導電型ベース領域およびその表面
層の第一導電型ソース領域が形成され、或いは、複数の
第一の第二導電型ベース領域が形成されているものがよ
い。そのようにすれば、第一導電型エミッタ領域からチ
ャネル領域を通って第一導電型ソース領域に流れる電流
が分散され、電流集中することがない。
【００１５】第二の第二導電型ベース領域の周囲に、複
数の第一の第二導電型ベース領域およびその表面層の第
一導電型ソース領域が形成され、第二の第二導電型ベー
ス領域表面上の絶縁膜を囲むようにほぼ環状のゲート電
極が設けられ、そのゲート電極を挟んだ反対側に絶縁膜
を介して第一主電極が設けられているものでもよい。そ
のようにすれば、ゲート電極下の第一導電型半導体層の
表面層に蓄積層が形成され、オン電圧が低くなる。
数の第一の第二導電型ベース領域およびその表面層の第
一導電型ソース領域が形成され、第二の第二導電型ベー
ス領域表面上の絶縁膜を囲むようにほぼ環状のゲート電
極が設けられ、そのゲート電極を挟んだ反対側に絶縁膜
を介して第一主電極が設けられているものでもよい。そ
のようにすれば、ゲート電極下の第一導電型半導体層の
表面層に蓄積層が形成され、オン電圧が低くなる。
【００１６】また、二つの第一の第二導電型ベース領域
の間に第一導電型ベース層があり、それらの表面上にゲ
ート絶縁膜を介してゲート電極が設けられていることも
重要である。そのようにすれば、第一の第二導電型ベー
ス領域から第一導電型ベース層へのキャリアの注入が多
点で行われ、低電流範囲においてもコンダクタンスが大
きくなる。
の間に第一導電型ベース層があり、それらの表面上にゲ
ート絶縁膜を介してゲート電極が設けられていることも
重要である。そのようにすれば、第一の第二導電型ベー
ス領域から第一導電型ベース層へのキャリアの注入が多
点で行われ、低電流範囲においてもコンダクタンスが大
きくなる。
【００１７】第一主電極と第一の第二導電型ベース領域
および第一導電型ソース領域との接触部の形状が、多角
形、円形又は楕円形のいずれかであることがよい。その
ようにすれば、半導体基板の利用効率が高められ、また
電流の分布が均一可されて熱的なバランスもよくなる。
および第一導電型ソース領域との接触部の形状が、多角
形、円形又は楕円形のいずれかであることがよい。その
ようにすれば、半導体基板の利用効率が高められ、また
電流の分布が均一可されて熱的なバランスもよくなる。
【００１８】
【発明の実施の形態】上記の課題解決のため、ＥＳＴを
発展させた様々な絶縁ゲート型サイリスタを試作した。
その過程において、発明者等は第一の主電極を第二の第
二導電型ベース領域に接触させる必要がないこと、そし
て第二の第二導電型ベース領域の表面を絶縁膜で覆い、
ゲート電極の下部で第一と第二の第二導電型ベース領域
が接した部分を設けた素子でもサイリスタモードに移行
し、オン電圧とターンオフ時間とのよいトレードオフ特
性を示すことを見いだした。更に、平面的なパターンに
ついても検討を重ねた。
発展させた様々な絶縁ゲート型サイリスタを試作した。
その過程において、発明者等は第一の主電極を第二の第
二導電型ベース領域に接触させる必要がないこと、そし
て第二の第二導電型ベース領域の表面を絶縁膜で覆い、
ゲート電極の下部で第一と第二の第二導電型ベース領域
が接した部分を設けた素子でもサイリスタモードに移行
し、オン電圧とターンオフ時間とのよいトレードオフ特
性を示すことを見いだした。更に、平面的なパターンに
ついても検討を重ねた。
【００１９】その結果に基づき、第一、第二の第二導電
型ベース領域の配置としては、ストライプ状にして対向
させても、多角形、円形、楕円形としてもよい。特に第
二の第二導電型ベース領域を囲むように第一の第二導電
型ベース領域を配置すると、電流の集中が抑えられ、ト
レードオフ特性が向上する。第二の第二導電型ベース領
域の周囲に複数の第一の第二導電型ベース領域を配置す
ることもよい等のことがわかった。
型ベース領域の配置としては、ストライプ状にして対向
させても、多角形、円形、楕円形としてもよい。特に第
二の第二導電型ベース領域を囲むように第一の第二導電
型ベース領域を配置すると、電流の集中が抑えられ、ト
レードオフ特性が向上する。第二の第二導電型ベース領
域の周囲に複数の第一の第二導電型ベース領域を配置す
ることもよい等のことがわかった。
【００２０】第一、第二の第二導電型ベース領域の拡散
深さを変え、また第一導電型ソース領域と第一導電型エ
ミッタ領域の拡散深さを変えてオン電圧の低減をはかる
こともできる。また、ライフタイムキラーの局在化も有
効であった。以下、図１１と共通の部分に同一の符号を
付した図面を参照しながら本発明の実施例を説明する。
以下の実施例では、ｎ、ｐを冠した領域、層等はそれぞ
れ電子、正孔を多数キャリアとする領域、層を意味する
ものとし、第一導電型をｎ型、第二導電型をｐ型とする
が、これを逆にすることも可能である。
深さを変え、また第一導電型ソース領域と第一導電型エ
ミッタ領域の拡散深さを変えてオン電圧の低減をはかる
こともできる。また、ライフタイムキラーの局在化も有
効であった。以下、図１１と共通の部分に同一の符号を
付した図面を参照しながら本発明の実施例を説明する。
以下の実施例では、ｎ、ｐを冠した領域、層等はそれぞ
れ電子、正孔を多数キャリアとする領域、層を意味する
ものとし、第一導電型をｎ型、第二導電型をｐ型とする
が、これを逆にすることも可能である。
【００２１】〔実施例１〕図２（ａ）は本発明の第一の
実施例（以下実施例１と記す）の絶縁ゲート型サイリス
タのゲート電極の中央での水平断面図である。網状のゲ
ート電極１０の中に、六角形の絶縁膜１９がありその周
りに、絶縁膜１４で周囲を囲まれた六角形のカソード電
極１１が配置された形のパターンが繰り返されている。
但し、図の断面ではカソード電極１１が六角形である
が、実際には後出の断面図に見られるように、絶縁膜１
４を介してゲート電極１０の上にも延長されることが多
い。
実施例（以下実施例１と記す）の絶縁ゲート型サイリス
タのゲート電極の中央での水平断面図である。網状のゲ
ート電極１０の中に、六角形の絶縁膜１９がありその周
りに、絶縁膜１４で周囲を囲まれた六角形のカソード電
極１１が配置された形のパターンが繰り返されている。
但し、図の断面ではカソード電極１１が六角形である
が、実際には後出の断面図に見られるように、絶縁膜１
４を介してゲート電極１０の上にも延長されることが多
い。
【００２２】図２（ｂ）は、図２（ａ）の絶縁ゲート型
サイリスタのシリコン基板上の絶縁膜や電極を除去した
表面の各拡散領域を示す平面図である。図２（ａ）の六
角形の絶縁膜１９の下に当たる部分には、ｎエミッタ領
域８があり、その周囲を第二ｐベース領域６が囲んでい
る。カソード電極の下部に当たる部分には、六角環状の
ｎソース領域７とその中のｐ+ ウェル領域５があり、そ
の周囲を第一ｐベース領域４が囲んでいる。第一ｐベー
ス領域４と第二ｐベース領域６とは接していて、その境
界が点線で示されている。二つの第一ｐベース領域４の
間には、ｎベース層３が露出している部分がある。図２
（ａ）のゲート電極１０の下にあたる部分は、第一ｐベ
ース領域４、第二ｐベース領域６およびｎベース層３の
表面露出部である。
サイリスタのシリコン基板上の絶縁膜や電極を除去した
表面の各拡散領域を示す平面図である。図２（ａ）の六
角形の絶縁膜１９の下に当たる部分には、ｎエミッタ領
域８があり、その周囲を第二ｐベース領域６が囲んでい
る。カソード電極の下部に当たる部分には、六角環状の
ｎソース領域７とその中のｐ+ ウェル領域５があり、そ
の周囲を第一ｐベース領域４が囲んでいる。第一ｐベー
ス領域４と第二ｐベース領域６とは接していて、その境
界が点線で示されている。二つの第一ｐベース領域４の
間には、ｎベース層３が露出している部分がある。図２
（ａ）のゲート電極１０の下にあたる部分は、第一ｐベ
ース領域４、第二ｐベース領域６およびｎベース層３の
表面露出部である。
【００２３】図１（ａ）、（ｂ）は、それぞれ図２の絶
縁膜１９とカソード電極１１とを結ぶＡ−Ａ’線、カソ
ード電極１１同志を結ぶＢ−Ｂ’線に沿った断面図であ
り、いずれも図２と共通の部分には同一の符号が付され
ている。図１（ａ）に示した絶縁ゲート型サイリスタの
半導体基板部分の構造は、図１４のＦＥＴ制御サイリス
タと良く似ている。すなわち、高比抵抗のｎ型ベース層
３の一方の面側の表面層に表面層の浅い部分で互いに接
触する第一ｐベース領域４と第二ｐベース領域６が形成
され、さらに、寄生サイリスタのラッチアップを防ぐ目
的で、第一ｐベース領域４の一部に第一ｐベース領域４
より拡散深さの深いｐ+ ウェル領域５が形成されてい
る。ｎ型ベース層３の他方の面側には、ｎ+バッファ層
２を介してｐエミッタ層１が形成されている。第一ｐベ
ース領域４の表面層には、ｎソース領域７、第二ｐベー
ス領域６の表面層にはｎエミッタ領域８がそれぞれ選択
的に形成されている。そして、表面上には、図１４と同
様に、ｎソース領域７とｎエミッタ領域８とに挟まれた
第一ｐベース領域４、第二ｐベース領域６の表面上にゲ
ート酸化膜９を介してゲート電極１０が設けられてｎチ
ャネル横型ＭＯＳＦＥＴが構成されている。この側の表
面は、りんガラス（ＰＳＧ）等の絶縁膜１４で覆われ、
第一ｐベース領域４およびｎソース領域７の表面上にカ
ソード電極１１が共通に接触するように接触孔が開けら
れている。ｎエミッタ領域８の表面上は絶縁膜１９で覆
われている。ｐエミッタ層１の表面上にはアノード電極
１２が設けられている。
縁膜１９とカソード電極１１とを結ぶＡ−Ａ’線、カソ
ード電極１１同志を結ぶＢ−Ｂ’線に沿った断面図であ
り、いずれも図２と共通の部分には同一の符号が付され
ている。図１（ａ）に示した絶縁ゲート型サイリスタの
半導体基板部分の構造は、図１４のＦＥＴ制御サイリス
タと良く似ている。すなわち、高比抵抗のｎ型ベース層
３の一方の面側の表面層に表面層の浅い部分で互いに接
触する第一ｐベース領域４と第二ｐベース領域６が形成
され、さらに、寄生サイリスタのラッチアップを防ぐ目
的で、第一ｐベース領域４の一部に第一ｐベース領域４
より拡散深さの深いｐ+ ウェル領域５が形成されてい
る。ｎ型ベース層３の他方の面側には、ｎ+バッファ層
２を介してｐエミッタ層１が形成されている。第一ｐベ
ース領域４の表面層には、ｎソース領域７、第二ｐベー
ス領域６の表面層にはｎエミッタ領域８がそれぞれ選択
的に形成されている。そして、表面上には、図１４と同
様に、ｎソース領域７とｎエミッタ領域８とに挟まれた
第一ｐベース領域４、第二ｐベース領域６の表面上にゲ
ート酸化膜９を介してゲート電極１０が設けられてｎチ
ャネル横型ＭＯＳＦＥＴが構成されている。この側の表
面は、りんガラス（ＰＳＧ）等の絶縁膜１４で覆われ、
第一ｐベース領域４およびｎソース領域７の表面上にカ
ソード電極１１が共通に接触するように接触孔が開けら
れている。ｎエミッタ領域８の表面上は絶縁膜１９で覆
われている。ｐエミッタ層１の表面上にはアノード電極
１２が設けられている。
【００２４】図１（ｂ）は、第一ｐベース領域４同士を
結ぶ線に沿った断面である。この断面図では、二つの第
一ｐベース領域４は、互いに離して形成されている。そ
の一部に第一ｐベース領域４より拡散深さの深いｐ+ ウ
ェル領域５が形成され、表面層には、ｎソース領域７が
選択的に形成されているのは図１（ａ）と同じである。
そして、表面上には、ｎソース領域７とｎソース領域７
とに挟まれた第一ｐベース領域４とｎベース層の露出部
３の表面上にゲート酸化膜９を介してゲート電極１０’
が設けられてｎチャネル横型ＭＯＳＦＥＴが構成されて
いる。
結ぶ線に沿った断面である。この断面図では、二つの第
一ｐベース領域４は、互いに離して形成されている。そ
の一部に第一ｐベース領域４より拡散深さの深いｐ+ ウ
ェル領域５が形成され、表面層には、ｎソース領域７が
選択的に形成されているのは図１（ａ）と同じである。
そして、表面上には、ｎソース領域７とｎソース領域７
とに挟まれた第一ｐベース領域４とｎベース層の露出部
３の表面上にゲート酸化膜９を介してゲート電極１０’
が設けられてｎチャネル横型ＭＯＳＦＥＴが構成されて
いる。
【００２５】なお、図１の絶縁ゲート型サイリスタは、
拡散領域形成のためのマスクを変えるだけで従来のＩＧ
ＢＴとほぼ同じ工程で製造できる。すなわち、例えば６
００Ｖ用素子としては、比抵抗０．０２Ω・ｃｍ、厚さ
４５０μm のｐ型シリコン基板上にｎ+ バッファ層２と
して、比抵抗０．１Ω・ｃｍ、厚さ１０μm のｎ層、ｎ
ベース層３として、比抵抗４０Ω・ｃｍ、厚さ５５μm
のｎ層をエピタキシャル成長させたウェハを用いる。第
一、第二のｐベース領域４、６およびｐエミッタ層１
は、ホウ素イオンのイオン注入および熱拡散により形成
し、ｎエミッタ領域８およびｎソース領域７は、砒素イ
オンおよび燐イオンのイオン注入および熱拡散により形
成した。第一ｐベース領域４、第二ｐベース領域６、ｎ
ソース領域７およびｎエミッタ領域８の端は、半導体基
板上の多結晶シリコンからなるゲート電極１０、１０’
等によって、位置ぎめされて形成され、それぞれの横方
向拡散により、間隔が決められている。カソード電極１
１はＡｌ合金のスパッタリングにより形成し、アノード
電極１２は、金属基板に半田づけするためＴｉ／Ｎｉ／
Ａｕの三層をスパッタリングで堆積して形成している。
また、スイッチング時間の短縮を図るためのキャリアの
ライフタイム制御はヘリウムイオンの照射を行った。ヘ
リウムイオン照射は、ライフタイムキラーとなる結晶欠
陥を局在化できる方法である。ヘリウムイオン照射の条
件としては、加速電圧１０ＭｅＶ、ドーズ量１×１０11
〜１×１０12ｃｍ-2とし、照射後３５０〜３７５℃でア
ニールした。
拡散領域形成のためのマスクを変えるだけで従来のＩＧ
ＢＴとほぼ同じ工程で製造できる。すなわち、例えば６
００Ｖ用素子としては、比抵抗０．０２Ω・ｃｍ、厚さ
４５０μm のｐ型シリコン基板上にｎ+ バッファ層２と
して、比抵抗０．１Ω・ｃｍ、厚さ１０μm のｎ層、ｎ
ベース層３として、比抵抗４０Ω・ｃｍ、厚さ５５μm
のｎ層をエピタキシャル成長させたウェハを用いる。第
一、第二のｐベース領域４、６およびｐエミッタ層１
は、ホウ素イオンのイオン注入および熱拡散により形成
し、ｎエミッタ領域８およびｎソース領域７は、砒素イ
オンおよび燐イオンのイオン注入および熱拡散により形
成した。第一ｐベース領域４、第二ｐベース領域６、ｎ
ソース領域７およびｎエミッタ領域８の端は、半導体基
板上の多結晶シリコンからなるゲート電極１０、１０’
等によって、位置ぎめされて形成され、それぞれの横方
向拡散により、間隔が決められている。カソード電極１
１はＡｌ合金のスパッタリングにより形成し、アノード
電極１２は、金属基板に半田づけするためＴｉ／Ｎｉ／
Ａｕの三層をスパッタリングで堆積して形成している。
また、スイッチング時間の短縮を図るためのキャリアの
ライフタイム制御はヘリウムイオンの照射を行った。ヘ
リウムイオン照射は、ライフタイムキラーとなる結晶欠
陥を局在化できる方法である。ヘリウムイオン照射の条
件としては、加速電圧１０ＭｅＶ、ドーズ量１×１０11
〜１×１０12ｃｍ-2とし、照射後３５０〜３７５℃でア
ニールした。
【００２６】各部の寸法例としては、第一ｐベース領域
４の拡散深さは３μｍ、第二ｐベース領域６は１８μ
ｍ、ｎエミッタ領域８、ｎソース領域７の拡散深さはそ
れぞれ１０μｍ、０．４μｍである。これにより、サイ
リスタ部のｎｐｎトランジスタの電流増幅率が大きくな
り、オン電圧は小さくなっている。狭い部分のゲート電
極１０の幅は１５μｍ、広いゲート電極１０’が３０μ
ｍ、ｎソース領域７の幅は４μｍ、セルピッチは５５μ
ｍである。但し、ｎエミッタ領域８の第一ｐベース領域
４に近い部分は、ｎソース領域７とほぼ同じ寸法になっ
ている。これは、耐圧を考慮したものである。
４の拡散深さは３μｍ、第二ｐベース領域６は１８μ
ｍ、ｎエミッタ領域８、ｎソース領域７の拡散深さはそ
れぞれ１０μｍ、０．４μｍである。これにより、サイ
リスタ部のｎｐｎトランジスタの電流増幅率が大きくな
り、オン電圧は小さくなっている。狭い部分のゲート電
極１０の幅は１５μｍ、広いゲート電極１０’が３０μ
ｍ、ｎソース領域７の幅は４μｍ、セルピッチは５５μ
ｍである。但し、ｎエミッタ領域８の第一ｐベース領域
４に近い部分は、ｎソース領域７とほぼ同じ寸法になっ
ている。これは、耐圧を考慮したものである。
【００２７】このように形成された絶縁ゲート型サイリ
スタの動作を次に説明する。カソード電極１１を接地
し、アノード電極１２に正の電圧を印加した状態で、ゲ
ート電極１０、１０’に、ある値（しきい値）以上の正
の電圧を加えると、ゲート酸化膜９の下に反転層（一部
蓄積層）のチャネルが形成され、前記横型ＭＯＳＦＥＴ
がオンする。これにより、先ず電子がカソード電極１１
→ｎソース領域７→ＭＯＳＦＥＴのチャネルの経路を通
ってｎベース層３に供給される。この電子は、ｐｎｐト
ランジスタ（ｐエミッタ層１／ｎ+ バッファ層２および
ｎベース層３／ｐベース領域４（ｐ+ ウェル領域５））
のベース電流として働き、よってこのｐｎｐトランジス
タが動作する。（この動作をＩＧＢＴモードと呼ぶ。）
正孔が、ｐエミッタ層１から注入され、ｎ+ バッファ
層２、ｎベース層３を通り、第一ｐベース領域４へと流
れる。その際、第二ｐベース領域６はフローティングと
なっているので、ｎベース層３を流れる正孔電流のため
に次第に電位が上がってゆく。図１（ａ）の断面図から
わかるように、オン時にはｎエミッタ領域８はＭＯＳＦ
ＥＴのチャネル領域を通じてｎソース領域７とほぼ等電
位に保たれるので、やがてｎエミッタ領域８から電子の
注入が生じ、ｐエミッタ層１、ｎ+ バッファ層２および
ｎベース層３、第二ｐベース領域６、ｎエミッタ領域８
からなるサイリスタ部が動作する。（この動作をサイリ
スタモードと呼ぶ。） ターンオフ時には、ゲート電極１０、１０’の電位を横
型ＭＯＳＦＥＴのしきい値以下に下げ、横型ＭＯＳＦＥ
Ｔをオフすることによって、ｎエミッタ領域８がカソー
ド電極１１から電気的に分離され、よってサイリスタ部
の動作が止まる。
スタの動作を次に説明する。カソード電極１１を接地
し、アノード電極１２に正の電圧を印加した状態で、ゲ
ート電極１０、１０’に、ある値（しきい値）以上の正
の電圧を加えると、ゲート酸化膜９の下に反転層（一部
蓄積層）のチャネルが形成され、前記横型ＭＯＳＦＥＴ
がオンする。これにより、先ず電子がカソード電極１１
→ｎソース領域７→ＭＯＳＦＥＴのチャネルの経路を通
ってｎベース層３に供給される。この電子は、ｐｎｐト
ランジスタ（ｐエミッタ層１／ｎ+ バッファ層２および
ｎベース層３／ｐベース領域４（ｐ+ ウェル領域５））
のベース電流として働き、よってこのｐｎｐトランジス
タが動作する。（この動作をＩＧＢＴモードと呼ぶ。）
正孔が、ｐエミッタ層１から注入され、ｎ+ バッファ
層２、ｎベース層３を通り、第一ｐベース領域４へと流
れる。その際、第二ｐベース領域６はフローティングと
なっているので、ｎベース層３を流れる正孔電流のため
に次第に電位が上がってゆく。図１（ａ）の断面図から
わかるように、オン時にはｎエミッタ領域８はＭＯＳＦ
ＥＴのチャネル領域を通じてｎソース領域７とほぼ等電
位に保たれるので、やがてｎエミッタ領域８から電子の
注入が生じ、ｐエミッタ層１、ｎ+ バッファ層２および
ｎベース層３、第二ｐベース領域６、ｎエミッタ領域８
からなるサイリスタ部が動作する。（この動作をサイリ
スタモードと呼ぶ。） ターンオフ時には、ゲート電極１０、１０’の電位を横
型ＭＯＳＦＥＴのしきい値以下に下げ、横型ＭＯＳＦＥ
Ｔをオフすることによって、ｎエミッタ領域８がカソー
ド電極１１から電気的に分離され、よってサイリスタ部
の動作が止まる。
【００２８】図１の絶縁ゲート型サイリスタと図１１の
ＥＳＴとの違いは、第二ｐベース領域６およびｎエミッ
タ領域８の表面上がいずれも絶縁膜１４で覆われ、第二
ｐベース領域６がカソード電極１１に接していないこ
と、第一ｐベース領域４と第二ｐベース領域６とが接し
ていることである。そのため、オン時にｎエミッタ領域
８はゲート電極１０直下のチャネル領域を通じてカソー
ド電極１１とほぼ同電位に保たれる。そうすると、ｎベ
ース層３を流れる正孔電流によって第二ｐベース領域６
の電位が次第に上昇し、ついに、ｎエミッタ領域８から
の電子の注入を生じて、ｎエミッタ領域８、第二ｐベー
ス領域６、ｎベース層３およびｐエミッタ層１からなる
サイリスタがオンする。従って、図１１に示した従来の
ＥＳＴのように第二ｐベース領域内をＺ方向に流れる正
孔電流は必要でなく、速やかにＩＧＢＴモードからサイ
リスタモードに移行できる。またｎエミッタ領域８全体
から均一に電子の注入が生じるのでオン電圧が低くな
る。しかも、第一ｐベース領域４と第二ｐベース領域６
とを接触させた部分を設けて、サイリスタモードでのオ
ン時のチャネルを短くしている。また、ゲート電極１０
の下のチャネルはｎベース層３と接しないので、ｎソー
ス領域７から供給された電子は、図１４のＦＥＴ制御サ
イリスタのようにその一部がｎベース層３に抜けること
がなく、ｎエミッタ領域８に向かう。従って、サイリス
タモードでのオン電圧が低くなる。
ＥＳＴとの違いは、第二ｐベース領域６およびｎエミッ
タ領域８の表面上がいずれも絶縁膜１４で覆われ、第二
ｐベース領域６がカソード電極１１に接していないこ
と、第一ｐベース領域４と第二ｐベース領域６とが接し
ていることである。そのため、オン時にｎエミッタ領域
８はゲート電極１０直下のチャネル領域を通じてカソー
ド電極１１とほぼ同電位に保たれる。そうすると、ｎベ
ース層３を流れる正孔電流によって第二ｐベース領域６
の電位が次第に上昇し、ついに、ｎエミッタ領域８から
の電子の注入を生じて、ｎエミッタ領域８、第二ｐベー
ス領域６、ｎベース層３およびｐエミッタ層１からなる
サイリスタがオンする。従って、図１１に示した従来の
ＥＳＴのように第二ｐベース領域内をＺ方向に流れる正
孔電流は必要でなく、速やかにＩＧＢＴモードからサイ
リスタモードに移行できる。またｎエミッタ領域８全体
から均一に電子の注入が生じるのでオン電圧が低くな
る。しかも、第一ｐベース領域４と第二ｐベース領域６
とを接触させた部分を設けて、サイリスタモードでのオ
ン時のチャネルを短くしている。また、ゲート電極１０
の下のチャネルはｎベース層３と接しないので、ｎソー
ス領域７から供給された電子は、図１４のＦＥＴ制御サ
イリスタのようにその一部がｎベース層３に抜けること
がなく、ｎエミッタ領域８に向かう。従って、サイリス
タモードでのオン電圧が低くなる。
【００２９】逆にターンオフ時には電位差により、ｎエ
ミッタ領域８と第二ｐベース領域６の間のｐｎ接合の回
復が均一に行われ、電流の集中がなく、電流集中が回避
されて、ＲＢＳＯＡが格段に大きくなる。また、ターン
オフ時に第二ｐベース領域６からの空乏層が素早くのび
るため、耐圧特性が良好で、かつキャリアの掃き出しも
速くなるため、スイッチング特性も優れている。
ミッタ領域８と第二ｐベース領域６の間のｐｎ接合の回
復が均一に行われ、電流の集中がなく、電流集中が回避
されて、ＲＢＳＯＡが格段に大きくなる。また、ターン
オフ時に第二ｐベース領域６からの空乏層が素早くのび
るため、耐圧特性が良好で、かつキャリアの掃き出しも
速くなるため、スイッチング特性も優れている。
【００３０】図３は、図１に示した実施例１の絶縁ゲー
ト型サイリスタと、比較例としての図１１に示したＥＳ
Ｔ（以下ＥＳＴ−１とする）、図１２に示したＥＳＴ
（以下ＥＳＴ−２とする）、図１３に示したＥＳＴ（以
下ＥＳＴ−３とする）およびＩＧＢＴの逆バイアス安全
動作領域（ＲＢＳＯＡ）を、図４に示した測定回路を用
いて１２５℃で測定した結果である。横軸は、アノード
−カソード間電圧（ＶAK）、たて軸は、電流（ＩAK）で
ある。
ト型サイリスタと、比較例としての図１１に示したＥＳ
Ｔ（以下ＥＳＴ−１とする）、図１２に示したＥＳＴ
（以下ＥＳＴ−２とする）、図１３に示したＥＳＴ（以
下ＥＳＴ−３とする）およびＩＧＢＴの逆バイアス安全
動作領域（ＲＢＳＯＡ）を、図４に示した測定回路を用
いて１２５℃で測定した結果である。横軸は、アノード
−カソード間電圧（ＶAK）、たて軸は、電流（ＩAK）で
ある。
【００３１】図４において、被測定素子２１は、並列接
続された１ｍＨのインダクタンス２２およびフリーホイ
ーリングダイオード２３を介して直流電源２４に接続さ
れ、被測定素子２１のゲートは、２０Ωの抵抗２５を介
してゲート電源２６に接続されている。図３に示した被
測定素子は、６００Ｖクラス素子として作製されたもの
で、比較例の素子も、先に述べた実施例１の絶縁ゲート
型サイリスタと同じ規格のエピタキシャルウェハを使用
して作製した。ＥＳＴ−２、ＥＳＴ−３のｎエミッタ領
域８の幅は共に２０μｍとした。また、チップサイズ
は、五素子とも、１ｃｍ2である。１００Ａ導通時の電
位降下で定義したオン電圧は、実施例１の絶縁ゲート型
サイリスタが０．８５Ｖ、ＥＳＴが１．６Ｖ、ＥＳＴ−
２が１．７Ｖ、ＥＳＴ−３が１．０ＶそしてＩＧＢＴが
２．３Ｖである。図３からもわかるように、本発明の実
施例の素子は、安全動作領域が、ＩＧＢＴに比べ３倍、
ＥＳＴ−１、３に比べ２倍と広く、大きな破壊耐量をも
っている。しかもオン電圧が他の素子に比べて低いこと
がわかる。ＥＳＴ−２に比べると、ほぼ同程度の破壊耐
量を示すが、しかしなおオン電圧が小さく、優位にあ
る。すなわち、他の特性を劣化させずに、オン電圧の低
下が実現できているといえる。これは、六角形の第二ｐ
ベース領域６とその表面層のｎエミッタ領域８との周囲
に、六個の同じく六角形の第一ｐベース領域４とその表
面層のｎソース領域７とが配置され、対向している部分
が長いため、電流の集中が生じないことによる。
続された１ｍＨのインダクタンス２２およびフリーホイ
ーリングダイオード２３を介して直流電源２４に接続さ
れ、被測定素子２１のゲートは、２０Ωの抵抗２５を介
してゲート電源２６に接続されている。図３に示した被
測定素子は、６００Ｖクラス素子として作製されたもの
で、比較例の素子も、先に述べた実施例１の絶縁ゲート
型サイリスタと同じ規格のエピタキシャルウェハを使用
して作製した。ＥＳＴ−２、ＥＳＴ−３のｎエミッタ領
域８の幅は共に２０μｍとした。また、チップサイズ
は、五素子とも、１ｃｍ2である。１００Ａ導通時の電
位降下で定義したオン電圧は、実施例１の絶縁ゲート型
サイリスタが０．８５Ｖ、ＥＳＴが１．６Ｖ、ＥＳＴ−
２が１．７Ｖ、ＥＳＴ−３が１．０ＶそしてＩＧＢＴが
２．３Ｖである。図３からもわかるように、本発明の実
施例の素子は、安全動作領域が、ＩＧＢＴに比べ３倍、
ＥＳＴ−１、３に比べ２倍と広く、大きな破壊耐量をも
っている。しかもオン電圧が他の素子に比べて低いこと
がわかる。ＥＳＴ−２に比べると、ほぼ同程度の破壊耐
量を示すが、しかしなおオン電圧が小さく、優位にあ
る。すなわち、他の特性を劣化させずに、オン電圧の低
下が実現できているといえる。これは、六角形の第二ｐ
ベース領域６とその表面層のｎエミッタ領域８との周囲
に、六個の同じく六角形の第一ｐベース領域４とその表
面層のｎソース領域７とが配置され、対向している部分
が長いため、電流の集中が生じないことによる。
【００３２】図９は、上に述べた６００Ｖ素子素子のオ
ン電圧とターンオフ時間とのトレードオフ特性の比較図
である。横軸は、オン電圧、たて軸は、ターンオフ時間
である。オン電圧は、１００Ａ・ｃｍ-2の電流導通時の
２５℃における電位降下で示す。また、ターンオフ時間
は、１２５℃で測定したものである。実施例１の素子
は、ＥＳＴ、ＩＧＢＴに比べて良いトレードオフ特性を
示すことがわかる。
ン電圧とターンオフ時間とのトレードオフ特性の比較図
である。横軸は、オン電圧、たて軸は、ターンオフ時間
である。オン電圧は、１００Ａ・ｃｍ-2の電流導通時の
２５℃における電位降下で示す。また、ターンオフ時間
は、１２５℃で測定したものである。実施例１の素子
は、ＥＳＴ、ＩＧＢＴに比べて良いトレードオフ特性を
示すことがわかる。
【００３３】これは、先に述べたような理由でオン電圧
が低く、スイッチング速度が速いことによる。更に、ア
ノード電極１２側からのヘリウムイオンの照射により、
ｎ+バッファ層２付近にライフタイムキラーとなる結晶
欠陥を局在化させ、ライフタイムキラーの分布を最適化
したため、不必要な部分にライフタイムキラーを発生さ
せることがなくなり、不要なライフタイムキラーによる
オン電圧の増大が避けられた効果も考えられる。
が低く、スイッチング速度が速いことによる。更に、ア
ノード電極１２側からのヘリウムイオンの照射により、
ｎ+バッファ層２付近にライフタイムキラーとなる結晶
欠陥を局在化させ、ライフタイムキラーの分布を最適化
したため、不必要な部分にライフタイムキラーを発生さ
せることがなくなり、不要なライフタイムキラーによる
オン電圧の増大が避けられた効果も考えられる。
【００３４】他にプロトンの照射でライフタイム制御を
行った絶縁ゲート型サイリスタも試作した。ドーズ量は
ヘリウムイオンの照射とほぼ同程度である。その素子の
特性は、ヘリウムイオンの照射で行った実施例１とほぼ
同じであった。 〔実施例２〕図５（ａ）は、本発明第二の実施例の絶縁
ゲート型サイリスタの、ゲート電極１０の中央を通る平
面での水平断面図、図５（ｂ）は、シリコン基板表面の
平面図である。この絶縁ゲート型サイリスタは、実施例
１と構成は変わらないが、パターンが異なるものであ
る。すなわち、方形の絶縁膜１９の周りに四つの六角環
状の絶縁膜１４を伴った六角形のカソード電極１１が配
置されており、その間をゲート電極１０が埋めている。
そして図５（ｂ）では、絶縁膜１９の下に当たる部分に
はｎエミッタ領域８があり、その周囲を第一ｐベース領
域６が囲んでいる。カソード電極１１の下に当たる部分
には、六角環状のｎソース領域７とその中のｐ+ ウェル
領域５があり、その周囲を第一ｐベース領域４が囲んで
いる。第一ｐベース領域４と第二ｐベース領域６とは接
しており、その境界が点線で示されている。二つの第一
ｐベース領域４の間には、ｎベース層３の露出部分が見
られる。図５（ａ）のＣ−Ｃ’線、Ｄ−Ｄ’線に沿った
断面は、図１（ａ）、（ｂ）と同じになる。製造方法は
図１の実施例１と同様である。ゲート電極１０に設けら
れた穴を通じて第一ｐベース領域４およびその表面層の
一部のｎソース領域７、第二ｐベース領域６およびその
表面層のｎエミッタ領域８が形成され、ゲート電極１０
の側方に堆積された絶縁膜１４に設けられた接触孔を通
じて、第一ｐベース領域４およびｎソース領域７の表面
にカソード電極１１が接触している。そして第二ｐベー
ス領域６およびｎエミッタ領域８の表面上は絶縁膜１９
で覆われている。この場合も実際にはカソード電極１１
は、絶縁膜１４を介してゲート電極１０の上にも延長さ
れることが多い。この実施例２の絶縁ゲート型サイリス
タでも、第二ｐベース領域６を囲むように第一ｐベース
領域４が形成されているので、サイリスタ部のｎエミッ
タ領域８からの電流が周囲の第一ｐベース領域４に分散
され、電流集中が起きない。従って、大きな破壊耐量を
もっているだけでなく、優れたスイッチング速度および
高い耐圧を示す。
行った絶縁ゲート型サイリスタも試作した。ドーズ量は
ヘリウムイオンの照射とほぼ同程度である。その素子の
特性は、ヘリウムイオンの照射で行った実施例１とほぼ
同じであった。 〔実施例２〕図５（ａ）は、本発明第二の実施例の絶縁
ゲート型サイリスタの、ゲート電極１０の中央を通る平
面での水平断面図、図５（ｂ）は、シリコン基板表面の
平面図である。この絶縁ゲート型サイリスタは、実施例
１と構成は変わらないが、パターンが異なるものであ
る。すなわち、方形の絶縁膜１９の周りに四つの六角環
状の絶縁膜１４を伴った六角形のカソード電極１１が配
置されており、その間をゲート電極１０が埋めている。
そして図５（ｂ）では、絶縁膜１９の下に当たる部分に
はｎエミッタ領域８があり、その周囲を第一ｐベース領
域６が囲んでいる。カソード電極１１の下に当たる部分
には、六角環状のｎソース領域７とその中のｐ+ ウェル
領域５があり、その周囲を第一ｐベース領域４が囲んで
いる。第一ｐベース領域４と第二ｐベース領域６とは接
しており、その境界が点線で示されている。二つの第一
ｐベース領域４の間には、ｎベース層３の露出部分が見
られる。図５（ａ）のＣ−Ｃ’線、Ｄ−Ｄ’線に沿った
断面は、図１（ａ）、（ｂ）と同じになる。製造方法は
図１の実施例１と同様である。ゲート電極１０に設けら
れた穴を通じて第一ｐベース領域４およびその表面層の
一部のｎソース領域７、第二ｐベース領域６およびその
表面層のｎエミッタ領域８が形成され、ゲート電極１０
の側方に堆積された絶縁膜１４に設けられた接触孔を通
じて、第一ｐベース領域４およびｎソース領域７の表面
にカソード電極１１が接触している。そして第二ｐベー
ス領域６およびｎエミッタ領域８の表面上は絶縁膜１９
で覆われている。この場合も実際にはカソード電極１１
は、絶縁膜１４を介してゲート電極１０の上にも延長さ
れることが多い。この実施例２の絶縁ゲート型サイリス
タでも、第二ｐベース領域６を囲むように第一ｐベース
領域４が形成されているので、サイリスタ部のｎエミッ
タ領域８からの電流が周囲の第一ｐベース領域４に分散
され、電流集中が起きない。従って、大きな破壊耐量を
もっているだけでなく、優れたスイッチング速度および
高い耐圧を示す。
【００３５】この実施例では、方形の第二ｐベース領域
６の周りに、四つの第一ｐベース領域４をもつユニット
が配置されているが、勿論、他の種々のパターン配置も
考えられる。 〔実施例３〕図６（ａ）は、本発明第三の実施例の絶縁
ゲート型サイリスタの、ゲート電極１０の中央を通る平
面での水平断面図、図６（ｂ）は、シリコン基板表面の
平面図である。図６（ａ）では、はしご状のゲート電極
１０がストライプ状の絶縁膜１９で隔てられており、ゲ
ート電極１０の中には絶縁膜１４を挟んで短冊状のカソ
ード電極１１が見られる。但し、図の断面ではカソード
電極１１が短冊状であるが、実際には絶縁膜１４を介し
てゲート電極１０の上にも延長されることが多い。
６の周りに、四つの第一ｐベース領域４をもつユニット
が配置されているが、勿論、他の種々のパターン配置も
考えられる。 〔実施例３〕図６（ａ）は、本発明第三の実施例の絶縁
ゲート型サイリスタの、ゲート電極１０の中央を通る平
面での水平断面図、図６（ｂ）は、シリコン基板表面の
平面図である。図６（ａ）では、はしご状のゲート電極
１０がストライプ状の絶縁膜１９で隔てられており、ゲ
ート電極１０の中には絶縁膜１４を挟んで短冊状のカソ
ード電極１１が見られる。但し、図の断面ではカソード
電極１１が短冊状であるが、実際には絶縁膜１４を介し
てゲート電極１０の上にも延長されることが多い。
【００３６】図６（ｂ）では、ゲート電極１０の下にあ
たる部分で、ストライプ状の第二ｐベース領域６と角環
状の第一ｐベース領域４とが接していて、両者の境界が
点線で示されている。第二ｐベース領域６の中にはスト
ライプ状のｎエミッタ領域８があり、第一ｐベース領域
４の中には、角環状のｎソース領域７と更にその中にｐ
+ ウェル領域５が見られる。二つの第一ｐベース領域４
の間には、ｎベース層３の表面露出部が見られる。ｎエ
ミッタ領域７とｐ+ ウェル領域５に図６（ａ）のカソー
ド電極１１が接触し、またｎウェル領域８上は絶縁膜１
９が覆っている。
たる部分で、ストライプ状の第二ｐベース領域６と角環
状の第一ｐベース領域４とが接していて、両者の境界が
点線で示されている。第二ｐベース領域６の中にはスト
ライプ状のｎエミッタ領域８があり、第一ｐベース領域
４の中には、角環状のｎソース領域７と更にその中にｐ
+ ウェル領域５が見られる。二つの第一ｐベース領域４
の間には、ｎベース層３の表面露出部が見られる。ｎエ
ミッタ領域７とｐ+ ウェル領域５に図６（ａ）のカソー
ド電極１１が接触し、またｎウェル領域８上は絶縁膜１
９が覆っている。
【００３７】この実施例でも、前記実施例と同様の理由
で、大きな破壊耐量をもっているだけでなく、優れたス
イッチング速度および高い耐圧を示す。 〔実施例４〕これまでの実施例は、いずれもｐエミッタ
層１とｎベース層３との間にｎ+ バッファ層２を設けた
素子であったが、ｎ+ バッファ層２の無い素子において
も、本発明は適用できる。図７（ａ）、（ｂ）は、エピ
タキシャルウェハでなく、バルクシリコンウェハを用い
て作製した本発明第四の実施例の絶縁ゲート型サイリス
タの部分断面図である。すなわち、バルクシリコンウェ
ハからなるｎベース層３の一方の主面側の構造は図１の
実施例１と同じであるが、ｎベース層３の裏面側には、
ｐエミッタ層１が直接形成されているものである。ｎエ
ミッタ領域８の表面上には多結晶シリコン膜１３が形成
されている。
で、大きな破壊耐量をもっているだけでなく、優れたス
イッチング速度および高い耐圧を示す。 〔実施例４〕これまでの実施例は、いずれもｐエミッタ
層１とｎベース層３との間にｎ+ バッファ層２を設けた
素子であったが、ｎ+ バッファ層２の無い素子において
も、本発明は適用できる。図７（ａ）、（ｂ）は、エピ
タキシャルウェハでなく、バルクシリコンウェハを用い
て作製した本発明第四の実施例の絶縁ゲート型サイリス
タの部分断面図である。すなわち、バルクシリコンウェ
ハからなるｎベース層３の一方の主面側の構造は図１の
実施例１と同じであるが、ｎベース層３の裏面側には、
ｐエミッタ層１が直接形成されているものである。ｎエ
ミッタ領域８の表面上には多結晶シリコン膜１３が形成
されている。
【００３８】図８は、図７の構造で図２のパターンをも
つ実施例４の絶縁ゲート型サイリスタ、ＥＳＴ−１、Ｅ
ＳＴ−２、ＥＳＴ−３およびＩＧＢＴのいずれも２５０
０Ｖ素子の、１２５℃におけるＲＢＳＯＡを比較したも
のである。横軸、たて軸は、それぞれアノード−カソー
ド間電圧、電流である。この場合ｎベース層３の厚さは
４４０μm であった。それ以外の寸法等は実施例１の絶
縁ゲート型サイリスタとほぼ同じである。五素子のオン
電圧はそれぞれ、１．０５Ｖ、２．０Ｖ、２．２Ｖ、
１．４Ｖそして３．３Ｖである。エピタキシャルウェハ
の６００Ｖ素子と同様に、バルクウェハを用いた２５０
０Ｖ素子でも、本発明の実施例の絶縁ゲート型サイリス
タは、ＥＳＴ、ＩＧＢＴに比べ、格段にＲＢＳＯＡが広
く、しかもオン電圧が低い。これは、第二ｐベース領域
６とその表面層のｎエミッタ領域８との周囲に、六個の
第一ｐベース領域４とその表面層のｎソース領域７とが
配置され、対向している部分が長いため、電流の集中が
生じないことによる。
つ実施例４の絶縁ゲート型サイリスタ、ＥＳＴ−１、Ｅ
ＳＴ−２、ＥＳＴ−３およびＩＧＢＴのいずれも２５０
０Ｖ素子の、１２５℃におけるＲＢＳＯＡを比較したも
のである。横軸、たて軸は、それぞれアノード−カソー
ド間電圧、電流である。この場合ｎベース層３の厚さは
４４０μm であった。それ以外の寸法等は実施例１の絶
縁ゲート型サイリスタとほぼ同じである。五素子のオン
電圧はそれぞれ、１．０５Ｖ、２．０Ｖ、２．２Ｖ、
１．４Ｖそして３．３Ｖである。エピタキシャルウェハ
の６００Ｖ素子と同様に、バルクウェハを用いた２５０
０Ｖ素子でも、本発明の実施例の絶縁ゲート型サイリス
タは、ＥＳＴ、ＩＧＢＴに比べ、格段にＲＢＳＯＡが広
く、しかもオン電圧が低い。これは、第二ｐベース領域
６とその表面層のｎエミッタ領域８との周囲に、六個の
第一ｐベース領域４とその表面層のｎソース領域７とが
配置され、対向している部分が長いため、電流の集中が
生じないことによる。
【００３９】すなわち、本発明の効果はｎベース層３の
比抵抗、ｐｎｐワイドベーストランジスタの電流増幅率
によらず、オン電圧の劣化を全く伴わずにＲＢＳＯＡを
大きくできるものである。これを言い換えると、本発明
は、素子の定格電圧、基板の半導体結晶の製法によら
ず、オン電圧の低減、ＲＢＳＯＡの向上に有効であると
いえる。
比抵抗、ｐｎｐワイドベーストランジスタの電流増幅率
によらず、オン電圧の劣化を全く伴わずにＲＢＳＯＡを
大きくできるものである。これを言い換えると、本発明
は、素子の定格電圧、基板の半導体結晶の製法によら
ず、オン電圧の低減、ＲＢＳＯＡの向上に有効であると
いえる。
【００４０】図１０は、上に述べた各２５００Ｖ素子の
オン電圧とターンオフ時間とのトレードオフ特性の比較
図である。横軸は、オン電圧、たて軸は、ターンオフ時
間である。オン電圧は５０Ａ・ｃｍ-2の電流導通時の２
５℃における電位降下で示す。また、ターンオフ時間
は、１２５℃で測定したものである。いずれの場合も、
図７の構造で図２のパターンの本発明の実施例の素子
は、ＥＳＴ、ＩＧＢＴに比べて良いトレードオフ特性を
示すことがわかる。
オン電圧とターンオフ時間とのトレードオフ特性の比較
図である。横軸は、オン電圧、たて軸は、ターンオフ時
間である。オン電圧は５０Ａ・ｃｍ-2の電流導通時の２
５℃における電位降下で示す。また、ターンオフ時間
は、１２５℃で測定したものである。いずれの場合も、
図７の構造で図２のパターンの本発明の実施例の素子
は、ＥＳＴ、ＩＧＢＴに比べて良いトレードオフ特性を
示すことがわかる。
【００４１】実施例４の絶縁ゲート型サイリスタのライ
フタイム制御はヘリウムイオン照射で行ったが、プロト
ン照射で行った素子も試作した。その素子の逆バイアス
安全動作領域（ＲＢＳＯＡ）、オン電圧とターンオフ時
間とのトレードオフ特性は、ヘリウムイオン照射による
実施例４とほぼ同じであった。プロトン照射によって
も、局在化したライフタイムキラーを発生させることが
できることがわかる。
フタイム制御はヘリウムイオン照射で行ったが、プロト
ン照射で行った素子も試作した。その素子の逆バイアス
安全動作領域（ＲＢＳＯＡ）、オン電圧とターンオフ時
間とのトレードオフ特性は、ヘリウムイオン照射による
実施例４とほぼ同じであった。プロトン照射によって
も、局在化したライフタイムキラーを発生させることが
できることがわかる。
【００４２】図５、６に示したような他のパターンの２
５００Ｖ素子も、同様にＥＳＴ、ＩＧＢＴに比べて良い
トレードオフ特性を示した。
５００Ｖ素子も、同様にＥＳＴ、ＩＧＢＴに比べて良い
トレードオフ特性を示した。
【００４３】
【発明の効果】以上説明したように本発明によれば、Ｅ
ＳＴにおいてＩＧＢＴモードからサイリスタをラッチア
ップ状態にするための電位降下をＺ方向に流れる電流に
よって得ていたのに対し、第二の第二導電型ベース領域
の表面上を絶縁膜で覆い、その第二導電型ベース領域の
正孔電流による電位上昇を利用することにより、サイリ
スタモードへの移行およびターンオフ時のｐｎ接合の回
復が均一となり、可制御電流が増大する。また、第一、
第二の第二導電型ベース領域を接触させた部分を設け
て、オン時のチャネル領域を短くし、第一導電型ベース
層と接しない部分をもたせることによって、オン電圧が
低減される。
ＳＴにおいてＩＧＢＴモードからサイリスタをラッチア
ップ状態にするための電位降下をＺ方向に流れる電流に
よって得ていたのに対し、第二の第二導電型ベース領域
の表面上を絶縁膜で覆い、その第二導電型ベース領域の
正孔電流による電位上昇を利用することにより、サイリ
スタモードへの移行およびターンオフ時のｐｎ接合の回
復が均一となり、可制御電流が増大する。また、第一、
第二の第二導電型ベース領域を接触させた部分を設け
て、オン時のチャネル領域を短くし、第一導電型ベース
層と接しない部分をもたせることによって、オン電圧が
低減される。
【００４４】その結果、６００Ｖから２５００Ｖクラス
の広い耐圧範囲において、ＥＳＴ或いはＩＧＢＴより、
オン電圧とターンオフ時間との間のトレードオフ特性の
良好な、かつ逆バイアス安全動作領域の広い電圧駆動型
の絶縁ゲート型サイリスタが得られる。これらの素子
は、素子単体のみでなく、更にこれらの素子を用いた電
力変換装置のスイッチング損失の低減に大きな貢献をな
すものである。
の広い耐圧範囲において、ＥＳＴ或いはＩＧＢＴより、
オン電圧とターンオフ時間との間のトレードオフ特性の
良好な、かつ逆バイアス安全動作領域の広い電圧駆動型
の絶縁ゲート型サイリスタが得られる。これらの素子
は、素子単体のみでなく、更にこれらの素子を用いた電
力変換装置のスイッチング損失の低減に大きな貢献をな
すものである。
【図１】（ａ）および（ｂ）は実施例１の絶縁ゲート型
サイリスタの部分断面図
サイリスタの部分断面図
【図２】（ａ）は実施例１の絶縁ゲート型サイリスタの
ゲート電極中央での水平断面図、（ｂ）はそのシリコン
基板表面での平面図
ゲート電極中央での水平断面図、（ｂ）はそのシリコン
基板表面での平面図
【図３】実施例１および比較例の６００Ｖ素子のＲＢＳ
ＯＡ図
ＯＡ図
【図４】ＲＢＳＯＡ測定回路図
【図５】（ａ）は実施例２の絶縁ゲート型サイリスタの
ゲート電極中央での水平断面図、（ｂ）はそのシリコン
基板表面での平面図
ゲート電極中央での水平断面図、（ｂ）はそのシリコン
基板表面での平面図
【図６】（ａ）は実施例３の絶縁ゲート型サイリスタの
ゲート電極中央での水平断面図、（ｂ）はそのシリコン
基板表面での平面図
ゲート電極中央での水平断面図、（ｂ）はそのシリコン
基板表面での平面図
【図７】（ａ）および（ｂ）は実施例４の絶縁ゲート型
サイリスタの部分断面図
サイリスタの部分断面図
【図８】実施例４および比較例の２５００Ｖ素子のＲＢ
ＳＯＡ図
ＳＯＡ図
【図９】実施例１および比較例の６００Ｖ素子のオン電
圧・ターンオフ時間トレードオフ特性図
圧・ターンオフ時間トレードオフ特性図
【図１０】実施例４および比較例の２５００Ｖ素子のオ
ン電圧・ターンオフ時間トレードオフ特性図
ン電圧・ターンオフ時間トレードオフ特性図
【図１１】ＥＳＴの切断斜視図
【図１２】改良ＥＳＴの断面図
【図１３】別の改良ＥＳＴの断面図
【図１４】ＦＥＴ制御サイリスタの断面図
１ ｐエミッタ層 ２ ｎ+ バッファ層 ３ ｎベース層 ４ 第一ｐベース領域 ５ ｐ+ ウェル領域 ６ 第二ｐベース領域 ７ ｎソース領域 ８ ｎエミッタ領域 ９ ゲート酸化膜 １０ ゲート電極 １１ カソード電極 １２ アノード電極 １４ 絶縁膜 １９ 絶縁膜 ２１ 被測定素子 ２２ インダクタンス ２３ フリーホイーリングダイオード ２４ 直流電源 ２５ 抵抗 ２６ ゲート電源
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 29/749
Claims (8)
- 【請求項１】高比抵抗の第一導電型ベース層と、その第
一導電型ベース層の一面側の表面層に選択的に形成され
た第一、第二の第二導電型ベース領域と、第一の第二導
電型ベース領域の表面層に選択的に形成された第一導電
型ソース領域と、第二の第二導電型ベース領域の表面層
に選択的に形成された第一導電型エミッタ領域と、第一
導電型のソース領域およびエミッタ領域間に挟まれた第
一の第二導電型ベース領域の表面、第一導電型ベース層
の露出部および第二の第二導電型ベース領域の表面上に
絶縁膜を介して形成されたゲート電極と、第一の第二導
電型ベース領域の露出部と第一導電型ソース領域とに共
通に接触する第一主電極と、第一導電型ベース層の他面
側に形成された第二導電型エミッタ層と、その第二導電
型エミッタ層に接触する第二主電極とを備えたものにお
いて、 第二の第二導電型ベース領域の表面全面が絶縁膜で覆わ
れ、第一の第二導電型ベース領域と第二の第二導電型ベ
ース領域とがゲート電極下で接続しており、ＩＧＢＴ動
作時に第二の第二導電型ベース領域がフローティング状
態となることを特徴とする絶縁ゲート型サイリスタ。 - 【請求項２】第二の第二導電型ベース領域が、ほぼスト
ライプ状に形成されていることを特徴とする請求項１記
載の絶縁ゲート型サイリスタ。 - 【請求項３】第一、第二の第二導電型ベース領域、第一
導電型エミッタ領域、第一導電型ソース領域の少なくと
も一つが、多角形、円形又は楕円形のいずれかであるこ
とを特徴とする請求項１または２に記載の絶縁ゲート型
サイリスタ。 - 【請求項４】第二の第二導電型ベース領域を囲むよう
に、第一の第二導電型ベース領域およびその表面層の第
一導電型ソース領域が形成されていることを特徴とする
請求項３に記載の絶縁ゲート型サイリスタ。 - 【請求項５】第二の第二導電型ベース領域の周囲に、複
数の第一の第二導電型ベース領域が形成されていること
を特徴とする請求項３記載の絶縁ゲート型サイリスタ。 - 【請求項６】第二の第二導電型ベース領域の周囲に、複
数の第一の第二導電型ベース領域およびその表面層の第
一導電型ソース領域が形成され、第二の第二導電型ベー
ス領域表面上の絶縁膜を囲むようにほぼ環状のゲート電
極が設けられ、そのゲート電極を挟んだ反対側に絶縁膜
を介して第一主電極が設けられていることを特徴とする
請求項５記載の絶縁ゲート型サイリスタ。 - 【請求項７】二つの第一の第二導電型ベース領域の間に
第一導電型ベース層があり、それらの表面上にゲート絶
縁膜を介してゲート電極が設けられていることを特徴と
する請求項６記載の絶縁ゲート型サイリスタ。 - 【請求項８】第一主電極と第一の第二導電型ベース領域
および第一導電型ソース領域との接触部の形状が、多角
形、円形又は楕円形のいずれかであることを特徴とする
請求項７に記載の絶縁ゲート型サイリスタ。
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| JP06754596A JP3214343B2 (ja) | 1996-03-25 | 1996-03-25 | 絶縁ゲート型サイリスタ |
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| JP06754596A Expired - Fee Related JP3214343B2 (ja) | 1996-03-25 | 1996-03-25 | 絶縁ゲート型サイリスタ |
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