JPH1027900A

JPH1027900A - 絶縁ゲート型サイリスタ

Info

Publication number: JPH1027900A
Application number: JP998697A
Authority: JP
Inventors: Noriyuki Iwamuro; 憲幸岩室; Yuichi Harada; 祐一原田; Tadayoshi Iwaana; 忠義岩穴
Original assignee: Fuji Electric Co Ltd
Current assignee: Fuji Electric Co Ltd
Priority date: 1996-05-09
Filing date: 1997-01-23
Publication date: 1998-01-27

Abstract

(57)【要約】（修正有）【課題】エミッタスイッチドサイリスタ（ＥＳＴ）の破
壊耐量を向上し、オン電圧と耐圧とのトレードオフ特性
を改良する。【解決手段】第二ｐベース領域６およびｎエミッタ領域
８の表面上を絶縁膜１９で覆い、第二ｐベース領域６の
拡散深さを第一ｐベース領域４またはｐ⁺ウェル領域５
より浅くし、高電圧印加時の電界集中を防止する。第二
ｐベース領域６の表面不純物濃度を第一ｐベース領域４
より低くし、反転チャネルの抵抗を低下させる。第二ｐ
ベース領域６に近い側のｎソース領域を低濃度ｎソース
領域７ａ、遠い側の高濃度ｎソース領域を７ｂとし、カ
ソード電極１１を高濃度ｎソース領域７ｂに接触させ、
制限電流を低下させる。ｎベース層３の表面層にｎベー
ス層３より不純物濃度の高いｎ補助領域１５を設け、接
合型ＦＥＴ効果を抑制する。第一ｐベース領域４同士の
間のゲート酸化膜９の厚さを一部厚くして、ゲート容量
を低下させ、ノイズ特性を改善する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、電力用スイッチン
グ素子として用いられる絶縁ゲート型サイリスタに関す
る。

【０００２】

【従来の技術】サイリスタはその低オン電圧特性から、
大容量用途に必要不可欠な素子として使われてきた。そ
して今日、ゲートターンオフ（ＧＴＯ）サイリスタが、
高電圧・大電流領域用素子として多く使われている。し
かしながら，ＧＴＯサイリスタは、ターンオフに多大
なゲート電流を必要とする、すなわちターンオフゲイン
が小さい、安全なターンオフのために大きなスナバ回
路が必要である等、その欠点が顕在化してきている。ま
た、ＧＴＯサイリスタはその電流・電圧特性において，
電流飽和特性を示さないことから，負荷短絡保護のため
にヒューズ等の受動部品をつながなくてはならず，シス
テムの小型化・コストの削減の大きな障害となってい
る。Ｖ．Ａ．Ｋ.Temple 氏がＩＥＥＥＩＥＤＭ Tech.
Dig.1984．ｐ282 に発表した電圧駆動型サイリスタであ
るMOS ControlledThyristor(MCT)は、以来世界の様々な
研究機関において、その特性解析、改善が行われてい
る。これはＭＣＴが電圧駆動型であるため、ＧＴＯサイ
リスタに比べ、格段に容易なゲート回路で済み、かつ低
オン電圧特性を示すことによる。しかしＭＣＴは、ＧＴ
Ｏサイリスタと同様に、電流飽和特性を示さないため、
実際に使用する際にはヒューズ等の受動部品が必要とな
る。

【０００３】Pattanayak博士らはEmitter Switched Thy
ristor（以下ＥＳＴと記す）が電流飽和特性を示すこと
を明らかにした。［US.Patent No.4,847,671(JuI.11,19
89)]また、Ｍ．Ｓ．Shekar氏等は、ＩＥＥＥ Electron
Device Lett. vol.12 (1991) p387 にDual Channel型
Emitter Switched Thyristor （ＥＳＴ）が高電圧領域
まで電流飽和特性を示すことを実測により示した。さら
に，発明者らは、Proc. ＩＥＥＥＩＳＰＳＤ ’93，
p71 とProc. ＩＥＥＥＩＳＰＳＤ ’94，p195 に、
このＥＳＴのＦＢＳＯＡ（順バイアス安全動作領域）、
ＲＢＳＯＡ（逆バイアス安全動作領域）の解析結果を発
表し、電圧駆動型サイリスタにおいて，初めて負荷短絡
時の安全動作領域を有する素子開発に道を開いた。図２
３に、ＥＳＴの素子構造を示す。

【０００４】この図に見られるように、この素子は、ｐ
エミッタ層１の上にｎバッファ層２を介して設けられた
ｎベース層３の表面層に、第一ｐベース領域４およびそ
の一部を占め拡散深さの深いｐ⁺ウェル領域５ならびに
第二ｐベース領域６が形成され、第一ｐベース領域４の
表面層にｎソース領域７、第二ｐベース領域６の表面層
にｎエミッタ領域８がそれぞれ形成されている。第一ｐ
ベース領域４のｎソース領域７とｎベース層３の露出部
とに挟まれた部分から、第二ｐベース領域６のｎエミッ
タ領域８とｎベース層３の露出部とに挟まれた部分にわ
たってゲート酸化膜９を介してゲート電極１０が設けら
れている。しかし、いずれもＺ方向の長さが有限で、そ
の外側で第一ｐベース領域４と第二ｐベース領域６は連
結され、さらにその外側にＬ字型にｐ⁺ウェル領域５が
形成されている。そしてｐ⁺ウェル領域５の表面に接触
するカソード電極１１は、ｎソース領域７の表面にも共
通に接触している。一方、ｐエミッタ層１の裏面には全
面にアノード電極１２が設けられている。

【０００５】この素子のカソード電極１１を接地し，ア
ノード電極１２に正の電圧を印加した状態でゲート電極
１０に正の電圧を加えると，ゲート酸化膜９の下に反転
層（一部蓄積層）が形成され，横型ＭＯＳＦＥＴがオン
する。これにより，まず電子がカソード電極１１からｎ
ソース領域７を経て第一ｐベース領域４の表面層の反転
層（チャネル）を通り、ｎベース層３に供給される。こ
の電子は、ｐエミッタ層１、ｎバッファ層２およびｎベ
ース層３、第一、第二ｐベース領域４、６およびｐ⁺ウ
ェル領域５よりなるｐｎｐトランジスタのベース電流と
して働き，それによってこのｐｎｐトランジスタが動作
する。すると正孔が、ｐエミッタ層１から注入され，ｎ
バッファ層２、ｎベース層３を通って第一ｐベース領域
４へ流れる。正孔の一部は第二ｐベース領域６へと流
れ、ｎエミッタ領域８の下をＺ方向に流れてカソード電
極１１へと抜けていく。（この動作をＩＧＢＴモードと
呼ぶ。）電流がさらに増加すると、ｎエミッタ領域８と
第二ｐベース領域６間のｐｎ接合が順バイアスされ、ｐ
エミッタ層１、ｎバッファ層２およびｎベース層３、第
二ｐベース領域６およびｎエミッタ領域８からなるサイ
リスタ部がラッチアップの状態になる。（この動作をサ
イリスタモードと呼ぶ。）このＥＳＴをオフするには，
ゲート電極１０の電位を横型ＭＯＳＦＥＴのしきい値以
下に下げ，このＭＯＳＦＥＴをオフする。そうすること
により、ｎエミッタ８はカソード電極１１から電位的に
切離され、サイリスタ動作が止まる。

【０００６】図２４、２５は、Ｍ．Ｓ．Shekar氏らの発
明にかかるＵＳ．Patent No.5,317,171(May 31,1994)お
よびＵＳ．Patent No.5,319,222(June 7,1994)に記載さ
れた改良型ＥＳＴの断面図である。特に図２５の改良型
ＥＳＴは、図２３に示したＥＳＴと異なり、より低オン
電圧化を目指したものである。図２６はＬ．Leipold 氏
らの発明にかかるＵＳ．Patent No.4,502,070(Feb.26,1
985)に記載されたＦＥＴ制御サイリスタの断面図であ
り、第二ｐベース領域６の上に電極が接触していないこ
とが特徴である。

【０００７】

【発明が解決しようとする課題】上記の説明からわかる
ように、図２３に示したＥＳＴは第二ｐベース領域６を
Ｚ方向に流れる正孔を利用して、第二ｐベース領域６と
ｎエミッタ領域８との間のｐｎ接合を順バイアスしてい
るため、カソード電極１１と第二ｐベース領域６との接
触部に近づくにつれ、前記順バイアスの度合いが小さく
なる。つまり、前記のｐｎ接合において、ｎエミッタ領
域８からの電子の注入量がＺ方向に沿って均一でないと
いうことである。このようなオン状態から、このＥＳＴ
をオフすると、当然順バイアスの浅いカソード電極１１
との接触部近くの接合から回復してゆき、カソード電極
１１との接触部から遠い部分が、なかなか回復しない。
このため、オフ時における電流集中を招き易く、ターン
オフ時の破壊耐量が小さくなってしまう。

【０００８】図２４の素子の動作原理は図２３のＥＳＴ
と変わらないが、カソード電極１１がＹ方向に延びて第
二ｐベース領域６の表面に直接接触しているので、ター
ンオフ速度が速くでき、かつＺ方向の正孔電流を利用し
ていないので、均一なオンが可能である。しかし、サイ
リスタ動作時にｎエミッタ領域８と第二ｐベース領域６
との間のｐｎ接合がオンしても、今度は水平方向（Ｙ方
向）に少数キャリアの注入の不均一が起こり、予期した
ほどオン電圧が下がらない。これを解決するために、例
えば第二ｐベース領域６の不純物濃度を下げて、その抵
抗を上げたとすると、順方向耐圧時にｎエミッタ領域８
に空乏層がパンチスルーしてしまい、十分な耐圧がでな
いことになる。

【０００９】図２５に示した素子は、さらにオン電圧を
下げるために、ｎエミッタ８が第二ｐベース領域６より
はみ出す構造となっているが、この構造では順方向耐圧
がでないという欠点がある。図２６に示した素子は、ｎ
エミッタ領域８、第二ｐベース領域６をカソード電極１
１から完全に切り離すことによって、不均一なサイリス
タ動作は発生しないようになっている。しかしながらこ
の構造では、正孔電流が第一ｐベース領域側に集中し
て流れるため、破壊耐量が低い。ＩＧＢＴモードでの
トランジスタ動作でのコンダクタンスが接合型ＦＥＴ効
果のため低くなるという欠点がある。

【００１０】更に、ＥＳＴ、ＦＥＴ制御サイリスタのい
ずれにおいても素子が流すことのできる最大の電流（制
限電流）が大きく、負荷短絡時の破壊耐量が小さいとい
う問題がある。勿論これらの問題を解決するだけでな
く、絶縁ゲート型サイリスタの基本特性であるオン電圧
がは小さく無ければならない。従って、本発明の目的
は、ターンオフ時にｐｎ接合を均一に回復できる構造を
有してターンオフ耐量が大きく、負荷短絡時の破壊耐量
が大きく、かつオン電圧が小さい絶縁ゲート型サイリス
タを提供することにある。

【００１１】

【課題を解決するための手段】上記課題の解決のため本
発明は、高比抵抗の第一導電型ベース層と、その第一導
電型ベース層の一面側の表面層に選択的に形成された第
一、第二の第二導電型ベース領域と、第一の第二導電型
ベース領域の表面層に選択的に形成された第一導電型ソ
ース領域と、第二の第二導電型ベース領域の表面層に選
択的に形成された第一導電型エミッタ領域と、第一導電
型のソース領域およびエミッタ領域間に挟まれた第一の
第二導電型ベース領域の表面、第一導電型ベース層の露
出部および第二の第二導電型ベース領域の表面上に絶縁
膜を介して形成されたゲート電極と、第一の第二導電型
ベース領域の露出部と第一導電型ソース領域とに共通に
接触する第一主電極と、第一導電型ベース層の他面側に
形成された第二導電型エミッタ層と、その第二導電型エ
ミッタ層に接触する第二主電極とを備え、第二の第二導
電型ベース領域および第一導電型エミッタ領域の表面全
面が絶縁膜で覆われたものにおいて、第二の第二導電型
ベース領域の拡散深さが、第一の第二導電型ベース領域
と第二導電型ウェル領域のうち拡散深さの深い方より浅
いものとする。

【００１２】そのようにすれば、絶縁ゲートに電圧を印
加し、ゲート電極の直下に反転層を生じさせたとき第一
導電型エミッタ領域が、ＭＯＳＦＥＴのチャネル領域を
介して第一主電極と同電位になり、第一導電型エミッタ
領域、第二の第二導電型ベース領域、第一導電型ベース
層および第二導電型エミッタ層からなるサイリスタがオ
ンする。このとき、第一導電型エミッタ領域全体から均
一に電子の注入が起こるため、速やかにサイリスタモー
ドに移行し、オン電圧が低くなる。従来のＥＳＴのよう
に第二の第二導電型ベース領域をＺ方向に流れる正孔電
流が必要でない。逆にターンオフ時には、ｐｎ接合の回
復が均一に行われ、電流の集中が無く、破壊耐量が大き
くなる。しかも第二の第二導電型ベース領域の拡散深さ
が第一の第二導電型ベース領域と第二導電型ウェル領域
との深い方より浅くすることによって、電圧印加時の電
界集中が避けられ、耐圧が高く破壊耐量が大きくなる。

【００１３】また、第二の第二導電型ベース領域の表面
不純物濃度が、第一の第二導電型ベース領域より低いこ
とがよい。そのようにすれば、ゲート電極に電圧を印加
した際に第二の第二導電型ベース領域の表面に生じる反
転層の導電率が向上する。そして、第一導電型ソース領
域が、表面不純物濃度の異なる二つの領域からなり、表
面不純物濃度の高い方の領域の表面に第一主電極が接触
するものとする。

【００１４】そのようにすれば、表面不純物濃度の低い
第一導電型ソース領域部分が制限抵抗となり、制限電流
が小さくなる。しかも表面不純物濃度の高い第一導電型
ソース領域部分があるため接触抵抗は大きくならない。
更に、第一、第二の第二導電型ベース領域間の第一導電
型ベース層の露出部に第一導電型ベース層より不純物濃
度の高く、第一、第二の第二導電型ベース領域の拡散深
さより浅い第一導電型補助領域を有するものとする。

【００１５】そのようにすれば、接合型ＦＥＴ効果を低
減し、かつ実効的なチャネル長を短縮できて、オン電圧
が小さくなる。さらにまた、第一、第二の第二導電型ベ
ース領域間の第一導電型ベース層の露出部上のゲート絶
縁膜の一部が、二つの第一の第二導電型ベース領域間の
第一導電型ベース層の露出部上のゲート絶縁膜より厚さ
が厚いものとする。

【００１６】そのようにすれば、ゲート容量が低減さ
れ、高周波振動成分が少なくなる。第一導電型ソース領
域が、表面不純物濃度の異なる二つの領域からなり、表
面不純物濃度の高い方の領域の表面に第一主電極が接触
するものにおいて、特に第一導電型ソース領域の、第一
導電型エミッタ領域に対向する部分の表面不純物濃度が
高濃度であり、隣接する第一導電型ソース領域に対向す
る部分のそれが低濃度であるものとする。

【００１７】そのようにすれば、サイリスタ動作時のオ
ン電圧を低減できる。そして、第二の第二導電型ベー
ス領域が、ほぼストライプ状に形成され或いは、第一、
第二の第二導電型ベース領域、第一導電型エミッタ領
域、第一導電型ソース領域の少なくとも一つが、多角
形、円形又は楕円形のいずれかとするのがよい。

【００１８】そのようにすれば、半導体基板の利用効率
が高められ、また電流の分布が均一化されて熱的なバラ
ンスもよくなる。特に、第二の第二導電型ベース領域を
囲むように、第一の第二導電型ベース領域およびその表
面層の第一導電型ソース領域が形成され、或いは第二の
第二導電型ベース領域の周囲に、複数の第一の第二導電
型ベース領域が形成されているものがよい。

【００１９】そのようにすれば、第一導電型エミッタ領
域からチャネル領域を通って第一導電型ソース領域に流
れる電流が分散され、電流集中することがない。第二の
第二導電型ベース領域の周囲に、複数の第一の第二導電
型ベース領域およびその表面層の第一導電型ソース領域
が形成され、第二の第二導電型ベース領域表面上の絶縁
膜を囲むようにほぼ環状のゲート電極が設けられ、その
ゲート電極を挟んだ反対側に絶縁膜を介して第一主電極
が設けられているものでもよい。

【００２０】そのようにすれば、ゲート電極下の第一導
電型半導体層の表面層に蓄積層が形成され、オン電圧が
低くなる。また、第一主電極と第一の第二導電型ベース
領域および第一導電型ソース領域との接触部の形状が、
多角形、円形又は楕円形のいずれかであることがよい。
そのようにすれば、半導体基板の利用効率が高められ、
また電流の分布が均一化されて熱的なバランスもよくな
る。

【００２１】第一導電型ソース領域の表面の第二の第二
導電型ベースに対向する部分が絶縁膜で覆われ、他の第
一の第二導電型ベース領域に対向する部分に第一主電極
が接触するものとする。そのようにすれば、第一導電型
エミッタ領域からゲート電極直下の反転チャネルを通っ
て第一導電型ソース領域に流れる電流が、第一導電型エ
ミッタ領域に近い部分には流れず、寄生サイリスタのラ
ッチアップ耐量が増大し、かつバラスト抵抗の効果によ
り制限電流が小さくなって破壊耐量が増大する。

【００２２】第一導電型ソース領域の表面の隣接する第
一の第二導電型ベースに対向する部分が絶縁膜で覆わ
れ、第二の第二導電型ベース領域に対向する部分に第一
主電極が接触するものでもよい。そのようにすれば、サ
イリスタ動作時のオン電圧を低減できる。第一導電型エ
ミッタ領域の拡散深さが、第一導電型ソース領域のそれ
より深いことがよい。

【００２３】そのようにすれば、サイリスタ部における
電子の注入が増大し、トランジスタの電流増幅率が大き
くなってオン電圧が低下する。更にまた、ライフタイム
キラーが局在化されているものとする。そのようにすれ
ば、キャリアのライフタイム分布を最適に制御でき、不
要な部分にライフタイムキラーが存在しないので、オン
電圧の増大等の悪影響が避けられる。

【００２４】そして、第一導電型ベース層と第二導電型
エミッタ層との間に第一導電型ベース層より不純物濃度
の高い第一導電型バッファ層を有するものとする。その
ようにすれば、不純物濃度の高い第一導電型バッファ層
が空乏層の広がりを抑えるので、第一導電型ベース層の
厚さを薄くすることができるので、高耐圧の絶縁ゲート
型サイリスタに適した構造となる。

【００２５】

【発明の実施の形態】上記の課題解決のため、ＥＳＴを
発展させた様々な絶縁ゲート型サイリスタを試作した。
その過程において、発明者等は第一の主電極を第二の第
二導電型ベース領域に接触させる必要がないこと、そし
て第二の第二導電型ベース領域の表面を絶縁膜で覆った
素子でもサイリスタモードに移行し、オン電圧とターン
オフ時間とのよいトレードオフ特性を示すことを見いだ
した。更に、平面的なパターンや不純物濃度についても
検討を重ねた。

【００２６】その結果に基づき、第一、第二の第二導電
型ベース領域の拡散深さや不純物濃度を変えて、耐圧特
性やオン電圧が改善されることがわかった。また第一導
電型ソース領域を高低、二つの不純物濃度領域にするこ
と、第一導電型ベース層の表面層に高濃度の補助領域を
形成すること、ゲート酸化膜の厚さを部分的にかえるこ
と等がそれぞれ良い影響をもたらすことがわかった。

【００２７】第一、第二の第二導電型ベース領域の配置
としては、ストライプ状にして対向させても、多角形、
円形、楕円形としてもよい。特に第二の第二導電型ベー
ス領域を囲むように第一の第二導電型ベース領域を配置
すると、電流の集中が抑えられ、トレードオフ特性が向
上する。第二の第二導電型ベース領域の周囲に複数の第
一の第二導電型ベース領域を配置することもよいこと、
第一導電型エミッタ領域の拡散深さを変えること、ライ
フタイムキラーを局在化することも有効であった。

【００２８】以下、図２３と共通の部分に同一の符号を
付した図面を参照しながら本発明の実施例を説明する。
以下の実施例では、ｎ、ｐを冠した領域、層等はそれぞ
れ電子、正孔を多数キャリアとする領域、層を意味する
ものとし、第一導電型をｎ型、第二導電型をｐ型とする
が、これを逆にすることも可能である。〔実施例１〕図１は、本発明第一の実施例（以下実施例
１と記す）の絶縁ゲート型サイリスタの部分断面図であ
る。この部分断面図は単位セルを表しているのであっ
て、多数の単位セルが反転、繰り返しされて半導体素子
を構成している。図１に示した絶縁ゲート型サイリスタ
の半導体基板部分の構造は、図２３のＥＳＴと良く似て
いる。すなわち、高比抵抗のｎ型ベース層３の一方の面
側の表面層に互いに離れた第一ｐベース領域４と第二ｐ
ベース領域６が形成され、さらに、寄生サイリスタのラ
ッチアップを防ぐ目的で、第一ｐベース領域４の一部に
第一ｐベース領域４より拡散深さの深いｐ⁺ウェル領域
５が形成されている。ｎ型ベース層３の他方の面側に
は、ｎ⁺バッファ層２を介してｐエミッタ層１が形成さ
れている。第一ｐベース領域４の表面層には、ｎソース
領域７、第二ｐベース領域６の表面層にはｎエミッタ領
域８がそれぞれ選択的に形成されている。そして、表面
上には、図２３と同様に、ｎソース領域７とｎエミッタ
領域８とに挟まれた第一ｐベース領域４、ｎベース層３
の表面露出部、第二ｐベース領域６の表面上にゲート酸
化膜９を介して多結晶シリコンのゲート電極層１０が設
けられてｎチャネル横型ＭＯＳＦＥＴが構成されてい
る。この側の表面は、燐ガラス（ＰＳＧ）等の絶縁膜１
４で覆われ、第一ｐベース領域４およびｎソース領域７
の表面上にカソード電極１１が共通に接触するように、
また一部では、ゲート電極１３がゲート電極層１０に接
触するように接触孔が開けられている。ｎエミッタ領域
８の表面上は絶縁膜１９で覆われている。ｐエミッタ層
１の表面上にはアノード電極１２が設けられている。ゲ
ート電極１３は必ずしもこの図のように、第二ｐベース
領域６と第一ｐベース領域４との間でゲート電極層１０
に接触する必要はなく、他の部分で接触していてもよ
い。

【００２９】図２（ａ）は本発明の実施例１の絶縁ゲー
ト型サイリスタのゲート電極層の中央での水平断面図で
あり、図１と共通の部分には同一の符号が付されてい
る。網状のゲート電極層１０の中に、六角形の絶縁膜１
９がありその周りに、絶縁膜１４で周囲を囲まれた六角
形のカソード電極１１が配置された形のパターンが繰り
返されている。但し、図の断面ではカソード電極１１が
六角形であるが、実際には絶縁膜１４を介してゲート電
極層１０の上にも延長されることが多い。

【００３０】図２（ｂ）は、図１の絶縁ゲート型サイリ
スタのシリコン基板上の絶縁膜や電極を除去した表面の
各拡散領域を示す平面図である。図２（ａ）の六角形の
絶縁膜１９の下に当たる部分には、ｎエミッタ領域８が
あり、その周囲を第二ｐベース領域６が囲んでいる。点
線はカソード電極１１が接触している部分を示してい
る。カソード電極１１が接触している部分には、六角環
状のｎソース領域７とその中のｐ⁺ウェル領域５があ
り、その周囲を第一ｐベース領域４が囲んでいる。第一
ｐベース領域４と第二ｐベース領域６との間および二つ
の第一ｐベース領域４の間には、ｎベース層３が露出し
ている。図２（ａ）のゲート電極層１０の下にあたる部
分は主に、第一ｐベース領域４、第二ｐベース領域６お
よびｎベース層３の表面露出部である。

【００３１】なお、実施例１の絶縁ゲート型サイリスタ
は、拡散領域形成のためのマスクを変えるだけで従来の
ＩＧＢＴとほぼ同じ工程で製造できる。すなわち、例え
ば６００Ｖ用素子としては、比抵抗０．０２Ω・ｃｍ、
厚さ４５０μm のｐ型シリコン基板上にｎ⁺バッファ層
２として、比抵抗０．１Ω・ｃｍ、厚さ１０μm のｎ
層、ｎベース層３として、比抵抗４０Ω・ｃｍ、厚さ５
５μm のｎ層をエピタキシャル成長させたウェハを用い
る。ｐ⁺ウェル領域５、第一、第二のｐベース領域４、
６およびｐエミッタ層１は、ホウ素イオンのイオン注入
および熱拡散により形成し、ｎエミッタ領域８およびｎ
ソース領域７は、砒素イオンおよび燐イオンのイオン注
入および熱拡散により形成した。第一ｐベース領域４、
第二ｐベース領域６、ｎソース領域７およびｎエミッタ
領域８の端は、半導体基板上の多結晶シリコンからなる
ゲート電極層１０等によって、位置ぎめされて形成さ
れ、それぞれの横方向拡散により、間隔が決められてい
る。カソード電極１１およびゲート電極１３はＡｌ合金
のスパッタリングとその後のフォトリソグラフィにより
形成し、アノード電極１２は、金属基板に半田づけする
ためＴｉ／Ｎｉ／Ａｕの三層をスパッタリングで堆積し
て形成している。また、スイッチング時間の短縮を図る
ためのキャリアのライフタイム制御はヘリウムイオンの
照射でおこなった。ヘリウムイオン照射は、ライフタイ
ムキラーとなる結晶欠陥を局在化できる方法である。ヘ
リウムイオン照射の条件としては、加速電圧２４Ｍｅ
Ｖ、ドーズ量１×１０¹¹〜１×１０¹²ｃｍ^-2とし、照射
後３５０〜３７５℃でアニールした。

【００３２】各部の寸法例としては、ｐ⁺ウェル領域５
の拡散深さは７μｍ、第一、第二のｐベース領域４、６
の拡散深さは３μｍ、ｎエミッタ領域８、ｎソース領域
７の拡散深さはそれぞれ２μｍ、０．４μｍである。こ
れにより、サイリスタ部のｎｐｎトランジスタの電流増
幅率が大きくなり、オン電圧は小さくなっている。ゲー
ト電極層１０の幅は、第一、第二のｐベース領域間で１
５μｍ、第一ｐベース領域４同士の間が３０μｍ、ｎソ
ース領域７の幅は４μｍ、セルピッチは５５μｍであ
る。但し、ｎエミッタ領域８の第一ｐベース領域４に近
い部分は、ｎソース領域７とほぼ同じ寸法になってい
る。これは、耐圧を考慮したものである。

【００３３】このように形成された絶縁ゲート型サイリ
スタの動作を次に説明する。カソード電極１１を接地
し、アノード電極１２に正の電圧を印加した状態で、ゲ
ート電極１３に、ある値（しきい値）以上の正の電圧を
加えると、ゲート酸化膜９の下に反転層（一部蓄積層）
のチャネルが形成され、前記横型ＭＯＳＦＥＴがオンす
る。これにより、先ず電子がカソード電極１１→ｎソー
ス領域７→ＭＯＳＦＥＴのチャネルの経路を通ってｎベ
ース層３に供給される。この電子は、ｐｎｐトランジス
タ（ｐエミッタ層１／ｎ⁺バッファ層２およびｎベース
層３／ｐベース領域４（ｐ⁺ウェル領域５））のベース
電流として働き、よってこのｐｎｐトランジスタが動作
する。（この動作をＩＧＢＴモードと呼ぶ。）正孔
が、ｐエミッタ層１から注入され、ｎ⁺バッファ層２、
ｎベース層３を通り、第一ｐベース領域４へと流れる。
その際、第二ｐベース領域６はフローティングとなって
いるので、ｎベース層３を流れる正孔電流のために次第
に電位が上がってゆく。図１の断面図からわかるよう
に、オン時にはｎエミッタ領域８はＭＯＳＦＥＴのチャ
ネル領域を通じてｎソース領域７とほぼ等電位に保たれ
るので、やがてｎエミッタ領域８から電子の注入が生
じ、ｐエミッタ層１、ｎ⁺バッファ層２およびｎベース
層３、第二ｐベース領域６、ｎエミッタ領域８からなる
サイリスタ部が動作する。（この動作をサイリスタモー
ドと呼ぶ。）ターンオフ時には、ゲート電極１３の電位を横型ＭＯＳ
ＦＥＴのしきい値以下に下げ、横型ＭＯＳＦＥＴをオフ
することによって、ｎエミッタ領域８がカソード電極１
１から電気的に分離され、よってサイリスタ部の動作が
止まる。

【００３４】図１の絶縁ゲート型サイリスタでは第二ｐ
ベース領域６およびｎエミッタ領域８の表面上がいずれ
も絶縁膜１４で覆われ、第二ｐベース領域６がカソード
電極１１に接しておらず、また第二ｐベース領域６の拡
散深さがｐ⁺ウェル領域５より浅い。そのため、オン時
にｎエミッタ領域８はゲート電極層１０直下のチャネル
領域を通じてカソード電極１１とほぼ同電位に保たれ
る。そうすると、ｎベース層３を流れる正孔電流によっ
て第二ｐベース領域６の電位が次第に上昇し、ついに、
ｎエミッタ領域８からの電子の注入を生じて、ｎエミッ
タ領域８、第二ｐベース領域６、ｎベース層３およびｐ
エミッタ層１からなるサイリスタがオンする。従って、
図１７に示した従来のＥＳＴのように第二ｐベース領域
内をＺ方向に流れる正孔電流は必要でなく、速やかにＩ
ＧＢＴモードからサイリスタモードに移行できる。また
ｎエミッタ領域８全体から均一に電子の注入が生じるの
でオン電圧が低くなる。

【００３５】逆にターンオフ時には電位差により、ｎエ
ミッタ領域８と第二ｐベース領域６の間のｐｎ接合の回
復が均一に行われ、電流の集中がなく、電流集中が回避
されて、逆バイアス安全動作領域（以下ＲＢＳＯＡと記
す）が格段に大きくなる。しかも、第二ｐベース領域６
の周りに、表面層にｎソース領域７をもつ複数の第一ｐ
ベース領域４が配置されているので、電流集中が無く、
破壊耐量が大きい。そして、第二ｐベース領域６の拡散
深さをｐ⁺ウェル領域５より浅くすることによって、高
電圧印加時の電界集中を回避できることも、破壊耐量の
増大に貢献している。

【００３６】なお、図１のような構造をもつものとし
て、図２の実施例１の他に、第二ｐベース領域を取り囲
むように第一ｐベース領域が配置されたもの、第一、第
二ｐベース領域が共にストライプ状のもの、方形のもの
等様々なパターンが考えられる。〔実施例２〕図３は本発明の第二の実施例（以下実施例
２と記す）の絶縁ゲート型サイリスタのゲート電極層の
中央での水平断面図である。網状のゲート電極層１０の
中に、外形が六角形の絶縁膜１９と、その中に三方向に
突き出た部分のあるカソード電極１１をもつ絶縁膜１４
とが見られる。カソード電極１１をもつ絶縁膜１４がカ
ソード電極１１を持たない絶縁膜１９の周りに配置され
ている。点線はｎソース領域７とｐ⁺ウェル領域５との
間のｐｎ接合を示している。

【００３７】実施例２の絶縁ゲート型サイリスタのシリ
コン基板上の絶縁膜や電極を除去した表面の各拡散領域
を示す平面図は、図２（ｂ）とほぼ同じでよい。すなわ
ち、六角形の絶縁膜１９の下には六角形のｎエミッタ領
域８があり、その周りを第二ｐベース領域６が取り囲ん
でいる。絶縁膜１４の下には、ｐ⁺ウェル領域５を含ん
だｎソース領域７があり、その周りを第一ｐベース領域
４が取り囲んでいる。カソード電極１１はｎソース領域
７の一部とｐ⁺ウェル領域５の表面に接触している。ゲ
ート電極層１０の下に当たる部分は、大部分がｎベース
層３の表面露出部である。

【００３８】図４（ａ）は、図３の絶縁膜１９とカソー
ド電極１１とを結ぶＡ−Ａ線に沿った断面図である。こ
の断面は、図１の実施例１の絶縁ゲート型サイリスタの
断面と良く似ているが、ｎソース電領域７の表面上が絶
縁膜１４で覆われていて、カソード電極１１と接触して
おらず、カソード電極１１はｐ⁺ウェル領域５の表面に
のみ接触している点が異なっている。前にも述べたよう
にゲート電極１３は必ずしもこの断面でゲート電極層１
０に接触していなくてもよい。

【００３９】一方、図４（ｂ）は、図３のカソード電極
１１同士を結ぶＢ−Ｂ線に沿った断面図である。この断
面では、実施例１の絶縁ゲート型サイリスタと同様に、
ｎソース領域７およびｐ⁺ウェル領域５の表面上に共通
にカソード電極１１が接触している。前にも述べたよう
にカソード電極１１が絶縁膜１４を介してゲート電極層
１０の上に延びている。

【００４０】なお、図３のパターンの絶縁ゲート型サイ
リスタは、実施例１の絶縁ゲート型サイリスタとほぼ同
じ工程で製造でき、また、この絶縁ゲート型サイリスタ
の動作は、図１の第一の実施例と同様であり説明は省略
する。この実施例２の絶縁ゲート型サイリスタは実施例
１と同様に、第二ｐベース領域６の拡散深さをｐ⁺ウェ
ル領域５より浅くすることによって、高電圧印加時の電
界集中を回避でき、破壊耐量が大きくなっている。

【００４１】そして、この実施例２の絶縁ゲート型サイ
リスタは、図４（ａ）に見られるように第二ｐベース領
域６およびその表面層のｎエミッタ領域８の表面が絶縁
膜１９で覆われているため、実施例１の動作で説明した
ように、ｎエミッタ領域８、第二ｐベース領域６、ｎベ
ース層３およびｐエミッタ層１からなるサイリスタのオ
ン・オフが均一に起こり、早いスイッチング特性と、大
きなＲＢＳＯＡを有する。更に、第二ｐベース領域６お
よびｎエミッタ領域８に近い第一ｐベース領域４の中の
ｎソース領域７の表面が絶縁膜１４で覆われ、カソード
電極１１が接触していないため、ターンオフ時にサイリ
スタ部のｎエミッタ領域８からゲート電極層１０直下の
反転層を通ってｎソース領域７に電流が流れるが、この
とき、第二ｐベース領域６に近い部分のｎソース領域７
はカソード電極１１と短絡されていないので、ｎソース
領域７、第一ｐベース領域４、ｎベース層３およびｐエ
ミッタ層１からなる寄生サイリスタのラッチアップは起
き難い。従って、従来のように、ｎソース領域７から電
子が注入されてターンオフ時間が長くなることはなく、
短いターンオフ時間が得られ、ターンオフ耐量が大き
い。

【００４２】一方図４（ｂ）に見られるように、ｎソー
ス領域７同士が向き合っている部分では、ｎソース領域
７にカソード電極１１が接触しているが、第一ｐベース
領域４の下には、高不純物濃度のｐ⁺ウェル領域５が設
けられていて、この部分でのラッチアップを抑制してい
る。図５は、図３に示した実施例２の絶縁ゲート型サイ
リスタと、比較例としての図２３に示したＥＳＴ（以下
ＥＳＴ−１と記す）、図２４に示したＥＳＴ（以下ＥＳ
Ｔ−２と記す）、図２５に示したＥＳＴ（以下ＥＳＴ−
３と記す）およびＩＧＢＴのＲＢＳＯＡを、図６に示し
た測定回路を用いて１２５℃で測定した結果である。横
軸は、アノード−カソード間電圧（Ｖ_AK）、たて軸は、
電流（Ｉ_AK）である。

【００４３】図６において、被測定素子２１は、並列接
続された１ｍＨのインダクタンス２２およびフリーホイ
ーリングダイオード２３を介して直流電源２４に接続さ
れ、被測定素子２１のゲートは、２０Ωの抵抗２５を介
してゲート電源２６に接続されている。図５に示した被
測定素子は、６００Ｖクラス素子として作製されたもの
で、比較例の素子も、先に述べた実施例１の絶縁ゲート
型サイリスタと同じ規格のエピタキシャルウェハを使用
して作製した。ＥＳＴ−２、ＥＳＴ−３のｎエミッタ領
域８の幅は共に２０μｍとした。また、チップサイズ
は、五素子とも、１ｃｍ²である。１００Ａ導通時の電
位降下で定義したオン電圧は、実施例１の絶縁ゲート型
サイリスタが０．９Ｖ、ＥＳＴが１．６Ｖ、ＥＳＴ−２
が１．７Ｖ、ＥＳＴ−３が１．０ＶそしてＩＧＢＴが
２．３Ｖである。図５からもわかるように、本発明の実
施例の素子は、オン電圧が他の素子より低く、更に安全
動作領域も、ＩＧＢＴに比べ３倍、ＥＳＴ−１、３に比
べ２倍と広く、大きな破壊耐量をもっていることがわか
る。ＥＳＴ−２に比べると、ほぼ同程度の破壊耐量を示
すが、しかしなおオン電圧が小さく、優位にある。すな
わち、他の特性を劣化させずに、オン電圧の低下が実現
できているといえる。これは、ｎエミッタ領域８および
第二ｐベース領域６を多角形にし、その周りを複数の第
一ｐベース領域４が取り囲むように形成したため、電流
の集中が生じないことによる。

【００４４】図１０は、上に述べた６００Ｖ素子素子の
オン電圧とターンオフ時間とのトレードオフ特性の比較
図である。横軸は、オン電圧、たて軸は、ターンオフ時
間である。オン電圧は、１００Ａ・ｃｍ^-2の電流導通時
の２５℃における電位降下で示す。また、ターンオフ時
間は、１２５℃で測定したものである。実施例２の素子
は、ＥＳＴ、ＩＧＢＴに比べて良いトレードオフ特性を
示すことがわかる。

【００４５】これは、上記のように、第二ｐベース領域
６に近い部分のｎソース領域７の表面を絶縁膜で覆っ
て、寄生サイリスタのラッチアップを抑制した効果であ
る。特にヘリウムイオン注入によるライフタイム制御を
おこなったので、ライフタイムキラーとなる結晶欠陥を
局在化させ、ライフタイムキラーの分布を最適化したた
め、不必要な部分にライフタイムキラーを発生させるこ
とがなくなり、一層優れたオン電圧とターンオフ時間と
のトレードオフ特性になる。

【００４６】他にプロトンの照射でライフタイム制御を
行った絶縁ゲート型サイリスタも試作した。ドーズ量は
ヘリウムイオンの照射とほぼ同程度である。その素子の
特性は、ヘリウムイオンの照射で行った実施例２とほぼ
同じであった。〔実施例３〕図７（ａ）は本発明第三の実施例（以下実
施例３と記す）の絶縁ゲート型サイリスタのゲート電極
層の中央での水平断面図である。ストライプ状の絶縁膜
１９とはしご状のゲート電極層１０とが並んでおり、そ
のゲート電極層１０の中に、絶縁膜１４で囲まれたカソ
ード電極１１が見られる。この断面図ではカソード電極
１１が方形に分離されているが、実際は絶縁膜１４の上
に延長されてつながっているのである。

【００４７】図７（ｂ）は図７（ａ）の絶縁ゲート型サ
イリスタのシリコン基板上の絶縁膜や電極を除去した表
面の各拡散領域を示す平面図である。ストライプ状の第
二ｐベース領域６の中にｎエミッタ領域８があり、はし
ご状のｎベース層３の表面層に形成された方形の第一ｐ
ベース領域４の中には、角型環状のｎソース領域７およ
びｐ⁺ウェル領域５が形成されている。点線は、カソー
ド電極１１の接触部を示しており、ｎソース領域７およ
びｐ⁺ウェル領域５であることがわかる。図７（ａ）の
ゲート電極層１０の下に当たる部分は、大部分がｎベー
ス層３の表面露出部である。

【００４８】図７（ａ）の絶縁膜１９とカソード電極１
１とを結ぶＣ−Ｃ線に沿った断面は図４（ａ）と同じ
に、カソード電極１１同士を結ぶＤ−Ｄ線に沿った断面
は図４（ｂ）と同じになる。この断面では、実施例２の
絶縁ゲート型サイリスタと同様に、第一ｐベース領域４
およびｎソース領域７の表面上に共通にカソード電極１
１が接触する。

【００４９】この実施例３の絶縁ゲート型サイリスタは
実施例２と平面的なパターンが異なるものであり、動作
特性等はほぼ同様である。〔実施例４〕これまでの実施例は、いずれもｐエミッタ
層１とｎベース層３との間にｎ⁺バッファ層２を設けた
素子であったが、ｎ⁺バッファ層２の無い素子において
も、本発明は適用できる。図８（ａ）、（ｂ）は、エピ
タキシャルウェハでなく、バルクシリコンウェハを用い
て作製した本発明第四の実施例（以下実施例４と記す）
の絶縁ゲート型サイリスタの部分断面図である。すなわ
ち、バルクシリコンウェハからなるｎベース層３の一方
の主面側の構造は図３の実施例２と同じであるが、ｎベ
ース層３の裏面側には、ｐエミッタ層１が直接形成され
ているものである。図８（ａ）は、ｎエミッタ領域８上
の絶縁膜１９とｎソース領域７上のカソード電極１１と
を結ぶ線に沿った部分断面図である。ゲート電極１３は
必ずしもこの断面でゲート電極１０と接触していなくて
もよい。同図（ｂ）はｎソース領域７上のカソード電極
１１同士を結ぶ線に沿った部分断面図である。

【００５０】図９は、図８の構造で図３のパターンをも
つ実施例４の絶縁ゲート型サイリスタ、ＥＳＴ−１、Ｅ
ＳＴ−２、ＥＳＴ−３およびＩＧＢＴのいずれも２５０
０Ｖ素子の、１２５℃におけるＲＢＳＯＡを比較したも
のである。横軸、たて軸は、それぞれアノード−カソー
ド間電圧、電流である。この場合ｎベース層３の厚さは
４４０μm であった。それ以外の寸法等は実施例１の絶
縁ゲート型サイリスタとほぼ同じである。五素子のオン
電圧はそれぞれ、１．１Ｖ、２．０Ｖ、２．２Ｖ、１．
４Ｖそして３．３Ｖである。エピタキシャルウェハの６
００Ｖ素子と同様に、バルクウェハを用いた２５００Ｖ
素子でも、本発明の実施例の絶縁ゲート型サイリスタ
は、ＥＳＴ、ＩＧＢＴに比べ、格段にＲＢＳＯＡが広
く、しかもオン電圧が低い。これは、第二ｐベース領域
６の拡散深さをｐ⁺ウェル領域５より浅くすることによ
って、高電圧印加時の電界集中を回避できること、ま
た、第二ｐベース領域６とその表面層のｎエミッタ領域
８との周囲に、六個の第一ｐベース領域４とその表面層
のｎソース領域７とが配置され、対向している部分が長
いため、電流の集中が生じないことによる。

【００５１】すなわち、本発明の効果はｎベース層３の
比抵抗、ｐｎｐワイドベーストランジスタの電流増幅率
によらず、オン電圧の劣化を全く伴わずにＲＢＳＯＡを
大きくできるものである。これを言い換えると、本発明
は、素子の定格電圧、基板の半導体結晶の製法によら
ず、オン電圧の低減、ＲＢＳＯＡの向上に有効であると
いえる。

【００５２】図１１は、上に述べた各２５００Ｖ素子の
オン電圧とターンオフ時間とのトレードオフ特性の比較
図である。横軸は、オン電圧、たて軸は、ターンオフ時
間である。オン電圧は５０Ａ・ｃｍ^-2の電流導通時の２
５℃における電位降下で示す。また、ターンオフ時間
は、１２５℃で測定したものである。いずれの場合も、
図８の構造で図２のパターンの本発明の実施例の素子
は、ＥＳＴ、ＩＧＢＴに比べて良いトレードオフ特性を
示すことがわかる。

【００５３】〔実施例５〕破壊耐量を大きくするため、
実施例２の絶縁ゲート型サイリスタにおいては、ｎソー
ス領域７とカソード電極１１との接触部の形状を工夫
し、ｎソース領域７内に抵抗（バラスト抵抗）を持たせ
た。しかし、このサイリスタでは、サイリスタ動作へ移
行したとき、抵抗が直列接続された構造となっている。
この抵抗の成分となっているのは、前記ゲート電極層１
０およびゲート酸化膜９の下のｎソース領域７からｎエ
ミッタ領域８までの間の反転層および蓄積層である。こ
の直列抵抗のため、サイリスタの特性としてはオン電圧
が増大することになる。従って、実施例２とは逆にオン
電圧が低くなるような方向を取り、オン電圧と、ターン
オフタイムとのトレードオフ特性改善することもでき
る。

【００５４】図１２は本発明の第五の実施例（以下実施
例５と記す）の絶縁ゲート型サイリスタのゲート電極層
の中央での水平断面図である。網状のゲート電極層１０
の中に、外形が六角形の絶縁膜１９と、三方向に突き出
た形のカソード電極１１を中に含む絶縁膜１４とが見ら
れる。カソード電極１１をもつ絶縁膜１４が、カソード
電極１１を持たない絶縁膜１９の周りに配置されてい
る。点線はｎソース領域７とｐ⁺ウェル領域５との間の
ｐｎ接合を示している。カソード電極１１が突き出でい
るのは、図４の実施例２とは逆に、ｎエミッタ領域８上
の絶縁膜１９に対向している部分である。

【００５５】実施例５の絶縁ゲート型サイリスタのシリ
コン基板上の絶縁膜や電極を除去した表面の各拡散領域
を示す平面図は、図２（ｂ）とほぼ同じでよい。すなわ
ち、六角形の絶縁膜１９の下にはｎエミッタ領域８があ
り、その周りに第二ｐベース領域６がある。絶縁膜１４
の下には、ｐ⁺ウェル領域５を中に含んだｎソース領域
７があり、その周りを第一ｐベース領域４が取り囲んで
いる。カソード電極１１はｎソース領域７の一部とｐ⁺
ウェル領域５の表面に接触している。ゲート電極層１０
の下に当たる部分は、大部分がｎベース層３の表面露出
部である。

【００５６】図１３（ａ）は、図１２の絶縁膜１９とカ
ソード電極１１とを結ぶＥ−Ｅ線に沿った断面図であ
る。この断面では、実施例１の絶縁ゲート型サイリスタ
と同様に、ｎソース領域７およびｐ⁺ウェル領域５の表
面上に共通にカソード電極１１が接触している。一方、
図１３（ｂ）は、図１２のカソード電極１１同士を結ぶ
Ｆ−Ｆ線に沿った断面図である。この断面では、ｎソー
ス領域７の表面上が絶縁膜１４で覆われていて、カソー
ド電極１１と接触しておらず、カソード電極１１はｐ⁺
ウェル領域５の表面にのみ接触している。

【００５７】なお、図１２のパターンの絶縁ゲート型サ
イリスタは、実施例１の絶縁ゲート型サイリスタとほぼ
同じ工程で製造できる。そして、この実施例５の絶縁ゲ
ート型サイリスタは、図１２（ａ）に見られるように第
二ｐベース領域６およびその表面層のｎエミッタ領域８
の表面が絶縁膜１９で覆われているため、実施例１の動
作で説明したように、ｎエミッタ領域８、第二ｐベース
領域６、ｎベース層３およびｐエミッタ層１からなるサ
イリスタのオン・オフが均一に起こり、早いスイッチン
グ特性と、大きなＲＢＳＯＡを有する。更に、第二ｐベ
ース領域６およびｎエミッタ領域８に近い部分で第一ｐ
ベース領域４の中のｎソース領域７の表面にカソード電
極１１が接触しているため、直列抵抗分が少なく、オン
電圧が低くなる。

【００５８】一方図４（ｂ）に見られるように、ｎソー
ス領域７同士が向き合っている部分では、ｎソース領域
７にカソード電極１１が接触せず、飽和電流を低く抑え
ることにより破壊耐量も向上している。比抵抗０．０２
Ω・ｃｍ、厚さ４５０μm のｐ型シリコン基板上にｎ⁺
バッファ層２として、比抵抗０．１Ω・ｃｍ、厚さ１０
μm のｎ層、ｎベース層３として、比抵抗４０Ω・ｃ
ｍ、厚さ５５μm のｎ層をエピタキシャル成長させたウ
ェハを用い、図１２のパターンをもつ実施例５の絶縁ゲ
ート型サイリスタの６００Ｖ素子を試作した。実施例２
の項で試作したＥＳＴ−１、ＥＳＴ−２、ＥＳＴ−３お
よびＩＧＢＴと同一条件でライフタイム制御をおこなっ
たものの１００Ａ導通時の電位降下で定義したオン電圧
は０．８Ｖであった。

【００５９】図１４は、実施例５の６００Ｖ素子と、比
較例としての先のＥＳＴ−３およびＩＧＢＴとのオン電
圧とターンオフ時間とのトレードオフ特性の比較図であ
る。横軸は、オン電圧、たて軸は、ターンオフ時間であ
る。オン電圧は、１００Ａ・ｃｍ^-2の電流導通時の２５
℃における電位降下で示す。また、ターンオフ時間は、
１２５℃で測定したものである。実施例５の素子は、Ｅ
ＳＴ−３、ＩＧＢＴに比べて良いトレードオフ特性を示
すことがわかる。

【００６０】これは、上記のように、第二ｐベース領域
６に近い部分のｎソース領域７の表面にカソード電極１
１を接触させてあり、直列抵抗分が少なく、オン電圧が
低くなっている効果である。〔実施例６〕実施例４と同じように、バルクシリコンウ
ェハを用いて作製したｎ⁺バッファ層２の無い素子にお
いても、本発明は適用できる。ｎベース層３の厚さは４
４０μm のバルクウェハを用い、図１２のパターンをも
つ本発明第六の実施例（以下実施例６と記す）の絶縁ゲ
ート型サイリスタのいずれも２５００Ｖ素子を試作し
た。実施例４の項で試作したＥＳＴ−１、ＥＳＴ−２、
ＥＳＴ−３およびＩＧＢＴと同一条件でライフタイム制
御をおこなったもののオン電圧は１．０Ｖであった。

【００６１】図１５は、図１２のパターンをもつ実施例
６の絶縁ゲート型サイリスタ、比較例としての先のＥＳ
Ｔ−３およびＩＧＢＴとのいずれも２５００Ｖ素子の、
オン電圧とターンオフ時間とのトレードオフ特性の比較
図である。横軸は、オン電圧、たて軸は、ターンオフ時
間である。オン電圧は５０Ａ・ｃｍ^-2の電流導通時の２
５℃における電位降下で示す。また、ターンオフ時間
は、１２５℃で測定したものである。いずれの場合も、
図１２のパターンの本発明の実施例６の素子は、ＥＳ
Ｔ、ＩＧＢＴに比べて良いトレードオフ特性を示すこと
がわかる。

【００６２】〔実施例７〕本発明第七の実施例（以下実
施例７と記す）の絶縁ゲート型サイリスタの部分断面図
は図１の実施例１と全く変わらない。但し、第一、第二
のｐベース領域４、６の不純物濃度が異なっている点が
違っている。すなわち、第一ｐベース領域４、第二ｐベ
ース領域６を形成する際のホウ素のイオン注入量がそれ
ぞれ、２×１０¹⁴、８×１０¹³ｃｍ^-2と、第二ｐベース
領域６の方が２．５倍少なくされている。イオン注入後
の熱処理は１１５０℃、９０分間で同じであり、第一ｐ
ベース領域４、第二ｐベース領域６の拡散深さにはそれ
ほどの差が見られなかった。

【００６３】しかし、この実施例７と実施例１の絶縁ゲ
ート型サイリスタのオン電圧・ターンオフ時間のトレー
ドオフ特性を比較したところ、同じターンオフ時間をも
つ実施例１の絶縁ゲート型サイリスタに比べ、０．１２
Ｖ低いオン電圧を示した。実施例７の絶縁ゲート型サイ
リスタのオン電圧が低くなった理由は、第二ｐベース領
域６の不純物濃度を低くしたことによって、ゲート電極
層１０の下のチャネル抵抗が低減されたためと思われ
る。なお、耐圧、破壊耐量等にはなんら影響が見られな
かった。また、この効果は、必ずしも実施例１のように
第二ｐベース領域６の拡散深さがｐ⁺ウェル領域５のそ
れより浅い絶縁ゲート型サイリスタに限らず、第二ｐベ
ース領域６の拡散深さが深いものにおいても見られ、更
に実施例４のようなバルクシリコンを用いた高耐圧の絶
縁ゲート型サイリスタにおいても同様の効果が見られ
た。

【００６４】〔実施例８〕図１６は、本発明第八の実施
例（以下実施例８と記す）の絶縁ゲート型サイリスタの
部分断面図である。図１の実施例１と変わった点は、ｎ
ソース領域７が表面不純物濃度の異なる低濃度ｎソース
領域７ａと高濃度ｎソース領域７ｂとからなっているこ
とである。

【００６５】すなわち、ｎソース領域７を形成する際の
砒素のイオン注入量がそれぞれ、１×１０¹⁵、５×１０
¹⁵ｃｍ^-2の低濃度ｎソース領域７ａ、高濃度ｎソース領
域７ｂからなっている。イオン注入後の熱処理は１００
０℃、６０分間で同じである。低濃度ｎソース領域７ａ
と高濃度ｎソース領域７ｂの拡散深さにはそれほどの差
が見られなかった。

【００６６】この実施例８の絶縁ゲート型サイリスタと
比較例としてＩＧＢＴ、ＥＳＴ−１、ＥＳＴ−２および
ＥＳＴ−３の１２５℃での電流・電圧特性図を図１７に
示す。縦軸は電流密度、横軸は電圧である。実施例８の
絶縁ゲート型サイリスタの特性曲線は、定格電流（１０
０Ａ・ｃｍ^-2）近傍では他の素子のそれより低いオン電
圧を示している。しかし、電流が大きくなり、飽和する
領域では、実施例８の絶縁ゲート型サイリスタが最もは
やく飽和し始め、、最も小さい制限電流（３６０Ａ・ｃ
ｍ^-2）を示している。また、この絶縁ゲート型サイリス
タの、アノード・カソード間電圧４００Ｖ、ゲート電圧
１５Ｖ、１２５℃での負荷短絡耐量は、４５μｓと、ｎ
ソース領域７が高濃度領域だけからの絶縁ゲート型サイ
リスタの３０μｓより１．５倍長い耐量を示した。

【００６７】実施例８の絶縁ゲート型サイリスタの制限
電流が小さくなった理由は、ｎソース領域に低濃度ｎソ
ース領域７ａが大電流範囲で抵抗成分を生じたためと思
われる。なお、高濃度ｎソース領域７ｂによって、カソ
ード電極１１との接触は確保されている。また、この効
果も、必ずしも実施例１のように第二ｐベース領域６の
拡散深さがｐ⁺ウェル領域５のそれより浅い絶縁ゲート
型サイリスタに限らず、第二ｐベース領域６の拡散深さ
が深いものにおいても見られ、更に実施例４のようなバ
ルクシリコンを用いた高耐圧の絶縁ゲート型サイリスタ
においても同様の効果が見られた。

【００６８】〔実施例９〕図１８は本発明第九の実施例
（以下実施例９と記す）の絶縁ゲート型サイリスタのシ
リコン基板上の絶縁膜や電極を除去した表面の各拡散領
域を示す平面図である。表面層にｎエミッタ領域８が形
成された六角形の第二ｐベース領域６の周りに、六個の
六角形の第一ｐベース領域４が配置されている。その第
一ｐベース領域４の内部に六角形のｎソース領域７が形
成されているのは、これまでの他の実施例と同様である
が、ｎソース領域７が表面不純物濃度の異なる低濃度ｎ
ソース領域７ａと高濃度ｎソース領域７ｂとからなって
いる。点線は、カソード電極１１の接触部を示してい
る。

【００６９】すなわち、ｎソース領域７の、第二ｐベー
ス領域６に対向する部分は高濃度ｎソース領域７ｂとさ
れ、他の第一ｐベース領域４と対向する部分は低濃度ｎ
ソース領域７ａとされ、そしてカソード電極１１は高濃
度ｎソース領域７ｂに接触している。実施例９の絶縁ゲ
ート型サイリスタのシリコン基板上のゲート電極層中央
における水平断面図は、図２（ａ）とほぼ同じでよい。
すなわち、ｎベース層３の表面露出部上のゲート電極層
１０が網状にあり、その間に第二ｐベース領域６上の六
角形のゲート絶縁膜９と、ｎソース領域７の一部とｐ⁺
ウェル領域５の表面に接触するやはり六角形のカソード
電極１１が配置された形になる。カソード電極１１は絶
縁膜１４を介してゲート電極層１０の上に延長されるこ
ともある。

【００７０】図１９（ａ）は、図１８のｎエミッタ領域
８とｎソース領域７とを結ぶＧ−Ｇ線に沿った断面図で
ある。この断面では、ｎソース領域７は高濃度ｎソース
領域７ｂとなっていて、その高濃度ｎソース領域７ｂお
よびｐ⁺ウェル領域５の表面上に共通にカソード電極１
１が接触している。一方、図１９（ｂ）は、図１８のｎ
ソース領域７同士を結ぶＨ−Ｈ線に沿った断面図であ
る。この断面では、表面不純物濃度の異なる低濃度ｎソ
ース領域７ａと高濃度ｎソース領域７ｂとからなってい
て、低濃度ｎソース領域７ａの表面上が絶縁膜１４で覆
われていて、カソード電極１１と接触しておらず、カソ
ード電極１１は高濃度ｎソース領域７ｂの表面にのみ接
触している。

【００７１】低濃度ｎソース領域７ａはドーズ量１×１
０¹⁵ｃｍ^-2の砒素イオンの注入により形成され、高濃度
ｎソース領域７ｂはドーズ量５×１０¹⁵ｃｍ^-2の燐イオ
ンの注入により形成されている。イオン注入後の熱処理
は１０００℃、６０分間で同じである。低濃度ｎソース
領域７ａと高濃度ｎソース領域７ｂの拡散深さにはそれ
ほどの差が見られなかった。

【００７２】この実施例９の絶縁ゲート型サイリスタ
は、図１９（ａ）に見られるようにカソード電極１１
が、第二ｐベース領域６およびｎエミッタ領域８に近い
部分で第一ｐベース領域４の中の高濃度ｎソース領域７
ｂの表面に接触しているため、直列抵抗分が少なく、オ
ン電圧が低くなる。また、第二ｐベース領域６およびそ
の表面層のｎエミッタ領域８の表面が絶縁膜１９で覆わ
れているため、実施例１の動作で説明したように、ｎエ
ミッタ領域８、第二ｐベース領域６、ｎベース層３およ
びｐエミッタ層１からなるサイリスタのオン・オフが均
一に起こり、早いスイッチング特性と、大きなＲＢＳＯ
Ａを有する。

【００７３】一方図１９（ｂ）に見られるように、ｎソ
ース領域７同士が向き合っている部分では、低濃度ｎソ
ース領域７ａの表面にカソード電極１１が接触せず、飽
和電流を低く抑えることにより破壊耐量も向上してい
る。比抵抗０．０２Ω・ｃｍ、厚さ４５０μm のｐ型シ
リコン基板上にｎ⁺バッファ層２として、比抵抗０．１
Ω・ｃｍ、厚さ１０μm のｎ層、ｎベース層３として、
比抵抗４０Ω・ｃｍ、厚さ５５μm のｎ層をエピタキシ
ャル成長させたウェハを用い、図１８のパターンをもつ
実施例９の絶縁ゲート型サイリスタを試作した。実施例
２の項で試作したＥＳＴ−１、ＥＳＴ−２、ＥＳＴ−３
およびＩＧＢＴと同一条件でライフタイム制御をおこな
ったものの１００Ａ導通時の電位降下で定義したオン電
圧は０．８Ｖであった。オン電圧とターンオフ時間との
トレードオフ特性は、図１４の実施例５とほぼ同じであ
り、ＥＳＴ、ＩＧＢＴに比べて良いトレードオフ特性を
示した。

【００７４】このように、ゲート電極層１０およびゲー
ト酸化膜９の下のｎソース領域７からｎエミッタ領域８
までの間の反転層および蓄積層からなる直列抵抗を低減
し、オン電圧を低減してオン電圧と、ターンオフタイム
とのトレードオフ特性改善の方向を取ることもできる。〔実施例１０〕実施例４と同じように、バルクシリコン
ウェハを用いて作製したｎ⁺バッファ層２の無い素子に
おいても、本発明は適用できる。ｎベース層３の厚さは
４４０μm のバルクウェハを用い、図１８のパターンを
もつ本発明第十の実施例（以下実施例１０と記す）の絶
縁ゲート型サイリスタの２５００Ｖ素子を試作した。実
施例４の項で試作したＥＳＴ−１、ＥＳＴ−２、ＥＳＴ
−３およびＩＧＢＴと同一条件でライフタイム制御をお
こなったもののオン電圧は１．０Ｖであった。オン電圧
とターンオフ時間とのトレードオフ特性は、図１５に示
した実施例６の特性とほぼ同じであり、ＥＳＴ、ＩＧＢ
Ｔに比べて良いトレードオフ特性を示した。

【００７５】これは、上記のように、第二ｐベース領域
６に近い部分の高濃度ｎソース領域７ａの表面にカソー
ド電極１１を接触させてあり、直列抵抗分が少なく、オ
ン電圧が低くなっている効果である。〔実施例１１〕図２０は、本発明第十一の実施例（以下
実施例１１と記す）の絶縁ゲート型サイリスタの部分断
面図である。図１の実施例１と変わっている点は、第
一、第二ｐベース領域４、６の間のｎベース層３の表面
露出部の表面層にｎベース層３より不純物濃度の高いｎ
補助領域１５が設けられていることである。

【００７６】すなわち、ｐ⁺ウェル領域５のためのホウ
素イオン注入（ドーズ量２×１０¹⁵ｃｍ^-2）および熱処
理（１１５０℃、１８０分間）の後、全面にｎ補助領域
１５のためのリンを１×１０¹²ｃｍ^-2イオン注入し、そ
の後ゲート電極層１０のための多結晶シリコンを積層
し、パターニングし、ホウ素をイオン注入して第一ｐベ
ース領域４、第二ｐベース領域６を形成する。

【００７７】この実施例１１と実施例１の絶縁ゲート型
サイリスタのオン電圧・ターンオフ時間のトレードオフ
特性を比較したところ、同じターンオフ時間をもつ実施
例１の絶縁ゲート型サイリスタに比べ、０．１Ｖ低いオ
ン電圧を示した。実施例１１の絶縁ゲート型サイリスタ
のオン電圧が低くなった理由は、ゲート電極層１０直下
のｎベース層３の表面層に不純物濃度の高いｎ補助領域
１５を設けたことによって、第一、第二のｐベース領域
４、６とｎベース層３間のｐｎ接合から空乏層がひろが
ったとき、ｎベース層３に生じる抵抗成分（いわゆる接
合型ＦＥＴ効果）が低減されるためと思われる。なお、
耐圧、破壊耐量等にはなんら影響が見られなかった。ま
た、この効果は、必ずしも実施例１のように第二ｐベー
ス領域６の拡散深さがｐ⁺ウェル領域５のそれより浅い
絶縁ゲート型サイリスタに限らず、第二ｐベース領域６
の拡散深さが深いものにおいても見られ、更に実施例４
のようにバルクシリコンを用いた高耐圧の絶縁ゲート型
サイリスタにおいても同様の効果が見られた。

【００７８】図２１は、実施例１１の絶縁ゲート型サイ
リスタの変形例である。この例のように、ｎ補助領域１
５をシリコン基板表面全面に形成せず、選択的に形成し
ても良い。特に第一ｐベース層領域４より拡散深さの深
いｐ⁺ウェル領域５がある場合には、第一ｐベース層領
域４形成のためのマスクを使用して燐をイオン注入し、
ｎ補助領域１５を形成することができる。

【００７９】〔実施例１２〕図２２（ａ）、（ｂ）は、
本発明第十にの実施例（以下実施例１２と記す）の絶縁
ゲート型サイリスタの部分断面図である。図１の実施例
１と変わっている点は、ゲート酸化膜９が部分的に厚さ
の異なっていることである。すなわち、図２２（ｂ）は
第一ｐベース領域４と第二ｐベース領域６とを結ぶＨ−
Ｈ線に沿っての断面図であり、この断面では図１の実施
例１と同じく薄い（厚さ０．０５μｍ）ゲート酸化膜９
となっている。一方、図２２（ａ）は第一ｐベース領域
４同士を結ぶＧ−Ｇ線に沿っての断面図である。この断
面では、第一ｐベース領域４の上方の部分では薄いゲー
ト酸化膜９となっているが、ｎベース層３の上方では、
厚く（厚さ０．４μｍ）となっている。

【００８０】この実施例１２の絶縁ゲート型サイリスタ
は、実施例１と特性を比較したところ、オン電圧は変わ
らなかったが、スイッチング特性と破壊耐量においてよ
り良い特性を示した。特に電圧、電流波形に高周波振動
成分が少なくなり、耐ノイズ特性も良好であった。これ
は、ゲート酸化膜の厚さを厚くしたことによって、ゲー
ト容量が低減されたためである。

【００８１】実施例１２では、実施例１と同様に第一ｐ
ベース領域４と第二ｐベース領域６とを結ぶ線に沿って
の断面で、カソード電極１１がｎソース領域７に接触し
ているが、実施例２のように第二ｐベース領域６に対向
する部分の第一ｐベース領域４内のｎソース領域７には
接触しないものにも適用できる。また、この効果は、必
ずしも実施例１のように第二ｐベース領域６の拡散深さ
がｐ⁺ウェル領域５のそれより浅い絶縁ゲート型サイリ
スタに限らず、第二ｐベース領域６の拡散深さが深いも
のにおいても見られ、更に実施例４のようにバルクシリ
コンを用いた高耐圧の絶縁ゲート型サイリスタにおいて
も同様の効果が見られた。

【００８２】上記の発明を複数取り入れた素子とすれ
ば、それぞれの効果が重複して得られ、更に優れた特性
の絶縁ゲート型サイリスタが得られる。

【００８３】

【発明の効果】以上説明したように本発明によれば、Ｅ
ＳＴにおいてＩＧＢＴモードからサイリスタをラッチア
ップ状態にするための電位降下をＺ方向に流れる電流に
よって得ていたのに対し、第二の第二導電型ベース領域
の表面上を絶縁膜で覆い、その第二導電型ベース領域の
正孔電流による電位上昇を利用することにより、サイリ
スタモードへの移行およびターンオフ時のｐｎ接合の回
復が均一となり、可制御電流が増大する。更に、第二の
第二導電型ベース領域の拡散深さを第一の第二導電型ベ
ース領域または第二導電型ウェル領域より浅いものとす
ることによって、電界集中を防止し、破壊耐量の増大を
実現した。

【００８４】また、第二の第二導電型ベース領域の不純
物濃度を第一の第二導電型ベース領域のそれより低くし
て、反転層の抵抗を下げ、オン電圧を低減した。第一導
電型ソース領域を低濃度と高濃度の領域に分け、カソー
ド電極を高濃度領域に接触させることによって、制限電
流を低くし、負荷短絡耐量を増大し、或いはオン電圧を
低減した。

【００８５】第一、第二の第二導電型ベース領域間の第
一導電型ベース層の表面層に第一導電型ベース層より不
純物濃度の高い領域を設けることによって、接合型ＦＥ
Ｔ効果を抑制しオン電圧を低減した。第一の第二導電型
ベース領域間のゲート酸化膜を一部厚くして、ゲート容
量を低下させ、ノイズ特性が改善された。

【００８６】その結果、６００Ｖから２５００Ｖクラス
の広い耐圧範囲において、ＥＳＴ或いはＩＧＢＴより、
オン電圧とターンオフ時間との間のトレードオフ特性の
良好な、かつ逆バイアス安全動作領域の広い電圧駆動型
の絶縁ゲート型サイリスタが得られる。これらの素子
は、素子単体のみでなく、更にこれらの素子を用いた電
力変換装置のスイッチング損失の低減に大きな貢献をな
すものである。

【図面の簡単な説明】

【図１】実施例１の絶縁ゲート型サイリスタの部分断面
図

【図２】（ａ）は実施例１の絶縁ゲート型サイリスタの
ゲート電極層中央での水平断面図、（ｂ）はそのシリコ
ン基板表面での平面図

【図３】実施例２の絶縁ゲート型サイリスタのゲート電
極層中央での水平断面図

【図４】（ａ）は図３のＡ−Ａ線に沿った断面図、
（ｂ）はＢ−Ｂ線に沿った断面図

【図５】実施例２および比較例の６００Ｖ素子のＲＢＳ
ＯＡ図

【図６】ＲＢＳＯＡ測定回路図

【図７】（ａ）は実施例３の絶縁ゲート型サイリスタの
ゲート電極層中央での水平断面図、（ｂ）はそのシリコ
ン基板表面での平面図

【図８】（ａ）および（ｂ）は実施例４の絶縁ゲート型
サイリスタの部分断面図

【図９】実施例４および比較例の２５００Ｖ素子のＲＢ
ＳＯＡ図

【図１０】実施例２および比較例の６００Ｖ素子のオン
電圧・ターンオフ時間トレードオフ特性図

【図１１】実施例４および比較例の２５００Ｖ素子のオ
ン電圧・ターンオフ時間トレードオフ特性図

【図１２】実施例５の絶縁ゲート型サイリスタのゲート
電極層中央での水平断面図

【図１３】（ａ）は図１２のＥ−Ｅ線に沿った断面図、
（ｂ）はＦ−Ｆ線に沿った断面図

【図１４】実施例５および比較例の６００Ｖ素子のオン
電圧・ターンオフ時間トレードオフ特性図

【図１５】実施例６および比較例の２５００Ｖ素子のオ
ン電圧・ターンオフ時間トレードオフ特性図

【図１６】実施例８の絶縁ゲート型サイリスタの部分断
面図

【図１７】実施例８の絶縁ゲート型サイリスタの電流−
電圧特性図

【図１８】実施例９の絶縁ゲート型サイリスタのゲート
電極層中央での水平断面図

【図１９】（ａ）は図１８のＧ−Ｇ線に沿った断面図、
（ｂ）はＨ−Ｈ線に沿った断面図

【図２０】実施例１０の絶縁ゲート型サイリスタの部分
断面図

【図２１】実施例１１の変形例の絶縁ゲート型サイリス
タの部分断面図

【図２２】（ａ）および（ｂ）は実施例１２の絶縁ゲー
ト型サイリスタの部分断面図

【図２３】ＥＳＴの切断斜視図

【図２４】改良ＥＳＴの断面図

【図２５】別の改良ＥＳＴの断面図

【図２６】ＦＥＴ制御サイリスタの断面図

【符号の説明】

１ｐエミッタ層２ｎ⁺バッファ層３ｎベース層４第一ｐベース領域５ｐ⁺ウェル領域６第二ｐベース領域７ｎソース領域７ａ低濃度ｎソース領域７ｂ高濃度ｎソース領域８ｎエミッタ領域９ゲート酸化膜１０ゲート電極層１１カソード電極１２アノード電極１３ゲート電極１４絶縁膜１５ｎ補助領域１９絶縁膜２１被測定素子２２インダクタンス２３フリーホイーリングダイオード２４直流電源２５抵抗２６ゲート電源

Claims

【特許請求の範囲】

【請求項１】高比抵抗の第一導電型ベース層と、その第
一導電型ベース層の一面側の表面層に選択的に形成され
た第一、第二の第二導電型ベース領域と、第一の第二導
電型ベース領域の表面層に選択的に形成された第一導電
型ソース領域と、第二の第二導電型ベース領域の表面層
に選択的に形成された第一導電型エミッタ領域と、第一
導電型のソース領域およびエミッタ領域間に挟まれた第
一の第二導電型ベース領域の表面、第一導電型ベース層
の露出部および第二の第二導電型ベース領域の表面上に
絶縁膜を介して形成されたゲート電極層と、第一の第二
導電型ベース領域の露出部と第一導電型ソース領域とに
共通に接触する第一主電極と、第一導電型ベース層の他
面側に形成された第二導電型エミッタ層と、その第二導
電型エミッタ層に接触する第二主電極と、ゲート電極層
に接触するゲート電極とを備え、第二の第二導電型ベー
ス領域および第一導電型エミッタ領域の表面全面が絶縁
膜で覆われたものにおいて、第二の第二導電型ベース領域の拡散深さが、第一の第二
導電型ベース領域と第二導電型ウェル領域のうち拡散深
さの深い方より浅いことを特徴とする絶縁ゲート型サイ
リスタ。
【請求項２】高比抵抗の第一導電型ベース層と、その第
一導電型ベース層の一面側の表面層に選択的に形成され
た第一、第二の第二導電型ベース領域と、第一の第二導
電型ベース領域の表面層に選択的に形成された第一導電
型ソース領域と、第二の第二導電型ベース領域の表面層
に選択的に形成された第一導電型エミッタ領域と、第一
導電型のソース領域およびエミッタ領域間に挟まれた第
一の第二導電型ベース領域の表面、第一導電型ベース層
の露出部および第二の第二導電型ベース領域の表面上に
絶縁膜を介して形成されたゲート電極層と、第一の第二
導電型ベース領域の露出部と第一導電型ソース領域とに
共通に接触する第一主電極と、第一導電型ベース層の他
面側に形成された第二導電型エミッタ層と、その第二導
電型エミッタ層に接触する第二主電極と、ゲート電極層
に接触するゲート電極とを備え、第二の第二導電型ベー
ス領域および第一導電型エミッタ領域の表面全面が絶縁
膜で覆われたものにおいて、第二の第二導電型ベース領域の表面不純物濃度が、第一
の第二導電型ベース領域より低いことを特徴とする絶縁
ゲート型サイリスタ。
【請求項３】高比抵抗の第一導電型ベース層と、その第
一導電型ベース層の一面側の表面層に選択的に形成され
た第一、第二の第二導電型ベース領域と、第一の第二導
電型ベース領域の表面層に選択的に形成された第一導電
型ソース領域と、第二の第二導電型ベース領域の表面層
に選択的に形成された第一導電型エミッタ領域と、第一
導電型のソース領域およびエミッタ領域間に挟まれた第
一の第二導電型ベース領域の表面、第一導電型ベース層
の露出部および第二の第二導電型ベース領域の表面上に
絶縁膜を介して形成されたゲート電極層と、第一の第二
導電型ベース領域の露出部と第一導電型ソース領域とに
共通に接触する第一主電極と、第一導電型ベース層の他
面側に形成された第二導電型エミッタ層と、その第二導
電型エミッタ層に接触する第二主電極と、ゲート電極層
に接触するゲート電極とを備え、第二の第二導電型ベー
ス領域および第一導電型エミッタ領域の表面全面が絶縁
膜で覆われたものにおいて、第一導電型ソース領域が、表面不純物濃度の異なる二つ
の領域からなり、表面不純物濃度の高い方の領域の表面
に第一主電極が接触することを特徴とする絶縁ゲート型
サイリスタ。
【請求項４】高比抵抗の第一導電型ベース層と、その第
一導電型ベース層の一面側の表面層に選択的に形成され
た第一、第二の第二導電型ベース領域と、第一の第二導
電型ベース領域の表面層に選択的に形成された第一導電
型ソース領域と、第二の第二導電型ベース領域の表面層
に選択的に形成された第一導電型エミッタ領域と、第一
導電型のソース領域およびエミッタ領域間に挟まれた第
一の第二導電型ベース領域の表面、第一導電型ベース層
の露出部および第二の第二導電型ベース領域の表面上に
絶縁膜を介して形成されたゲート電極層と、第一の第二
導電型ベース領域の露出部と第一導電型ソース領域とに
共通に接触する第一主電極と、第一導電型ベース層の他
面側に形成された第二導電型エミッタ層と、その第二導
電型エミッタ層に接触する第二主電極と、ゲート電極層
に接触するゲート電極とを備え、第二の第二導電型ベー
ス領域および第一導電型エミッタ領域の表面全面が絶縁
膜で覆われたものにおいて、第一、第二の第二導電型ベース領域間の第一導電型ベー
ス層の露出部に第一導電型ベース層より不純物濃度の高
く、第一、第二の第二導電型ベース領域の拡散深さより
浅い第一導電型補助領域を有することを特徴とする絶縁
ゲート型サイリスタ。
【請求項５】高比抵抗の第一導電型ベース層と、その第
一導電型ベース層の一面側の表面層に選択的に形成され
た第一、第二の第二導電型ベース領域と、第一の第二導
電型ベース領域の表面層に選択的に形成された第一導電
型ソース領域と、第二の第二導電型ベース領域の表面層
に選択的に形成された第一導電型エミッタ領域と、第一
導電型のソース領域およびエミッタ領域間に挟まれた第
一の第二導電型ベース領域の表面、第一導電型ベース層
の露出部および第二の第二導電型ベース領域の表面上に
絶縁膜を介して形成されたゲート電極層と、第一の第二
導電型ベース領域の露出部と第一導電型ソース領域とに
共通に接触する第一主電極と、第一導電型ベース層の他
面側に形成された第二導電型エミッタ層と、その第二導
電型エミッタ層に接触する第二主電極と、ゲート電極層
に接触するゲート電極とを備え、第二の第二導電型ベー
ス領域および第一導電型エミッタ領域の表面全面が絶縁
膜で覆われたものにおいて、二つの第一の第二導電型ベース領域間の第一導電型ベー
ス層の露出部上のゲート絶縁膜の一部が、第一、第二の
第二導電型ベース領域間の第一導電型ベース層の露出部
上のゲート絶縁膜より厚さが厚いことを特徴とする絶縁
ゲート型サイリスタ。
【請求項６】第二の第二導電型ベース領域の拡散深さ
が、第一の第二導電型ベース領域と第二導電型ウェル領
域のうち拡散深さの深い方より浅いことを特徴とする請
求項２ないし５のいずれかに記載の絶縁ゲート型サイリ
スタ。
【請求項７】第二の第二導電型ベース領域の表面不純物
濃度が、第一の第二導電型ベース領域より低いことを特
徴とする請求項１、３ないし５のいずれかに記載の絶縁
ゲート型サイリスタ。
【請求項８】第一導電型ソース領域が、表面不純物濃度
の異なる二つの領域からなり、表面不純物濃度の高い方
の領域の表面に第一主電極が接触することを特徴とする
請求項１、２、４または５のいずれかに記載の絶縁ゲー
ト型サイリスタ。
【請求項９】第一、第二の第二導電型ベース領域間の第
一導電型ベース層の露出部に第一導電型ベース層より不
純物濃度の高く、第一、第二の第二導電型ベース領域の
拡散深さより浅い第一導電型補助領域を有することを特
徴とする請求項１ないし３または５のいずれかに記載の
絶縁ゲート型サイリスタ。
【請求項１０】二つの第一の第二導電型ベース領域間
の第一導電型ベース層の露出部上のゲート絶縁膜の一部
が、第一、第二の第二導電型ベース領域間の第一導電型
ベース層の露出部上のゲート絶縁膜より厚さが厚いこと
を特徴とする請求項１ないし４のいずれかに記載の絶縁
ゲート型サイリスタ。
【請求項１１】第一導電型ソース領域の、第一導電型エ
ミッタ領域に対向する部分の表面不純物濃度が高濃度で
あり、隣接する第一導電型ソース領域に対向する部分の
それが低濃度であることを特徴とする請求項３または８
に記載の絶縁ゲート型サイリスタ。
【請求項１２】第一、第二の第二導電型ベース領域、第
一導電型エミッタ領域、第一導電型ソース領域の少なく
とも一つが、多角形、円形又は楕円形のいずれかである
ことを特徴とする請求項１ないし１１のいずれかに記載
の絶縁ゲート型サイリスタ。
【請求項１３】第二の第二導電型ベース領域を囲むよう
に、第一の第二導電型ベース領域およびその表面層の第
一導電型ソース領域が形成されていることを特徴とする
請求項１ないし１２のいずれかに記載の絶縁ゲート型サ
イリスタ。
【請求項１４】第二の第二導電型ベース領域の周囲に、
複数の第一の第二導電型ベース領域が形成されているこ
とを特徴とする請求項１ないし１２のいずれかに記載の
絶縁ゲート型サイリスタ。
【請求項１５】第二の第二導電型ベース領域の周囲に、
複数の第一の第二導電型ベース領域およびその表面層の
第一導電型ソース領域が形成され、第二の第二導電型ベ
ース領域表面上の絶縁膜を囲むようにほぼ環状のゲート
電極層が設けられ、そのゲート電極層を挟んだ反対側に
絶縁膜を介して第一主電極が設けられていることを特徴
とする請求項１４記載の絶縁ゲート型サイリスタ。
【請求項１６】第一主電極と第一の第二導電型ベース領
域および第一導電型ソース領域との接触部の形状が、多
角形、円形又は楕円形のいずれかであることを特徴とす
る請求項１５に記載の絶縁ゲート型サイリスタ。
【請求項１７】第一導電型ソース領域の表面の第二の第
二導電型ベースに対向する部分が絶縁膜で覆われ、第一
の第二導電型ベース領域に対向する部分に第一主電極が
接触することを特徴とする請求項１５または１６に記載
の絶縁ゲート型サイリスタ。
【請求項１８】第一導電型ソース領域の表面の隣接する
第一の第二導電型ベースに対向する部分が絶縁膜で覆わ
れ、第二の第二導電型ベース領域に対向する部分に第一
主電極が接触することを特徴とする請求項１５または１
６に記載の絶縁ゲート型サイリスタ。
【請求項１９】第一導電型エミッタ領域の拡散深さが第
一導電型ソース領域のそれより深いことを特徴とする請
求項１５ないし１８のいずれかに記載の絶縁ゲート型サ
イリスタ。
【請求項２０】ライフタイムキラーが局在化されている
ことを特徴とする請求項１５ないし１９のいずれかに記
載の絶縁ゲート型サイリスタ。
【請求項２１】第一導電型ベース層と第二導電型エミッ
タ層との間に第一導電型ベース層より不純物濃度の高い
第一導電型バッファ層を有することを特徴とする請求項
１５ないし２０のいずれかに記載の絶縁ゲート型サイリ
スタ。