KR20220159561A - 900v 필드 스톱 igbt 제조방법 - Google Patents
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Abstract
본 발명은 전력 반도체에 관한 것이다. 본 발명의 일측면에 따르면, 900V 필드 스톱 IGBT 제조방법이 제공된다. 900V 필드 스톱 IGBT 제조방법은, N형 드리프트층의 상면으로부터 내부를 향해 JFET 영역을 형성하는 단계, 상기 JFET 영역의 상부에 절연된 게이트 및 상기 JFET 영역의 양측에 P형 베이스를 형성하는 단계, 상기 P형 베이스의 상면으로부터 내부를 향해 N형 에미터 영역 및 P형 에미터 영역을 형성하는 단계 및 상기 N형 드리프트층의 하면에 제1 N형 버퍼층 및 제2 N형 버퍼층을 형성하는 단계를 포함할 수 있다.
본 출원은 산업통상자원부에서 시행한 충북음성 산학융합지구 조성사업 내 산학융합 R&D과제 지원 사업(과제명: 태양광 마이크로 인버터용 전력소자 개발, 과제번호: CBE-2020-08)의 결과물이다.
본 출원은 산업통상자원부에서 시행한 충북음성 산학융합지구 조성사업 내 산학융합 R&D과제 지원 사업(과제명: 태양광 마이크로 인버터용 전력소자 개발, 과제번호: CBE-2020-08)의 결과물이다.
Description
본 발명은 전력 반도체에 관한 것이다.
전력 반도체 소자는 고전압 및 대전류를 정류하거나 스위칭하는 소자이다. 현재 상용화된 전력 반도체 소자로는, 예를 들어, 바이폴라 정션 트랜지스터(Bipolr junction transistor), 싸이리스터(Thyristor), 게이트 턴 오프 싸이리스터(gate turn off thyristor), DIAC(diode for alternating current), 파워 모스펫(metal oxide silicon field effect transistor), IGBT(Insulated gate bipolar transistor) 등이 있다.
다양한 전력 반도체 소자 중에서도, IGBT는 현재 개발된 전력용 소자 중 고전압 및 대전류에 적합한 것으로 알려져 있다. 이는, IGBT가, 모스펫의 특성, 즉, 탁월한 스위칭 특성 및 바이폴라 정션 트랜지스터의 특성들, 즉, 높은 전류 구동 능력, 낮은 순방향 전압강하와 우수한 순방향 전도 특성을 모두 가지고 있기 때문이다.
IGBT는, 적용된 시스템에서의 전력 소모를 감소시키기 위해서, 높은 항복전압BV 유지, 스위칭시 턴 오프 특성 저하 방지, 및 온 상태 전력 소모 감소의 방향으로 개발되고 있다. 그러나, 고전압 영역에서 IGBT 사용시 높은 항복전압 특성을 만족하기 위해서, N drift 영역의 농도를 낮추고 깊이를 증가시키면, 항복전압은 유지되지만 온 상태 전압강하가 증가하는 트레이드 오프(trade-off) 관계가 성립된다. 이로 인해서, 전력 반도체 소자 분야에서는, 설계 파라미터의 최적화 및 새로운 전력 반도체 구조 개발을 통해 온 상태 전압강하를 감소시키면서 항복전압을 증가시키는 연구가 진행되었다. IGBT 전력 반도체 소자의 전기적 특성을 향상시킨 NPT(Non-punch through) IGBT 및 FS(Field stop) IGBT가 제안되었다. NPT IGBT는 웨이퍼의 후면을 씨닝(thining)하여 두께를 약 150 μm 이하로 감소시킨 후 후면공정으로 P+ collector를 도핑하여 형성되며, FS IGBT는 웨이퍼의 후면에 N buffer를 도핑하여 형성된다.
전기적 특성이 향상된 전력 반도체를 제공하고자 한다.
본 발명의 일측면에 따르면, 900V 필드 스톱 IGBT 제조방법이 제공된다. 900V 필드 스톱 IGBT 제조방법은, N형 드리프트층의 상면으로부터 내부를 향해 JFET 영역을 형성하는 단계, 상기 JFET 영역의 상부에 절연된 게이트 및 상기 JFET 영역의 양측에 P형 베이스를 형성하는 단계, 상기 P형 베이스의 상면으로부터 내부를 향해 N형 에미터 영역 및 P형 에미터 영역을 형성하는 단계 및 상기 N형 드리프트층의 하면에 제1 N형 버퍼층 및 제2 N형 버퍼층을 형성하는 단계를 포함할 수 있다.
일 실시예로, 상기 N형 드리프트층의 상면으로부터 내부를 향해 JFET 영역을 형성하는 단계는, 상기 N형 드리프트층의 상면상에 N형 불순물을 증착하는 단계, 상기 N형 불순물을 상기 상기 N형 드리프트층 내부로 드라이브인 확산시키는 단계, 상기 N형 드리프트층의 상면상에 N형 불순물을 제거하는 단계 및 상기 N형 드리프트층을 에칭하는 단계를 포함할 수 있다.
일 실시예로, 상기 JFET 영역의 상부에 절연된 게이트 및 상기 JFET 영역의 양측에 P형 베이스를 형성하는 단계에서, 상기 게이트는 상기 P형 베이스를 형성하기 위한 마스크 역할을 할 수 있다.
일 실시예로, 상기 N형 드리프트층의 하면에 제1 N형 버퍼층 및 제2 N형 버퍼층을 형성하는 단계는, N형 분순물을 상기 N형 드리프트층의 하면에 이온 주입하여 상기 제2 N형 버퍼층을 정의하는 단계, 상기 N형 분순물을 상기 제2 N형 버퍼층과 상이한 이온 주입량으로 상기 N형 드리프트층의 하면에 이온 주입하여 상기 제2 N형 버퍼층의 하부에 상기 제1 N형 버퍼층을 정의하는 단계 및 정의된 제1 N형 버퍼층 및 제2 N형 버퍼층을 드라이브인 확산시키는 단계를 포함할 수 있다.
일 실시예로, 상기 제1 N형 버퍼층의 이온 주입량은 상기 제2 N형 버퍼층의 이온 주입량보다 클 수 있다.
본 발명의 실시예에 따른 필드 스톱 IGBT의 전기적 특성이 크게 향상되었다.
이하에서, 본 발명은 첨부된 도면에 도시된 실시예를 참조하여 설명된다. 이해를 돕기 위해, 첨부된 전체 도면에 걸쳐, 동일한 구성 요소에는 동일한 도면 부호가 할당되었다. 첨부된 도면에 도시된 구성은 본 발명을 설명하기 위해 예시적으로 구현된 실시예에 불과하며, 본 발명의 범위를 이에 한정하기 위한 것은 아니다.
도 1은 본 발명의 일 실시예에 따른 1단 N 버퍼를 갖는 필드 스톱 IGBT 소자를 예시적으로 도시한 단면도이다.
도 2는 P형 베이스의 이온 주입량에 따른 X축 방향의 도핑 농도 측정값을 나타낸 그래프이다.
도 3은 P형 베이스의 이온 주입량에 따른 Y축 방향의 도핑 농도 측정값을 나타낸 그래프이다.
도 4는 P형 베이스 영역의 이온 주입량에 따른 문턱전압 특성을 나타낸 그래프이다.
도 5는 P형 베이스 영역의 이온 주입량에 따른 항복전압 특성을 나타낸 그래프이다.
도 6은 P형 베이스 영역의 이온 주입량에 따른 온 상태 전압 강하 특성을 나타낸 그래프이다.
도 7은 P형 컬렉터층의 이온 주입량에 따른 Y축 방향의 도핑 농도 측정값을 나타낸 그래프이다.
도 8은 P형 컬렉터층의 이온 주입량에 따른 문턱전압 특성을 나타낸 그래프이다.
도 9는 P형 컬렉터층의 이온 주입량에 따른 항복전압 특성을 나타낸 그래프이다.
도 10은 P형 컬렉터층의 이온 주입량에 따른 온 상태 전압 강하 특성을 나타낸 그래프이다.
도 11은 P형 컬렉터층 최적화 후 Y축 방향에 따른 도핑 농도 측정값을 나타낸 그래프이다.
도 12는 P형 베이스 영역의 이온 주입량에 따른 문턱전압 특성을 나타낸 그래프이다.
도 13은 P형 베이스 영역의 이온 주입량에 따른 항복전압 특성을 나타낸 그래프이다.
도 14는 P형 베이스 영역의 이온 주입량에 따른 온 상태 전압 강하 특성을 나타낸 그래프이다.
도 15는 N형 버퍼층의 Y축 방향에 따른 도핑 농도 측정값을 나타낸 그래프이다.
도 16은 N형 버퍼층의 도핑 농도에 따른 전계 측정값을 나타낸 그래프이다.
도 17은 N형 버퍼층의 이온 주입량에 따른 문턱전압 특성을 나타낸 그래프이다.
도 18은 N형 버퍼층의 이온 주입량에 따른 항복전압 특성을 나타낸 그래프이다.
도 19는 N형 버퍼층의 이온 주입량에 따른 온 상태 전압 강하 특성을 나타낸 그래프이다.
도 20은 본 발명의 다른 실시예에 따른 2단 N 버퍼를 갖는 필드 스톱 IGBT 소자를 예시적으로 도시한 단면도이다.
도 21은 제2 N형 버퍼층의 도핑 농도에 따른 Y축 방향의 도핑 농도 측정값을 나타낸 그래프이다.
도 22는 제2 N형 버퍼층(155)의 도핑 농도에 따른 전계 측정값을 나타낸 그래프이다.
도 23은 제2 N형 버퍼층(155)의 이온 주입량에 따른 문턱전압 특성을 나타낸 그래프이다.
도 24는 제2 N형 버퍼층(155)의 이온 주입량에 따른 항복전압 특성을 나타낸 그래프이다.
도 25는 제2 N형 버퍼층(155)의 이온 주입량에 따른 온 상태 전압 강하 특성을 나타낸 그래프이다.
도 26 내지 도 28은 2단 N 버퍼를 갖는 필드 스톱 IGBT 소자의 제조 공정을 개략적으로 도시한 도면이다.
도 29는 IGBT 소자의 턴오프 특성을 예시적으로 나타낸 그래프이다.
도 30은 IGBT 소자의 스위칭 특성을 측정하기 위한 예시적인 회로를 나타낸 도면이다.
도 31은 900V 1단 N 버퍼를 갖는 필드 스톱 IGBT 소자의 스위칭 특성을 나타내는 그래프이다.
도 32는 900V 2단 N 버퍼를 갖는 필드 스톱 IGBT 소자의 스위칭 특성을 나타내는 그래프이다.
도 33은 900V 1단/2단 N 버퍼를 갖는 필드 스톱 IGBT 소자의 턴 오프 시간을 나타내는 그래프이다.
도 34는 900V 1단/2단 N 버퍼를 갖는 필드 스톱 IGBT 소자의 홀 캐리어 밀도 분포를 예시적으로 나타낸 도면이다.
도 35는 900V 1단/2단 N 버퍼를 갖는 필드 스톱 IGBT 소자의 홀 캐리어 밀도를 나타낸 그래프이다.
도 1은 본 발명의 일 실시예에 따른 1단 N 버퍼를 갖는 필드 스톱 IGBT 소자를 예시적으로 도시한 단면도이다.
도 2는 P형 베이스의 이온 주입량에 따른 X축 방향의 도핑 농도 측정값을 나타낸 그래프이다.
도 3은 P형 베이스의 이온 주입량에 따른 Y축 방향의 도핑 농도 측정값을 나타낸 그래프이다.
도 4는 P형 베이스 영역의 이온 주입량에 따른 문턱전압 특성을 나타낸 그래프이다.
도 5는 P형 베이스 영역의 이온 주입량에 따른 항복전압 특성을 나타낸 그래프이다.
도 6은 P형 베이스 영역의 이온 주입량에 따른 온 상태 전압 강하 특성을 나타낸 그래프이다.
도 7은 P형 컬렉터층의 이온 주입량에 따른 Y축 방향의 도핑 농도 측정값을 나타낸 그래프이다.
도 8은 P형 컬렉터층의 이온 주입량에 따른 문턱전압 특성을 나타낸 그래프이다.
도 9는 P형 컬렉터층의 이온 주입량에 따른 항복전압 특성을 나타낸 그래프이다.
도 10은 P형 컬렉터층의 이온 주입량에 따른 온 상태 전압 강하 특성을 나타낸 그래프이다.
도 11은 P형 컬렉터층 최적화 후 Y축 방향에 따른 도핑 농도 측정값을 나타낸 그래프이다.
도 12는 P형 베이스 영역의 이온 주입량에 따른 문턱전압 특성을 나타낸 그래프이다.
도 13은 P형 베이스 영역의 이온 주입량에 따른 항복전압 특성을 나타낸 그래프이다.
도 14는 P형 베이스 영역의 이온 주입량에 따른 온 상태 전압 강하 특성을 나타낸 그래프이다.
도 15는 N형 버퍼층의 Y축 방향에 따른 도핑 농도 측정값을 나타낸 그래프이다.
도 16은 N형 버퍼층의 도핑 농도에 따른 전계 측정값을 나타낸 그래프이다.
도 17은 N형 버퍼층의 이온 주입량에 따른 문턱전압 특성을 나타낸 그래프이다.
도 18은 N형 버퍼층의 이온 주입량에 따른 항복전압 특성을 나타낸 그래프이다.
도 19는 N형 버퍼층의 이온 주입량에 따른 온 상태 전압 강하 특성을 나타낸 그래프이다.
도 20은 본 발명의 다른 실시예에 따른 2단 N 버퍼를 갖는 필드 스톱 IGBT 소자를 예시적으로 도시한 단면도이다.
도 21은 제2 N형 버퍼층의 도핑 농도에 따른 Y축 방향의 도핑 농도 측정값을 나타낸 그래프이다.
도 22는 제2 N형 버퍼층(155)의 도핑 농도에 따른 전계 측정값을 나타낸 그래프이다.
도 23은 제2 N형 버퍼층(155)의 이온 주입량에 따른 문턱전압 특성을 나타낸 그래프이다.
도 24는 제2 N형 버퍼층(155)의 이온 주입량에 따른 항복전압 특성을 나타낸 그래프이다.
도 25는 제2 N형 버퍼층(155)의 이온 주입량에 따른 온 상태 전압 강하 특성을 나타낸 그래프이다.
도 26 내지 도 28은 2단 N 버퍼를 갖는 필드 스톱 IGBT 소자의 제조 공정을 개략적으로 도시한 도면이다.
도 29는 IGBT 소자의 턴오프 특성을 예시적으로 나타낸 그래프이다.
도 30은 IGBT 소자의 스위칭 특성을 측정하기 위한 예시적인 회로를 나타낸 도면이다.
도 31은 900V 1단 N 버퍼를 갖는 필드 스톱 IGBT 소자의 스위칭 특성을 나타내는 그래프이다.
도 32는 900V 2단 N 버퍼를 갖는 필드 스톱 IGBT 소자의 스위칭 특성을 나타내는 그래프이다.
도 33은 900V 1단/2단 N 버퍼를 갖는 필드 스톱 IGBT 소자의 턴 오프 시간을 나타내는 그래프이다.
도 34는 900V 1단/2단 N 버퍼를 갖는 필드 스톱 IGBT 소자의 홀 캐리어 밀도 분포를 예시적으로 나타낸 도면이다.
도 35는 900V 1단/2단 N 버퍼를 갖는 필드 스톱 IGBT 소자의 홀 캐리어 밀도를 나타낸 그래프이다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 이를 상세한 설명을 통해 상세히 설명하고자 한다. 그러나, 이는 본 발명을 특정한 실시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
층, 영역 또는 기판과 같은 요소가 다른 요소 "위(on)"에 존재하는 것으로 또는 "위로(onto)" 확장되는 것으로 기술되는 경우, 그 요소는 다른 요소의 직접 위에 있거나 직접 위로 확장될 수 있고, 또는 중간의 개입 요소가 존재할 수도 있다. 반면에, 하나의 요소가 다른 요소 "바로 위(directly on)"에 있거나 "바로 위로(directly onto)" 확장된다고 언급되는 경우, 다른 중간 요소들은 존재하지 않는다. 또한, 하나의 요소가 다른 요소에 "연결(connected)"되거나 "결합(coupled)"된다고 기술되는 경우, 그 요소는 다른 요소에 직접 연결되거나 직접 결합될 수 있고, 또는 중간의 개입 요소가 존재할 수도 있다. 반면에, 하나의 요소가 다른 요소에 "직접 연결(directly connected)"되거나 "직접 결합(directly coupled)"된다고 기술되는 경우에는 다른 중간 요소가 존재하지 않는다.
"아래의(below)" 또는 "위의(above)" 또는 "상부의(upper)" 또는 "하부의(lower)" 또는 "수평의(horizontal)" 또는 "측면의(lateral)" 또는 "수직의(vertical)"와 같은 상대적인 용어들은 여기에서 도면에 도시된 바와 같이 하나의 요소, 층 또는 영역의 다른 요소, 층 또는 영역에 대한 관계를 기술하는데 사용될 수 있다. 이들 용어들은 도면에 묘사된 방향(orientation)에 부가하여 장치의 다른 방향을 포괄하기 위한 의도를 갖는 것으로 이해되어야 한다.
이하, 본 발명의 실시예에 대해 관련 도면들을 참조하여 상세히 설명하기로 한다. 다만, 이하에서는 절연게이트 바이폴라 트랜지스터(IGBT)를 중심으로 설명하지만, 본 발명의 기술적 사상이 전력용 MOSFET 등 여러 형태의 반도체 소자에 동일 또는 유사하게 적용 및 확장될 수 있음은 당연하다.
도 1은 본 발명의 일 실시예에 따른 1단 N 버퍼를 갖는 필드 스톱 IGBT 소자를 예시적으로 도시한 단면도이다.
도 1을 참조하면, 1단 N 버퍼를 갖는 필드 스톱 IGBT 소자의 상부 구조는, N형 드리프트층(100)의 상면에 형성된 P형 베이스(110), P형 베이스(110)의 내부에 형성된 N형 에미터 영역(115) 및 P형 에미터 영역(117), N형 드리프트층(100)의 상부에 형성된 게이트 절연막(125), 게이트 절연막(125)의 상부에 형성된 게이트(120), 및 P형 베이스(110) 및 게이트(120)의 상부에 형성된 에미터(180)를 포함한다. 한편, 1단 N 버퍼를 갖는 필드 스톱 IGBT의 하부 구조는, N형 드리프트층(100)의 하면에 형성된 N형 버퍼층(150), N형 버퍼층(150)의 하면에 형성된 P형 컬렉터층(160), 및 P형 컬렉터층(160)의 하면에 형성된 컬렉터(170)를 포함한다. 셀 피치는 약 5 um일 수 있다.
실리콘 웨이퍼상에 N형 드리프트층(100)이 형성된다. N형 드리프트층(100)은 N형 불순물로 도핑되어 형성된다. 예를 들어, N형 드리프트층(100)의 비저항이 약 50 Ωcm으로 고정된 조건하에서, 목표로 하는 항복 전압을 900 V로 설정한 경우, N형 드리프트층(100)의 두께 N_drift depth는 약 100 um일 수 있다.
한편, JFET(Junction field effect transistor) 영역은 N형 드리프트층(100) 내부에 형성되며, 예를 들어, 게이트(120)의 하부에 P형 베이스(120) 사이에 약 3.8 um의 두께로 형성된다. JFET 영역을 도핑하기 위한 N형 불순물의 이온 주입량은, 예를 들어, 약 3.6e15 cm-3일 수 있다.
P형 베이스(110)는 N형 드리프트층(100)의 상부에 형성된다. P형 베이스(110)는 N형 드리프트층(100)의 상면에서 내부로 연장되게 형성되며, 측면 방향으로 게이트(120)의 일측 하부까지 연장된다. 예를 들어, P형 베이스(110)의 두께는 약 2.1 um일 수 있다. P형 베이스(110)는 상대적으로 낮은 농도로 P형 불순물을 N형 드리프트층(100)의 상부에 이온 주입하여 형성될 수 있다. P형 불순물의 이온 주입량에 따라 필드 스톱 IGBT의 문턱 전압 Vth가 결정된다. P형 베이스(110)의 이온 주입량은, 예를 들어, 문턱 전압 Vth를 약 5.0 V로 설정한 경우, 약 6.3e16 cm-3일 수 있다. 문턱전압 Vth는, 게이트(120) 아래 P형 베이스(110)에 채널이 형성되는 최소의 전압을 의미한다. 문턱전압 Vth는 P형 베이스(110)의 농도, 채널의 길이, 게이트(120)와 P형 영역(120) 사이에 있는 게이트 절연막(125)의 두께에 의해 결정된다.
N형 에미터 영역(115) 및 P형 에미터 영역(117)은 P형 베이스(110) 내에 형성된다. N형 에미터 영역(115)은 상대적으로 높은 농도로 N형 불순물을 그리고 P형 에미터 영역(117)은 상대적으로 높은 농도로 P형 불순물을 P형 베이스(110)의 상면에 각각 이온 주입하여 형성될 수 있다. 이온 주입에 의해서, N형 에미터 영역(115) 및 P형 에미터 영역(117)은, P형 베이스(110)의 상면으로부터 내부를 향해 연장되게 형성되며, N형 에미터 영역(115)은 측면 방향으로 게이트(120)의 일측 하부까지 연장된다. 여기서, 게이트(120)의 하부에 위치한 N형 에미터 영역(115)의 측면은, 게이트(120)의 하부에 위치한 P형 베이스의 측면을 넘어서 N형 드리프트층(100)까지 연장되지 않는다. 즉, 게이트(120) 하부에 위치한 P형 베이스(110)에서, N형 에미터(115)와의 접합 영역부터 N형 드리프트층(100)과의 접합 영역사이는, 전하가 이동하는 채널로 작용한다. N형 에미터 영역(115)의 폭은, 예를 들어, 약 1.8 um이며, N형 에미터 영역(115)을 도핑하기 위한 N형 불순물의 이온 주입량은, 예를 들어, 약 1.2e20 cm-3일 수 있다. 한편, P형 에미터 영역(117)의 폭은, 예를 들어, 약 0.9 um이며, P형 에미터 영역(117)을 도핑하기 위한 P형 불순물의 이온 주입량은, 예를 들어, 약 1.7e19 cm-3일 수 있다.
게이트(120)는 N형 드리프트층(100)의 상면에 수평하게 형성되며, 예를 들어, 폴리 실리콘으로 형성될 수 있다. 게이트 절연막(125)은, 게이트(120)를 N형 드리프트층(100), P형 베이스(110), N형 에미터 영역(115), 및 에미터(180)로부터 절연시킨다. 게이트(120)의 양단은 측면 방향으로 연장되어 그 일단은 N형 에미터 영역(115)에 인접할 수 있다. 인접한 두 개의 P형 베이스(110)의 적어도 일부와 접하도록 연장되며, 그 상부에 게이트(120)이 형성된다. 한편, 게이트 절연막(125)은 N형 에미터 영역(115)의 적어도 일부와 접하도록 더 연장될 수 있다. 게이트(120)의 폭 gate width는 약 3.0um일 수 있다.
콜렉터(170) 및 에미터(180)는, 전도성 물질, 예를 들어, 금속 또는 합금으로 형성된다. 콜렉터(170)는 P형 콜렉터층(160)의 하부에 형성되며, 에미터(180)는 P형 베이스(110) 및 게이트 산화막(125) 상부에 형성된다.
N형 버퍼층(150)은 N형 드리프트층(100)의 하부에 형성된다. N형 버퍼층(150)은, N형 불순물을 후면 공정을 통해 도핑하여 형성될 수 있다. N형 불순물의 이온 주입량은 약 1.5e17 cm-3일 수 있다. 한편, N형 버퍼층(150)의 두께는 약 1.3um일 수 있다.
P형 컬렉터층(160)은 N형 버퍼층(150)의 하부에 형성된다. P형 컬렉터층(160)은, P형 불순문을 후면 공정을 통해 도핑하여 형성될 수 있다. P형 불순물의 이온 주입량은 약 2.6e18 cm-3일 수 있다. 한편, 두께는 약 0.5um일 수 있다.
도 2는 P형 베이스의 이온 주입량에 따른 X축 방향(도 1의 X-cut)의 도핑 농도 측정값을 나타낸 그래프이고, 도 3은 P형 베이스의 이온 주입량에 따른 Y축 방향(도 1의 Y-cut)의 도핑 농도 측정값을 나타낸 그래프이고, 도 4는 P형 베이스 영역의 이온 주입량에 따른 문턱전압 특성을 나타낸 그래프이고, 도 5는 P형 베이스 영역의 이온 주입량에 따른 항복전압 특성을 나타낸 그래프이며, 도 6은 P형 베이스 영역의 이온 주입량에 따른 온 상태 전압 강하 특성을 나타낸 그래프이다.
IGBT 소자는, 두 종류의 캐리어를 이용하는 소자이다. 상술한 JFET 영역은 전자 전류에 영향을 미치며, P형 컬렉터층(160)에서 에미터(180) 방향으로 흐르는 홀 전류에도 영향을 크게 미친다. 따라서 전류량을 향상하기 위해 P형 컬렉터층(160)의 P형 불순물 농도를 증가시키는 방법도 존재한다. 이하에서는, JFET 영역의 농도를 고정한 후 P형 베이스(110)의 이온 주입 실험을 진행하였을 때 전기적 특성을 설명한다.
| JFET Doping Concentration |
P-Base
Implant dose |
Threshold Voltage | Breakdown Voltage | On-state Voltage Drop | |
| cm-3 | cm-2 | V | I | V | V |
| 1.0e16 | 2.5e13 | 1.35811 | 1.93869E-05 | 1313.16 | 2.04178 |
| 3.0e13 | 1.65833 | 1.77032E-05 | 1312.71 | 2.07151 | |
| 3.5e13 | 1.87991 | 1.63468E-05 | 1312.63 | 2.09050 | |
| 4.0e13 | 2.10865 | 1.53646E-05 | 1312.44 | 2.13798 | |
| 4.5e13 | 2.37312 | 1.44057E-05 | 1312.15 | 2.16565 | |
| 5.0e13 | 2.55897 | 1.36608E-05 | 1312.11 | 2.20776 | |
| 5.5e13 | 2.94496 | 1.28389E-05 | 1312.08 | 2.21684 | |
| 6.0e13 | 3.10936 | 1.22776E-05 | 1312.03 | 2.23088 | |
| 6.5e13 | 3.31665 | 1.18099E-05 | 1311.85 | 2.23873 | |
| 7.0e13 | 3.45961 | 1.13422E-05 | 1311.73 | 2.28167 | |
| 7.5e13 | 3.64546 | 1.09680E-05 | 1311.72 | 2.29364 | |
| 8.0e13 | 3.69550 | 1.06874E-05 | 1311.75 | 2.32130 | |
| 8.5e13 | 3.88849 | 1.03366E-05 | 1311.78 | 2.34608 | |
| 9.0e13 | 4.08149 | 9.98958E-06 | 1311.77 | 2.37622 | |
| 9.5e13 | 4.26733 | 9.70516E-06 | 1311.77 | 2.38530 | |
| 1.0e14 | 4.47462 | 9.47130E-06 | 1311.73 | 2.38737 | |
도 2 내지 도 6을 함께 참조하면, 문턱전압 Vth를 향상시키기 위해서, P형 베이스 영역(120)의 농도를 증가시키면서 실험을 진행하였다. JFET 영역은 이온 주입(Implant)이 아닌, 증착(Deposit) 후 드라이브 인하여 확산시켰기에 도핑 농도는 증가하지 않는다.
JFET 영역은, N형 불순물의 이온 주입량을 약 1e16 cm-3 만큼 증착하여 확산시킨 후, 증착된 N형 불순물을 제거하여 형성하였다. P형 베이스 영역(120)의 이온 주입량은 약 2.5e13 내지 약 1.0e14 cm-2의에서 변경하면서 실험을 진행하였다.
채널이 형성되는 X축 방향으로 도핑 농도를 측정하였다. P형 베이스영역(120)의 이온 주입량이 증가할수록, P형 불순물이 JFET 영역으로의 확산됨을 알 수 있다. 확산에 의해 JFET 영역이 감소하게 된다. JFET영역의 감소로 인해 전류량이 점진적으로 감소한다.
한편, P형 베이스 영역(120) 하부의 Y축 방향으로 도핑 농도를 측정하면, JFET 영역의 경우와 마찬가지로, P형 베이스 영역(120)의 이온 주입량이 증가할수록 P형 불순물이 N형 드리프트층(100)으로 확산된다. 표 1에 정리된 전기적 특성을 참조하면, P형 베이스 영역(120)의 이온 주입량이 증가할수록 항복전압이 미세하게 감소하는 이유는, P형 베이스 영역(120)이 N형 드리프트층(100)으로 확장되어, 항복전압 특성에 크게 기여하는 N-Drift 영역이 감소하기 때문이다. 즉, 도 3에서, P형 베이스 영역(120)의 저면 깊이가 약 1.9 um부터 약 2.2 um까지 깊어지는 것을 확인할 수 있다. 이로 인해, P형 베이스 영역(120)과 N형 드리프트층(100) 사이에 공핍영역이 생성되며, N형 드리프트층의 공핍 영역이 감소하게 되어, 항복전압이 소폭으로 감소한다.
도 7은 P형 컬렉터층의 이온 주입량에 따른 Y축 방향의 도핑 농도 측정값을 나타낸 그래프이고, 도 8은 P형 컬렉터층의 이온 주입량에 따른 문턱전압 특성을 나타낸 그래프이고, 도 9는 P형 컬렉터층의 이온 주입량에 따른 항복전압 특성을 나타낸 그래프이며, 도 10은 P형 컬렉터층의 이온 주입량에 따른 온 상태 전압 강하 특성을 나타낸 그래프이다.
도 7 내지 도 10을 함께 참조하면, P형 베이스 영역(120)의 도핑 농도 변화만으로는, 문턱전압 5 V를 구현하기 어려우며, 전류량 또한 크게 감소하는 것을 확인하였다. 문턱전압 5V를 구현하기 위한 방안으로, 후면의 P형 컬렉터층(160)의 농도를 증가시켜 홀 전류를 상승을 확인하는 실험을 진행하였다.
| P+ Collector Implant dose | Threshold Voltage | Breakdown Voltage | On-state Voltage Drop | |
| cm-2 | V | I | V | V |
| 5.0e13 | 4.47462 | 1.66426e-06 | 1322.16 | 9.07661 |
| 7.5e13 | 2.94713e-06 | 1313.80 | 4.23813 | |
| 1.0e14 | 3.8486e0-06 | 1306.34 | 3.49608 | |
| 2.5e14 | 7.48918e-06 | 1273.63 | 2.53242 | |
| 5.0e14 | 1.16498e-05 | 1243.28 | 2.18132 | |
| 7.5e14 | 1.50477e-05 | 1214.75 | 2.02943 | |
| 1.0e15 | 1.78908e-05 | 1211.84 | 1.96468 | |
| 2.5e15 | 2.21208e-05 | 1191.12 | 1.87922 | |
| 5.0e15 | 2.61081e-05 | 1163.13 | 1.78699 | |
| 7.5e15 | 2.74950e-05 | 1147.14 | 1.77356 | |
| 1.0e16 | 2.87432e-05 | 1126.24 | 1.76226 | |
P형 컬렉터층(160)의 이온 주입량을, 약 5.0e13 내지 약 1.0e16 cm-2 사이에서 변화하면서, 도핑 농도 및 전기적 특성을 측정하였다. P형 컬렉터층(160)의 도핑 농도는, 최대 1.7e19 cm-3이며, 최대 도핑 농도는 P형 불순물을 약 2.5e15 cm-2 이상으로 이온 주입할 때 달성됨을 알 수 있다. 따라서, 실험은 P형 컬렉터층(160)의 이온 주입량 2.5e15 cm-2를 기준으로 P형 컬렉터층(160)의 도핑 농도를 소량 증가시켜 실험을 진행하였다.
P형 컬렉터층(160)의 도핑 농도가 증가할수록, 전류량이 증가한다. 특히, 고농도의 P형 컬렉터층(160)은, N형 버퍼층(150)으로 홀을 원활하게 주입하며, 그 결과, 온-상태 전압 강하의 특성이 향상되며 트레이드-오프 효과에 따라 항복전압은 크게 감소한다.
도 11은 P형 컬렉터층 최적화 후 Y축 방향에 따른 도핑 농도 측정값을 나타낸 그래프이고, 도 12는 P형 베이스 영역의 이온 주입량에 따른 문턱전압 특성을 나타낸 그래프이고, 도 13은 P형 베이스 영역의 이온 주입량에 따른 항복전압 특성을 나타낸 그래프이며, 도 14는 P형 베이스 영역의 이온 주입량에 따른 온 상태 전압 강하 특성을 나타낸 그래프이다.
도 11 내지 도 14를 함께 참조하면, P형 컬렉터층(160)의 농도 증가 실험을 통해 홀 전류량의 향상됨에 따라 전체 전류가 증가하는 것을 확인하였다. P형 컬렉터층(160)을 도핑 농도의 한계까지 이온 주입한 구조에서, P형 베이스 영역(120)의 도핑 농도를 소량 증가시켜 실험을 진행하였다. 측정된 전기적 특성은 표 3으로 나타내었다.
|
P-base
Implant dose |
Threshold Voltage | Breakdown Voltage | On-state Voltage Drop | |
| cm-2 | V | I | V | V |
| 1.00e14 | 4.74576 | 2.21007E-05 | 1190.94 | 1.87928 |
| 1.05e14 | 4.92938 | 2.16197E-05 | 1190.81 | 1.89122 |
| 1.10e14 | 5.05650 | 2.08447E-05 | 1190.63 | 1.89934 |
| 1.15e14 | 5.28249 | 1.97223E-05 | 1190.62 | 1.91073 |
| 1.20e14 | 5.46610 | 1.91076E-05 | 1190.60 | 1.91724 |
상세하게, 도 11은 초기 파라미터와 P형 베이스 영역(120)의 최적화를 통해 목표 문턱전압을 도출한 소자의 X축 방향 도핑 농도이다. P형 베이스 영역의 이온 주입량이 1.1e14 cm-2일 때 문턱전압의 목표 값인 5V가 도출되는 것을 확인하였으며 소자도 안정적으로 Turn on되는 것을 확인하였다.
도 15는 N형 버퍼층의 Y축 방향에 따른 도핑 농도 측정값을 나타낸 그래프이고, 도 16은 N형 버퍼층의 도핑 농도에 따른 전계 측정값을 나타낸 그래프이고, 도 17은 N형 버퍼층의 이온 주입량에 따른 문턱전압 특성을 나타낸 그래프이고, 도 18은 N형 버퍼층의 이온 주입량에 따른 항복전압 특성을 나타낸 그래프이며, 도 19는 N형 버퍼층의 이온 주입량에 따른 온 상태 전압 강하 특성을 나타낸 그래프이다.
도 15 내지 도 19를 함께 참조하면, N형 버퍼층(150)의 도핑 농도 증가에 따른 전기적 특성은 표 4로 정리하였다. N형 버퍼층(150)의 도핑 농도가 증가할수록, 전류량이 급격히 감소함을 알 수 있다. N형 버퍼층(150)의 이온 주입량이 약 1.0e14 cm-2일 때 소자가 Turn off 됨을 알 수 있다.
|
N Buffer
Implant Dose |
Threshold Voltage | Breakdown Voltage | On-state Voltage Drop | |
| cm-2 | V | I | V | V |
| 5.0e12 | 5.19068 | 2.67914E-05 | 838.216 | 1.77653 |
| 7.5e12 | 2.19826E-05 | 857.269 | 1.81555 | |
| 1.0e13 | 2.18670E-05 | 969.371 | 1.82146 | |
| 2.5e13 | 2.12635E-05 | 1150.15 | 1.88294 | |
| 5.0e13 | 2.01848E-05 | 1225.03 | 1.94678 | |
| 7.5e13 | 1.89392E-05 | 1256.49 | 1.97043 | |
| 1.0e14 | Turn-off | 1260.48 | 2.07328 | |
| 2.5e14 | 1295.49 | 2.24471 | ||
| 5.0e14 | 1313.65 | 2.98620 | ||
| 7.5e14 | 1326.94 | 5.42256 | ||
| 1.0e15 | 1332.26 | 9.58880 | ||
상세하게, 도 15에서, 항복전압은 N형 버퍼층(150)의 도핑 농도가 높거나 두꺼울수록 N형 드리프트층(100)에서 Punch Through 항복이 늦게 일어나기 때문에 항복전압이 증가한다.
N형 에미터 영역(115)로부터 N형 드리프트층(100)으로 주입되는 전자 전류에 의해 High Level Injection 효과를 내며 P형 컬렉터층(160)으로부터 N형 드리프트층(100)으로 홀 전류도 주입되어야 하지만, 고농도의 N형 버퍼층(150)이 홀 주입량을 크게 감소시켜서 전도도 변조 효과가 감소하게 된다. 이로 인해 온-상태 전압강하 또한 매우 커지게 되며 소자의 효율이 열화될 수 있다.
도 16은 턴온된 N형 버퍼층(150)의 이온 주입량을 약 5.0e12 내지 7.5e13 cm-2로 변화시키면서 측정한 전계를 나타내며, N형 버퍼층(150)의 도핑 농도가 증가할수록, P형 베이스(110)에 인가되는 전계가 급격히 증가한다. 좁은 영역에 전계가 집중되면 해당 영역에 열이 발생하며, 높은 열에 의해 소자가 파괴될 수 있다. 이러한 열 파괴 현상을 방지하기 위해서, 전계가 약 2e5 V/cm 미만으로 형성되도록 하려면, N형 버퍼층(150)의 이온 주입량은 약 1.0e13 cm-2가 될 수 있다.
도 2 내지 도 19의 실험 결과에 기초하여 결정된, 도 1에 예시된 항복전압 900 V급을 가지는 1단 N 버퍼를 갖는 필드 스톱 IGBT 소자의 최적화된 설계 파라미터는 표 5와 같으며, 최적화된 설계 파라미터로 구현된 1단 N 버퍼를 갖는 필드 스톱 IGBT 소자의 전기적 특성은 표 6과 같다.
| 항목 | 단위 | 값 | 항목 | 단위 | 값 |
| half Cell Pitch | um | 5 | Total Thickness | um | 100 |
| Resistivity | Ω× | 50 | Gate Width | um | 3 |
| N+ Emitter Dose | cm-3 | 1.2e20 | P+ Emitter Dose | cm-3 | 1.7e19 |
| N+ Emitter Width | um | 1.4 | P+ Emitter Width | um | 0.9 |
| JFET Dose | cm-3 | 3.7e15 | P-Base Dose | cm-3 | 7.4e16 |
| JFET Thickness | um | 4.9 | P-Base Thickness | um | 2.2 |
| N Buffer Dose | cm-3 | 3.5e16 | P Collector Dose | cm-3 | 1.7e19 |
| N Buffer Thickness | um | 1.25 | P Collector Thickness | um | 0.45 |
| Threshold Voltage | Breakdown Voltage | On-state Voltage drop | ||
| 단위 | V | I | V | V |
| 결과 값 | 5.19068 | 2.18670E-05 | 969.371 | 1.82146 |
도 20은 본 발명의 다른 실시예에 따른 2단 N 버퍼를 갖는 필드 스톱 IGBT 소자를 예시적으로 도시한 단면도이다. 도 1과 동일한 설명은 생략한다.
도 20을 참조하면, 2단 N 버퍼를 갖는 필드 스톱 IGBT 소자의 상부 구조는, N형 드리프트층(100)의 상면에 형성된 P형 베이스(110), P형 베이스(110)의 내부에 형성된 N형 에미터 영역(115) 및 P형 에미터 영역(117), N형 드리프트층(100)의 상부에 형성된 게이트 절연막(125), 게이트 절연막(125)의 상부에 형성된 게이트(120), 및 P형 베이스(110) 및 게이트(120)의 상부에 형성된 에미터(180)를 포함한다. 한편, 1단 N 버퍼를 갖는 필드 스톱 IGBT의 하부 구조는, N형 드리프트층(100)의 하면에 적층된 2단의 N형 버퍼층(150, 155), N형 버퍼층(150)의 하면에 형성된 P형 컬렉터층(160), 및 P형 컬렉터층(160)의 하면에 형성된 컬렉터(170)를 포함한다. 이하에서는 구분을 위해서 N형 버퍼층(150)은 제1 N형 버퍼층으로, N형 버퍼층(155)은 제2 N형 버퍼층으로 지칭한다.
도 21은 제2 N형 버퍼층(155)의 도핑 농도에 따른 Y축 방향(도 20의 Y-cut) 도핑 농도 측정값을 나타낸 그래프이고, 도 22는 제2 N형 버퍼층(155)의 도핑 농도에 따른 전계 측정값을 나타낸 그래프이고, 도 23은 제2 N형 버퍼층(155)의 이온 주입량에 따른 문턱전압 특성을 나타낸 그래프이고, 도 24는 제2 N형 버퍼층(155)의 이온 주입량에 따른 항복전압 특성을 나타낸 그래프이며, 도 25는 제2 N형 버퍼층(155)의 이온 주입량에 따른 온 상태 전압 강하 특성을 나타낸 그래프이다.
도 21 내지 도 25를 함께 참조하면, 제1 N형 버퍼층(150)의 이온 주입량은 약 1e13 cm-2로 고정한 상태에서, 제2 N형 버퍼층(155)의 이온 주입량은 약 1.0e10 내지 약 1.0e14 cm-2으로 변화하면서 실험이 진행되었다.
도 21에서, 제2 N형 버퍼층(155)의 이온 주입량이 증가할수록 제1 N형 버퍼층(150)의 도핑 농도도 함께 증가함을 알 수 있다. 제2 N형 버퍼층(155)의 도핑 농도가 제1 N형 버퍼층(150)의 도핑 농도와 같거나 이상이면, 제1 N형 버퍼층(150)의 도핑 농도가 함께 증가한다. 고농도의 제2 N형 버퍼층(155)에 저농도의 제1 N형 버퍼층(150)을 이온 주입한 후 열확산하면, 두 버퍼의 도핑 농도가 같이 증가한다. 또한 제2 N형 버퍼층(155)의 높은 농도로 인해, N형 불순물이 N형 드리프트층(100)으로도 많이 확산된다.
제2 N형 버퍼층(155)의 이온 주입량이 제1 N형 버퍼층(150)의 이온 주입량 이하일 때, 제1 N형 버퍼층(150)의 도핑 농도는 소량 증가했지만, 약 2e16 cm-3에 가까운 값을 가지므로, 실질적으로는 동일하다고 볼 수 있다.
도 22에서, 상술한 도핑 농도 그래프와 마찬가지로, 전계 또한 N형 드리프트층(100)에 치우치는 것을 확인할 수 있다.
제2 N형 버퍼층(155)의 이온 주입량이 약 2.5e12 cm-2 이상인 경우부터, 제1 N형 버퍼층(150)에 인가되던 전계가 제2 N형 버퍼층(155)에 인가되기 시작한다. 이 때 전체 N형 버퍼(150, 155)의 도핑 농도가 N형 버퍼(150)의 농도보다 높기 때문에 Punch Through 항복이 늦게 일어나서 항복전압이 증가한다. 상술한 1단 N 버퍼를 갖는 IGBT의 경우와 마찬가지로, 전계가 한 영역에 집중하면 열이 발생하며 이로 인해 소자가 파괴될 수 있다. 따라서, P형 베이스(110)와 N형 드리프트층(100의 최대 전계가 약 2.0e5 V/cm가 넘지 않는 영역이 선택되었다. 이 때, 제1 N형 버퍼층(150)의 이온 주입량은 약 1.0e13 cm-2이며, 제2 N형 버퍼층(155)의 이온 주입량은 약 2.5e11 cm-2일 수 있다.
도 2 내지 도 25의 실험 결과에 기초하여 결정된, 도 20에 예시된 항복전압 900 V급을 가지는 2단 N 버퍼를 갖는 필드 스톱 IGBT 소자의 최적화된 설계 파라미터는 표 7와 같으며, 최적화된 설계 파라미터로 구현된 2단 N 버퍼를 갖는 필드 스톱 IGBT 소자의 전기적 특성은 표 8과 같다.
| 항목 | 단위 | 값 | 항목 | 단위 | 값 |
| half Cell Pitch | um | 5 | Total Thickness | um | 100 |
| Resistivity | Ω× | 50 | Gate Width | um | 3 |
| N+ Emitter Dose | cm-3 | 1.2e20 | P+ Emitter Dose | cm-3 | 1.7e19 |
| N+ Emitter Width | um | 1.4 | P+ Emitter Width | um | 0.9 |
| JFET Dose | cm-3 | 3.7e15 | P-Base Dose | cm-3 | 7.4e16 |
| JFET Thickness | um | 4.9 | P-Base Thickness | um | 2.2 |
| 1_N Buffer Dose | cm-3 | 3.0e14 | 2_N Buffer Dose | cm-3 | 3.5e16 |
| 1_N Buffer Thickness | um | 1.9 | 2_N Buffer Thickness | um | 0.95 |
| P Collector Dose | cm-3 | 1.7e19 | P Collector Thickness | um | 0.45 |
| Threshold Voltage | Breakdown Voltage | On-state Voltage drop | ||
| 단위 | V | I | V | V |
| 결과 값 | 5.12456 | 2.18596E-05 | 977.49 | 1.83314 |
도 26 내지 도 28은 2단 N 버퍼를 갖는 필드 스톱 IGBT 소자의 제조 공정을 개략적으로 도시한 도면이다.
도 26 내지 도 27을 함께 참조하면, (a)에서, N형 드리프트층(100)이 준비된다. N형 드리프트층(100)의 비저항은 약 50 Ωcm일 수 있다.
(b)에서, JFET 영역이 형성된다. JFET 영역은, N형 드리프트층(100)을 N형 불순물로 도핑하여 형성될 수 있다. 상세하게, JFET 영역은, N형 드리프트층(100)의 상부에 N형 불순물을, 예를 들어, 약 1e16 cm-3 만큼 증착하여 드라이브인 확산시킨 후, 증착된 N형 불순물을 제거하여 형성될 수 있다. JFET 영역의 두께는 N형 드리프트층(100)의 상면으로부터 수직 방향으로 약 4.9 um이며, 이온 주입량은, 약 3.7e15 cm-3일 수 있다.
(c)에서, JFET 영역의 도핑 프로파일에 의해 설계 파라미터보다 높은 도핑 농도를 갖는 영역을 에칭을 통해 제거한다.
(d)에서, 절연층이 JFET 영역이 형성된 N형 드리프트층(100)의 상면에 형성된다. 절연층은 열산화 또는 증착 등에 의해 형성될 수 있다. 게이트(120)는, 절연층의 상부에 폴리 실리콘 등을 증착하여 형성될 수 있다. 게이트(120)와 N형 드리프트층 사이에 개재된 절연층을 제외한 나머지 절연층은 에칭 등에 의해 제거될 수 있다.
(e)에서, P형 불순물이 이온 주입된다. 게이트(120)는 마스크 역할을 하며, P형 불순물은 게이트(120) 및 게이트(120)가 형성되지 않은 N형 드리프트층(100)의 상면에 주입될 수 있다.
(f)에서, 주입된 P형 불순물을 드라이브인 확산시켜서 P형 베이스(110)가 형성될 수 있다. P형 베이스(110)의 두께는 N형 드리프트층(100)의 상면으로부터 수직 방향으로 약 2.2 um이며, 이온 주입량은, 약 7.4e16 cm-3일 수 있다.
(g)에서, N형 에미터 영역(115)이 포토 레지스트 패턴에 의해 정의될 수 있다. P형 베이스(110) 및 게이트(120) 상부에 도포된 포토 레지스트를 적층한 후, 게이트(120)의 측면으로부터 소정 거리에 위치한 포토 레지스트를 제거하여 N형 에미터 윈도우가 형성될 수 있다.
(h)에서, N형 불순물이 N형 에미터 윈도우를 통해 P형 베이스(110)에 이온 주입되며, (i)에서, 포토 레지스트 패턴이 제거된다. N형 불순물의 이온 주입량은 약 1.2e20 cm-3일 수 있다.
(j)에서, P형 에피터 영역(117)이 포토 레지스트 패턴에 의해 정의될 수 있다. P형 베이스(110) 및 게이트(120) 상부에 도포된 포토 레지스트를 적층한 후, N형 불순물이 주입되지 않은 P형 베이스(120)의 상부에 적층된 포토 레지스트를 제거하여 P형 에미터 윈도우가 형성될 수 있다.
(k)에서, P형 불순물이 P형 에미터 윈도우를 통해 P형 베이스(110)에 이온 주입되며, (l)에서, 포토 레지스트 패턴이 제거된다. P형 불순물의 이온 주입량은 약 1.7e19 cm-3일 수 있다.
(m)에서, 산화막이 제1 및 P형 불순물 주입 영역 및 게이트(120) 상부에 형성될 수 있다. 산화막은 증착에 의해 형성될 수 있다.
(n)에서, 제1 및 P형 불순물 주입 영역을 드라이브인 확산하여 제1 및 P형 에미터 영역(115, 117)이 형성될 수 있다. N형 에미터 영역(115)의 폭은 약 1.4 um일 수 있으며, P형 에미터 영역(117)의 폭은 약 0.9 um일 수 있다.
(o)에서, 제1 및 P형 에미터 영역(115, 117) 상부의 산화막을 에칭하여 제거하며, (p)에서, 금속, 예를 들어, 알루미늄을 증착하여 에미터(180)가 형성될 수 있다.
도 28을 참조하면, (a)에서, 상부 구조가 형성된 N형 드리프트층(100)이 준비된다. 하부 구조는 N형 드리프트층(100)의 하면에 형성될 수 있다.
(b)에서, N형 불순물을 N형 드리프트층(100)의 하면에 이온 주입하여 제2 N형 버퍼층(155)이 정의될 수 있다. 여기서, N형 불순물의 주입량은 약 3.0e14 cm-3일 수 있다.
(c)에서, N형 불순물을 N형 드리프트층(100)의 하면에 이온 주입하여 제1 N형 버퍼층(150)이 정의될 수 있다. 여기서, N형 불순물의 주입량은 약 3.5e16 cm-3일 수 있다.
(d)에서, P형 불순물을 N형 드리프트층(100)의 하면에 이온 주입하여 P형 컬렉터층(160)이 정의될 수 있다.
(e)에서, P형 컬렉터층(160)의 상부에 금속, 알루미늄을 증착하여 컬렉터(170)가 형성될 수 있다. 또한 드라이브인 확산에 의해 제1 N형 버퍼층(150), 제2 N형 버퍼층(155)이 형성될 수 있다.
도 29는 IGBT 소자의 턴오프 특성을 예시적으로 나타낸 그래프이며, 도 30은 IGBT 소자의 스위칭 특성을 측정하기 위한 예시적인 회로를 나타낸 도면이다.
도 29를 참조하면, IGBT 소자의 턴오프시, 꼬리전류(Current tail)가 발생한다. 꼬리전류는, 게이트 전압을 문턱전압에서 0V로 급격하게 전환했을 때(즉, 턴오프시) N형 드리프트층(100)으로 유입된 캐리어들이 다시 제자리로 돌아가 재결합되는데, 고농도의 N형 버퍼층(150)에 의해 홀 캐리어가 P형 컬렉터층(160)으로 진입하는 속도가 낮아지게 되어 재결합에 시간이 걸려 전류가 길게 늘어지는 현상이다. 전류를 기준으로, 전체 전류의 90%인 지점에서 소자가 턴오프된다고 정의하며, 도 29와 같이 1 IC,ON 기준 0.1 IC,ON이 측정될 수 있다.
도 30을 참조하면, 턴온 및 턴오프 스위칭 특성 측정을 위한 회로가 예시되어 있다. 스위칭 특성에서, On 상태 및 Off 상태 에너지 소비 값은 컬렉터 전류 및 컬렉터 전압의 면적으로 계산한다. IGBT 소자(Discrete)의 스위칭 특성 실험의 경우 도 30과 같은 회로로 구현하지만, IGBT 2개 이상을 병렬로 연결한 모듈의 경우 커패시터가 포함된 회로를 이용하여 실험할 수 있다. 예시된 회로의 저항, 인덕터 등 회로 구현에 사용된 소자의 파라미터는, 표 9와 같다.
| V In | V CC | R G | R C | L C | |
| 단위 | V | V | Ω | Ω | H |
| 값 | 10 | 300 | 10 | 300 | 1×10-15 |
항복전압 900V급 IGBT 소자의 턴오프 특성 분석시 VCC의 전위차를 생성해주는며, 주로 목표 항복전압의 1/3 ~ 1/2 값을 지정하여 측정한다. VCC에 900V의 1/3값인 300V를 인가했으며 1A급 소자를 구현하는데 옴의 법칙을 적용하여 RC는 300Ω으로 지정하였다.
도 31은 900V 1단 N 버퍼를 갖는 필드 스톱 IGBT 소자의 스위칭 특성을 나타내는 그래프이고, 도 32는 900V 2단 N 버퍼를 갖는 필드 스톱 IGBT 소자의 스위칭 특성을 나타내는 그래프이며, 도 33은 900V 1단/2단 N 버퍼를 갖는 필드 스톱 IGBT 소자의 턴 오프 시간을 나타내는 그래프이다.
도 31 및 도 32를 함께 참조하면, 1단 N 버퍼를 갖는 필드 스톱 IGBT 소자 과 2단 N 버퍼를 갖는 필드 스톱 IGBT 소자의 스위칭 특성을 알 수 있다. 좌측 Y축은 IGBT 소자의 전체 전류량인 1A를 나타내며 우측 Y축은 VCC와 게이트 전압 VG의 값을 나타낸다. X축은 IGBT 소자의 턴온시부터 턴오프시까지의 시간을 나타낸다.
턴온과 턴오프는 시간당 에너지 손실의 총량을 나타내므로, 평균적으로 J(줄) 단위로 표시한다. 1단 N 버퍼를 갖는 필드 스톱 IGBT 소자의 턴오프시 에너지 손실은 약 17.1 J이며 2단 N 버퍼를 갖는 필드 스톱 IGBT 소자의 턴오프시 에너지 손실은 약 15.6J이다. 항복전압이 비슷한 두 필드 스톱 IGBT 소자 중 2단 N 버퍼를 갖는 필드 스톱 IGBT 소자가 턴오프시 손실 에너지가 더 작다.
도 33은, 게이트 전압 VG가 0V일 때, 도 31 및 도 32의 턴오프시 전류특성을 확대한 그래프이며, 두 IGBT 소자가 3.10985us에서 턴오프되면, 1단 N 버퍼를 갖는 필드 스톱 IGBT 소자의 90%지점은 3.26317us이며 2단 N 버퍼를 갖는 필드 스톱 IGBT 소자의 90% 지점은 3.24146us이다. 즉, 1단 N 버퍼를 갖는 필드 스톱 IGBT 소자의 꼬리전류가 더 길게 나타나는 것을 확인할 수 있다. 해당 결과 값은 표 10에 나타내었다.
| 항복전압 | Turn Off | ||
| V | J (줄) | ns (나노초) | |
| 1단 Field Stop IGBT | 969.37 | 17.1 | 153.32 |
| 2단 Field Stop IGBT | 977.49 | 15.6 | 131.61 |
도 34는 900V 1단/2단 N 버퍼를 갖는 필드 스톱 IGBT 소자의 홀 캐리어 밀도 분포를 예시적으로 나타낸 도면이며, 도 35는 900V 1단/2단 N 버퍼를 갖는 필드 스톱 IGBT 소자의 홀 캐리어 밀도를 나타낸 그래프이다.
도 34는 1단 N 버퍼를 갖는 필드 스톱 IGBT 소자와 2단 N 버퍼를 갖는 필드 스톱 IGBT 소자 내부의 홀 캐리어 밀도를 나타낸다. 2단 N 버퍼를 갖는 필드 스톱 IGBT 소자의 경우 최종적으로 버퍼층의 홀 캐리어 밀도는 1단 N 버퍼를 갖는 필드 스톱 IGBT 소자의 경우와 동일하지만, 버퍼층의 크기가 더 크기 때문에 P형 컬렉터층(160)에서 이동하는 홀 캐리어가 감소한 것으로 볼 수 있다.
도 35는 P형 에미터 영역(117) 및 P형 베이스(110)에 걸친 Y축의 홀 캐리어 밀도를 나타낸다. P형 베이스(110)와 N형 드리프트층(100)의 계면인 약 2um지점부터 홀 캐리어의 밀도가 크게 감소하는 것을 확인할 수 있으며, N형 드리프트층(100)의 홀 캐리어는 1단 N 버퍼를 갖는 필드 스톱 IGBT 소자보다 2단 N 버퍼를 갖는 필드 스톱 IGBT 소자에서 더 낮은 것을 볼 수 있다.
이로 인해 IGBT 소자의 턴오프시 전체적으로 홀 캐리어의 주입이 적은 2단 N 버퍼를 갖는 필드 스톱 IGBT 소자가 1단 N 버퍼를 갖는 필드 스톱 IGBT 소자에 비해 더 빠르게 턴오프될 수 있다. 1단 N 버퍼를 갖는 필드 스톱 IGBT 소자의 턴오프 시간은 152.32ns인데 반해, 2단 N 버퍼를 갖는 필드 스톱 IGBT 소자의 턴오프 시간은 131.61ns이다. 따라서, 900V급 1단/2단 N 버퍼를 갖는 필드 스톱 IGBT 소자가 최적화되었으며, 양 IGBT 소자가 동일한 항복전압을 가질 때, 2단 N 버퍼를 갖는 필드 스톱 IGBT 소자의 턴오프 시간은 약 10% 개선되었다.
전술한 본 발명의 설명은 예시를 위한 것이며, 본 발명이 속하는 기술분야의 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 쉽게 변형이 가능하다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시 예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타나며, 특허청구범위의 의미 및 범위 그리고 그 균등 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
Claims (5)
- N형 드리프트층의 상면으로부터 내부를 향해 JFET 영역을 형성하는 단계;
상기 JFET 영역의 상부에 절연된 게이트 및 상기 JFET 영역의 양측에 P형 베이스를 형성하는 단계;
상기 P형 베이스의 상면으로부터 내부를 향해 N형 에미터 영역 및 P형 에미터 영역을 형성하는 단계; 및
상기 N형 드리프트층의 하면에 제1 N형 버퍼층 및 제2 N형 버퍼층을 형성하는 단계를 포함하는, 900V 필드 스톱 IGBT 제조방법. - 청구항 1에 있어서, 상기 N형 드리프트층의 상면으로부터 내부를 향해 JFET 영역을 형성하는 단계는,
상기 N형 드리프트층의 상면상에 N형 불순물을 증착하는 단계;
상기 N형 불순물을 상기 상기 N형 드리프트층 내부로 드라이브인 확산시키는 단계;
상기 N형 드리프트층의 상면상에 N형 불순물을 제거하는 단계; 및
상기 N형 드리프트층을 에칭하는 단계를 포함하는, 900V 필드 스톱 IGBT 제조방법. - 청구항 1에 있어서, 상기 JFET 영역의 상부에 절연된 게이트 및 상기 JFET 영역의 양측에 P형 베이스를 형성하는 단계에서,
상기 게이트는 상기 P형 베이스를 형성하기 위한 마스크인, 900V 필드 스톱 IGBT 제조방법. - 청구항 1에 있어서, 상기 N형 드리프트층의 하면에 제1 N형 버퍼층 및 제2 N형 버퍼층을 형성하는 단계는,
N형 분순물을 상기 N형 드리프트층의 하면에 이온 주입하여 상기 제2 N형 버퍼층을 정의하는 단계;
상기 N형 분순물을 상기 제2 N형 버퍼층과 상이한 이온 주입량으로 상기 N형 드리프트층의 하면에 이온 주입하여 상기 제2 N형 버퍼층의 하부에 상기 제1 N형 버퍼층을 정의하는 단계; 및
정의된 제1 N형 버퍼층 및 제2 N형 버퍼층을 드라이브인 확산시키는 단계를 포함하는, 900V 필드 스톱 IGBT 제조방법. - 청구항 4에 있어서, 상기 제1 N형 버퍼층의 이온 주입량은 상기 제2 N형 버퍼층의 이온 주입량보다 큰, 900V 필드 스톱 IGBT 제조방법.
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| KR1020210067220A KR20220159561A (ko) | 2021-05-25 | 2021-05-25 | 900v 필드 스톱 igbt 제조방법 |
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