JPH10125896A - 絶縁ゲート型サイリスタ - Google Patents

絶縁ゲート型サイリスタ

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JPH10125896A
JPH10125896A JP8272782A JP27278296A JPH10125896A JP H10125896 A JPH10125896 A JP H10125896A JP 8272782 A JP8272782 A JP 8272782A JP 27278296 A JP27278296 A JP 27278296A JP H10125896 A JPH10125896 A JP H10125896A
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JP8272782A
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Tadayoshi Iwaana
忠義 岩穴
Yuichi Harada
祐一 原田
Noriyuki Iwamuro
憲幸 岩室
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Fuji Electric Co Ltd
Original Assignee
Fuji Electric Co Ltd
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    • H01L29/749—Thyristor-type devices, e.g. having four-zone regenerative action with turn-on by field effect
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Abstract

(57)【要約】 【課題】エミッタスイッチドサイリスタ（ＥＳＴ）の破
壊耐量を向上させ、またオン電圧と耐圧とのトレードオ
フ特性を改良する。 【解決手段】第二ｐベース領域６およびｎエミッタ領域
８に突起部を設け、第一ｐベース領域４との間に挟まれ
たｎベース層３の幅を部分的に狭くすることにより、反
転層および蓄積層のチャネルの抵抗を低下させ、接合型
ＦＥＴ効果を抑制してオン電圧を低減する。第二ｐベー
ス領域６およびｎベース層３上のゲート絶縁膜９の厚さ
を、第一ｐベース領域４上のゲート絶縁膜９のそれより
薄くして、反転チャネルの抵抗を低下させることもでき
る。また、第二ｐベース領域６のチャネル長が、第一ｐ
ベース領域４のチャネル長より短くなるようにしてもよ
い。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、電力用スイッチン
グ素子として用いられる絶縁ゲート型サイリスタに関す
る。
【０００２】
【従来の技術】サイリスタはその低オン電圧特性から、
大容量用途に必要不可欠な素子として使われてきた。そ
して今日、ゲートターンオフ（ＧＴＯ）サイリスタが、
高電圧・大電流領域用素子として多く使われている。し
かしながら，ＧＴＯサイリスタは、ターンオフに多大
なゲート電流を必要とする、すなわちターンオフゲイン
が小さい、安全なターンオフのために大きなスナバ回
路が必要である等、その欠点が顕在化してきている。ま
た、ＧＴＯサイリスタはその電流・電圧特性において，
電流飽和特性を示さないことから，負荷短絡保護のため
にヒューズ等の受動部品をつながなくてはならず，シス
テムの小型化・コストの削減の大きな障害となってい
る。Ｖ．Ａ．Ｋ.Temple 氏がＩＥＥＥ ＩＥＤＭ Tech.
Dig.1984．ｐ282 に発表した電圧駆動型サイリスタであ
るMOS ControlledThyristor(MCT)は、以来世界の様々な
研究機関において、その特性解析、改善が行われてい
る。これはＭＣＴが電圧駆動型であるため、ＧＴＯサイ
リスタに比べ、格段に容易なゲート回路で済み、かつ低
オン電圧特性を示すことによる。しかしＭＣＴは、ＧＴ
Ｏサイリスタと同様に、電流飽和特性を示さないため、
実際に使用する際にはヒューズ等の受動部品が必要とな
る。
【０００３】Pattanayak博士らはEmitter Switched Thy
ristor（以下ＥＳＴと記す）が電流飽和特性を示すこと
を明らかにした。［US.Patent No.4,847,671(JuI.11,19
89)]また、Ｍ．Ｓ．Shekar氏等は、ＩＥＥＥ Electron
Device Lett. vol.12 (1991) p387 にDual Channel型
Emitter Switched Thyristor （ＥＳＴ）が高電圧領域
まで電流飽和特性を示すことを実測により示した。さら
に，発明者らは、Proc. ＩＥＥＥ ＩＳＰＳＤ ’93，
p71 とProc. ＩＥＥＥ ＩＳＰＳＤ ’94，p195 に、
このＥＳＴのＦＢＳＯＡ（順バイアス安全動作領域）、
ＲＢＳＯＡ（逆バイアス安全動作領域）の解析結果を発
表し、電圧駆動型サイリスタにおいて，初めて負荷短絡
時の安全動作領域を有する素子開発に道を開いた。図２
５に、ＥＳＴの素子構造を示す。
【０００４】この図に見られるように、この素子は、ｐ
エミッタ層１の上にｎバッファ層２を介して設けられた
ｎベース層３の表面層に、第一ｐベース領域４およびそ
の一部を占め拡散深さの深いｐ+ ウェル領域５ならびに
第二ｐベース領域６が形成され、第一ｐベース領域４の
表面層にｎソース領域７、第二ｐベース領域６の表面層
にｎエミッタ領域８がそれぞれ形成されている。第一ｐ
ベース領域４のｎソース領域７とｎベース層３の露出部
とに挟まれた部分から、第二ｐベース領域６のｎエミッ
タ領域８とｎベース層３の露出部とに挟まれた部分にわ
たってゲート酸化膜９を介してゲート電極層１０が設け
られている。しかし、いずれもＺ方向の長さが有限で、
その外側で第一ｐベース領域４と第二ｐベース領域６は
連結され、さらにその外側にＬ字型にｐ+ ウェル領域５
が形成されている。そしてｎソース領域７の表面に接触
するカソード電極１１は、ｐ+ ウェル領域５の表面にも
共通に接触している。一方、ｐエミッタ層１の裏面には
全面にアノード電極１２が設けられている。
【０００５】この素子のカソード電極１１を接地し，ア
ノード電極１２に正の電圧を印加した状態でゲート電極
層１０に正の電圧を加えると，ゲート酸化膜９の下に反
転層（一部蓄積層）が形成され、ｎソース領域７、ｐベ
ース領域４およびｎベース層３からなる横型ＭＯＳＦＥ
Ｔがオンする。これにより，まず電子がカソード電極１
１からｎソース領域７を経て第一ｐベース領域４の表面
層の反転層（チャネル）を通り、ｎベース層３に供給さ
れる。この電子は、ｐエミッタ層１、ｎバッファ層２お
よびｎベース層３、第一、第二ｐベース領域４、６およ
びｐ+ ウェル領域５よりなるｐｎｐトランジスタのベー
ス電流として働き，それによってこのｐｎｐトランジス
タが動作する。すると正孔が、ｐエミッタ層１から注入
され，ｎバッファ層２、ｎベース層３を通って第一ｐベ
ース領域４へ流れる。正孔の一部は第二ｐベース領域６
へと流れ、ｎエミッタ領域８の下をＺ方向に流れてカソ
ード電極１１へと抜けていく。（この動作をＩＧＢＴモ
ードと呼ぶ。）電流がさらに増加すると、ｎエミッタ領
域８と第二ｐベース領域６間のｐｎ接合が順バイアスさ
れ、ｐエミッタ層１、ｎバッファ層２およびｎベース層
３、第二ｐベース領域６およびｎエミッタ領域８からな
るサイリスタ部がラッチアップの状態になる。（この動
作をサイリスタモードと呼ぶ。）このＥＳＴをオフする
には，ゲート電極層１０の電位を横型ＭＯＳＦＥＴのし
きい値以下に下げ，このＭＯＳＦＥＴをオフする。そう
することにより、ｎエミッタ８はカソード電極１１から
電位的に切離され、サイリスタ動作が止まる。
【０００６】図２６、２７は、Ｍ．Ｓ．Shekar氏らの発
明にかかるＵＳ．Patent No.5,317,171(May 31,1994)お
よびＵＳ．Patent No.5,319,222(June 7,1994)に記載さ
れた改良型ＥＳＴの断面図である。特に図２７の改良型
ＥＳＴは、図２５に示したＥＳＴと異なり、より低オン
電圧化を目指したものである。図２８はＬ．Leipold 氏
らの発明にかかるＵＳ．Patent No.4,502,070(Feb.26,1
985)に記載されたＦＥＴ制御サイリスタの断面図であ
り、第二ｐベース領域６の上に電極が接触していないこ
とが特徴である。
【０００７】
【発明が解決しようとする課題】上記の説明からわかる
ように、図１７に示したＥＳＴは第二ｐベース領域６を
Ｚ方向に流れる正孔を利用して、第二ｐベース領域６と
ｎエミッタ領域８との間のｐｎ接合を順バイアスしてい
るため、カソード電極１１と第二ｐベース領域６との接
触部に近づくにつれ、前記順バイアスの度合いが小さく
なる。つまり、前記のｐｎ接合において、ｎエミッタ領
域８からの電子の注入量がＺ方向に沿って均一でないと
いうことである。このようなオン状態から、このＥＳＴ
をオフすると、当然順バイアスの浅いカソード電極１１
との接触部近くの接合から回復してゆき、カソード電極
１１との接触部から遠い部分が、なかなか回復しない。
このため、オフ時における電流集中を招き易く、ターン
オフ時の破壊耐量が小さくなってしまう。
【０００８】図２６の素子の動作原理は図２５のＥＳＴ
と変わらないが、カソード電極１１がＹ方向に延びて第
二ｐベース領域６の表面に直接接触しているので、ター
ンオフ速度が速くでき、かつＺ方向の正孔電流を利用し
ていないので、均一なオンが可能である。しかし、サイ
リスタ動作時にｎエミッタ領域８と第二ｐベース領域６
との間のｐｎ接合がオンしても、今度は水平方向（Ｙ方
向）に少数キャリアの注入の不均一が起こり、予期した
ほどオン電圧が下がらない。これを解決するために、例
えば第二ｐベース領域６の不純物濃度を下げて、その抵
抗を上げたとすると、順方向耐圧時にｎエミッタ領域８
に空乏層がパンチスルーしてしまい、十分な耐圧がでな
いことになる。
【０００９】図２７に示した素子は、さらにオン電圧を
下げるために、ｎエミッタ８が第二ｐベース領域６より
はみ出す構造となっているが、この構造では順方向耐圧
がでないという欠点がある。図２８に示した素子は、ｎ
エミッタ領域８、第二ｐベース領域６をカソード電極１
１から完全に切り離すことによって、不均一なサイリス
タ動作は発生しないようになっている。しかしながらこ
の構造では、正孔電流が第一ｐベース領域側に集中し
て流れるため、破壊耐量が低い。ＩＧＢＴモードでの
トランジスタ動作でのコンダクタンスが接合型ＦＥＴ効
果のため低くなるという欠点がある。
【００１０】更に、ＥＳＴ、ＦＥＴ制御サイリスタのい
ずれにおいても素子が流すことのできる最大の電流（制
限電流）が大きく、負荷短絡時の破壊耐量が小さいとい
う問題点がある。以上の問題に鑑みて本発明の目的は、
ターンオフ時にｐｎ接合を均一に回復できる構造を有し
てターンオフ耐量が大きく、負荷短絡時の破壊耐量が大
きく、かつオン電圧が小さい絶縁ゲート型サイリスタを
提供することにある。
【００１１】
【課題を解決するための手段】上記課題の解決のため本
発明は、高比抵抗の第一導電型ベース層と、その第一導
電型ベース層の一面側の表面層に選択的に形成された第
一、第二の第二導電型ベース領域と、第一の第二導電型
ベース領域の下方に接続して形成された第一の第二導電
型ウェル領域と、第一の第二導電型ベース領域の表面層
に選択的に形成された第一導電型ソース領域と、第二の
第二導電型ベース領域の表面層に選択的に形成された第
一導電型エミッタ領域と、第一導電型のソース領域およ
びエミッタ領域間に挟まれた第一の第二導電型ベース領
域の表面、第一導電型ベース層の露出部および第二の第
二導電型ベース領域の表面上に絶縁膜を介して形成され
たゲート電極層と、第一の第二導電型ベース領域の露出
部と第一導電型ソース領域とに共通に接触する第一主電
極と、第一導電型ベース層の他面側に形成された第二導
電型エミッタ層と、その第二導電型エミッタ層に接触す
る第二主電極と、ゲート電極層に接触するゲート電極と
を備え、第二の第二導電型ベース領域および第一導電型
エミッタ領域の表面全面が絶縁膜で覆われたものにおい
て、第一、第二の第二導電型ベース領域間に挟まれた第
一導電型ベース層の幅が部分的に狭い部分を設けるもの
とする。
【００１２】そのようにすれば、絶縁ゲートに電圧を印
加し、ゲート電極層の直下に反転層を生じさせたとき、
第一導電型エミッタ領域がＭＯＳＦＥＴのチャネル領域
を介して第一主電極と同電位になり、第一導電型エミッ
タ領域、第二の第二導電型ベース領域、第一導電型ベー
ス層および第二導電型エミッタ層からなるサイリスタが
オンする。このとき、第二の第二導電型ベース領域およ
び第一導電型エミッタ領域の表面が絶縁膜で覆われてい
るので、第一導電型エミッタ領域全体から均一に電子の
注入が起きるため、速やかにサイリスタモードに移行
し、オン電圧が低くなる。従来のＥＳＴのように第二の
第二導電型ベース領域をＺ方向に流れる正孔電流が必要
でない。しかも、第一導電型ベース層の幅の部分的に狭
い部分を設けることによって、実効的なチャネル長を短
縮でき、かつ接合型ＦＥＴ効果を低減して、オン電圧が
小さくできる。逆にターンオフ時には、ｐｎ接合の回復
が均一におこなわれ、電流の集中が無く、破壊耐量が大
きくなる。
【００１３】また、第二の第二導電型ベース領域および
第一導電型ベース層上のゲート絶縁膜が、第一の第二導
電型ベース領域上のゲート絶縁膜より厚さが薄いことが
よい。そのようにすれば、ゲート電極に電圧を印加した
際に第二の第二導電型ベース領域の表面に生じる反転層
および第一導電型ベース層の表面層に生じる蓄積層の導
電率が向上する。
【００１４】そして、第一導電型ベース層と第一導電型
エミッタ領域とに挟まれた第二の第二導電型ベース領域
の表面露出部の幅が、第一導電型ベース層と第一導電型
ソース領域とに挟まれた第一の第二導電型ベース領域の
表面露出部の幅より短いものとする。そのようにすれ
ば、ゲート電極に電圧を印加した際に第二の第二導電型
ベース領域の表面に生じる反転層の長さが短くなるの
で、直列抵抗分が減少する。その結果オン電圧は低下す
る。
【００１５】そして、第二の第二導電型ベース領域が、
ほぼストライプ状に形成され或いは、第一、第二の第二
導電型ベース領域、第一導電型エミッタ領域、第一導電
型ソース領域の少なくとも一つが、多角形、円形又は楕
円形のいずれかとするのがよい。そのようにすれば、半
導体基板の利用効率が高められ、また電流の分布が均一
化されて熱的なバランスもよくなる。
【００１６】特に、第二の第二導電型ベース領域を囲む
ように、第一の第二導電型ベース領域およびその表面層
の第一導電型ソース領域が形成され、或いは第二の第二
導電型ベース領域の周囲に、複数の第一の第二導電型ベ
ース領域が形成されているものがよい。そのようにすれ
ば、第一導電型エミッタ領域からチャネル領域を通って
第一導電型ソース領域に流れる電流が分散され、電流集
中することがない。
【００１７】第一、第二の第二導電型ベース領域、第一
導電型エミッタ領域、第一導電型ソース領域が、いずれ
も多角形で、第二の第二導電型ベース領域および第一導
電型エミッタ領域の頂点が、第一の第二導電型ベース領
域および第一導電型ソース領域の多角形の辺に対向する
ものとする。そのようにすれば、第一導電型ベース層の
幅の部分的に狭い部分を設けたときと同じ作用が得られ
る。
【００１８】第二の第二導電型ベース領域の周囲に、複
数の第一の第二導電型ベース領域およびその表面層の第
一導電型ソース領域が形成され、第二の第二導電型ベー
ス領域表面上の絶縁膜を囲むようにほぼ環状のゲート電
極が設けられ、そのゲート電極を挟んだ反対側に絶縁膜
を介して第一主電極が設けられているものでもよい。そ
のようにすれば、ゲート電極下の第一導電型半導体層の
表面層に蓄積層が形成され、オン電圧が低くなる。
【００１９】また、第一主電極と第一の第二導電型ベー
ス領域および第一導電型ソース領域との接触部の形状
が、多角形、円形又は楕円形のいずれかであることがよ
い。そのようにすれば、半導体基板の利用効率が高めら
れ、また電流の分布が均一化されて熱的なバランスもよ
くなる。第一導電型エミッタ領域の拡散深さが、第一導
電型ソース領域のそれより深いことがよい。
【００２０】そのようにすれば、サイリスタ部における
電子の注入が増大し、トランジスタの電流増幅率が大き
くなる。その結果オン電圧が低下する。第二の第二導電
型ベース領域の下方に接続して形成された第二の第二導
電型ウェル領域を有し、その第二の第二導電型ウェル領
域の拡散深さが第一の第二導電型ウェル領域のそれと同
じであるものとする。
【００２１】そのようにすれば、第一、第二の第二導電
型ウェル領域を一度に形成でき、別々に形成する必要が
ない。更にまた、ライフタイムキラーが局在化されてい
るものとする。そのようにすれば、キャリアのライフタ
イム分布を最適に制御でき、不要な部分にライフタイム
キラーが存在しないので、オン電圧の増大等の悪影響が
避けられる。
【００２２】
【発明の実施の形態】上記の課題解決のため、ＥＳＴを
発展させた様々な絶縁ゲート型サイリスタを試作した。
その過程において、発明者等は第一の主電極を第二の第
二導電型ベース領域に接触させる必要がないこと、そし
て第二の第二導電型ベース領域の表面を絶縁膜で覆った
素子でもサイリスタモードに移行し、オン電圧とターン
オフ時間とのよいトレードオフ特性を示すことを見いだ
した。更に、平面的なパターンや不純物濃度についても
検討を重ねた。
【００２３】その結果に基づき、第一、第二の第二導電
型ベース領域の拡散深さや不純物濃度を変えて、耐圧特
性やオン電圧が改善されることがわかった。また第二の
第二導電型ベース領域の形状を変えたり、第二の第二導
電型ベース領域および第一導電型ベース層上のゲート絶
縁膜の厚さを変えたり、または第一導電型ベース層と第
一導電型エミッタ領域とに挟まれた第二の第二導電型ベ
ース領域の表面露出部の幅を変えたりすることがそれぞ
れ良い影響をもたらすことがわかった。
【００２４】第一、第二の第二導電型ベース領域の配置
としては、ストライプ状にして対向させても、多角形、
円形、楕円形としてもよい。特に第二の第二導電型ベー
ス領域を囲むように第一の第二導電型ベース領域を配置
すると、電流の集中が抑えられ、トレードオフ特性が向
上する。第二の第二導電型ベース領域の周囲に複数の第
一の第二導電型ベース領域を配置することもよいこと、
第一導電型エミッタ領域の拡散深さを変えること、ライ
フタイムキラーを局在化することも有効であった。
【００２５】以下、図２５と共通の部分に同一の符号を
付した図面を参照しながら本発明の実施例を説明する。
以下の実施例では、ｎ、ｐを冠した領域、層等はそれぞ
れ電子、正孔を多数キャリアとする領域、層を意味する
ものとし、第一導電型をｎ型、第二導電型をｐ型とする
が、これを逆にすることも可能である。 〔実施例１〕図１は、本発明第一の実施例（以下実施例
１と記す）の絶縁ゲート型サイリスタのシリコン基板上
の絶縁膜や電極を除去した表面の各拡散領域を示す平面
図である。ｎベース層３の表面層に突起部を持つ六角形
の第二ｐベース領域６が形成され、第二ｐベース領域６
を囲んで六個のやはり六角形の第一ｐベース領域４が配
置された形のパターンが繰り返されて、絶縁ゲート型サ
イリスタを構成している。第一ｐベース領域４の内部に
は、六角環状のｎソース領域７が形成され、第二ｐベー
ス領域６の内部には、突起部を持つ六角形のｎエミッタ
領域８が形成されている。ｎエミッタ領域７の内側の点
線は、カソード電極１１の接触領域を示している。特
に、第二ｐベース領域６およびｎエミッタ領域８に突起
部があり、第一ｐベース領域４と第二ｐベース領域６と
が接近している。図示していないがゲート電極層は、ほ
ぼｎソース領域７とｎエミッタ領域８とに挟まれた領域
上に設けられている。
【００２６】図２（ａ）は、図１の平面図中のＡ−Ａ
線、すなわち第二ｐベース領域６の突起部に沿った断面
図、図２（ｂ）は、同図のＢ−Ｂ線、すなわち第二ｐベ
ース領域６の突起部でない部分の断面図である。これら
の図に示した絶縁ゲート型サイリスタの半導体基板部分
の構造は、図２５のＥＳＴと良く似ている。すなわち、
高比抵抗のｎ型ベース層３の一方の面側の表面層に互い
に離れた第一ｐベース領域４と第二ｐベース領域６が形
成され、さらに、寄生サイリスタのラッチアップを防ぐ
目的で、第一ｐベース領域４の一部に第一ｐベース領域
４より拡散深さの深いｐ+ ウェル領域５が形成されてい
る。ｎ型ベース層３の他方の面側には、ｎ + バッファ層
２を介してｐエミッタ層１が形成されている。第一ｐベ
ース領域４の表面層には、ｎソース領域７、第二ｐベー
ス領域６の表面層にはｎエミッタ領域８がそれぞれ選択
的に形成されている。そして、表面上には、図２５と同
様に、ｎソース領域７とｎエミッタ領域８とに挟まれた
第一ｐベース領域４、ｎベース層３の表面露出部、第二
ｐベース領域６の表面上にゲート酸化膜９を介して多結
晶シリコンのゲート電極層１０が設けられて、ｎソース
領域７、第一ｐベース領域４、ｎベース層３からなるｎ
チャネル横型ＭＯＳＦＥＴが構成されている。図の上側
の表面は、りんガラス（ＰＳＧ）等の絶縁膜１４で覆わ
れ、第一ｐベース領域４およびｎソース領域７の表面上
にカソード電極１１が共通に接触するように接触孔が開
けられている。ｎエミッタ領域８の表面上は絶縁膜１９
で覆われている。また、ｐエミッタ層１の表面に接触し
て、アノード電極１２が設けられている。図２（ｂ）の
断面図でゲート電極層１０に接触してゲート電極１３が
設けられているが、必ずしもこの断面で接触しなくても
よい。カソード電極１１は、図２（ａ）の断面図に見ら
れるように、絶縁膜１４を介してゲート電極層１０の上
にも延長されることが多い。
【００２７】図１のｎエミッタ領域８および第二ｐベー
ス領域６の上に当たる部分には、絶縁膜１９があり、一
方ｎソース領域７とその中のｐ+ ウェル領域５の上に当
たる部分には、カソード電極１１が接触しており、その
周囲を第一ｐベース領域４が囲んでいることがわかる。
第一ｐベース領域４と第二ｐベース領域６との間および
二つの第一ｐベース領域４の間には、ｎベース層３が露
出しており、第一ｐベース領域４、第二ｐベース領域６
およびｎベース層３の表面露出部の上方には、ゲート電
極層１０が設けられている。
【００２８】なお、実施例１の絶縁ゲート型サイリスタ
は、拡散領域形成のためのマスクを変えるだけで従来の
絶縁ゲート型サイリスタと同じ工程で製造できる。すな
わち、例えば１２００Ｖ用素子としては、比抵抗０．０
２Ω・ｃｍ、厚さ４５０μmのｐ型シリコン基板上に、
ｎ+ バッファ層２として比抵抗０．０５Ω・ｃｍ、厚さ
１５μm のｎ層、ｎベース層３として比抵抗８０Ω・ｃ
ｍ、厚さ１１５μm のｎ層を、順次エピタキシャル成長
させたウェハを用いる。ｐ+ ウェル領域５、第一、第二
のｐベース領域４、６およびｐエミッタ層１は、ホウ素
イオンのイオン注入および熱拡散により形成し、ｎエミ
ッタ領域８およびｎソース領域７は、それぞれ砒素イオ
ンおよび燐イオンのイオン注入および熱拡散により形成
した。第一ｐベース領域４、第二ｐベース領域６、ｎソ
ース領域７およびｎエミッタ領域８の端は、半導体基板
上の多結晶シリコンからなるゲート電極層１０等をマス
クとして形成され、それぞれの横方向拡散により、間隔
が決められている。カソード電極１１およびゲート電極
１３はＡｌ合金のスパッタリングにより形成し、アノー
ド電極１２は、金属基板に半田づけするためＴｉ／Ｎｉ
／Ａｕの三層をスパッタリングで堆積して形成してい
る。また、スイッチング時間の短縮を図るためのキャリ
アのライフタイム制御を電子線照射でおこなった。
【００２９】各部の寸法例としては、ｐ+ ウェル領域５
の拡散深さは６μｍ、第一、第二のｐベース領域４、６
の拡散深さは３μｍ、ｎエミッタ領域８、ｎソース領域
７の拡散深さはそれぞれ１μｍ、０．３μｍである。こ
れにより、サイリスタ部のｎｐｎトランジスタの電流増
幅率が大きくなり、オン電圧は小さくなっている。ゲー
ト電極１０の幅としては、第一、第二のｐベース領域の
間の距離Ｌg は１５μｍを基本とし、第二ｐベース領域
６の突起部の部分での間隔Ｌgminを３〜１５μｍの範囲
で変えて実験をした。第一ｐベース領域４同士の間は約
３０μｍ、ｎソース領域７の幅は４μｍ、セルピッチは
５５μｍである。但し、ｎエミッタ領域８の第一ｐベー
ス領域４に近い部分は、ｎソース領域７とほぼ同じ拡散
深さになっている。これは、耐圧を考慮したものであ
る。
【００３０】このように形成された絶縁ゲート型サイリ
スタの動作を次に説明する。カソード電極１１を接地
し、アノード電極１２に正の電圧を印加した状態で、ゲ
ート電極１３に、ある値（しきい値）以上の正の電圧を
加えると、ゲート電極層１０の下方に反転層（一部蓄積
層）のチャネルが形成され、前記横型ＭＯＳＦＥＴがオ
ンする。これにより、先ず電子がカソード電極１１→ｎ
ソース領域７→ＭＯＳＦＥＴのチャネルの経路を通って
ｎベース層３に供給される。この電子は、ｐｎｐトラン
ジスタ（ｐエミッタ層１／ｎ+ バッファ層２およびｎベ
ース層３／ｐベース領域４（ｐ+ ウェル領域５））のベ
ース電流として働き、そして正孔が、ｐエミッタ層１か
ら注入され、ｎ+ バッファ層２、ｎベース層３を通り、
第一ｐベース領域４へと流れる。よってこのｐｎｐトラ
ンジスタが動作する。（この動作をＩＧＢＴモードと呼
ぶ。）この時、第二ｐベース領域６はフローティングと
なっているので、ｎベース層３を流れる正孔電流のため
に次第に電位が上がってゆく。図２の断面図からわかる
ように、オン時にはｎエミッタ領域８はＭＯＳＦＥＴの
チャネルを通じてｎソース領域７とほぼ等電位に保たれ
るので、やがてｎエミッタ領域８全体から均一に第二ｐ
ベース領域６へ電子の注入が生じ、ｐエミッタ層１、ｎ
+ バッファ層２およびｎベース層３、第二ｐベース領域
６、ｎエミッタ領域８からなるサイリスタ部が動作す
る。（この動作をサイリスタモードと呼ぶ。） ターンオフ時には、ゲート電極層１０の電位を横型ＭＯ
ＳＦＥＴのしきい値以下に下げ、横型ＭＯＳＦＥＴをオ
フすることによって、ｎエミッタ領域８がカソード電極
１１から電気的に分離され、よってサイリスタ部の動作
が止まる。
【００３１】オン時にｎエミッタ領域８はゲート電極層
１０直下のチャネルを通じてカソード電極１１とほぼ同
電位に保たれる。そうすると、図１の絶縁ゲート型サイ
リスタでは第二ｐベース領域６およびｎエミッタ領域８
の表面上がいずれも絶縁膜１４で覆われ、第二ｐベース
領域６がカソード電極１１に接していないため、ｎベー
ス層３を流れる正孔電流によって第二ｐベース領域６の
電位が次第に上昇し、ついに、ｎエミッタ領域８からの
電子の注入を生じて、ｎエミッタ領域８、第二ｐベース
領域６、ｎベース層３およびｐエミッタ層１からなるサ
イリスタがオンする。従って、図２５に示した従来のＥ
ＳＴのように第二ｐベース領域内をＺ方向に流れる正孔
電流は必要でなく、速やかにＩＧＢＴモードからサイリ
スタモードに移行できる。またｎエミッタ領域８全体か
ら均一に電子の注入が生じるのでオン電圧が低くなる。
【００３２】逆にターンオフ時には、ｎエミッタ領域８
と第二ｐベース領域６の間のｐｎ接合の回復が均一に行
われ、電流の集中がなく、電流集中が回避されて、逆バ
イアス安全動作領域（ＲＢＳＯＡ）が格段に大きくな
る。しかも、第二ｐベース領域６の周りに、表面層にｎ
ソース領域７をもつ複数の第一ｐベース領域４が配置さ
れているので、電流集中が無く、破壊耐量が大きい。
【００３３】図３に、Ｌg が１５μｍでＬgminが６μｍ
の場合の電流、電圧特性曲線を示す。横軸は電圧、縦軸
は電流密度である。同図に、図４にシリコン基板上の拡
散領域の平面図を示したような第二ｐベース領域６およ
びｎエミッタ領域８の突起部の無い比較例二例の電流、
電圧特性曲線も示した。この場合は、Ｌg とＬgminが等
しくなる。図６は、図４のＣ−Ｃ線に沿った断面図であ
る。図２（ｂ）と同じく、第一ｐベース領域４と第二ｐ
ベース領域６との間の距離が広くなっている。
【００３４】例えば、電流密度５０Ａ／ｃｍ2 のオン電
圧でみると、細線で示したＬg が１５μｍで突起部がな
い場合の２．０Ｖに対し、本実施例の素子では約１．７
５Ｖで、凡そ０．２５Ｖの低下が見られる。これは、実
施例の素子では、第二ｐベース領域６およびｎエミッタ
領域８の突起部を設けることによって、ｎベース層３表
面に形成されるチャネル（以下蓄積層と記す）が短くな
ってその抵抗が低減されたためである。図中に、突起部
を設けずに、第一ｐベース領域４と第二ｐベース領域６
との間隔Ｌg を一様に６μｍと近づけた場合の特性曲線
を点線で示したが、５０Ａ／ｃｍ2 でのオン電圧は２．
４０Ｖと大きくなっている。これは、上の実施例１とは
逆に接合型ＦＥＴ効果が強くなったため、ｎソース領域
７からｎベース層３への電子の供給に制限がかかり、そ
れに伴って正孔の注入が抑えられ、結果としてサイリス
タのオン動作が遅くなって、オン電圧が大きくなるので
ある。
【００３５】図７は、５０Ａ／ｃｍ2 に於けるオン電圧
の Ｌgmin依存性を示した図である。横軸は突起部での
Ｌgmin、縦軸はオン電圧である。なお、ターンオフ損失
が一定になるようにライフタイム制御がされている。Ｌ
gminを小さくする程、オン電圧が低下し、Ｌgminが３μ
ｍのとき、オン電圧は１．５７Ｖまで低下している。こ
れはｎソース領域７からの電子の供給が、先に述べたよ
うに接合型ＦＥＴ効果により大きく抑制されることが無
く、また蓄積層の抵抗を低減しているためである。ま
た、飽和電流を測定したところ、Ｌgminが６〜１５μｍ
の範囲では、２００Ａ／ｃｍ2 であり、変化を示さなか
った。これは飽和電流が、ゲート酸化膜の容量、ゲート
酸化膜直下の第一ｐベース領域４の表面不純物濃度によ
ってきまるためである。ただし、Ｌgminが３μｍの絶縁
ゲート型サイリスタでは飽和しなかった。この場合は、
第一、第二ｐベース領域４、６がつながってしまうの
で、アノードの電位にかかわらず、ｎソース領域７から
ｎエミッタ領域８へと電子を供給し続けるためである。
【００３６】同図にＬg を変化させた場合のＬg 依存性
をも示した（点線）。こちらは、Ｌg を小さくするにつ
れて、オン電圧が上昇しているが、前にも述べたように
接合型ＦＥＴ効果のためである。また、Ｌg を大きくす
るにつれて、オン電圧の低減の度合いが少なくなってい
るが、これは蓄積層の抵抗増大と、サイリスタ面積の減
少の影響である。
【００３７】図７から、単にＬg を小さくするのでな
く、Ｌg をある大きな値に保ちながらＬgminを小さくす
ることによって、オン電圧の低い絶縁ゲート型サイリス
タが実現できることがわかる。図８は、実施例１の絶縁
ゲート型サイリスタにおいて、キャリアのライフタイム
を変えた場合のオン電圧とターンオフ時間とのトレード
オフ特性である。横軸は、電流密度５０Ａ／ｃｍ2 に於
けるオン電圧、縦軸はターンオフ時間である。同図に比
較のため、先に説明した第二ｐベース領域の突起部のな
い比較例および図２５に示したＥＳＴ（以下ＥＳＴ−１
とする）、図２６に示したＥＳＴ（以下ＥＳＴ−２とす
る）、図２７に示したＥＳＴ（以下ＥＳＴ−３とす
る）、ＩＧＢＴのトレードオフ特性も示した。ＥＳＴ−
２、ＥＳＴ−３のｎエミッタ領域８の幅は共に２０μｍ
とした。
【００３８】実施例１の絶縁ゲート型サイリスタは、そ
れら比較例よりはるかに良いトレードオフ特性を有して
いることがわかる。第二ｐベース領域の突起部のない比
較例のうちＬg が１５μｍのものは、ＥＳＴ−３と似た
ような特性を示し、一方Ｌgが６μｍのものは、先に述
べた理由により、ＩＧＢＴよりも悪い特性となってい
る。 ［実施例２］キャリアのライフタイム制御方法として、
実施例１の電子線照射の代わりに、ヘリウムイオンの注
入によっておこなった。ヘリウムイオン照射の条件とし
ては、加速電圧２４ＭｅＶ、ドーズ量１×１０11〜１×
１０12ｃｍ-2とし、照射後３５０〜３７５℃でアニール
した。
【００３９】この実施例２の絶縁ゲート型サイリスタの
オン電圧とターンオフ時間とのトレードオフ特性も図８
に示したヘリウムイオン照射は、ライフタイムキラーと
なる結晶欠陥を局在化できる方法であり、ライフタイム
キラーの分布が最適化され、不必要な部分にライフタイ
ムキラーを発生させることがなくなるため、実施例１の
絶縁ゲート型サイリスタより一段と良いトレードオフ特
性となっている。
【００４０】他にプロトンの照射でライフタイム制御を
行った絶縁ゲート型サイリスタも試作した。ドーズ量は
ヘリウムイオンの照射とほぼ同程度である。その素子の
特性は、ヘリウムイオンの照射で行った実施例２とほぼ
同じであった。 ［実施例３］図９は、本発明第三の実施例の絶縁ゲート
型サイリスタのシリコン基板上の絶縁膜や電極を除去し
た表面の各拡散領域を示す平面図である。ｎベース層３
の表面層に突起部を持つストライプ状の第二ｐベース領
域６が形成され、その第二ｐベース領域６に対向してス
トライプ状の第一ｐベース領域４が配置された形のパタ
ーンが繰り返されている。第二ｐベース領域６の内部に
は、突起部を持つストライプ状のｎエミッタ領域８が形
成され、第一ｐベース領域４の内部には、ストライプ状
のｎソース領域７が形成されている。ｎソース領域７の
内側の点線は、カソード電極１１の接触領域を示してい
る。
【００４１】図９のＤ−Ｄ線に沿った断面は図２（ａ）
と同じに、Ｅ−Ｅ線に沿った断面は図２（ｂ）と同じに
なる。この実施例３の絶縁ゲート型サイリスタは実施例
１、２と平面的なパターンが異なるものであり、動作特
性等はほぼ同様である。ゲート電極層１０の幅として、
第一、第二のｐベース領域の間Ｌg は１５μｍを基本と
し、第二ｐベース領域６の突起部の部分での間隔Ｌgmin
を３〜１５μｍの範囲で変えて実験をした。図１０は、
５０Ａ／ｃｍ2 に於けるオン電圧のＬgmin依存性を示し
た図である。横軸は突起部でのＬgmin、縦軸はオン電圧
である。なお、ターンオフ損失が一定になるようにライ
フタイム制御がされている。Ｌgminを小さくする程、オ
ン電圧が低下し、Ｌgminが３μｍのとき、オン電圧は
１．６２Ｖまで低下している。これは、ｎソース領域７
からの電子の供給が接合型ＦＥＴ効果により大きく抑制
されることが無く、蓄積層の抵抗を低減しているためで
ある。また、飽和電流を測定したところ、Ｌgminが６〜
１５μｍの範囲では、３００Ａ／ｃｍ2 であり、変化を
示さなかった。これは飽和電流が、ゲート酸化膜の容
量、ゲート酸化膜直下の第一ｐベース領域４の表面不純
物濃度によってきまるためである。また、Ｌgminが３μ
ｍの絶縁ゲート型サイリスタでは飽和しなかった。実施
例１の項で述べたようにこの場合、第一、第二ｐベース
領域４、６がつながってしまい、ｎソース領域７からｎ
エミッタ領域８へと電子を供給し続けるためである。
【００４２】同図に、図５に示したようなシリコン基板
上の拡散領域の平面形状が第二ｐベース領域６およびｎ
エミッタ領域８の突起部の無い場合のＬg 依存性をも示
した。こちらは、Ｌg を小さくするにつれて、オン電圧
が上昇しているが、これは前にも述べたように接合型Ｆ
ＥＴ効果のためである。また、Ｌg を大きくするにつれ
て、オン電圧の低減の度合いが少なくなっているが、こ
れは蓄積層の抵抗増大と、サイリスタ面積の減少の影響
である。
【００４３】図から、単にＬg を小さくするのでなく、
Ｌg をある大きな値に保ちながらＬgminを小さくするこ
とによって、オン電圧の低い絶縁ゲート型サイリスタが
実現できることがわかる。図１１は、実施例３の絶縁ゲ
ート電型サイリスタにおいて、電子線照射でキャリアラ
イフタイムを変えた場合のオン電圧とターンオフ時間と
のトレードオフ特性である。横軸は、電流密度５０Ａ／
ｃｍ2 に於けるオン電圧、縦軸はターンオフ時間であ
る。同図に比較のため、先に説明した第二ｐベース領域
の突起部のない比較例のトレードオフ特性も示した。
【００４４】実施例３の絶縁ゲート型サイリスタは、第
二ｐベース領域の突起部のないものよりはるかに良いト
レードオフ特性を有していることがわかる。一方Ｌg が
６μｍのものは、先に述べた理由により、それより更に
悪い特性となっている。 〔実施例４〕これまでの実施例は、いずれもｐエミッタ
層１とｎベース層３との間にｎ+ バッファ層２を設けた
素子であったが、ｎ+ バッファ層２の無い素子において
も、本発明は適用できる。図１２（ａ）、（ｂ）は、エ
ピタキシャルウェハでなく、バルクシリコンウェハを用
いて作製した本発明第四の実施例の絶縁ゲート型サイリ
スタの部分断面図である。すなわち、バルクシリコンウ
ェハからなるｎベース層３の一方の主面側の構造は図３
の実施例２と同じであるが、ｎベース層３の裏面側に
は、ｐエミッタ層１が直接形成されているものである。
シリコンウェハとしては、比抵抗６０Ω・ｃｍ、厚さ２
００μｍのものを使用した。
【００４５】ゲート電極層１０の幅として、第一、第二
のｐベース領域の間Ｌg は１５μｍを基本とし、第二ｐ
ベース領域６の突起部の部分での間隔Ｌgminを３〜１５
μｍの範囲で変え、その結果の５０Ａ／ｃｍ2 に於ける
オン電圧のＬgmin依存性を図１０に示した。なお、ター
ンオフ損失が一定になるようにライフタイム制御がされ
ている。
【００４６】この実施例４においても、Ｌgminを小さく
する程、オン電圧が低下している。Ｌgminが３μｍのと
き、オン電圧は１．７７Ｖである。また、飽和電流を測
定したところ、Ｌgminが６〜１５μｍの範囲では、２０
０Ａ／ｃｍ2 であり、変化を示さなかった。ただし、Ｌ
gminが３μｍの絶縁ゲート型サイリスタでは飽和しなか
った。これらの理由は実施例１の場合と同じである。
【００４７】同図に、図５にシリコン基板上の拡散領域
の平面図を示したような第二ｐベース領域６およびｎエ
ミッタ領域８の突起部の無い場合のＬg 依存性をも示し
た。こちらは、Ｌg を小さくするにつれて、オン電圧が
上昇している。飽和電流は、Ｌgminが６〜１５μｍの範
囲では、２００Ａ／ｃｍ2 であり、変化を示さなかっ
た。Ｌgminが３μｍのものは飽和しなかった。
【００４８】図から、単にＬg を小さくするのでなく、
Ｌg をある大きな値に保ちながらＬgminを小さくするこ
とによって、オン電圧の低い絶縁ゲート型サイリスタが
実現できることがわかる。実施例４の絶縁ゲート電型サ
イリスタにおける、電子線照射でキャリア寿命を変えた
場合のオン電圧とターンオフ時間とのトレードオフ特性
を図１１に示した。横軸は、電流密度５０Ａ／ｃｍ2 に
於けるオン電圧である。同図に比較のため、先に説明し
た第二ｐベース領域の突起部のない比較例のトレードオ
フ特性も示した。
【００４９】実施例４の絶縁ゲート型サイリスタは、第
二ｐベース領域の突起部のない比較例のうちＬg が１５
μｍのものよりはるかに良いトレードオフ特性を有して
いることがわかる。一方Ｌg が６μｍのものは、先に述
べた理由により、それより更に悪い特性となっている。
バルクシリコンウェハを使用した絶縁ゲート型サイリス
タは、エピタキシャルウェハを使用したものに比べ、一
般的にややオン電圧が大きくなり、トレードオフ特性も
劣るが、コストのかかるエピタキシャル成長をしなくて
すむ点や、結晶欠陥の少ない点等の長所があり、素子の
用途や定格によってはそれらの長所がかえって好ましい
ことになる。 〔実施例５〕実施例１の絶縁ゲート型サイリスタと同様
にして、比抵抗０．０２Ω・ｃｍ、厚さ４５０μm のｐ
型シリコン基板上にｎ+ バッファ層２として、比抵抗
０．１Ω・ｃｍ、厚さ１０μm のｎ層、ｎベース層３と
して、比抵抗４０Ω・ｃｍ、厚さ５５μm のｎ層をエピ
タキシャル成長させたウェハを用いて、６００Ｖ級の絶
縁ゲート型サイリスタを作製した。これを実施例５の素
子とする。
【００５０】各部の寸法もほぼ同じであり、ｐ+ ウェル
領域５の拡散深さは６μｍ、第一、第二のｐベース領域
４、６の拡散深さは３μｍ、ｎエミッタ領域８、ｎソー
ス領域７の拡散深さはそれぞれ１μｍ、０．３μｍであ
る。ゲート電極１０の幅としては、第一、第二のｐベー
ス領域の間は１５μｍを基本とし、第二ｐベース領域６
の突起部の部分での間隔Ｌgminを３〜１５μｍの範囲で
変えて実験をした。
【００５１】１００Ａ／ｃｍ2 に於けるオン電圧のＬgm
in依存性を図１３に示した。なお、ターンオフ損失が一
定になるようにライフタイム制御がされている。この実
施例５の素子においても、Ｌgminを小さくする程、オン
電圧が低下している。Ｌgminが３μｍのとき、オン電圧
は１．５０Ｖである。また、飽和電流を測定したとこ
ろ、Ｌgminが６〜１５μｍの範囲では、４００Ａ／ｃｍ
2 であり、変化を示さなかった。Ｌgminが３μｍの絶縁
ゲート型サイリスタでは飽和しなかった。これらの理由
は実施例１の場合と同じである。
【００５２】同図に、図５に示したようなシリコン基板
上の拡散領域の平面形状が第二ｐベース領域６およびｎ
エミッタ領域８の突起部の無い場合のＬg 依存性をも示
した。こちらは、Ｌg を小さくするにつれて、オン電圧
が上昇している。飽和電流は、Ｌgminが６〜１５μｍの
範囲では、４００Ａ／ｃｍ2 であり、変化を示さなかっ
た。Ｌgminが３μｍのものは飽和しなかった。
【００５３】図から、単にＬg を小さくするのでなく、
Ｌg をある大きな値に保ちながらＬgminを小さくするこ
とによって、オン電圧の低い絶縁ゲート型サイリスタが
実現できることがわかる。 〔実施例６〕図１５は本発明の第六の実施例（以下実施
例２と記す）の絶縁ゲート型サイリスタのシリコン基板
上の絶縁膜や電極を除去した表面の各拡散領域を示す平
面図である。ｎベース層３の表面層に六角形の第一ｐベ
ース領域４が六角形状に配置されているのは、実施例１
の絶縁ゲート型サイリスタと同じであるが、その中心位
置にある第二ｐベース領域６は突起部を持たない六角形
であり、しかもその頂点が、各第一ｐベース領域４に対
向している点が違っている。第一ｐベース領域４の内部
には、六角環状のｎソース領域７が形成され、第二ｐベ
ース領域６の内部には、六角形のｎエミッタ領域８が形
成されている。ｎソース領域７の内側の点線は、カソー
ド電極１１の接触領域を示している。
【００５４】実施例６の絶縁ゲート型サイリスタは、実
施例１の絶縁ゲート型サイリスタとほぼ同じ工程で製造
でき、その動作も同様であり説明は省略する。このよう
に、第二ｐベース領域６に突起部を設けなくても、局部
的に第一ｐベース領域４との間のゲート電極層１０の幅
の狭い部分を設けることができる。そして、これによっ
て幾何学的に接合型ＦＥＴ効果の働く面積が小さくな
り、また、蓄積層の抵抗が低減されて、オン電圧の低
い、ターンオフ時間とのトレードオフ特性の優れた絶縁
ゲート型サイリスタとすることができる。
【００５５】図１６は、図１５に示した実施例６の絶縁
ゲート型サイリスタと、比較例としての以下ＥＳＴ−
１、ＥＳＴ−２、ＥＳＴ−３およびＩＧＢＴのＲＢＳＯ
Ａを、図１７に示した測定回路を用いて１２５℃で測定
した結果である。横軸は、アノード−カソード間電圧
（ＶAK）、たて軸は、電流（ＩAK）である。図１７にお
いて、被測定素子２１は、並列接続された１ｍＨのイン
ダクタンス２２およびフリーホイーリングダイオード２
３を介して直流電源２４に接続され、被測定素子２１の
ゲートは、２０Ωの抵抗２５を介してゲート電源２６に
接続されている。
【００５６】図１６に示した被測定素子は、６００Ｖク
ラス素子として作製されたもので、比較例の素子も、先
に述べた実施例５の絶縁ゲート型サイリスタと同じ規格
のエピタキシャルウェハを使用して作製した。ＥＳＴ−
２、ＥＳＴ−３のｎエミッタ領域８の幅は共に２０μｍ
とした。また、チップサイズは、五素子とも、１ｃｍ 2
である。１００Ａ導通時の電位降下で定義したオン電圧
は、実施例６の絶縁ゲート型サイリスタが０．８２Ｖと
低く、ＥＳＴが１．６Ｖ、ＥＳＴ−２が１．７Ｖ、ＥＳ
Ｔ−３が１．０ＶそしてＩＧＢＴが２．３Ｖである。
【００５７】図１６からもわかるように、本発明の実施
例の素子は、オン電圧が他の素子より低く、更に安全動
作領域も、ＩＧＢＴに比べ３倍、ＥＳＴ−１、３に比べ
２倍と広く、大きな破壊耐量をもっていることがわか
る。ＥＳＴ−２に比べると、ほぼ同程度の破壊耐量を示
すが、しかしなおオン電圧が小さく、優位にある。すな
わち、他の特性を劣化させずに、オン電圧の低下が実現
できているといえる。これは、ｎエミッタ領域８および
第二ｐベース領域６を多角形にし、その周りを複数の第
一ｐベース領域４が取り囲むように形成したため、電流
の集中が生じないことによる。
【００５８】なお、図１のような構造をもつものとし
て、図１の実施例１、図９の実施例３の他に、第一、第
二ｐベース領域が共に方形のもの、円形のもの、或いは
第二ｐベース領域の周りの第一ｐベース領域の配置方法
が異なるものなど様々なパターンが考えられる。 ［実施例７］図１８は、図１２の構造で図１５のパター
ンをもつ実施例７の絶縁ゲート型サイリスタ、ＥＳＴ−
１、ＥＳＴ−２、ＥＳＴ−３およびＩＧＢＴのいずれも
２５００Ｖ素子の、１２５℃におけるＲＢＳＯＡを比較
したものである。横軸、たて軸は、それぞれアノード−
カソード間電圧、電流である。この場合ｎベース層３の
厚さは４４０μm であった。それ以外の寸法等は実施例
１の絶縁ゲート型サイリスタとほぼ同じである。五種類
の素子の電流密度５０Ａ／ｃｍ2 でのオン電圧はそれぞ
れ、１．０１Ｖ、２．０Ｖ、２．２Ｖ、１．４Ｖそして
３．３Ｖである。エピタキシャルウェハの６００Ｖ素子
と同様に、バルクウェハを用いた２５００Ｖ素子でも、
本発明の実施例の絶縁ゲート型サイリスタは、ＥＳＴ、
ＩＧＢＴに比べ、格段にＲＢＳＯＡが広く、しかもオン
電圧が低い。これは、第二ｐベース領域６の拡散深さを
ｐ+ ウェル領域５より浅くすることによって、高電圧印
加時の電界集中を回避できること、また、第二ｐベース
領域６とその表面層のｎエミッタ領域８との周囲に、六
個の第一ｐベース領域４とその表面層のｎソース領域７
とが配置され、対向している部分が長いため、電流の集
中が生じないことによる。
【００５９】すなわち、本発明の効果はｎベース層３の
比抵抗、ｐｎｐワイドベーストランジスタの電流増幅率
によらず、オン電圧の劣化を全く伴わずにＲＢＳＯＡを
大きくできるものである。これを言い換えると、本発明
は、素子の定格電圧、基板の半導体結晶の製法によら
ず、オン電圧の低減、ＲＢＳＯＡの向上に有効であると
いえる。 〔実施例８〕実施例１の絶縁ゲート型サイリスタと同様
にして、比抵抗２００Ω・ｃｍ、厚さ６００μｍのｎ型
シリコンウェハを用いて、４５００Ｖ級の絶縁ゲート型
サイリスタを作製した。これを実施例８の素子とする。
【００６０】各部の寸法はほぼ同じであり、ｐ+ ウェル
領域５の拡散深さは６μｍ、第一、第二のｐベース領域
４、６の拡散深さは３μｍ、ｎエミッタ領域８、ｎソー
ス領域７の拡散深さはそれぞれ１μｍ、０．３μｍであ
る。ゲート電極１０の幅としては、第一、第二のｐベー
ス領域の間は１５μｍを基本とし、第二ｐベース領域６
の突起部の部分での間隔Ｌgminを３〜１５μｍの範囲で
変えて実験をした。
【００６１】１５Ａ／ｃｍ2 に於けるオン電圧のＬgmin
依存性を図１４に示した。なお、ターンオフ損失が一定
になるようにライフタイム制御がされている。この実施
例６の素子においても、Ｌgminを小さくする程、オン電
圧が低下している。Ｌgminが３μｍのとき、オン電圧は
２．４０Ｖである。また、飽和電流を測定したところ、
Ｌgminが６〜１５μｍの範囲では、１００Ａ／ｃｍ2 で
あり、変化を示さなかった。Ｌgminが３μｍの絶縁ゲー
ト型サイリスタでは飽和しなかった。これらの理由は実
施例１の場合と同じである。
【００６２】同図に、図５に示したようなシリコン基板
上の拡散領域の平面形状が第二ｐベース領域６およびｎ
エミッタ領域８の突起部の無い場合のＬg 依存性をも示
した。こちらは、Ｌg を小さくするにつれて、オン電圧
が上昇している。飽和電流は、Ｌgminが６〜１５μｍの
範囲では、１００Ａ／ｃｍ2 であり、変化を示さなかっ
た。Ｌgminが３μｍのものは飽和しなかった。
【００６３】図から、単にＬg を小さくするのでなく、
Ｌg をある大きな値に保ちながらＬgminを小さくするこ
とによって、オン電圧の低い絶縁ゲート型サイリスタが
実現できることがわかる。 ［実施例９］図１９は、本発明の実施例９の絶縁ゲート
型サイリスタの部分断面図である。平面パターンとして
は、効果を分離するため図４の六角形配置を使用した。
実施例１の図２（ｂ）と変わっている点は、ゲート酸化
膜９が部分的に厚さの異なっていることである。すなわ
ち、図１９では、第一ｐベース領域４の上の部分のゲー
ト酸化膜９は図２の実施例１と同じ厚さ（厚さ０．０７
μｍ）の酸化膜となっている。一方第二ｐベース領域６
およびｎベース層３の上のゲート酸化膜９ａは薄く（厚
さ０．０５μｍ）なっている。
【００６４】この実施例９の絶縁ゲート型サイリスタで
は、第二ｐベース領域６の表面層に生じる反転層およ
び、ｎベース層３の表面層に生じる蓄積層の抵抗が低減
されるため、より多くの電子がｎソース領域７からｎエ
ミッタ領域８に供給されることになり、ｎエミッタ領域
８から注入される電子の数が増し、オン電圧が低くな
る。
【００６５】図１９の構造で図４のパターンをもつ実施
例９の絶縁ゲート型サイリスタ、ＥＳＴ−１、ＥＳＴ−
２、ＥＳＴ−３およびＩＧＢＴを試作した。上記五種類
の素子は６００Ｖ素子として設計試作されたもので、先
に述べた６００Ｖ素子と同様のエピタキシャルウェハを
用いた。ｎソース領域７の幅は４μｍ、ＥＳＴ−２、Ｅ
ＳＴ−３のｎエミッタ領域８の幅は２０μｍとした。チ
ップサイズはいずれも１ｃｍ2 である。１００Ａ／ｃｍ
2 の電流導通時の２５℃における電位降下で示す各素子
のオン電圧は、実施例９の絶縁ゲート型サイリスタが
０．８Ｖ、ＥＳＴ−１、ＥＳＴ−２、ＥＳＴ−３がそれ
ぞれ１．６Ｖ、１．７Ｖ、１．０Ｖ、ＩＧＢＴが２．３
Ｖである。
【００６６】図２０は、その五種類の素子のオン電圧と
ターンオフ時間とのトレードオフ特性の比較図である。
横軸は、オン電圧、たて軸は、ターンオフ時間である。
オン電圧は、１００Ａ／ｃｍ2 の電流導通時の２５℃に
おける電位降下で示す。また、ターンオフ時間は、１２
５℃で測定したものである。実施例９の素子は、ＥＳ
Ｔ、ＩＧＢＴに比べて良いトレードオフ特性を示すこと
がわかる。 ［実施例１０］図２１は、本発明の実施例１０の絶縁ゲ
ート型サイリスタの部分断面図である。図１９の実施例
９と変わっている点は、エピタキシャルウェハではな
く、比抵抗１５０Ω・ｃｍ、厚さ４４０μｍのバルクウ
ェハを用いた点である。ゲート酸化膜９が部分的に厚さ
の異なっていることは同じである。
【００６７】図２１の構造で図４のパターンをもつ実施
例１０の絶縁ゲート型サイリスタ、ＥＳＴ−１、ＥＳＴ
−２、ＥＳＴ−３およびＩＧＢＴを試作した。上記五種
類の素子は２５００Ｖ素子として設計試作されたもの
で、先に述べた２５００Ｖ素子と同様のバルクシリコン
ウェハを用いた。ｎソース領域７の幅は４μｍ、ＥＳＴ
−２、ＥＳＴ−３のｎエミッタ領域８の幅は２０μｍと
した。チップサイズはいずれも１ｃｍ2 である。２５Ａ
／ｃｍ2 の電流導通時の２５℃における電位降下で示す
各素子のオン電圧は、実施例１０の絶縁ゲート型サイリ
スタが１．１Ｖ、ＥＳＴ−１、ＥＳＴ−２、ＥＳＴ−３
がそれぞれ２．０Ｖ、２．２Ｖ、１．４Ｖ、ＩＧＢＴが
３．３Ｖである。
【００６８】図２２は、その五種類の素子のオン電圧と
ターンオフ時間とのトレードオフ特性の比較図である。
横軸は、オン電圧、たて軸は、ターンオフ時間である。
ターンオフ時間は、１２５℃で測定したものである。実
施例１０の素子は、ＥＳＴ、ＩＧＢＴに比べて良いトレ
ードオフ特性を示すことがわかる。このようにバルクシ
リコンを用いた高耐圧の絶縁ゲート型サイリスタにおい
ても同様の効果が見られた。 ［実施例１１］図２３は、本発明の実施例１１の絶縁ゲ
ート型サイリスタの部分断面図である。平面パターンと
しては、効果を分離するため図４の六角形配置を使用し
た。実施例１の図２（ｂ）と変わっている点は、ｎベー
ス層３とｎエミッタ領域８とに挟まれた第二ｐベース領
域６の表面露出部の幅が、ｎベース層３とｎソース領域
７とに挟まれた第一ｐベース領域４の表面露出部の幅よ
り狭くなっていることである。すなわち、図２３では、
第一ｐベース領域４の表面露出部の幅は約２μｍである
のに対し、第二ｐベース領域６の表面露出部の幅は約１
μｍである。
【００６９】この実施例１１の絶縁ゲート型サイリスタ
では、第二ｐベース領域６の表面層に生じる反転層の抵
抗が低減されるため、より多くの電子がｎソース領域７
からｎエミッタ領域８に供給されることになり、ｎエミ
ッタ領域８から注入される電子の数が増し、オン電圧が
低くなる。図２３の構造で図４のパターンをもつ実施例
１１の絶縁ゲート型サイリスタ、を試作した。先に述べ
た６００Ｖ素子と同様のエピタキシャルウェハを用い
た。ｎソース領域７の幅は４μｍとした。チップサイズ
は１ｃｍ2 である。１００Ａ／ｃｍ2 の電流導通時の２
５℃における電位降下で示すオン電圧は、０．９Ｖであ
った。
【００７０】この実施例１１の絶縁ゲート型サイリスタ
のオン電圧とターンオフ時間とのトレードオフ特性をも
図２０に示した。ターンオフ時間は、１２５℃で測定し
たものである。実施例１１の素子は、ＥＳＴ、ＩＧＢＴ
に比べて良いトレードオフ特性を示すことがわかる。 ［実施例１２］図２４は、本発明の実施例１２の絶縁ゲ
ート型サイリスタの部分断面図である。図２３の実施例
１１と変わっている点は、エピタキシャルウェハではな
く、比抵抗１５０Ω・ｃｍ、厚さ４４０μｍのバルクウ
ェハを用いた点である。ｎベース層３とｎエミッタ領域
８とに挟まれた第二ｐベース領域６の表面露出部の幅
が、ｎベース層３とｎソース領域７とに挟まれた第一ｐ
ベース領域４の表面露出部の幅より狭くなっていること
は同じである。
【００７１】図２４の構造で図４のパターンをもつ実施
例１２の絶縁ゲート型サイリスタ、を試作した。先に述
べた２５００Ｖ素子と同様のバルクウェハを用いた。ｎ
ソース領域７の幅は４μｍとした。チップサイズは１ｃ
ｍ2 である。２５Ａ／ｃｍ2の電流導通時の２５℃にお
ける電位降下で示すオン電圧は、１．１Ｖであった。こ
の実施例１２の絶縁ゲート型サイリスタのオン電圧とタ
ーンオフ時間とのトレードオフ特性は、実施例１０の絶
縁ゲート型サイリスタとほぼ同じであり、ＥＳＴ、ＩＧ
ＢＴに比べて良いトレードオフ特性を示した。
【００７２】このようにバルクシリコンを用いた高耐圧
の絶縁ゲート型サイリスタにおいても同様の効果が見ら
れた。上記の発明を複数取り入れた素子とすれば、それ
ぞれの効果が重複して得られ、更に優れた特性の絶縁ゲ
ート型サイリスタが得られる。
【００７３】
【発明の効果】以上説明したように本発明によれば、Ｅ
ＳＴにおいてＩＧＢＴモードからサイリスタをラッチア
ップ状態にするための電位降下をＺ方向に流れる電流に
よって得ていたのに対し、第二の第二導電型ベース領域
の表面上を絶縁膜で覆い、その第二導電型ベース領域の
正孔電流による電位上昇を利用することにより、サイリ
スタモードへの移行およびターンオフ時のｐｎ接合の回
復が均一となり、可制御電流が増大する。更に、第一、
第二の第二導電型ベース領域間に挟まれた第一導電型ベ
ース層の幅の部分的に狭い部分を設けることによって、
実効的なチャネル長を短縮でき、かつ接合型ＦＥＴ効果
を抑制して、オン電圧の低い絶縁ゲート型サイリスタを
実現した。
【００７４】また、第二の第二導電型ベース領域および
第一導電型ベース層上のゲート絶縁膜の厚さを、第一の
第二導電型ベース領域上のゲート絶縁膜より薄くし、或
いは第一導電型ベース層と第一導電型エミッタ領域とに
挟まれた第二の第二導電型ベース領域の表面露出部の幅
を、第一導電型ベース層と第一導電型ソース領域とに挟
まれた第一の第二導電型ベース領域の表面露出部の幅よ
り短くすることによって、ゲート電極に電圧を印加した
際に第二の第二導電型ベース領域の表面に生じる反転層
および第一導電型ベース層の表面層に生じる蓄積層の抵
抗を下げ、オン電圧を低減した。
【００７５】その結果、６００Ｖから２５００Ｖクラス
の広い耐圧範囲において、ＥＳＴ或いはＩＧＢＴより、
オン電圧とターンオフ時間との間のトレードオフ特性の
良好な、かつ逆バイアス安全動作領域の広い電圧駆動型
の絶縁ゲート型サイリスタが得られる。これらの素子
は、素子単体のみでなく、更にこれらの素子を用いた電
力変換装置のスイッチング損失の低減に大きな貢献をな
すものである。
【図面の簡単な説明】
【図１】実施例１の絶縁ゲート型サイリスタのシリコン
基板表面での平面図
【図２】（ａ）は図１のＡ−Ａ線に沿った断面図、
（ｂ）はＢ−Ｂ線に沿った断面図
【図３】実施例１の絶縁ゲート型サイリスタの電流−電
圧特性図
【図４】六角形型基本パターンの平面図
【図５】ストライプ状基本パターンの平面図
【図６】図４のＣ−Ｃ線に沿った断面図
【図７】実施例１の絶縁ゲート型サイリスタにおけるオ
ン電圧のＬgmin依存性を示す図
【図８】実施例１および比較例の１２００Ｖ素子のオン
電圧・ターンオフ時間トレードオフ特性図
【図９】実施例３の絶縁ゲート型サイリスタのシリコン
基板表面での平面図
【図１０】実施例３、４の絶縁ゲート型サイリスタにお
けるオン電圧のＬgmin依存性を示す図
【図１１】実施例３、４の絶縁ゲート型サイリスタのオ
ン電圧・ターンオフ時間トレードオフ特性図
【図１２】（ａ）および（ｂ）はそれぞれ図２（ａ）、
（ｂ）に対応する実施例４の絶縁ゲート型サイリスタの
部分断面図
【図１３】実施例５の絶縁ゲート型サイリスタにおける
オン電圧のＬgmin依存性を示す図
【図１４】実施例８の絶縁ゲート型サイリスタにおける
オン電圧のＬgmin依存性を示す図
【図１５】実施例６の絶縁ゲート型サイリスタのシリコ
ン基板表面での平面図
【図１６】実施例６および比較例の６００Ｖ素子のＲＢ
ＳＯＡ図
【図１７】ＲＢＳＯＡ測定回路図
【図１８】実施例７および比較例の２５００Ｖ素子のＲ
ＢＳＯＡ図
【図１９】実施例９の絶縁ゲート型サイリスタの部分断
面図
【図２０】実施例９、１１および比較例の６００Ｖ素子
のオン電圧・ターンオフ時間トレードオフ特性図
【図２１】実施例１０の絶縁ゲート型サイリスタの部分
断面図
【図２２】実施例１０および比較例の２５００Ｖ素子の
オン電圧・ターンオフ時間トレードオフ特性図
【図２３】実施例１０の絶縁ゲート型サイリスタの部分
断面図
【図２４】実施例１２の絶縁ゲート型サイリスタの部分
断面図
【図２５】ＥＳＴの切断斜視図
【図２６】改良ＥＳＴの断面図
【図２７】別の改良ＥＳＴの断面図
【図２８】ＦＥＴ制御サイリスタの断面図
【符号の説明】
１ ｐエミッタ層 ２ ｎ+ バッファ層 ３ ｎベース層 ４ 第一ｐベース領域 ５ ｐ+ ウェル領域 ６ 第二ｐベース領域 ７ ｎソース領域 ８ ｎエミッタ領域 ９ ゲート酸化膜 １０ ゲート電極層 １１ カソード電極 １２ アノード電極 １３ ゲート電極 １４ 絶縁膜 １９ 絶縁膜 ２１ 被測定素子 ２２ インダクタンス ２３ フリーホイーリングダイオード ２４ 直流電源 ２５ 抵抗 ２６ ゲート電源

Claims (15)

    【特許請求の範囲】
  1. 【請求項１】高比抵抗の第一導電型ベース層と、その第
    一導電型ベース層の一面側の表面層に選択的に形成され
    た第一、第二の第二導電型ベース領域と、第一の第二導
    電型ベース領域の下方に接続して形成された第一の第二
    導電型ウェル領域と、第一の第二導電型ベース領域の表
    面層に選択的に形成された第一導電型ソース領域と、第
    二の第二導電型ベース領域の表面層に選択的に形成され
    た第一導電型エミッタ領域と、第一導電型のソース領域
    およびエミッタ領域間に挟まれた第一の第二導電型ベー
    ス領域の表面、第一導電型ベース層の露出部および第二
    の第二導電型ベース領域の表面上に絶縁膜を介して形成
    されたゲート電極層と、第一の第二導電型ベース領域の
    露出部と第一導電型ソース領域とに共通に接触する第一
    主電極と、第一導電型ベース層の他面側に形成された第
    二導電型エミッタ層と、その第二導電型エミッタ層に接
    触する第二主電極と、ゲート電極層に接触するゲート電
    極とを備え、第二の第二導電型ベース領域および第一導
    電型エミッタ領域の表面全面が絶縁膜で覆われたものに
    おいて、 第一、第二の第二導電型ベース領域間に挟まれた第一導
    電型ベース層の幅が部分的に狭い部分を設けたことを特
    徴とする絶縁ゲート型サイリスタ。
  2. 【請求項２】高比抵抗の第一導電型ベース層と、その第
    一導電型ベース層の一面側の表面層に選択的に形成され
    た第一、第二の第二導電型ベース領域と、第一の第二導
    電型ベース領域の下方に接続して形成された第一の第二
    導電型ウェル領域と、第一の第二導電型ベース領域の表
    面層に選択的に形成された第一導電型ソース領域と、第
    二の第二導電型ベース領域の表面層に選択的に形成され
    た第一導電型エミッタ領域と、第一導電型のソース領域
    およびエミッタ領域間に挟まれた第一の第二導電型ベー
    ス領域の表面、第一導電型ベース層の露出部および第二
    の第二導電型ベース領域の表面上に絶縁膜を介して形成
    されたゲート電極層と、第一の第二導電型ベース領域の
    露出部と第一導電型ソース領域とに共通に接触する第一
    主電極と、第一導電型ベース層の他面側に形成された第
    二導電型エミッタ層と、その第二導電型エミッタ層に接
    触する第二主電極と、ゲート電極層に接触するゲート電
    極とを備え、第二の第二導電型ベース領域および第一導
    電型エミッタ領域の表面全面が絶縁膜で覆われたものに
    おいて、 第二の第二導電型ベース領域および第一導電型ベース層
    上のゲート絶縁膜が、第一の第二導電型ベース領域上の
    ゲート絶縁膜より厚さが薄いことを特徴とする絶縁ゲー
    ト型サイリスタ。
  3. 【請求項３】高比抵抗の第一導電型ベース層と、その第
    一導電型ベース層の一面側の表面層に選択的に形成され
    た第一、第二の第二導電型ベース領域と、第一の第二導
    電型ベース領域の下方に接続して形成された第一の第二
    導電型ウェル領域と、第一の第二導電型ベース領域の表
    面層に選択的に形成された第一導電型ソース領域と、第
    二の第二導電型ベース領域の表面層に選択的に形成され
    た第一導電型エミッタ領域と、第一導電型のソース領域
    およびエミッタ領域間に挟まれた第一の第二導電型ベー
    ス領域の表面、第一導電型ベース層の露出部および第二
    の第二導電型ベース領域の表面上に絶縁膜を介して形成
    されたゲート電極層と、第一の第二導電型ベース領域の
    露出部と第一導電型ソース領域とに共通に接触する第一
    主電極と、第一導電型ベース層の他面側に形成された第
    二導電型エミッタ層と、その第二導電型エミッタ層に接
    触する第二主電極と、ゲート電極層に接触するゲート電
    極とを備え、第二の第二導電型ベース領域および第一導
    電型エミッタ領域の表面全面が絶縁膜で覆われたものに
    おいて、 第一導電型ベース層と第一導電型エミッタ領域とに挟ま
    れた第二の第二導電型ベース領域の表面露出部の幅が、
    第一導電型ベース層と第一導電型ソース領域とに挟まれ
    た第一の第二導電型ベース領域の表面露出部の幅より短
    いことを特徴とする絶縁ゲート型サイリスタ。
  4. 【請求項４】第一、第二の第二導電型ベース領域間に挟
    まれた第一導電型ベース層の幅が部分的に狭い部分を設
    けたことを特徴とする請求項２または３に記載の絶縁ゲ
    ート型サイリスタ。
  5. 【請求項５】第二の第二導電型ベース領域および第一導
    電型ベース層上のゲート絶縁膜が、第一の第二導電型ベ
    ース領域上のゲート絶縁膜より厚さが薄いことを特徴と
    する請求項１または３に記載の絶縁ゲート型サイリス
    タ。
  6. 【請求項６】第一導電型ベース層と第一導電型エミッタ
    領域とに挟まれた第二の第二導電型ベース領域の表面露
    出部の幅が、第一導電型ベース層と第一導電型ソース領
    域とに挟まれた第一の第二導電型ベース領域の表面露出
    部の幅より短いことを特徴とする請求項１または２に記
    載の絶縁ゲート型サイリスタ。
  7. 【請求項７】第一、第二の第二導電型ベース領域、第一
    導電型エミッタ領域、第一導電型ソース領域の少なくと
    も一つが、多角形、円形又は楕円形のいずれかであるこ
    とを特徴とする請求項１ないし６のいずれかに記載の絶
    縁ゲート型サイリスタ。
  8. 【請求項８】第二の第二導電型ベース領域を囲むよう
    に、第一の第二導電型ベース領域およびその表面層の第
    一導電型ソース領域が形成されていることを特徴とする
    請求項１ないし７のいずれかに記載の絶縁ゲート型サイ
    リスタ。
  9. 【請求項９】第二の第二導電型ベース領域の周囲に、複
    数の第一の第二導電型ベース領域およびその表面層の第
    一導電型ソース領域が形成されていることを特徴とする
    請求項１ないし７のいずれかに記載の絶縁ゲート型サイ
    リスタ。
  10. 【請求項１０】第一、第二の第二導電型ベース領域、第
    一導電型エミッタ領域、第一導電型ソース領域が、いず
    れも多角形で、第二の第二導電型ベース領域および第一
    導電型エミッタ領域の頂点が、第一の第二導電型ベース
    領域および第一導電型ソース領域の辺に対向することを
    特徴とする請求項９に記載の絶縁ゲート型サイリスタ。
  11. 【請求項１１】第二の第二導電型ベース領域上の絶縁膜
    を囲むようにほぼ環状のゲート電極層が設けられ、その
    ゲート電極層を挟んだ反対側に絶縁膜を介して第一主電
    極が設けられていることを特徴とする請求項９または１
    ０に記載の絶縁ゲート型サイリスタ。
  12. 【請求項１２】第一主電極と第一の第二導電型ベース領
    域および第一導電型ソース領域との接触部の形状が、多
    角形、円形又は楕円形のいずれかであること特徴とする
    請求項１１に記載の絶縁ゲート型サイリスタ。
  13. 【請求項１３】第一導電型エミッタ領域の拡散深さが、
    第一導電型ソース領域のそれより深いことを特徴とする
    請求項１２に記載の絶縁ゲート型サイリスタ。
  14. 【請求項１４】第二の第二導電型ベース領域の下方に接
    続して形成された第二の第二導電型ウェル領域を有し、
    その第二の第二導電型ウェル領域の拡散深さが第一の第
    二導電型ウェル領域のそれと同じであることを特徴とす
    る請求項１３に記載の絶縁ゲート型サイリスタ。
  15. 【請求項１５】ライフタイムキラーが局在化されている
    ことを特徴とする請求項１４に記載の絶縁ゲート型サイ
    リスタ。
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