KR100320676B1 - 사이리스터 소자 - Google Patents
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Abstract
에미터층 가장자리부에서의 전계 집중을 완화시켜 온-상태에서의 전류통전 효율을 증가시키고, 스위칭 손실을 줄일 수 있도록 한 사이리스터 소자가 개시된다. 이를 구현하기 위하여 본 발명에서는, n형 반도체 기판의 제 1 표면 및 제 2 표면 내에는 제 1 베이스층 및 제 2 베이스층이 형성되고, 상기 제 1 베이스층 내의 표면측에는 양 가장자리부가 둥근 톱니 형상을 가지도록 설계된 링 형상의 n형 에미터층이 형성되며, 상기 n형 에미터층에 의해 둘러싸여진 상기 제 1 베이스층 상에는 상기 n형 에미터층과 소정 간격 이격되도록 동심원 형상의 게이트 전극이 형성되고, 상기 n형 에미터 전극 상에는 링 형상의 캐소드 전극이 형성되며, 상기 제 2 베이스층 상에는 애노드 전극이 형성되어 있는 구조의 사이리스터 소자가 제공된다.
Description
본 발명은 반도체 소자에 관한 것으로, 보다 상세하게는 N-P-N-P 사이리스터 소자의 온-상태에서의 전류통전 효율을 향상시키고 스위칭 손실을 감소시킬 수 있도록 한 사이리스터 소자에 관한 것이다.
사이리스터 소자는 바이폴라 트랜지스터와는 달리 게이트 구동없이도 온-상태를 유지할 수 있다는 장점을 지닌 소자로서, 애노드 전압이 주기적으로 변화되는 AC 회로에 주로 사용되고 있다.
도 1a 및 도 1b에는 이러한 특성을 갖는 종래의 일반적인 N-P-N-P 사이리스터 구조를 도시한 도면이 제시되어 있다. 이중, 도 1a는 평면 레이아웃도를 나타내고 도 1b는 도 1a의 X-X 절단면 구조를 나타낸다.
도 1a 및 도 1b에 의하면, 종래의 사이리스터 소자는 n형 반도체 기판(1)의 제 1 표면(도면 상에서 front side에 해당되는 부분)과 제 2 표면(도면 상에서 back side에 해당되는 부분) 내에는 p형의 제 1 베이스층(2)과 제 2 베이스층(3)이 형성되고, 제 1 베이스층(2) 내의 표면측에는 불순물의 선택적 확산에 의해 링 형상의 n형 에미터층(4)이 형성되며, 상기 n형 에미터층(4)에 의해 둘러싸여진 제 1 베이스층(2a) 상에는 상기 에미터층(4)과 소정 간격 이격되도록 동심원의 게이트 전극(5)이 접속되고, 상기 n형 에미터층(4) 상에는 상기 게이트 전극(5)과 제 1 베이스층(2) 및 에미터층(4) 간을 단락시키는 링 형상의 캐소드 전극(6)이 접속되며, 제 2 베이스층(3) 상에는 애노드 전극(7)이 접속되도록 소자 구성이 이루어져 있음을 알 수 있다. 이때, n형 에미터층(4)에 접속된 캐소드 전극(6)은 소자 구동시 기준 전극으로 사용되며, 실질적인 전압 인가는 애노드 전극(7)을 통해 이루어지게 된다.
따라서, 상기 구조의 사이리스터 소자에서는 소자가 온-상태로 전환되었을 때 도 1b에 제시된 화살표 방향으로 전류의 흐름이 발생하게 된다.
그러나, 상기 구조를 가지도록 사이리스터 소자를 설계할 경우에는 소자의온-상태 전환시 n형 에미터층(4)의 자장자리부(도면 상에서 A와 B로 표시된 부분)를 따라 전계가 강하게 걸리게 되어 이 부분으로 전류가 집중되는 현상이 나타나게 되므로, 온-상태에서의 전류통전 효율이 저하되는 문제가 발생된다. 이러한 문제가 발생될 경우, 온-상태하에서 캐소드 전극(6)으로부터 애노드 전극(7)쪽으로 흐르는 전자 분포가 불균일하게 나타날 뿐 아니라 이로 인해 소자 오프시 축적된 캐리어의 소멸 또한 불균일하게 이루어지게 되어 스위칭 손실이 증가되는 또 다른 문제가 유발되므로, 이에 대한 개선책이 시급하게 요구되고 있다.
이에 본 발명의 목적은, 캐소드 전극과 접속되는 링 형상을 갖는 n형 에미터층의 양 가장자리부를 둥근 톱니 형상을 가지도록 만들어 주어 상기 에미터층의 양 가장자리부에서 그 접합 길이가 증가되도록 사이리스터의 구조를 변경해 주므로써, 에미터층 가장자리 부분의 전계를 완화시킬 수 있도록 하여 온-상태에서의 전류통전 효율을 증가시키고, 스위칭 손실을 줄일 수 있도록 한 사이리스터 소자를 제공함에 있다.
도 1a 및 도 1b는 종래의 N-P-N-P 사이리스터 소자 구조를 도시한 것으로,
도 1a는 그 평면 레이아웃도,
도 1b는 도 1a의 X-X 절단면 구조를 도시한 단면도,
도 2a 및 도 2b는 본 발명에 의한 N-P-N-P 사이리스터 소자 구조를 도시한 것으로,
도 2a는 그 평면 레이아웃도,
도 2b는 도 2a의 X-X 절단면 구조를 도시한 단면도이다.
상기 목적을 달성하기 위하여 본 발명에서는, n형 반도체 기판의 제 1 표면 및 제 2 표면 내에 형성된 제 1 베이스층 및 제 2 베이스층과; 상기 제 1 베이스층 내의 표면측에 형성되며, 양 가장자리부가 둥근 톱니 형상을 가지도록 설계된 링형상의 n형 에미터층과; 상기 n형 에미터층과 소정 간격 이격되도록 상기 n형 에미터층에 의해 둘러싸여진 상기 제 1 베이스층 상에 형성되며, 동심원 형상을 갖는 게이트 전극과; 상기 n형 에미터 전극 상에 형성된 링 형상의 캐소드 전극; 및 상기 제 2 베이스층 상에 형성된 애노드 전극으로 이루어진 사이리스터 소자가 제공된다.
상기 구조를 가지도록 사이리스터 소자를 설계할 경우, 캐소드 전극에 접속되는 n형 에미터층의 양 가장자리 부분 즉, 전계가 집중되는 부분이 둥근 톱니 형상을 가지도록 이루어져, 에미터층 가장자리부의 접합면적을 증가시킬 수 있게 되므로 이 부분에 걸리는 전계를 완화시킬 수 있게 되어 온-상태하에서 전류 집중이 발생되는 것을 막을 수 있게 된다. 이로 인해, 캐소드 전극으로부터 애노드 전극쪽으로 흐르는 전자의 분포 또한 균일하게 가져갈 수 있게 된다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예에 대해 상세히 설명한다.
도 2a 및 도 2b는 본 발명에서 제안된 N-P-N-P 사이리스터의 구조를 도시한 것으로, 이중 도 2a는 평면 레이아웃도를 나타내고 도 2b는 도 2a의 X-X 절단면 구조를 나타낸다.
도 2a 및 도 2b에 의하면, 본 발명에서 제안된 사이리스터 소자는 n형 반도체 기판(11)의 제 1 표면(도면 상에서 front side에 해당되는 부분)과 제 2 표면(도면 상에서 back side에 해당되는 부분) 내에는 p형의 제 1 베이스층(12)과 제 2 베이스층(13)이 형성되고, 제 1 베이스층(12) 내의 표면측에는 불순물의 선택적 확산에 의해 양 가장자리부가 둥근 톱니 형상을 가지도록 설계된 링 형상의 n형 에미터층(14)이 형성되며, 상기 n형 에미터층(14)에 의해 둘러싸여진 제 1 베이스층(12a) 상에는 상기 에미터층(14)과 소정 간격 이격되도록 동심원의 게이트 전극(15)이 접속되고, 상기 n형 에미터층(14) 상에는 상기 게이트 전극(15)과 제 1 베이스층(12) 및 에미터층(14) 간을 단락시키는 링 형상의 캐소드 전극(16)이 접속되며, 제 2 베이스층(13) 상에는 애노드 전극(17)이 접속되도록 소자 구성이 이루어져 있음을 알 수 있다. 이 경우 역시, n형 에미터층(4)에 접속된 캐소드 전극(16)은 기준 전극으로 사용되며, 실질적인 전압 인가는 애노드 전극(17)을 통해 이루어지게 된다.
이와 같이, 링의 가장자리부가 둥근 톱니 형상을 가지도록 n형 에미터층(14)을 설계한 것은 전계 집중이 이루어지는 에미터층 양 가장자리부의 접합면적을 증가시켜 주어, 이 부분에서의 전계 집중을 완화시켜 주기 위함이다.
따라서, 상기 구조의 사이리스터 소자는 다음의 제 3 단계 공정을 거쳐 제조된다.
제 1 단계로서, n형 반도체 기판(11)의 제 1 표면(front side)과 제 2 표면(back side)에 P형 불순물을 침전(deposit)시켜 제 1 및 제 2 베이스층(12),(13)을 형성한다.
제 2 단계로서, 상기 제 1 베이스층(12) 내의 표면쪽에 n형 불순물을 선택적으로 확산시켜 양 가장자리부가 둥근 톱니 형상을 갖는 링 형상의 에미터층(14)을 형성한다.
제 3 단계로서, 금속막 증착 및 이의 식각공정을 통해 상기 기판(11) 내의 제 1 베이스층(12) 상에는 동심원 형상의 게이트 전극(15)과 링 형상의 캐소드 전극(16)을 형성하고, 상기 기판(11) 내의 제 2 베이스층(13) 상에는 애노드 전극(17)을 형성하므로써, 본 공정 진행을 완료한다. 이때, 게이트 전극(15)은 n형 에미터층(14)에 의해 둘러싸여진 제 1 베이스층(12a) 상에 접속되도록 형성되고, 캐소드 전극(16)은 n형 에미터층(14)과 접속되도록 형성된다.
이러한 방법에 의거하여 도 2a 및 도 2b의 구조를 가지도록 사이리스터 소자를 제조할 경우, n형 에미터층(14)의 양 가장자리 부분(도면 상에서 A와 B로 표시된 부분) 즉, 전계가 집중되는 부분이 둥근 톱니 형상을 가지도록 이루어져, 에미터층(14) 가장자리부의 접합면적을 증가시킬 수 있게 되므로 이 부분에 걸리는 전계를 완화시킬 수 있게 되어 A 및 B로 표시된 부분에서 전류 집중이 발생되는 것을 막을 수 있게 된다. 그러므로, 상기 구조의 사이리스터 소자에서는 소자가 온-상태로 전환되었을 때 도 2b에 제시된 화살표 방향으로 전류의 흐름이 발생하게 된다. 상기 전류의 흐름을 보면 도 1b에 제시된 종래의 경우에는 A와 B로 표시된 부분에서 전류 집중 현상이 나타나는 반면 본 발명의 경우는 A와 B로 표시된 부분에서 전류 집중 현상이 나타나지 않음을 확인할 수 있다. 그 결과, 온-상태에서의 전류통전 효율을 증가시킬 수 있게 되는 것이다.
또한, 이로 인해 소자 구동시 캐소드 전극(16)으로부터 애노드 전극(17)쪽으로 흐르는 전자의 분포를 균일하게 제어할 수 있게 되므로, 소자 오프시 스위칭 손실이 증가되는 것을 막을 수 있게 된다.
이상에서 살펴본 바와 같이 본 발명에 의하면, 사이리스터 설계시 캐소드 전극과 접속되는 n형 에미터층의 양 가장자리부를 둥근 톱니 형상을 가지도록 만들어 주므로써, 1) 접합면적의 증가를 통하여 에미터층 가장자리 부분의 전계를 완화시킬 수 있게 되므로 온-상태에서의 전류통전 효율을 증가시킬 수 있게 되고, 2) 스위칭 손실을 줄일 수 있게 된다.
Claims (1)
- n형 반도체 기판의 제 1 표면 및 제 2 표면 내에 형성된 제 1 베이스층 및 제 2 베이스층과;상기 제 1 베이스층 내의 표면측에 형성되며, 양 가장자리부가 둥근 톱니 형상을 가지도록 설계된 링 형상의 n형 에미터층과;상기 n형 에미터층과 소정 간격 이격되도록 상기 n형 에미터층에 의해 둘러싸여진 상기 제 1 베이스층 상에 형성되며, 동심원 형상을 갖는 게이트 전극과;상기 n형 에미터 전극 상에 형성된 링 형상의 캐소드 전극; 및상기 제 2 베이스층 상에 형성된 애노드 전극으로 이루어진 것을 특징으로 하는 사이리스터 소자.
Priority Applications (1)
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|---|---|---|---|
| KR1019990020628A KR100320676B1 (ko) | 1999-06-04 | 1999-06-04 | 사이리스터 소자 |
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|---|---|---|---|
| KR1019990020628A KR100320676B1 (ko) | 1999-06-04 | 1999-06-04 | 사이리스터 소자 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20010001418A KR20010001418A (ko) | 2001-01-05 |
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ID=19590024
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Country Status (1)
| Country | Link |
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| KR (1) | KR100320676B1 (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US10211196B2 (en) | 2015-08-31 | 2019-02-19 | Samsung Electronics Co., Ltd. | Electrostatic discharge protection device and electronic device having the same |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH10125896A (ja) * | 1996-10-16 | 1998-05-15 | Fuji Electric Co Ltd | 絶縁ゲート型サイリスタ |
-
1999
- 1999-06-04 KR KR1019990020628A patent/KR100320676B1/ko not_active IP Right Cessation
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH10125896A (ja) * | 1996-10-16 | 1998-05-15 | Fuji Electric Co Ltd | 絶縁ゲート型サイリスタ |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US10211196B2 (en) | 2015-08-31 | 2019-02-19 | Samsung Electronics Co., Ltd. | Electrostatic discharge protection device and electronic device having the same |
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| Publication number | Publication date |
|---|---|
| KR20010001418A (ko) | 2001-01-05 |
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