JP2021174796A - 半導体装置 - Google Patents
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
Description
本発明の半導体装置は、第1導電型の第1半導体領域と、前記第1半導体領域の上に形成された、前記第1導電型と逆の第2導電型の第2半導体領域と、前記第2半導体領域の表面側に形成された、前記第1導電型の第3半導体領域と、前記第1半導体領域の下に形成された前記第2導電型の第4半導体領域と、前記第2半導体領域及び前記第3半導体領域と電気的に接続されたエミッタ電極と、前記第4半導体領域と電気的に接続されたコレクタ電極と、を具備し、前記エミッタ電極と前記コレクタ電極との間の電流が、前記第2半導体領域の表面側に形成されたゲート電極によって制御される絶縁ゲート型電界効果トランジスタが平面視における第1領域に形成され、前記第1半導体領域と、前記第1半導体領域の上に形成された、前記第2導電型である第5半導体領域と、前記第1半導体領域の下に形成された前記第1導電型の第6半導体領域と、を具備し、前記エミッタ電極と前記第5半導体領域とが、前記コレクタ電極と前記第6半導体領域とがそれぞれ電気的に接続されて構成されるダイオードが、平面視における前記第1領域に隣接した第2領域に形成され、前記第1半導体領域に、厚さ方向において、結晶欠陥濃度のピークが前記第4半導体領域側に設定され、かつ前記第2半導体領域側で前記結晶欠陥濃度が低下するように局所的に前記結晶欠陥濃度が高くされて、平面視における前記第1領域内に形成された第1結晶欠陥層と、厚さ方向において、結晶欠陥濃度のピークが前記第1結晶欠陥層よりも前記第5半導体領域側に設定され、かつ前記第5半導体領域側で前記結晶欠陥濃度が低下するように局所的に前記結晶欠陥濃度が高くされて、平面視における前記第2領域内に形成された第2結晶欠陥層と、が形成されたことを特徴とする。
図1は、第1の実施の形態に係る半導体装置1の断面図であり、図12に対応する。このため、この半導体装置1においても、n−層(n型の第1半導体領域)11、p−層(領域Iにおいてはp型の第2半導体領域、領域IIにおいては第5半導体領域)12、n+層(第3半導体領域)14、p+層((コレクタ層:第4半導体領域))16、n+層(第6半導体領域)17が形成された半導体基板10が用いられ、トレンチT、酸化膜(ゲート絶縁膜)13、層間絶縁層15が同様に形成され、ゲート電極21、エミッタ電極22、コレクタ電極23も同様に電気的に接続される。このため、領域I(IGBT領域)においてIGBTが、領域IIにおいてダイオードが形成されている。
第2の実施の形態に係る半導体装置においては、例えば特開2018−125326号公報に記載されるように、ドリフト層(n−層11)とp+層16(コレクタ領域)との間に、局所的に不純物濃度が高くされたn型の層(フィールドストップ層:FS層)が形成されている。これによって、オフ時における空乏層がコレクタ領域(p+層16)側に到達しにくくなるため、IGBTの耐圧が高まる。このようにFS層を用いた場合でも、前記のような結晶欠陥層を同様に設けることができる。
第3の実施の形態に係る半導体装置においては、例えば特開2002−353456号公報に記載されるように、ドリフト層(n−層11)とベース領域(p−層12)の間に、局所的にn−層11よりも不純物濃度が高くされたn型の層(キャリア蓄積層)が形成されている。これによって、IGBTのオン時においてコレクタ領域(p+層16)からn−層11中に注入された正孔がn−層11中にとどまり易くなるため、n−層11中の伝導度変調をより効率的に発生させ、IGBTのオン電圧を低下させることができる。
10、30、40、45〜48、90 半導体基板
11、91 n−層(第1半導体領域)
12、92 p−層(第2半導体領域、第5半導体領域)
13、93 酸化膜(ゲート絶縁膜)
14、94 n+層(第3半導体領域)
15、95 層間絶縁層
16、96 p+層(第4半導体領域)
17、97 n+層(第6半導体領域)
21、81 ゲート電極21
22、82 エミッタ電極
23、83 コレクタ電極
31 n+層(第7半導体領域)
41 n+層(第8半導体領域)
D1 第1結晶欠陥層(結晶欠陥層)
D12 第2領域側第1結晶欠陥層
D2 第2結晶欠陥層(結晶欠陥層)
D21 第1領域側第2結晶欠陥層
T 溝(トレンチ)
Claims (12)
- 第1導電型の第1半導体領域と、
前記第1半導体領域の上に形成された、前記第1導電型と逆の第2導電型の第2半導体領域と、
前記第2半導体領域の表面側に形成された、前記第1導電型の第3半導体領域と、
前記第1半導体領域の下に形成された前記第2導電型の第4半導体領域と、
前記第2半導体領域及び前記第3半導体領域と電気的に接続されたエミッタ電極と、
前記第4半導体領域と電気的に接続されたコレクタ電極と、
を具備し、
前記エミッタ電極と前記コレクタ電極との間の電流が、前記第2半導体領域の表面側に形成されたゲート電極によって制御される絶縁ゲート型電界効果トランジスタが平面視における第1領域に形成され、
前記第1半導体領域と、
前記第1半導体領域の上に形成された、前記第2導電型である第5半導体領域と、
前記第1半導体領域の下に形成された前記第1導電型の第6半導体領域と、
を具備し、
前記エミッタ電極と前記第5半導体領域とが、前記コレクタ電極と前記第6半導体領域とがそれぞれ電気的に接続されて構成されるダイオードが、平面視における前記第1領域に隣接した第2領域に形成され、
前記第1半導体領域に、
厚さ方向において、結晶欠陥濃度のピークが前記第4半導体領域側に設定され、かつ前記第2半導体領域側で前記結晶欠陥濃度が低下するように局所的に前記結晶欠陥濃度が高くされて、平面視における前記第1領域内に形成された第1結晶欠陥層と、
厚さ方向において、結晶欠陥濃度のピークが前記第1結晶欠陥層よりも前記第5半導体領域側に設定され、かつ前記第5半導体領域側で前記結晶欠陥濃度が低下するように局所的に前記結晶欠陥濃度が高くされて、平面視における前記第2領域内に形成された第2結晶欠陥層と、
が形成されたことを特徴とする半導体装置。 - 平面視における前記第2領域内の前記第1領域側において、前記結晶欠陥濃度のピークが前記第6半導体領域側に設定され、かつ前記第5半導体領域側で前記結晶欠陥濃度が低下するように局所的に前記結晶欠陥濃度が高くされた、第2領域側第1結晶欠陥層を具備することを特徴とする請求項1に記載の半導体装置。
- 前記第2領域側第1結晶欠陥層における前記結晶欠陥濃度のピーク値は前記第1領域内における前記第1結晶欠陥層における前記結晶欠陥濃度のピーク値よりも低くされたことを特徴とする請求項2に記載の半導体装置。
- 前記第1結晶欠陥層と前記第2領域側第1結晶欠陥層は連続的に形成されたことを特徴とする請求項2又は3に記載の半導体装置。
- 平面視における前記第1領域内の前記第2領域側において、前記結晶欠陥濃度のピークが前記第1結晶欠陥層よりも前記第2半導体領域側に設定され、かつ前記第2半導体領域側で前記結晶欠陥濃度が低下するように局所的に前記結晶欠陥濃度が高くされた、第1領域側第2結晶欠陥層を具備することを特徴とする請求項1から請求項4までのいずれか1項に記載の半導体装置。
- 前記第1領域側第2結晶欠陥層における前記結晶欠陥濃度のピーク値は前記第2領域内における前記第2結晶欠陥層における前記結晶欠陥濃度のピーク値よりも低くされたことを特徴とする請求項5に記載の半導体装置。
- 前記第2結晶欠陥層と前記第1領域側第2結晶欠陥層は連続的に形成されたことを特徴とする請求項5又は6に記載の半導体装置。
- 前記第1半導体領域と前記第4半導体領域の間に、前記第1半導体領域よりも不純物濃度が高くされた前記第1導電型の第7半導体領域が設けられたことを特徴とする請求項1から請求項7までのいずれか1項に記載の半導体装置。
- 前記第1領域内において、前記第1半導体領域と前記第2半導体領域の間に、前記第1半導体領域よりも不純物濃度が高くされた前記第1導電型の第8半導体領域が設けられたことを特徴とする請求項1から請求項8までのいずれか1項に記載の半導体装置。
- 前記第8半導体領域は、平面視において前記第2領域内にまで延伸して形成されたことを特徴とする請求項9に記載の半導体装置。
- 前記第8半導体領域は、平面視において前記第1領域と第2領域の境界には形成されないことを特徴とする請求項9に記載の半導体装置。
- 前記第2結晶欠陥層における前記結晶欠陥濃度のピーク値は前記第1結晶欠陥層における前記結晶欠陥濃度のピーク値よりも高いことを特徴とする請求項1から請求項11までのいずれか1項に記載の半導体装置。
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