JP2008258313A - 半導体装置およびその製造方法 - Google Patents

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Abstract

【課題】スーパージャンクション構造におけるショットキーバリアダイオードにおいて、低抵抗、高耐圧、そして逆回復特性の向上を図る。
【解決手段】Ｎコラム２０およびＰコラム３０によってスーパージャンクション構造にショットキーバリアダイオードが設けられ、当該スーパージャンクション構造全体に格子欠陥が形成されていることにより、当該格子欠陥が形成された領域がライフタイム制御領域５０とされている。これにより、Ｎコラム２０、Ｐコラム３０における少数キャリアのライフタイムを短くすると共に、逆方向に流れる電流を小さくし、さらに半導体装置の逆回復特性を向上することができる。
【選択図】図１

Description

本発明は、ショットキーバリアダイオードを備えてなる半導体装置およびその製造方法に関する。
図１９は、スイッチング素子８１と還流ダイオード８２とを組み合わせたインバータ回路８０を示したものである。インバータ回路８０は、例えば交流モータを高効率で駆動するものに適用され、スイッチング素子８１と還流ダイオード８２とが並列接続されたものが図示しないモータをＵ相、Ｖ相、Ｗ相の三相で駆動できるように構成されている。
このようなインバータ回路８０に用いられるスイッチング素子８１として例えば低損失素子のＩＧＢＴが採用され、還流ダイオード８２として例えば良好な逆回復特性を示すＦＲＤ（ファストリカバリダイオード）が採用される。ＦＲＤとしての還流ダイオード８２は、順方向動作時の少数キャリアのライフタイムが短くなるように制御されたダイオードであり、逆回復時間が短いというメリットがある一方、順方向電圧Ｖｆが高くなって還流損失が大きくなるというデメリットもある。
この問題を解決するため、順方向電圧Ｖｆが低く、かつ、良好な逆回復特性を示すダイオードとしてショットキーバリアダイオード（以下、ＳＢＤという）がある。しかし、Ｓｉ単純構造のＳＢＤは２００Ｖ程度までの高耐圧化が限界であるので、近年ではスーパージャンクション構造（以下、ＳＪ構造という）とＳＢＤとを組み合わせたＳＪ−ＳＢＤが知られている。ただし、ＳＪ−ＳＢＤはＳＪ構造に寄生のＰＮダイオードが存在し、ＳＢＤとＰＮダイオードとが並列構造となるため、ＰＮダイオード側に流れる電流を抑えないと良好な逆回復特性を得られないことが問題となっている。
そこで、特許文献１、２では、ＳＪ構造を構成するＰコラムをフローティング領域とする構造がそれぞれ提案されている。これらによると、当該ＰコラムはＰＮダイオードに逆方向バイアスが印加されたときに少数キャリアの供給源として機能させてＳＪ−ＳＢＤの逆回復特性の向上を図っている。
特開２０００−３４９３０４号公報 特開２００２−７６３７０号公報
しかしながら、上記従来の技術では、Ｐコラムのフローティング状態は、還流ダイオードの性能のばらつきや信頼性低下を招く恐れがあり、問題が残る。図２０は、還流ダイオードに要求される性能を示した図であり、（ａ）は逆方向特性、（ｂ）は順方向特性、（ｃ）は逆回復特性をそれぞれ示している。これらの図に示されるように、還流ダイオードとして、逆方向特性についてはリーク電流を低く、かつ、高耐圧化することが望ましく、順方向特性については順方向電圧ＶＦが低いことが望ましく、逆回復特性については逆回復時間を短く、かつ、逆方向電流を小さくすることが望ましい。
しかしながら、例えばＰＮダイオードについては、順方向電圧ＶＦを低くするためには貫通電流の低減や逆回復耐量向上等の特性を犠牲にしなければならない。このように、順方向電圧ＶＦと逆回復特性との間にトレードオフの関係があり、両者を両立することは困難である。
また、例えばＳＢＤについては、高耐圧化を図るためには順方向電圧ＶＦを高くする必要があり、還流損失の低減を犠牲にしなければならない。このように、ダイオードの耐圧と順方向電圧との間でトレードオフの関係があり、両者を両立することは困難である。
以上のように、ダイオードについては、順方向電圧ＶＦの低減、すなわち低抵抗化を図ること、高耐圧化を図ること、そして逆回復特性を向上することの３つの特性をすべて満たすことは非常に困難である。
本発明は、上記点に鑑み、ＳＪ−ＳＢＤにおいて、低抵抗、高耐圧、そして逆回復特性の向上を図ることを目的とする。
上記目的を達成するため、本発明の第１の特徴では、第１導電型基板（１０）と、第１導電型領域（２０）および第１の第２導電型領域（３０）が第１導電型基板（１０）上に形成されていると共に、第１導電型領域（２０）と第１の第２導電型領域（３０）とが第１導電型基板（１０）の面方向に繰り返し配置されたスーパージャンクション構造と、スーパージャンクション構造上に形成され、第１導電型領域（２０）とショットキー接合されると共に、第１の第２導電型領域（３０）とオーミック接合された第１電極（４１）と、第１導電型基板（１０）においてスーパージャンクション構造が設けられた側とは反対側に形成された第２電極（４２）とを備えており、第１電極（４１）と第２電極（４２）との間において、第１導電型領域（２０）と第１の第２導電型領域（３０）とで構成されるダイオードと、第１電極（４１）と第１導電型領域（２０）とで構成されるショットキーバリアダイオードとが並列接続されてなる半導体装置であって、第１導電型基板（１０）、第１導電型領域（２０）、第１の第２導電型領域（３０）の全体、または少なくとも一部に格子欠陥が形成されることで、第１導電型基板（１０）、第１導電型領域（２０）、第１の第２導電型領域（３０）の全体、または少なくとも一部が少数キャリアのライフタイムが短くなるように制御されたライフタイム制御領域（５０）とされている。
このように、スーパージャンクション構造にショットキーバリアダイオードを設けることで、第１電極（４１）と第２電極（４２）との間の電流経路を低抵抗化することができる。また、スーパージャンクション構造を採用することで、電界集中を回避することができ、ひいては高耐圧を得ることができる。さらに、ライフタイム制御領域（５０）によってスーパージャンクション構造によって構成されるダイオードにおける少数キャリアのライフタイムの短縮により逆回復時間の短縮および逆方向電流の低減を図ることができ、ひいては逆回復特性を向上させることができる。
本発明の第２の特徴では、第１導電型基板（１０）と、第１の第１導電型領域（２０）および第１の第２導電型領域（３０）が第１導電型基板（１０）上に形成されていると共に、第１の第１導電型領域（２０）の表層部に当該第１の第１導電型領域（２０）よりも不純物濃度が低い第２の第１導電型領域（２１）が形成され、第１の第１導電型領域（２０）および第２の第１導電型領域（２１）と第１の第２導電型領域（３０）とが第１導電型基板（１０）の面方向に繰り返し配置されたスーパージャンクション構造と、スーパージャンクション構造上に形成され、第２の第１導電型領域（２１）とショットキー接合されると共に、第１の第２導電型領域（３０）とオーミック接合された第１電極（４１）と、第１導電型基板（１０）においてスーパージャンクション構造が設けられた側とは反対側に形成された第２電極（４２）とを備えており、第１電極（４１）と第２電極（４２）との間において、第１の第１導電型領域（２０）と第１の第２導電型領域（３０）とで構成されるダイオードと、第１電極（４１）と第２の第１導電型領域（２１）とで構成されるショットキーバリアダイオードとが並列接続されてなる半導体装置であって、第１導電型基板（１０）、第１の第１導電型領域（２０）、第２の第１導電型領域（２１）、第１の第２導電型領域（３０）の全体、または少なくとも一部に格子欠陥が形成されることで、第１導電型基板（１０）、第１の第１導電型領域（２０）、第２の第１導電型領域（２１）、第１の第２導電型領域（３０）の全体、または少なくとも一部が少数キャリアのライフタイムが短くなるように制御されたライフタイム制御領域（５０）とされている。
これにより、上述のように低抵抗および高耐圧を図ることができる上、第２の第１導電型領域（２１）によってショットキーバリアダイオードにおけるリーク電流を低減することができる。
本発明の第３の特徴では、第１導電型基板（１０）と、第１導電型基板（１０）上に当該第１導電型基板（１０）よりも不純物濃度が低く形成された第１導電型層（６０）と、第１導電型層（６０）上に当該第１導電型層（６０）よりも不純物濃度が高い第１導電型領域（２０）と第１の第２導電型領域（３０）とが第１導電型層（６０）の面方向に繰り返し配置されたスーパージャンクション構造と、スーパージャンクション構造上に形成され、第１導電型領域（２０）とショットキー接合されると共に、第１の第２導電型領域（３０）とオーミック接合された第１電極（４１）と、第１導電型基板（１０）において第１導電型層（６０）が設けられた側とは反対側に形成された第２電極（４２）とを備えており、第１電極（４１）と第２電極（４２）との間において、第１導電型領域（２０）と第１の第２導電型領域（３０）とで構成されるダイオードと、第１電極（４１）と第１導電型領域（２０）とで構成されるショットキーバリアダイオードとが並列接続されてなる半導体装置であって、第１導電型基板（１０）、第１導電型層（６０）、第１導電型領域（２０）、第１の第２導電型領域（３０）の全体、または少なくとも一部に格子欠陥が形成されることで、第１導電型基板（１０）、第１導電型層（６０）、第１導電型領域（２０）、第１の第２導電型領域（３０）の全体、または少なくとも一部が少数キャリアのライフタイムが短くなるように制御されたライフタイム制御領域（５０）とされている。
これにより、上述のように低抵抗および高耐圧を図ることができる上、第１導電型層（６０）によってホール濃度を高くすることができ、良好なソフトリカバリ特性を得ることができる。
本発明の第４の特徴では、第１導電型基板（１０）と、第１導電型基板（１０）上に当該第１導電型基板（１０）よりも不純物濃度が低く形成された第１導電型層（６０）と、第１導電型層（６０）上に当該第１導電型層（６０）よりも不純物濃度が高い第１の第１導電型領域（２０）と第１の第２導電型領域（３０）とが形成されていると共に、第１の第１導電型領域（２０）の表層部に当該第１の第１導電型領域（２０）よりも不純物濃度が低い第２の第１導電型領域（２１）が形成され、第１の第１導電型領域（２０）および第２の第１導電型領域（２１）と第１の第２導電型領域（３０）とが第１導電型層（６０）の面方向に繰り返し配置されたスーパージャンクション構造と、スーパージャンクション構造上に形成され、第２の第１導電型領域（２１）とショットキー接合されると共に、第１の第２導電型領域（３０）とオーミック接合された第１電極（４１）と、第１導電型基板（１０）において第１導電型層（６０）が設けられた側とは反対側に形成された第２電極（４２）とを備えており、第１電極（４１）と第２電極（４２）との間において、第１の第１導電型領域（２０）と第１の第２導電型領域（３０）とで構成されるダイオードと、第１電極（４１）と第２の第１導電型領域（２１）とで構成されるショットキーバリアダイオードとが並列接続されてなる半導体装置であって、第１導電型基板（１０）、第１導電型層（６０）、第１の第１導電型領域（２０）、第２の第１導電型領域（２１）、第１の第２導電型領域（３０）の全体、または少なくとも一部に格子欠陥が形成されることで、第１導電型基板（１０）、第１導電型層（６０）、第１の第１導電型領域（２０）、第２の第１導電型領域（２１）、第１の第２導電型領域（３０）の全体、または少なくとも一部が少数キャリアのライフタイムが短くなるように制御されたライフタイム制御領域（５０）とされている。
これにより、上述のように低抵抗および高耐圧を図ることができる上、第２の第１導電型領域（２１）によってショットキーバリアダイオードにおけるリーク電流を低減することができる。さらに、第１導電型層（６０）によってホール濃度を高くすることができ、良好なソフトリカバリ特性を得ることができる。
上記に示される各半導体装置においては、第１の第２導電型領域（３０）の表層部に、当該第１の第２導電型領域（３０）よりも不純物濃度が高い第２の第２導電型領域（３１）を形成し、第１電極（４１）が第２の第２導電型領域（３１）にオーミック接合されるようにすることもできる。
本発明の第５の特徴では、第１導電型基板（１０）と、第１導電型領域（２０）および第２導電型領域（３０）が第１導電型基板（１０）上に形成されていると共に、第１導電型領域（２０）と第２導電型領域（３０）とが第１導電型基板（１０）の面方向に繰り返し配置されたスーパージャンクション構造と、スーパージャンクション構造上に形成され、第１導電型領域（２０）とショットキー接合されると共に、第２導電型領域（３０）とオーミック接合されたアノード電極（４１）と、スーパージャンクション構造の表層部に形成されたものであって、第１導電型領域（２０）と第２導電型領域（３０）との繰り返し方向にアノード電極（４１）を挟むように配置された第２導電型ベース領域（７０）と、第２導電型ベース領域（７０）の表層部に形成された第１導電型ソース領域（７１）、および第２導電型ベース領域（７０）よりも不純物濃度が高い第２導電型ボディ領域（７２）と、第２導電型ボディ領域（７２）と第１導電型ソース領域（７１）の一部との上に形成されたソース電極（７３）と、第１導電型ソース領域（７１）と第１導電型領域（２０）とに挟まれた第２導電型ボディ領域（７２）の表層部をチャネル領域（７４）とし、当該チャネル領域（７４）上に形成されたゲート電極（７５）と、第１導電型基板（１０）においてスーパージャンクション構造が設けられた側とは反対側に形成され、カソード電極およびドレイン電極として機能する裏面電極（４２、７６）とを有し、アノード電極（４１）と裏面電極（４２、７６）との間において、第１導電型領域（２０）と第２導電型領域（３０）とで構成されるダイオードと、アノード電極（４１）と第１導電型領域（２０）とで構成されるショットキーバリアダイオードと、ゲート電極（７５）に印加される電圧に応じてソース電極（７３）と裏面電極（４２、７６）との間に電流が流れる縦型のＭＯＳトランジスタとを備えてなる半導体装置であって、第１導電型基板（１０）、第１導電型領域（２０）、第２導電型領域（３０）の全体、または少なくとも一部に格子欠陥が形成されることで、第１導電型基板（１０）、第１導電型領域（２０）、第２導電型領域（３０）の全体、または少なくとも一部が少数キャリアのライフタイムが短くなるように制御されたライフタイム制御領域（５０）とされている。
このように、ショットキーバリアダイオードとＭＯＳトランジスタとを一体化したものとすることができ、このような場合においても、上述のように低抵抗、高耐圧、そしてライフタイムが短くされた逆回復特性を得ることができる。
本発明の第６の特徴では、第１導電型基板（１０）と、第１の第１導電型領域（２０）および第２導電型領域（３０）が第１導電型基板（１０）上に形成されていると共に、第１の第１導電型領域（２０）の表層部に当該第１の第１導電型領域（２０）よりも不純物濃度が低い第２の第１導電型領域（２１）が形成され、第１の第１導電型領域（２０）および第２の第１導電型領域（２１）と第２導電型領域（３０）とが第１導電型基板（１０）の面方向に繰り返し配置されたスーパージャンクション構造と、スーパージャンクション構造上に形成され、第２の第１導電型領域（２１）とショットキー接合されると共に、第２導電型領域（３０）とオーミック接合されたアノード電極（４１）と、スーパージャンクション構造の表層部に形成されたものであって、第１の第１導電型領域（２０）と第２導電型領域（３０）との繰り返し方向にアノード電極（４１）を挟むように配置された第２導電型ベース領域（７０）と、第２導電型ベース領域（７０）の表層部に形成された第１導電型ソース領域（７１）、および第２導電型ベース領域（７０）よりも不純物濃度が高い第２導電型ボディ領域（７２）と、第２導電型ボディ領域（７２）と第１導電型ソース領域（７１）の一部との上に形成されたソース電極（７３）と、第１導電型ソース領域（７１）と第２の第１導電型領域（２１）とに挟まれた第２導電型ボディ領域（７２）の表層部をチャネル領域（７４）とし、当該チャネル領域（７４）上に形成されたゲート電極（７５）と、第１導電型基板（１０）においてスーパージャンクション構造が設けられた側とは反対側に形成され、カソード電極およびドレイン電極として機能する裏面電極（４２、７６）とを有し、アノード電極（４１）と裏面電極（４２、７６）との間において、第１の第１導電型領域（２０）と第１の第２導電型領域（３０）とで構成されるダイオードと、アノード電極（４１）と第２の第１導電型領域（２１）とで構成されるショットキーバリアダイオードと、ゲート電極（７５）に印加される電圧に応じてソース電極（７３）と裏面電極（４２、７６）との間に電流が流れる縦型のＭＯＳトランジスタとを備えてなる半導体装置であって、第１導電型基板（１０）、第１の第１導電型領域（２０）、第２の第１導電型領域（２１）、第２導電型領域（３０）の全体、または少なくとも一部に格子欠陥が形成されることで、第１導電型基板（１０）、第１の第１導電型領域（２０）、第２の第１導電型領域（２１）、第２導電型領域（３０）の全体、または少なくとも一部が少数キャリアのライフタイムが短くなるように制御されたライフタイム制御領域（５０）とされている。
これにより、上述のように、ショットキーバリアダイオードとＭＯＳトランジスタとを一体化したものとすることができる上、第２の第１導電型領域（２１）によってショットキーバリアダイオードにおけるリーク電流を低減することができる。
本発明の第７の特徴では、第１導電型基板（１０）と、第１導電型基板（１０）上に当該第１導電型基板（１０）よりも不純物濃度が低く形成された第１導電型層（６０）と、第１導電型層（６０）上に当該第１導電型層（６０）よりも不純物濃度が高い第１の第１導電型領域（２０）と第２導電型領域（３０）とが形成されていると共に、第１の第１導電型領域（２０）の表層部に当該第１の第１導電型領域（２０）よりも不純物濃度が低い第２の第１導電型領域（２１）が形成され、第１の第１導電型領域（２０）および第２の第１導電型領域（２１）と第２導電型領域（３０）とが第１導電型層（６０）の面方向に繰り返し配置されたスーパージャンクション構造と、スーパージャンクション構造上に形成され、第２の第１導電型領域（２１）とショットキー接合されると共に、第２導電型領域（３０）とオーミック接合されたアノード電極（４１）と、スーパージャンクション構造の表層部に形成されたものであって、第１の第１導電型領域（２０）と第２導電型領域（３０）との繰り返し方向にアノード電極（４１）を挟むように配置された第２導電型ベース領域（７０）と、第２導電型ベース領域（７０）の表層部に形成された第１導電型ソース領域（７１）、および第２導電型ベース領域（７０）よりも不純物濃度が高い第２導電型ボディ領域（７２）と、第２導電型ボディ領域（７２）と第１導電型ソース領域（７１）の一部との上に形成されたソース電極（７３）と、第１導電型ソース領域（７１）と第２の第１導電型領域（２１）とに挟まれた第２導電型ボディ領域（７２）の表層部をチャネル領域（７４）とし、当該チャネル領域（７４）上に形成されたゲート電極（７５）と、第１導電型基板（１０）において第１導電型層（６０）が形成された側とは反対側に形成され、カソード電極およびドレイン電極として機能する裏面電極（４２、７６）とを有し、アノード電極（４１）と裏面電極（４２、７６）との間において、第１の第１導電型領域（２０）と第１の第２導電型領域（３０）とで構成されるダイオードと、アノード電極（４１）と第２の第１導電型領域（２１）とで構成されるショットキーバリアダイオードと、ゲート電極（７５）に印加される電圧に応じてソース電極（７３）と裏面電極（４２、７６）との間に電流が流れる縦型のＭＯＳトランジスタとを備えてなる半導体装置であって、第１導電型基板（１０）、第１導電型層（６０）、第１の第１導電型領域（２０）、第２の第１導電型領域（２１）、第２導電型領域（３０）の全体、または少なくとも一部に格子欠陥が形成されることで、第１導電型基板（１０）、第１導電型層（６０）、第１の第１導電型領域（２０）、第２の第１導電型領域（２１）、第２導電型領域（３０）の全体、または少なくとも一部が少数キャリアのライフタイムが短くなるように制御されたライフタイム制御領域（５０）とされている。
これにより、上述のように、ショットキーバリアダイオードとＭＯＳトランジスタとを一体化したものとすることができる上、第２の第１導電型領域（２１）によってショットキーバリアダイオードにおけるリーク電流を低減でき、さらに第１導電型層（６０）によってホール濃度を高くして良好なソフトリカバリ特性を得ることができる。
上記各半導体装置においては、格子欠陥の密度が第１導電型基板（１０）の面の法線方向に分布を有するようにすることができる。これにより、半導体装置内において格子欠陥によるリーク電流を増大させること無く、局所的にライフタイムを制御することができる。
また、格子欠陥の密度がスーパージャンクション構造のうち第１導電型基板（１０）側にピークを有するようにすることができる。これにより、キャリア注入が起こり易いスーパージャンクション構造のうち第１導電型基板（１０）側において効率よくライフタイム制御することができる。
さらに、ライフタイム制御領域（５０）をスーパージャンクション構造のうち少なくとも第１導電型基板（１０）側にもっとも近い場所に設けることができる。これによっても、キャリア注入が起こり易いスーパージャンクション構造のうち第１導電型基板（１０）側において効率よくライフタイム制御することができる。
そして、格子欠陥の密度が、第１導電型層（６０）にピークを有するようにすることもできる。
また、ライフタイム制御領域（５０）を、少なくとも第１導電型層（６０）に設けることもできる。
さらに、格子欠陥を第１の第１導電型領域（２０）と第２導電型領域（３０）との境界を除いた場所に形成することができる。これにより、スーパージャンクション構造において格子欠陥によるリーク電流を増大させること無く良好な逆回復特性を得ることができる。
上記に記載の半導体装置を製造するに際し、格子欠陥を形成する工程では、第１導電型基板（１０）、スーパージャンクション構造の全体、または少なくとも一部に放射線を照射することにより格子欠陥を形成することができる。これにより、第１導電型基板（１０）、スーパージャンクション構造にライフタイム制御領域（５０）の全部または一部をライフタイム制御領域（５０）とすることができる。
上記に記載の半導体装置を製造するに際し、格子欠陥を形成する工程では、第１導電型基板（１０）、第１導電型層（６０）、スーパージャンクション構造の全体、または少なくとも一部に放射線を照射することにより格子欠陥を形成することができる。これにより、第１導電型基板（１０）、第１導電型層（６０）、スーパージャンクション構造にライフタイム制御領域（５０）の全部または一部をライフタイム制御領域（５０）とすることができる。
上記のように格子欠陥を形成する場合、放射線として電子線または中性子線を用いることができる。
上記に記載の半導体装置を製造するに際し、格子欠陥を形成する工程では、第１導電型基板（１０）、スーパージャンクション構造の全体、または少なくとも一部にイオンを照射することにより格子欠陥を形成することができる。これにより、第１導電型基板（１０）、スーパージャンクション構造にライフタイム制御領域（５０）の全部または一部をライフタイム制御領域（５０）とすることができる。
上記に記載の半導体装置を製造するに際し、格子欠陥を形成する工程では、第１導電型基板（１０）、第１導電型層（６０）、スーパージャンクション構造の全体、または少なくとも一部にイオンを照射することにより格子欠陥を形成することができる。これにより、第１導電型基板（１０）、第１導電型層（６０）、スーパージャンクション構造にライフタイム制御領域（５０）の全部または一部をライフタイム制御領域（５０）とすることができる。
上記のように格子欠陥を形成する場合、イオンとしてプロトンまたはヘリウムの軽イオンを用いることができる。
なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。
以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、図中、同一符号を付してある。また、以下の各実施形態で示されるＮ型、Ｎ−型、Ｎ＋型は本発明の第１導電型に対応し、Ｐ型、Ｐ＋型は本発明の第２導電型に対応している。
（第１実施形態）
以下、本発明の第１実施形態について図を参照して説明する。以下で示されるスーパージャンクション構造によって構成されるショットキーバリアダイオード（ＳＪ−ＳＢＤ）は、例えば上述した図１９に示されるインバータ回路８０を構成するスイッチング素子８１の還流ダイオード８２として適用される。
図１は、本発明の第１実施形態に係る半導体装置の概略断面図である。この図に示されるように、Ｎ＋型基板１０上には、コラム状のＮ型領域２０およびコラム状のＰ型領域３０が形成されていると共に、これらＮ型領域２０およびＰ型領域３０がＮ＋型基板１０の面方向に交互に配置されたＳＪ構造になっている。すなわち、図１に示される半導体装置では、Ｐ型領域３０およびＮ型領域２０が交互に配置される方向にＰ型領域３０およびＮ型領域２０が繰り返し形成された繰り返し構造が設けられている。以下、Ｎ型領域２０をＮコラムと呼び、Ｐ型領域３０をＰコラムと呼ぶ。
Ｎ＋型基板１０の不純物濃度は、１×１０１８〜１×１０２０ｃｍ−３である。また、Ｎコラム２０およびＰコラム３０の各ＰＮコラムの不純物濃度はそれぞれ１×１０１５〜１×１０１８ｃｍ−３であり、ＰＮコラムの幅はそれぞれ０．１〜１０μｍ、深さはそれぞれ１〜１００μｍ、アスペクト比はそれぞれ１以上になっている。
また、Ｐコラム３０の表層部には当該Ｐコラム３０よりも濃度が高いＰ＋型領域３１が形成されている。そして、Ｎコラム２０およびＰ＋型領域３１の上にアノード電極４１が設けられている。この場合、Ｎコラム２０とアノード電極４１とはショットキー接合になっており、これらＮコラム２０とアノード電極４１とによってＳＢＤが構成されている。また、Ｐ＋型領域３１とアノード電極４１とはオーミック接合になっている。他方、Ｎ＋型基板１０のうちＳＪ構造が設けられた側とは反対側にカソード電極４２が設けられている。なお、アノード電極４１は本発明の第１電極、カソード電極４２は本発明の第２電極もしくは裏面電極に相当する。
さらに、半導体装置においてＮ＋型基板１０、ＳＪ構造を構成するＮコラム２０、Ｐコラム３０、およびＰ＋型領域３１の全域はライフタイム制御領域５０として構成されている。当該ライフタイム制御領域５０は、ＳＪ構造において少数キャリアのライフタイムが短くなるように制御された領域である。このようなライフタイム制御領域５０は、例えば、Ｎ＋型基板１０の裏面から放射線を照射してＳＪ構造全体に格子欠陥を形成することで設けられる。放射線としては、電子線や中性子線が採用される。以上が本実施形態に係る半導体装置の全体構成である。
次に、上記半導体装置の製造方法について説明する。まず、Ｎ型基板を用意し、このＮ型基板の表面側に一定間隔でトレンチを形成する。続いて、トレンチ内にＰコラム３０を形成することで、Ｎ型基板のうちＰコラム３０に挟まれた領域をＮコラム２０とし、Ｎコラム２０とＰコラム３０とが交互に配置されたＳＪ構造を形成する。また、上記Ｎ型基板の表面を平坦化した後、Ｐコラム３０の表層部に選択的にイオン注入を行ってＰ＋型領域３１を形成する。そして、Ｎコラム２０およびＰ＋型領域３１の上にアノード電極４１を形成する。
続いて、ＳＪ構造が形成されたＮ型基板の裏面側を薄膜化した後、当該裏面側にイオン注入を行うことでＮ型基板よりも不純物濃度が高いＮ＋型層を形成する。当該Ｎ＋型層が図１に示されるＮ＋型基板１０に対応する。
この後、ＳＪ構造の全体に電子線や中性子線等の放射線を照射してＳＪ構造全体に格子欠陥を形成する。この場合、格子欠陥によるトラップ密度を制御することで、少数キャリアのライフライムを制御する。
図２は、格子欠陥によるトラップ密度と少数キャリアのライフタイムとの関係を示した図である。この図に示されるように、トラップ密度が大きくなるほど、ライフタイムが短くなる関係から、ＳＪ構造に放射線を照射することによってＳＪ構造に放射線を照射しない場合に対してライフタイムを例えば１／１０〜１／１００に制御する。
具体的には、図２に示される関係において、ライフタイムの狙い値からトラップ密度を取得し、当該トラップ密度となるようにＮ＋型基板１０側からＳＪ構造に放射線を照射する。これにより、ＳＪ構造に放射線を照射しない場合のライフタイムは例えば１０−５ｓであるが、放射線を照射することによりＳＪ構造におけるトラップ密度を増加させることができ、ライフタイムを例えば１０−６ｓのオーダーやそれよりも短くすることができる。
そして、Ｎ＋型基板１０上にカソード電極４２を形成することで、図１に示される半導体装置が完成する。
上記のようにして製造した半導体装置の作動について、図３を参照して説明する。図３は、ＳＪ構造のうち一つのＰＮコラムを示した図である。まず、アノード電極４１に順方向電圧を印加し、カソード電極４２をグランドに接続する。これにより、図３に示されるように、順方向電流（ＳＢＤ電流成分）の大部分はアノード電極４１とＮコラム２０とで構成されるショットキーダイオード（以下、ＳＢＤという）を流れ、さらにＮコラム２０を流れてカソード電極４２を介してグランドに流れる。他方、アノード電極４１とカソード電極４２との間に流れる順方向電流の一部は、Ｐ＋型領域３１、Ｐコラム３０を介してＰコラム３０のうちＮ＋型基板１０の近傍からＮコラム２０側に流れる。
この場合、ＰＮコラムのうちアノード電極４１側の領域では電位が高いので、Ｎコラム２０およびＰコラム３０の電位の差が無いため、ＰＮコラム間でキャリア注入は起こらない。したがって、ＰＮコラムのうちアノード電極４１側では寄生ＰＮダイオードは動作しない。しかしながら、Ｎコラム２０内にＳＢＤの電流が流れて電位勾配が生じるため、Ｎコラム２０のうちＮ＋型基板１０側の電位はＰコラム３０のうちＮ＋型基板１０側の電位よりも低くなる。このため、ＰＮコラムにおいてカソード電極４２に近い領域、すなわちＳＪ構造の底部ではＰＮコラム間で電位差がもっとも大きくなる。これにより、Ｎコラム２０の電子（多数キャリア）がＰコラム３０に移動し、Ｐコラム３０のホール（少数キャリア）がＮコラム２０に移動することによって、ＰＮコラム間でキャリア注入が起こる。したがって、ＳＪ構造の底部は寄生ＰＮダイオードとして機能する。
そして、上記のように機能する半導体装置に逆バイアスが印加された場合、ＳＪ構造の底部の寄生ＰＮダイオードに逆方向電流が流れることとなる。しかしながら、ＳＪ構造の全体、すなわち少なくともＳＪ構造の底部がライフタイム制御領域５０とされているため、当該ライフタイム制御領域５０によってＮコラム２０、Ｐコラム３０における少数キャリアのライフタイムを短くすると共に、逆方向に流れる電流を小さくすることができる。これにより、半導体装置の逆回復特性を向上することができる。
当該ライフタイム制御領域５０は、アノード電極４１とＮコラム２０とで構成されるＳＢＤの動作に影響を及ぼすことははく、ＳＪ構造に起因して構成される寄生ＰＮダイオードの動作のみを抑制することができる。また、Ｎ＋型基板１０がライフタイム制御領域５０とされていても、ＳＢＤの動作に影響を及ぼすことはない。
発明者らは、半導体装置に順方向電圧を印加して電流が流れたときの少数キャリアの分布をシミュレーションした。その結果を図４に示す。図４は、図１に示される半導体装置のＮコラム２０におけるＡ−Ａ’の少数キャリアの分布を示したものである。この図に示されるように、Ｎコラム２０中の少数キャリアのホール濃度はライフタイム制御領域５０が設けられていない従来品に対して低減されており、Ｎコラム２０への少数キャリアの注入が抑制されていることがわかる。
また、発明者らは、図１に示される半導体装置の逆回復特性をシミュレーションした。その結果を図５に示す。この図に示されるように、Ｎコラム２０への少数キャリアの注入の抑制効果によって、ライフタイム制御領域５０が設けられていない従来品よりも逆回復電流、逆回復時間ともに低減することがわかった。
以上説明したように、本実施形態では、ＳＪ構造にＳＢＤを設けることが特徴となっている。これにより、アノード電極４１とカソード電極４２との間に電流が流れやすい垂直方向の通電経路を形成することができ、低抵抗化を図ることができる。また、Ｎコラム２０およびＰコラム３０が交互に繰り返し配置された構造になっていることから、空乏層がＮコラム２０とＰコラム３０との界面全体に広がり、電界が特定の場所に集中しない。このため、アノード電極４１とカソード電極４２との間の電界強度が一様になり、高耐圧を得ることができる。
さらに、少なくともＳＪ構造の一部、特に底部、またはＳＪ構造の全体に格子欠陥が形成されていることにより、当該格子欠陥が形成された領域がライフタイム制御領域５０とされていることが特徴となっている。これにより、Ｎコラム２０内に電流が流れて電位勾配が生じ、ＳＪ構造の底部に大きな電位差が生じた場合であっても、ライフタイム制御領域５０によってＳＪ構造に形成される寄生ＰＮダイオードにおける少数キャリアのライフタイムの短縮および逆方向電流の低減を図ることができる（図４および図５参照）。したがって、半導体装置の逆回復特性を向上させることができる。
（第２実施形態）
本実施形態では、第１実施形態と異なる部分についてのみ説明する。上記第１実施形態では、ＳＪ構造の全体がライフタイム制御領域５０とされているが、寄生ＰＮダイオードが形成されるＳＪ構造の底部のみがライフタイム制御領域５０とされていても、逆回復特性を向上させることができる。
図６は、本発明の第２実施形態に係る半導体装置の概略断面図である。この図に示されるように、ＳＪ構造のうちＮ＋型基板１０側の領域、すなわちＳＪ構造の底部のみがライフタイム制御領域５０となっている。
このようなライフタイム制御領域５０は、Ｎ＋型基板１０上にＳＪ構造を形成した後、Ｎ＋型基板１０側からＳＪ構造側に例えばヘリウムイオンを照射することにより、ＳＪ構造の底部にのみ格子欠陥することにより形成される。
以上説明したように、ＳＪ構造の底部のみをライフタイム制御領域５０とすることができる。これにより、ＳＪ構造全体にライフタイム制御領域５０を形成する場合、ＰＮ接合部分にも格子欠陥が形成される可能性があり、当該格子欠陥がリーク電流の原因となる可能性があるが、ＳＪ構造の底部にのみ格子欠陥を形成することで底部にのみリーク電流を抑えることができる。
（第３実施形態）
本実施形態では、第１実施形態と異なる部分についてのみ説明する。図７は、本発明の第３実施形態に係る半導体装置の概略断面図である。この図に示されるように、Ｎコラム２０のうちアノード電極４１側にＮコラム２０の不純物濃度よりも低濃度のＮ−型領域２１が設けられている。当該Ｎ−型領域２１の不純物濃度は、例えば１×１０１４〜１×１０１７ｃｍ−３となっている。
このように、ＳＪ構造において、ＳＢＤを構成するＮコラム２０にＮ−型領域２１を設けた形態とすることができる。この場合においても、ＳＪ構造全体にライフタイム制御領域５０を設けることによって、低抵抗、高耐圧、そして良好な逆回復特性を得ることができる。
（第４実施形態）
本実施形態では、第３実施形態と異なる部分についてのみ説明する。図８は、本発明の第４実施形態に係る半導体装置の概略断面図である。この図に示されるように、Ｎコラム２０のうちアノード電極４１側にＮ−型領域２１を設けた半導体装置においても、ＳＪ構造のうち一部、詳しくはＳＪ構造の底部にのみライフタイム制御領域５０を設けることができる。
（第５実施形態）
本実施形態では、上記各実施形態と異なる部分についてのみ説明する。上記各実施形態では、半導体装置においてＮ＋型基板１０上に直接ＳＪ構造が形成されていたが、本実施形態ではＮ＋型基板１０とＳＪ構造との間に濃度が異なるＮ−型層を設けてセミＳＪ構造を構成することが特徴となっている。
図９は、本発明の第５実施形態に係る半導体装置の概略断面図である。この図に示されるように、図１に示される半導体装置に対して、Ｎ＋型基板１０とＳＪ構造との間にＮ＋型基板１０よりも濃度が低いＮ−型層６０が設けられている。したがって、本実施形態では、当該Ｎ−型層６０とＳＪ構造とによってセミＳＪ構造が構成されている。Ｎ−型層６０の不純物濃度は、例えば１×１０１４〜１×１０１８ｃｍ−３であり、Ｎコラム２０よりも低濃度または同程度の濃度になっている。そして、上記したセミＳＪ構造全体がライフタイム制御領域５０とされている。
このような構成を有する半導体装置については、例えばＮ型基板にＳＪ構造を形成した後、Ｎ−型層６０、Ｎ＋型基板１０を形成し、Ｎ＋型基板１０側から放射線を照射することで、セミＳＪ構造全体にライフタイム制御領域５０を形成することができる。
以上説明したように、Ｎ＋型基板１０上にＮ−型層６０を設けてセミＳＪ構造を構成することで、Ｎ−型層６０においてホール濃度が高くなるため、良好なソフトリカバリ特性を得ることができる。
（第６実施形態）
本実施形態では、第５実施形態と異なる部分についてのみ説明する。図１０は、本発明の第６実施形態に係る半導体装置の概略断面図である。この図に示されるように、Ｎ＋型基板１０とＳＪ構造との間にＮ−型層６０を設けたセミＳＪ構造を有する半導体装置において、Ｎ−型層６０のみをライフタイム制御領域５０とすることができる。
（第７実施形態）
本実施形態では、第５実施形態と異なる部分についてのみ説明する。図１１は、本発明の第７実施形態に係る半導体装置の概略断面図である。この図に示されるように、図９に示される半導体装置に対して、Ｎコラム２０のうちアノード電極４１側にＮ−型領域２１が設けられている。このように、Ｎコラム２０にＮ−型領域２１を設けたセミＳＪ構造を有する半導体装置において、当該セミＳＪ構造全体をライフタイム制御領域５０とすることができる。
（第８実施形態）
本実施形態では、第７実施形態と異なる部分についてのみ説明する。図１２は、本発明の第８実施形態に係る半導体装置の概略断面図である。この図に示されるように、セミＳＪ構造においてＮコラム２０のうちアノード電極４１側にＮ−型領域２１を設けた半導体装置においても、Ｎ−型層６０のみをライフタイム制御領域５０とすることができる。
（第９実施形態）
本実施形態では、上記各実施形態と異なる部分についてのみ説明する。上記各実施形態では、半導体装置としてＳＢＤのみを有するものについて説明したが、本実施形態では、半導体装置としてＳＢＤとＭＯＳトランジスタとを一体化したことが特徴となっている。
図１３は、本発明の第９実施形態に係る半導体装置の概略斜視図である。この図に示されるように、半導体装置は、Ｎ＋型基板１０上にＮコラム２０とＰコラム３０とで構成されるＳＪ構造を有し、当該ＳＪ構造においてＰＮコラムの繰り返し方向にＰ型ベース領域７０が離間して形成されている。
このＰ型ベース領域７０の表層部にＮ＋型ソース領域７１とＰ＋型ボディ領域７２とが形成されている。図１３に示される構造は繰り返し構造になっているため、Ｎ＋型ソース領域７１はＰ＋型ボディ領域７２に挟まれた状態とされており、Ｐ＋型ボディ領域７２とＮ＋型ソース領域７１の一部の上にソース電極７３が形成されている。
Ｐ＋型ベース領域７０はＮ＋型ソース領域７１とＮコラム２０とに挟まれた状態となり、Ｐ＋型ベース領域７０の表層部がチャネル領域７４となる。そして、当該チャネル領域７４上にゲート電極７５が形成されている。
また、離間したＰ型ベース領域７０間のＳＪ構造の表面においてＰＮコラムの繰り返し方向にＳＢＤのアノード電極４１が形成されており、当該アノード電極４１はＭＯＳトランジスタのソースに接続されている。他方、Ｎ＋型基板１０においてＳＪ構造の反対側にドレイン電極７６が形成されている。当該ドレイン電極７６はＳＢＤのカソード電極４２としても機能する。なお、ドレイン電極７６は本発明の裏面電極に相当する。
したがって、ＳＪ構造においてＰ型ベース領域７０が形成された領域はＭＯＳトランジスタとして機能し、ＭＯＳトランジスタに挟まれた領域においてアノード電極４１とＮコラム２０との接続部分がＳＢＤとして機能することとなる。
なお、図１３に示される半導体装置において、ソース電極７３上やアノード電極４１上には図示しない絶縁膜等が形成され、各電極が保護されている。
このような半導体装置では、ＭＯＳトランジスタにおいてソース−ドレイン間にＳＢＤが接続された回路形態となり、さらにＰＮコラムによって構成される寄生ＰＮダイオードもソース−ドレイン間に接続された回路形態となる。
このような構成を有する半導体装置において、ＳＪ構造全体がライフタイム制御領域５０となっている。しかしながら、ＭＯＳトランジスタは多数キャリアで性能が決まるので、ダイオードのライフタイム制御がＭＯＳトランジスタの動作に及ぼす影響はほとんど無い。
以上説明したように、ＳＪ構造上にＳＢＤおよびＭＯＳトランジスタを形成することにより、低抵抗、高耐圧、および良好な逆回復特性を備えたＳＢＤとＭＯＳトランジスタとを備えた半導体装置を実現することができる。
（第１０実施形態）
本実施形態では、第９実施形態と異なる部分についてのみ説明する。上記第９実施形態では、ＳＪ構造の全体がライフタイム制御領域５０とされているが、寄生ＰＮダイオードが構成されるＳＪ構造の底部のみをライフタイム制御領域５０とすることができる。
図１４は、本発明の第１０実施形態に係る半導体装置の概略斜視図である。この図に示されるように、ＳＪ構造のうち一部、詳しくはＳＪ構造の底部のみをライフタイム制御領域５０とする。これにより、少なくともＳＪ構造の底部に構成される寄生ＰＮダイオードにおける逆回復特性を向上させることができる。
（第１１実施形態）
本実施形態では、第９実施形態と異なる部分についてのみ説明する。本実施形態では、ＳＪ構造のＮコラム２０のうちアノード電極４１側にＮ−型領域２１を設けることが特徴となっている。
図１５は、本発明の第１１実施形態に係る半導体装置の概略斜視図である。この図に示されるように、Ｎコラム２０のうちアノード電極４１側にＮ−型領域２１が設けられている。当該Ｎ−型領域２１は、図７、図８、図１１、図１２に示される半導体装置のＮ−型領域２１と同じものである。そして、Ｎ−型領域２１が設けられたＳＪ構造全体に格子欠陥が形成され、ＳＪ構造全体がライフタイム制御領域５０とされている。
このように、ＳＢＤおよびＭＯＳトランジスタが一体化されたものであって、ＳＪ構造を構成するＮコラム２０のアノード電極４１側にＮ−型領域２１を設けた構成とすることもできる。
（第１２実施形態）
本実施形態では、第１１実施形態と異なる部分についてのみ説明する。図１６は、本発明の第１２実施形態に係る半導体装置の概略斜視図である。この図に示されるように、Ｎコラム２０のうちアノード電極４１側にＮ−型領域２１が設けられた半導体装置において、ＳＪ構造のうち一部、詳しくはＳＪ構造の底部のみをライフタイム制御領域５０とすることができる。
（第１３実施形態）
本実施形態では、第１１実施形態と異なる部分についてのみ説明する。図１７は、本発明の第１３実施形態に係る半導体装置の概略斜視図である。この図に示されるように、図１５に示される半導体装置に対して、Ｎ＋型基板１０とＳＪ構造との間にＮ−型層６０が設けられている。また、ＳＪ構造を構成するＮコラム２０のうちアノード電極４１側にＮ−型領域２１が設けられている。そして、上記セミＳＪ構造全体に格子欠陥が形成され、セミＳＪ構造全体がライフタイム制御領域５０とされている。
このようにＮコラム２０にＮ−型領域２１が設けられたセミＳＪ構造を有する半導体装置において、当該セミＳＪ構造全体をライフタイム制御領域５０とすることができる。
（第１４実施形態）
本実施形態では、第１３実施形態と異なる部分についてのみ説明する。図１８は、本発明の第１４実施形態に係る半導体装置の概略斜視図である。この図に示されるように、ＳＢＤおよびＭＯＳトランジスタが一体化され、セミＳＪ構造においてＮコラム２０にＮ−型領域２１が設けられた半導体装置において、Ｎ−型層６０のみをライフタイム制御領域５０とすることができる。
（他の実施形態）
上記各実施形態において、Ｎ型の導電型とＰ型の導電型との各導電型を逆にしたものを構成することもできる。
上記各実施形態では、Ｐコラム３０のうちアノード電極４１側にＰ＋型領域３１が設けられているが、当該Ｐ＋型領域３１がＰコラム３０に設けられていないものであっても構わない。
上記各実施形態では、ＰＮコラムに放射線を照射することでライフタイム制御領域５０の形成していたが、ＰＮコラムにイオンを照射することでライフタイム制御領域５０を形成することもできる。この場合、イオンとしてプロトンやヘリウムを採用することができる。
上記ライフタイム制御領域５０を構成する格子欠陥の密度は、Ｎ＋型基板１０の面の法線方向に分布を有するように設定することもできる。また、格子欠陥の密度は、ＳＪ構造のうちＮ＋型基板１０側にピークを有するようにしても構わない。この場合、ライフタイム制御領域５０は、ＳＪ構造のうち少なくともＮ＋型基板１０側にもっとも近い場所に設けられていることが好ましい。
さらに、格子欠陥の密度は、Ｎ−型層６０にピークを有するように設定することもできる。この場合、上述のように、ライフタイム制御領域５０は、少なくともＮ−型層６０に設けることができる。
そして、格子欠陥は、ＳＪ構造を構成するＮコラム２０とＰコラム３０との境界を除いた場所に形成されていることが好ましい。これにより、リーク電流を抑制することができる。
本発明の第１実施形態に係る半導体装置の概略断面図である。 トラップ密度とライフタイムとの関係を示した図である。 ＳＪ構造のうち一つのＰＮコラムを示した図である。 図１に示される半導体装置のＮ型領域におけるＡ−Ａ’の少数キャリアの分布を示したものである。 図１に示される半導体装置の逆回復特性のシミュレーション結果を示した図である。 本発明の第２実施形態に係る半導体装置の概略断面図である。 本発明の第３実施形態に係る半導体装置の概略断面図である。 本発明の第４実施形態に係る半導体装置の概略断面図である。 本発明の第５実施形態に係る半導体装置の概略断面図である。 本発明の第６実施形態に係る半導体装置の概略断面図である。 本発明の第７実施形態に係る半導体装置の概略断面図である。 本発明の第８実施形態に係る半導体装置の概略断面図である。 本発明の第９実施形態に係る半導体装置の概略斜視図である。 本発明の第１０実施形態に係る半導体装置の概略斜視図である。 本発明の第１１実施形態に係る半導体装置の概略斜視図である。 本発明の第１２実施形態に係る半導体装置の概略斜視図である。 本発明の第１３実施形態に係る半導体装置の概略斜視図である。 本発明の第１４実施形態に係る半導体装置の概略斜視図である。 従来技術を説明する図であって、スイッチング素子と還流ダイオードとを組み合わせたインバータ回路の回路図である。 課題を説明する図であって、還流ダイオードに要求される性能を示した図である。
符号の説明
１０…Ｎ＋型基板、２０…Ｎ型領域（Ｎコラム）、２１…Ｎ−型領域、３０…Ｐ型領域（Ｐコラム）、３１…Ｐ＋型領域、４１…アノード電極、４２…カソード電極、５０…ライフタイム制御領域、６０…Ｎ−型層、７０…Ｐ型ベース領域、７１…Ｎ＋型ソース領域、７２…Ｐ＋型ボディ領域、７３…ソース電極、７４…チャネル領域、７５…ゲート電極、７６…ドレイン電極。

Claims (20)

  1. 第１導電型基板（１０）と、
    第１導電型領域（２０）および第１の第２導電型領域（３０）が前記第１導電型基板（１０）上に形成されていると共に、前記第１導電型領域（２０）と前記第１の第２導電型領域（３０）とが前記第１導電型基板（１０）の面方向に繰り返し配置されたスーパージャンクション構造と、
    前記スーパージャンクション構造上に形成され、前記第１導電型領域（２０）とショットキー接合されると共に、前記第１の第２導電型領域（３０）とオーミック接合された第１電極（４１）と、
    前記第１導電型基板（１０）において前記スーパージャンクション構造が設けられた側とは反対側に形成された第２電極（４２）とを備えており、
    前記第１電極（４１）と前記第２電極（４２）との間において、前記第１導電型領域（２０）と前記第１の第２導電型領域（３０）とで構成されるダイオードと、前記第１電極（４１）と前記第１導電型領域（２０）とで構成されるショットキーバリアダイオードとが並列接続されてなる半導体装置であって、
    前記第１導電型基板（１０）、前記第１導電型領域（２０）、前記第１の第２導電型領域（３０）の全体、または少なくとも一部に格子欠陥が形成されることで、前記第１導電型基板（１０）、前記第１導電型領域（２０）、前記第１の第２導電型領域（３０）の全体、または少なくとも一部が少数キャリアのライフタイムが短くなるように制御されたライフタイム制御領域（５０）とされていることを特徴とする半導体装置。
  2. 第１導電型基板（１０）と、
    第１の第１導電型領域（２０）および第１の第２導電型領域（３０）が前記第１導電型基板（１０）上に形成されていると共に、前記第１の第１導電型領域（２０）の表層部に当該第１の第１導電型領域（２０）よりも不純物濃度が低い第２の第１導電型領域（２１）が形成され、前記第１の第１導電型領域（２０）および前記第２の第１導電型領域（２１）と前記第１の第２導電型領域（３０）とが前記第１導電型基板（１０）の面方向に繰り返し配置されたスーパージャンクション構造と、
    前記スーパージャンクション構造上に形成され、前記第２の第１導電型領域（２１）とショットキー接合されると共に、前記第１の第２導電型領域（３０）とオーミック接合された第１電極（４１）と、
    前記第１導電型基板（１０）において前記スーパージャンクション構造が設けられた側とは反対側に形成された第２電極（４２）とを備えており、
    前記第１電極（４１）と前記第２電極（４２）との間において、前記第１の第１導電型領域（２０）と前記第１の第２導電型領域（３０）とで構成されるダイオードと、前記第１電極（４１）と前記第２の第１導電型領域（２１）とで構成されるショットキーバリアダイオードとが並列接続されてなる半導体装置であって、
    前記第１導電型基板（１０）、前記第１の第１導電型領域（２０）、前記第２の第１導電型領域（２１）、前記第１の第２導電型領域（３０）の全体、または少なくとも一部に格子欠陥が形成されることで、前記第１導電型基板（１０）、前記第１の第１導電型領域（２０）、前記第２の第１導電型領域（２１）、前記第１の第２導電型領域（３０）の全体、または少なくとも一部が少数キャリアのライフタイムが短くなるように制御されたライフタイム制御領域（５０）とされていることを特徴とする半導体装置。
  3. 第１導電型基板（１０）と、
    前記第１導電型基板（１０）上に当該第１導電型基板（１０）よりも不純物濃度が低く形成された第１導電型層（６０）と、
    前記第１導電型層（６０）上に当該第１導電型層（６０）よりも不純物濃度が高いまたは同じ第１導電型領域（２０）と第１の第２導電型領域（３０）とが前記第１導電型層（６０）の面方向に繰り返し配置されたスーパージャンクション構造と、
    前記スーパージャンクション構造上に形成され、前記第１導電型領域（２０）とショットキー接合されると共に、前記第１の第２導電型領域（３０）とオーミック接合された第１電極（４１）と、
    前記第１導電型基板（１０）において前記第１導電型層（６０）が設けられた側とは反対側に形成された第２電極（４２）とを備えており、
    前記第１電極（４１）と前記第２電極（４２）との間において、前記第１導電型領域（２０）と前記第１の第２導電型領域（３０）とで構成されるダイオードと、前記第１電極（４１）と前記第１導電型領域（２０）とで構成されるショットキーバリアダイオードとが並列接続されてなる半導体装置であって、
    前記第１導電型基板（１０）、前記第１導電型層（６０）、前記第１導電型領域（２０）、前記第１の第２導電型領域（３０）の全体、または少なくとも一部に格子欠陥が形成されることで、前記第１導電型基板（１０）、前記第１導電型層（６０）、前記第１導電型領域（２０）、前記第１の第２導電型領域（３０）の全体、または少なくとも一部が少数キャリアのライフタイムが短くなるように制御されたライフタイム制御領域（５０）とされていることを特徴とする半導体装置。
  4. 第１導電型基板（１０）と、
    前記第１導電型基板（１０）上に当該第１導電型基板（１０）よりも不純物濃度が低く形成された第１導電型層（６０）と、
    前記第１導電型層（６０）上に当該第１導電型層（６０）よりも不純物濃度が高いまたは同じ第１の第１導電型領域（２０）と第１の第２導電型領域（３０）とが形成されていると共に、前記第１の第１導電型領域（２０）の表層部に当該第１の第１導電型領域（２０）よりも不純物濃度が低い第２の第１導電型領域（２１）が形成され、前記第１の第１導電型領域（２０）および前記第２の第１導電型領域（２１）と前記第１の第２導電型領域（３０）とが前記第１導電型層（６０）の面方向に繰り返し配置されたスーパージャンクション構造と、
    前記スーパージャンクション構造上に形成され、前記第２の第１導電型領域（２１）とショットキー接合されると共に、前記第１の第２導電型領域（３０）とオーミック接合された第１電極（４１）と、
    前記第１導電型基板（１０）において前記第１導電型層（６０）が設けられた側とは反対側に形成された第２電極（４２）とを備えており、
    前記第１電極（４１）と前記第２電極（４２）との間において、前記第１の第１導電型領域（２０）と前記第１の第２導電型領域（３０）とで構成されるダイオードと、前記第１電極（４１）と前記第２の第１導電型領域（２１）とで構成されるショットキーバリアダイオードとが並列接続されてなる半導体装置であって、
    前記第１導電型基板（１０）、前記第１導電型層（６０）、前記第１の第１導電型領域（２０）、前記第２の第１導電型領域（２１）、前記第１の第２導電型領域（３０）の全体、または少なくとも一部に格子欠陥が形成されることで、前記第１導電型基板（１０）、前記第１導電型層（６０）、前記第１の第１導電型領域（２０）、前記第２の第１導電型領域（２１）、前記第１の第２導電型領域（３０）の全体、または少なくとも一部が少数キャリアのライフタイムが短くなるように制御されたライフタイム制御領域（５０）とされていることを特徴とする半導体装置。
  5. 前記第１の第２導電型領域（３０）の表層部に、当該第１の第２導電型領域（３０）よりも不純物濃度が高い第２の第２導電型領域（３１）が形成されており、
    前記第１電極（４１）は、前記第２の第２導電型領域（３１）にオーミック接合されていることを特徴とする請求項１ないし４のいずれか１つに記載の半導体装置。
  6. 第１導電型基板（１０）と、
    第１導電型領域（２０）および第２導電型領域（３０）が前記第１導電型基板（１０）上に形成されていると共に、前記第１導電型領域（２０）と前記第２導電型領域（３０）とが前記第１導電型基板（１０）の面方向に繰り返し配置されたスーパージャンクション構造と、
    前記スーパージャンクション構造上に形成され、前記第１導電型領域（２０）とショットキー接合されると共に、前記第２導電型領域（３０）とオーミック接合されたアノード電極（４１）と、
    前記スーパージャンクション構造の表層部に形成されたものであって、前記第１導電型領域（２０）と前記第２導電型領域（３０）との繰り返し方向に前記アノード電極（４１）を挟むように配置された第２導電型ベース領域（７０）と、
    前記第２導電型ベース領域（７０）の表層部に形成された第１導電型ソース領域（７１）、および前記第２導電型ベース領域（７０）よりも不純物濃度が高い第２導電型ボディ領域（７２）と、
    前記第２導電型ボディ領域（７２）と前記第１導電型ソース領域（７１）の一部との上に形成されたソース電極（７３）と、
    前記第１導電型ソース領域（７１）と第１導電型領域（２０）とに挟まれた前記第２導電型ベース領域（７０）の表層部をチャネル領域（７４）とし、当該チャネル領域（７４）上に形成されたゲート電極（７５）と、
    前記第１導電型基板（１０）において前記スーパージャンクション構造が設けられた側とは反対側に形成され、カソード電極およびドレイン電極として機能する裏面電極（４２、７６）とを有し、
    前記アノード電極（４１）と前記裏面電極（４２、７６）との間において、前記第１導電型領域（２０）と前記第２導電型領域（３０）とで構成されるダイオードと、前記アノード電極（４１）と前記第１導電型領域（２０）とで構成されるショットキーバリアダイオードと、前記ゲート電極（７５）に印加される電圧に応じて前記ソース電極（７３）と前記裏面電極（４２、７６）との間に電流が流れる縦型のＭＯＳトランジスタとを備えてなる半導体装置であって、
    前記第１導電型基板（１０）、前記第１導電型領域（２０）、前記第２導電型領域（３０）の全体、または少なくとも一部に格子欠陥が形成されることで、前記第１導電型基板（１０）、前記第１導電型領域（２０）、前記第２導電型領域（３０）の全体、または少なくとも一部が少数キャリアのライフタイムが短くなるように制御されたライフタイム制御領域（５０）とされていることを特徴とする半導体装置。
  7. 第１導電型基板（１０）と、
    第１の第１導電型領域（２０）および第２導電型領域（３０）が前記第１導電型基板（１０）上に形成されていると共に、前記第１の第１導電型領域（２０）の表層部に当該第１の第１導電型領域（２０）よりも不純物濃度が低い第２の第１導電型領域（２１）が形成され、前記第１の第１導電型領域（２０）および前記第２の第１導電型領域（２１）と前記第２導電型領域（３０）とが前記第１導電型基板（１０）の面方向に繰り返し配置されたスーパージャンクション構造と、
    前記スーパージャンクション構造上に形成され、前記第２の第１導電型領域（２１）とショットキー接合されると共に、前記第２導電型領域（３０）とオーミック接合されたアノード電極（４１）と、
    前記スーパージャンクション構造の表層部に形成されたものであって、前記第１の第１導電型領域（２０）と前記第２導電型領域（３０）との繰り返し方向に前記アノード電極（４１）を挟むように配置された第２導電型ベース領域（７０）と、
    前記第２導電型ベース領域（７０）の表層部に形成された第１導電型ソース領域（７１）、および前記第２導電型ベース領域（７０）よりも不純物濃度が高い第２導電型ボディ領域（７２）と、
    前記第２導電型ボディ領域（７２）と前記第１導電型ソース領域（７１）の一部との上に形成されたソース電極（７３）と、
    前記第１導電型ソース領域（７１）と前記第２の第１導電型領域（２１）とに挟まれた前記第２導電型ベース領域（７０）の表層部をチャネル領域（７４）とし、当該チャネル領域（７４）上に形成されたゲート電極（７５）と、
    前記第１導電型基板（１０）において前記スーパージャンクション構造が設けられた側とは反対側に形成され、カソード電極およびドレイン電極として機能する裏面電極（４２、７６）とを有し、
    前記アノード電極（４１）と前記裏面電極（４２、７６）との間において、前記第１の第１導電型領域（２０）と前記第２導電型領域（３０）とで構成されるダイオードと、前記アノード電極（４１）と前記第２の第１導電型領域（２１）とで構成されるショットキーバリアダイオードと、前記ゲート電極（７５）に印加される電圧に応じて前記ソース電極（７３）と前記裏面電極（４２、７６）との間に電流が流れる縦型のＭＯＳトランジスタとを備えてなる半導体装置であって、
    前記第１導電型基板（１０）、前記第１の第１導電型領域（２０）、前記第２の第１導電型領域（２１）、前記第２導電型領域（３０）の全体、または少なくとも一部に格子欠陥が形成されることで、前記第１導電型基板（１０）、前記第１の第１導電型領域（２０）、前記第２の第１導電型領域（２１）、前記第２導電型領域（３０）の全体、または少なくとも一部が少数キャリアのライフタイムが短くなるように制御されたライフタイム制御領域（５０）とされていることを特徴とする半導体装置。
  8. 第１導電型基板（１０）と、
    前記第１導電型基板（１０）上に当該第１導電型基板（１０）よりも不純物濃度が低く形成された第１導電型層（６０）と、
    前記第１導電型層（６０）上に当該第１導電型層（６０）よりも不純物濃度が高いまたは同じ第１の第１導電型領域（２０）と第２導電型領域（３０）とが形成されていると共に、前記第１の第１導電型領域（２０）の表層部に当該第１の第１導電型領域（２０）よりも不純物濃度が低い第２の第１導電型領域（２１）が形成され、前記第１の第１導電型領域（２０）および前記第２の第１導電型領域（２１）と前記第２導電型領域（３０）とが前記第１導電型層（６０）の面方向に繰り返し配置されたスーパージャンクション構造と、
    前記スーパージャンクション構造上に形成され、前記第２の第１導電型領域（２１）とショットキー接合されると共に、前記第２導電型領域（３０）とオーミック接合されたアノード電極（４１）と、
    前記スーパージャンクション構造の表層部に形成されたものであって、前記第１の第１導電型領域（２０）と前記第２導電型領域（３０）との繰り返し方向に前記アノード電極（４１）を挟むように配置された第２導電型ベース領域（７０）と、
    前記第２導電型ベース領域（７０）の表層部に形成された第１導電型ソース領域（７１）、および前記第２導電型ベース領域（７０）よりも不純物濃度が高い第２導電型ボディ領域（７２）と、
    前記第２導電型ボディ領域（７２）と前記第１導電型ソース領域（７１）の一部との上に形成されたソース電極（７３）と、
    前記第１導電型ソース領域（７１）と前記第２の第１導電型領域（２１）とに挟まれた前記第２導電型ベース領域（７０）の表層部をチャネル領域（７４）とし、当該チャネル領域（７４）上に形成されたゲート電極（７５）と、
    前記第１導電型基板（１０）において前記第１導電型層（６０）が形成された側とは反対側に形成され、カソード電極およびドレイン電極として機能する裏面電極（４２、７６）とを有し、
    前記アノード電極（４１）と前記裏面電極（４２、７６）との間において、前記第１の第１導電型領域（２０）と前記第１の第２導電型領域（３０）とで構成されるダイオードと、前記アノード電極（４１）と前記第２の第１導電型領域（２１）とで構成されるショットキーバリアダイオードと、前記ゲート電極（７５）に印加される電圧に応じて前記ソース電極（７３）と前記裏面電極（４２、７６）との間に電流が流れる縦型のＭＯＳトランジスタとを備えてなる半導体装置であって、
    前記第１導電型基板（１０）、前記第１導電型層（６０）、前記第１の第１導電型領域（２０）、前記第２の第１導電型領域（２１）、前記第２導電型領域（３０）の全体、または少なくとも一部に格子欠陥が形成されることで、前記第１導電型基板（１０）、前記第１導電型層（６０）、前記第１の第１導電型領域（２０）、前記第２の第１導電型領域（２１）、前記第２導電型領域（３０）の全体、または少なくとも一部が少数キャリアのライフタイムが短くなるように制御されたライフタイム制御領域（５０）とされていることを特徴とする半導体装置。
  9. 前記格子欠陥の密度は、前記第１導電型基板（１０）の面の法線方向に分布を有することを特徴とする請求項１ないし８のいずれか１つに記載の半導体装置。
  10. 前記格子欠陥の密度は、前記スーパージャンクション構造のうち前記第１導電型基板（１０）側にピークを有することを特徴とする請求項９に記載の半導体装置。
  11. 前記ライフタイム制御領域（５０）は、前記スーパージャンクション構造のうち少なくとも前記第１導電型基板（１０）側にもっとも近い場所に設けられていることを特徴とする請求項１ないし１０のいずれか１つに記載の半導体装置。
  12. 前記格子欠陥の密度は、前記第１導電型層（６０）にピークを有することを特徴とする請求項３、４、８のいずれか１つに記載の半導体装置。
  13. 前記ライフタイム制御領域（５０）は、少なくとも前記第１導電型層（６０）に設けられていることを特徴とする請求項３、４、８のいずれか１つに記載の半導体装置。
  14. 前記格子欠陥は、前記第１の第１導電型領域（２０）と第２導電型領域（３０）との境界を除いた場所に形成されていることを特徴とする請求項１ないし１３のいずれか１つに記載の半導体装置。
  15. 請求項１、２、６、７のいずれか１つに記載の半導体装置の製造方法であって、
    前記第１導電型基板（１０）、前記スーパージャンクション構造の全体、または少なくとも一部に格子欠陥を形成する工程を含んでおり、
    前記格子欠陥を形成する工程では、前記第１導電型基板（１０）、前記スーパージャンクション構造の全体、または少なくとも一部に放射線を照射することにより前記格子欠陥を形成することを特徴とする半導体装置の製造方法。
  16. 請求項３、４、８のいずれか１つに記載の半導体装置の製造方法であって、
    前記第１導電型基板（１０）、前記第１導電型層（６０）、前記スーパージャンクション構造の全体、または少なくとも一部に格子欠陥を形成する工程を含んでおり、
    前記格子欠陥を形成する工程では、前記第１導電型基板（１０）、前記第１導電型層（６０）、前記スーパージャンクション構造の全体、または少なくとも一部に放射線を照射することにより前記格子欠陥を形成することを特徴とする半導体装置の製造方法。
  17. 前記格子欠陥を形成する工程では、前記放射線として電子線または中性子線を用いることを特徴とする請求項１５または１６に記載の半導体装置の製造方法。
  18. 請求項１、２、６、７のいずれか１つに記載の半導体装置の製造方法であって、
    前記第１導電型基板（１０）、前記スーパージャンクション構造の全体、または少なくとも一部に格子欠陥を形成する工程を含んでおり、
    前記格子欠陥を形成する工程では、前記第１導電型基板（１０）、前記スーパージャンクション構造の全体、または少なくとも一部にイオンを照射することにより前記格子欠陥を形成することを特徴とする半導体装置の製造方法。
  19. 請求項３、４、８のいずれか１つに記載の半導体装置の製造方法であって、
    前記第１導電型基板（１０）、前記第１導電型層（６０）、前記スーパージャンクション構造の全体、または少なくとも一部に格子欠陥を形成する工程を含んでおり、
    前記格子欠陥を形成する工程では、前記第１導電型基板（１０）、前記第１導電型層（６０）、前記スーパージャンクション構造の全体、または少なくとも一部にイオンを照射することにより前記格子欠陥を形成することを特徴とする半導体装置の製造方法。
  20. 前記格子欠陥を形成する工程では、前記イオンとしてプロトンまたはヘリウムの軽イオンを用いることを特徴とする請求項１８または１９に記載の半導体装置の製造方法。
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