JP2013089723A - 半導体装置 - Google Patents
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Abstract
【解決手段】その表面12にショットキーメタル22が形成されたエピタキシャル層6を備えるショットキーバリアダイオード1において、エピタキシャル層6の表面12に沿う方向に互いに間隔を空けて配列され、それぞれが表面12から裏面11へ向かってエピタキシャル層6の厚さ方向に延びるp型ピラー層17を形成することにより、エピタキシャル層6にスーパージャンクション構造を形成する。また、エピタキシャル層6の表面12の近傍に、p型ピラー層17よりも不純物濃度の高い電界緩和層19を選択的に形成する。
【選択図】図2A
Description
たとえば、特許文献1は、SiCが採用されたショットキーバリアダイオードを開示している。当該ショットキーバリアダイオードは、n型4H−SiCバルク基板と、バルク基板上に成長したn型のエピタキシャル層と、エピタキシャル層の表面に形成され、エピタキシャル層の表面を部分的に露出させる酸化膜と、酸化膜の開口内に形成され、エピタキシャル層に対してショットキー接合するショットキー電極とを備えている。
半導体装置の耐圧は、半導体層の不純物濃度や厚さに関係しており、半導体層の不純物濃度を低くしたり、厚さを大きくしたりすると向上する傾向がある。
一方、半導体装置の順方向電圧は、半導体層の不純物濃度を高くしたり厚さを小さくしたりしてオン抵抗を低減するか、またはショットキー電極と半導体層との間のショットキー障壁の高さ(バリアハイト)を低くすると低減する傾向がある。つまり、半導体層の不純物濃度および厚さに関しては、耐圧の向上および順方向電圧の低減は背反の関係にある。
また、本発明の半導体装置では、前記電界緩和部は、前記半導体層の前記表面に前記半導体層の一部を利用して形成され、前記ピラー層よりも不純物濃度の高い第2導電型を示す、電界緩和層を含んでいてもよい。
この構成によれば、アニール処理の際のワイドバンドギャップ半導体の昇華量を低減することができる。その結果、半導体層の表面の平坦性を良好に維持することができる。
また、本発明の半導体装置では、前記高抵抗層の不純物の活性化率は、5%未満であることが好ましい。また、前記高抵抗層のシート抵抗は、1MΩ/□以上であることが好ましい。
その場合、前記トレンチの側面と底面とが交わって形成されたトレンチのエッジ部は、下記式(1)を満たす曲率半径Rを有することが好ましい。
0.01L<R<10L・・・(1)
(ただし、式(1)において、Lはトレンチの幅方向に沿って対向するエッジ部間の直線距離を示している。)
この構成によれば、トレンチのエッジ部に集中する電界を緩和して、耐圧を向上させることができる。
テーパトレンチであれば、側面が底面に対して90°で直角に立つ場合よりも、半導体装置の耐圧を一層向上させることができる。
また、本発明の半導体装置では、前記ショットキー電極は、前記トレンチに埋め込まれるように形成されており、前記半導体層における前記トレンチの底面を形成する部分には、前記トレンチに埋め込まれた前記ショットキー電極との間にオーミック接合を形成する第2導電型のコンタクト層がさらに形成されていることが好ましい。
そこで上記のように、逆方向電圧印加時における半導体層の電界分布に応じてショットキー電極を適正に選択しておけば、逆方向電圧印加時に相対的に高い第2電界がかかる第2部分では、比較的高い第2ショットキー障壁により逆リーク電流を抑制することができる。一方、相対的に低い第1電界がかかる第1部分では、ショットキー障壁の高さを低くしても逆方向リーク電流が当該ショットキー障壁を越えるおそれが少ないので、比較的低い第1ショットキー障壁とすることにより、順方向電圧印加時に低い電圧で優先的に電流を流すことができる。よって、この構成により、逆方向リーク電流および順方向電圧の低減を効率よく行うことができる。
この構成により、半導体層の表面近傍の不純物濃度を小さくすることができるので、逆方向電圧印加時に半導体層の表面にかかる電界強度を低減することができる。その結果、逆方向リーク電流を一層低減することができる。
また、本発明の半導体装置では、前記ピラー層の下端部は、前記バッファ層に接していてもよいし、前記バッファ層に対して間隔が空くように位置していてもよい。
<第1実施形態に係るショットキーバリアダイオードの全体構成>
図1は、本発明の第1実施形態に係るショットキーバリアダイオード1の模式的な平面図である。図2Aは、図1のショットキーバリアダイオード1の断面図であって、図1の切断線II−IIでの切断面を示す。
基板2の裏面3((000−1)C面)には、その全域を覆うようにオーミック電極としてのカソード電極4が形成されている。カソード電極4は、n型のSiCとオーミック接触する金属(たとえば、Ti/Ni/Ag、Ti/Ni/Au/Ag)からなる。
エピタキシャル層6は、バッファ層7と、ベースドリフト層8、低抵抗ドリフト層9および表面ドリフト層10の3層構造のドリフト層とが基板2の表面5からこの順に積層されて形成された構造を有している。バッファ層7は、エピタキシャル層6の裏面11((000−1)C面)を形成しており、基板2の表面5に接している。一方、表面ドリフト層10は、エピタキシャル層6の表面12((0001)Si面)を形成している。
ストライプ状のp型ピラー層17は、ショットキーバリアダイオード1の一組の対辺の対向方向に沿って直線状に延びる複数のp型ピラー層17が、互いに間隔を空けて、活性領域13およびフィールド領域15にわたって平行に配列されることによって形成されている。互いに隣り合うp型ピラー層17の距離WSJは、たとえば、2μm〜20μmである。また、各p型ピラー層17の長手方向に直交する幅WPは、たとえば、0.1μm〜10μmである。また、各p型ピラー層17の深さDSJは、たとえば、3μm〜25μmである。なお、p型ピラー層17を形成するための不純物としては、たとえば、B(ホウ素)、Al(アルミニウム)などを使用できる。
活性領域13において各p型ピラー層17の上端部(エピタキシャル層6の表面12近傍)には、当該表面12から表面ドリフト層10を貫通して、最深部が低抵抗ドリフト層9の途中に位置する電界緩和層19が形成されている。電界緩和層19の深さDR(エピタキシャル層6の表面12から電界緩和層19の最深部までの距離)は、たとえば、1000Å〜10000Åである。
単位セル20を区画する電界緩和層19は、p型ピラー層17の不純物濃度よりも高い不純物濃度を有し、各ドリフト層8〜10よりも高い抵抗を有する層である。たとえば、電界緩和層19のシート抵抗は、1MΩ/□以上である。
電界緩和層19が高抵抗層の場合、たとえば、1×1016cm−3〜5×1020cm−3の濃度で含有されている電界緩和層19の不純物の活性化率を5%未満、好ましくは、0%〜0.1%にすることにより、上記した範囲のシート抵抗は達成されている。なお、不純物の活性化率とは、ショットキーバリアダイオード1の製造工程においてエピタキシャル層6に注入した不純物イオンの全数に対して、活性化した不純物イオンの個数の割合を示している。
ショットキーメタル22は、各単位セル20の表面12に形成された第1電極の一例としての第1メタル24と、互いに隣り合う電界緩和層19の間に跨り、それらの電界緩和層19で挟まれる単位セル20の表面12の第1メタル24を覆うように形成された第2電極の一例としての第2メタル25とを含んでいる。
第2メタル25は、活性領域13全体を覆うように形成され、フィールド絶縁膜16のコンタクトホール14に埋め込まれている。第2メタル25は、各単位セル20の表面12の周縁部26に接している。また、第2メタル25は、フィールド絶縁膜16におけるコンタクトホール14の周縁部を上から覆うように、当該コンタクトホール14の外方へフランジ状に張り出している。すなわち、フィールド絶縁膜16の周縁部は、エピタキシャル層6(表面ドリフト層10)および第2メタル25により、全周にわたってその上下両側から挟まれている。したがって、エピタキシャル層6におけるショットキー接合の外周領域(すなわち、フィールド領域15の内縁部)は、SiCからなるフィールド絶縁膜16の周縁部により覆われることとなる。
ショットキーバリアダイオード1の最表面には、たとえば窒化シリコン(SiN)からなる表面保護膜29が形成されている。表面保護膜29の中央部には、アノード電極21(コンタクトメタル23)を露出させる開口30が形成されている。ボンディングワイヤなどは、この開口30を介してコンタクトメタル23に接合される。
次に、図3および図4を参照して、エピタキシャル層6にスーパージャンクション構造を形成することによる耐圧の向上効果について説明する。
図4に示すように、スーパージャンクション構造が形成されていないショットキーバリアダイオード(従来)では、エピタキシャル層6の裏面11から表面12へ向かうにしたがって電界強度が比例して強くなり、エピタキシャル層6の表面12で最大(1.15×106V/cm程度)となった。
<電界緩和層19の導入効果>
図5および図6を参照して、エピタキシャル層6に電界緩和層19を形成することによる逆方向リーク電流および順方向電圧の低減効果について説明する。
図6に示すように、電界緩和層19が形成されたショットキーバリアダイオード1では、電界緩和層19がない場合に比べて、エピタキシャル層6の表面12での電界強度を低減することができた。とりわけ、電界緩和層19の濃度が1×1016cm−3、3×1016cm−3、1×1017cm−3と高くなるほど、その効果が大きかった。たとえば、濃度=1×1016cm−3の場合には、エピタキシャル層6の表面12での電界強度が6.3×105V/cm程度であったのに対し、濃度=1×1017cm−3の場合には、その電界強度を5.5×105V/cm程度にまで低減することができた。
<p型ピラー層17のストライプ方向とSiC結晶構造との関係>
次に、図7および図8を参照して、p型ピラー層17のストライプ方向とSiC結晶構造との関係について説明する。
これらのうち、4H−SiCの結晶構造は、図7および図8に示すように、六方晶系で近似することができ、1つのシリコン原子に対して4つの炭素原子が結合している。4つの炭素原子は、シリコン原子を中央に配置した正四面体の4つの頂点に位置している。これらの4つの炭素原子は、1つのシリコン原子が炭素原子に対して[0001]軸方向に位置し、他の3つの炭素原子がシリコン原子に対して[000−1]軸側に位置している。
また、[0001]軸に垂直であり、かつ(0001)面の真上から見た場合において六角注の互いに隣り合わない頂点を通る方向がそれぞれ、a1軸[2−1−10]、a2軸[−12−10]およびa3軸[−1−120]である。
六角注の各頂点を通る上記6本の軸の各間において、その両側の各軸に対して30°の角度で傾斜していて、六角注の各側面の法線となる軸がそれぞれ、a1軸と[11−20]軸との間から時計回りに順に、[10−10]軸、[1−100]軸、[0−110]軸、[−1010]軸、[−1100]軸および[01−10]軸である。これらの軸を法線とする各面(六角柱の側面)は、(0001)面および(000−1)面に対して直角な結晶面である。
<2つのショットキー電極(第1メタル24および第2メタル25)>
次に、図9を参照して、2つのショットキー電極(第1メタル24および第2メタル25)を設けたことによる逆方向リーク電流および順方向電圧の低減の効率化について説明する。
本実施形態のショットキーバリアダイオード1では、前述の<電界緩和層19の導入効果>で示したシミュレーションの結果、図9に示すように、単位セル20の表面12には、相対的に電界強度が高い部分(単位セル20の中央部27)と低い部分(単位セル20の周縁部26)とが存在することが分かった。
これにより、逆方向電圧印加時に相対的に高い電界がかかる単位セル20の中央部27では、第1メタル24(ポリシリコン)とエピタキシャル層6との間の高いショットキー障壁(第2ショットキー障壁)により逆方向リーク電流を抑制することができる。
<エピタキシャル層6の不純物濃度>
次に、図10を参照して、基板2およびエピタキシャル層6の不純物濃度の大きさについて説明する。
図10に示すように、基板2およびエピタキシャル層6は、いずれもn型不純物を含有するn型SiCからなる。それらの不純物濃度の大小関係は、基板2>バッファ層7>ドリフト層8〜10である。
基板2の濃度は、たとえば、その厚さ方向に沿って5×1018〜5×1019cm−3でほぼ一定である。バッファ層7の濃度は、たとえば、その厚さ方向に沿って、1×1017〜5×1018cm−3で一定または表面5に沿って濃度が薄い。
ベースドリフト層8の濃度は、たとえば、その厚さ方向に沿って、5×1014〜5×1016cm−3で一定である。なお、ベースドリフト層8の濃度は、図10の破線で示すように、エピタキシャル層6の裏面11から表面12へ向かうにしたがって、約3×1016cm−3から約5×1015cm−3まで連続的に減少していてもよい。
図2Aに示すように、ストライプ状の電界緩和層19で区画された単位セル20(ラインセル)では電流を流すことができる領域(電流経路)が、互いに隣り合う電界緩和層19の距離(つまり、p型ピラー層17の距離WSJ)に制約されるので、エピタキシャル層6における単位セル20を形成する部分の不純物濃度が低いと、単位セル20の抵抗値が高くなるおそれがある。
<ショットキーバリアダイオード1(第1実施形態)の製造方法>
次に、図11A〜図11Gを参照して、図2Aのショットキーバリアダイオード1の製造方法について説明する。
次に、図11Bに示すように、たとえばCVD法により、エピタキシャル層6の表面12にSiO2からなるハードマスク31を形成する。ハードマスク31の厚さは、好ましくは、1.5μm〜10μmである。次に、ハードマスク31をパターニングした後、当該ハードマスク31を介して、エピタキシャル層6をドライエッチングする。これにより、バッファ層7に達するストライプ状のトレンチ32を形成する。トレンチ32の深さは、p型ピラー層17の深さDSJに合わせて適宜設定する。また、トレンチ32は、深さDSJに応じて、ハードマスクを形成する工程、当該ハードマスクを用いてドライエッチングする工程およびドライエッチング後に当該ハードマスクを除去する工程を複数回繰り返すことにより形成してもよい。
次に、図11Dに示すように、エピタキシャル層6の表面12を覆うトレンチ32外のSiC層33を、たとえばエッチバックにより除去する。これにより、トレンチ32に埋め込まれたp型ピラー層17が形成され、同時に、互いに隣り合うp型ピラー層17の間にn型ピラー層18が形成される。
以上の工程を経て、図2Aのショットキーバリアダイオード1が得られる。
<第2実施形態に係るショットキーバリアダイオードの全体構成>
図12は、本発明の第2実施形態に係るショットキーバリアダイオード41の断面図である。また、図13は、図12のトレンチ42の拡大図である。図12において、図2Aに示す各部に相当する部分には、それらの各部に付した参照符号と同一の参照符号を付し、その説明を省略する。
各台形トレンチ42は、エピタキシャル層6の表面12に対して平行な底面43と、当該底面43に対して傾斜する側面44とによって区画されている。側面44の傾斜角θ1は、たとえば、45°〜85°である。また、各台形トレンチ42の深さ(エピタキシャル層6の表面12から台形トレンチ42の底面43までの距離)は、たとえば、0.3Å〜15000Åである。また、各台形トレンチ42の長手方向に直交する幅WT(最深部の幅)は、0.3μm〜10μmである。
0.01L<R<10L・・・(1)
式(1)において、Lはトレンチ42の幅方向に沿って対向するエッジ部45間の直線距離を示している(単位は、μm、nm、m等、長さの単位であれば特に制限されない)。具体的には、エピタキシャル層6の表面12に対して平行な底面43の幅であって、トレンチ42の幅WTからエッジ部45の幅を差し引いた値である。
曲率半径Rは、たとえば、台形トレンチ42の断面をSEM(Scanning Electron Microscope:走査型電子顕微鏡)で撮影し、得られたSEM画像のエッジ部45の曲率を測定することにより求めることができる。
また、ショットキーバリアダイオード41のフィールド領域15において、各p型ピラー層17の上端部(エピタキシャル層6の表面12近傍)には、当該表面12から表面ドリフト層10を貫通して、最深部が低抵抗ドリフト層9の途中部に達する環状トレンチ69が形成されている。環状トレンチ69は、活性領域13を取り囲むように形成されている。
なお、ガードリング72は、その外周部に、不純物濃度がp型層46(ガードリング72の残りの部分)よりも低く、p型ピラー層17よりも高い部分を有していてもよい。
<トレンチ42構造の導入効果>
次に、図14〜図19を参照して、エピタキシャル層6に台形トレンチ42およびp型層46を形成することによる逆方向リーク電流および順方向電圧を低減効果について説明する。なお、図15のトレンチは矩形トレンチ42´であり、図16のトレンチはU字トレンチ42´´である。
・n+型基板2:濃度が1×1019cm−3 厚さが1μm
・n−型エピタキシャル層6:濃度が1×1016cm−3 厚さが5μm
・トレンチ42,42´,42´´:深さが1.05μm
・トレンチ42,42´,42´´のエッジ部45の曲率半径R:
・p型層46:濃度が1×1018cm−3
そして、図14〜図19それぞれの構造を有するショットキーバリアダイオード41のアノード−カソード間に逆方向電圧(600V)を印加したときの、エピタキシャル層6内の電界強度分布をシミュレーションした。なお、シミュレータとして、Synopsys社製のTCAD(製品名)を使用した。
また、図15に示すように、エッジ部45が鋭利な形状の矩形トレンチ42´構造が形成されたショットキーバリアダイオードでは、矩形トレンチ42´構造の形成により、互いに隣り合う矩形トレンチ42´で挟まれる部分(単位セル20)での電界強度を弱めることができた。たとえば、単位セル20の中央部27の電界強度を、9×105V/cm程度にまで弱めることができた。
<SiC−pnダイオード47内蔵の効果>
次に、図20を参照して、p型層46にコンタクト層48を形成して、エピタキシャル層6にpnダイオード47を内蔵させたときの効果について説明する。
図12の構造のショットキーバリアダイオード41に対して、順方向電圧を1V〜7Vまで変化させながら印加することにより通電試験を行った。そして、印加電圧を1V〜7Vまで変化させたときのショットキーバリアダイオード41のpn接合部に流れる電流の変化量を評価した。
図20に示すように、p型層46にコンタクト層48が形成されていないpn接合部では、印加電圧が4Vを超えるあたりから電流がほとんど増加せずにほぼ一定であった。
これにより、図12において、ショットキーバリアダイオード41に並列に設けられたpnダイオード47にアノード電極21(ショットキー電極)をオーミック接合させておけば、ショットキーバリアダイオード41に大きなサージ電流が流れても、内蔵pnダイオード47をオンさせて、当該サージ電流の一部を内蔵pnダイオード47に流すことができることを確認できた。その結果、ショットキーバリアダイオード41に流れるサージ電流を低減できるので、サージ電流によるショットキーバリアダイオード41の熱破壊を防止することができることを確認できた。
<ショットキーバリアダイオード41(第2実施形態)の製造方法>
次に、図21A〜図21Jを参照して、図12のショットキーバリアダイオード41の製造方法について説明する。
次に、図21Bに示すように、たとえばCVD法により、エピタキシャル層6の表面12にSiO2からなるハードマスク49を形成する。ハードマスク49の厚さは、好ましくは、1.5μm〜10μmである。次に、ハードマスク49をパターニングした後、当該ハードマスク49を介して、エピタキシャル層6をドライエッチングする。これにより、バッファ層7に達するストライプ状のトレンチ50を形成する。トレンチ50の深さは、p型ピラー層17の深さDSJに合わせて適宜設定する。また、トレンチ50は、深さDSJに応じて、ハードマスクを形成する工程、当該ハードマスクを用いてドライエッチングする工程およびドライエッチング後に当該ハードマスクを除去する工程を複数回繰り返すことにより形成してもよい。
次に、図21Dに示すように、エピタキシャル層6の表面12を覆うトレンチ50外のSiC層51を、たとえばエッチバックにより除去する。これにより、トレンチ50に埋め込まれたp型ピラー層17が形成され、同時に、互いに隣り合うp型ピラー層17の間にn型ピラー層18が形成される。
その後、図21Jに示すように、フィールド絶縁膜16、アノード電極21、表面保護膜29、カソード電極4等を形成する。
このような形成方法によれば、台形トレンチ42の形成時に使用したハードマスク52を用いてイオン注入するので、p型層46を形成するにあたって、マスクを形成する工程を増やす必要がない。
また、ハードマスク52の厚さを適切に調整することにより、設計通りの台形トレンチ42を精密に形成できるとともに、イオン注入の際には、台形トレンチ42以外の箇所(たとえば、単位セル20の頂部)に不純物が注入されることを防止することができる。よって、アノード電極21とのショットキー接合のためのn型の領域を確保することができる。
<トレンチの断面形状の変形例>
次に、図22(a)〜図22(f)を参照して、台形トレンチ42の断面形状の変形例について説明する。
台形トレンチ42では、たとえば、図22(a)に示すように、コンタクト層48が、p型層46と同様に、底面43からエッジ部45を経て台形トレンチ42の開口端に至るまで、台形トレンチ42の内面全体にわたって形成されていてもよい。
たとえば、台形トレンチ42は、側面44の全部が傾斜している必要はなく、たとえば、図22(b)(c)の選択的台形トレンチ56のように、側面57の一部(側面の下部58)が選択的に台形(テーパ形状)になっており、側面57の他の部分(側面の上部59)は、底面60に対して90°の角度を形成していてもよい。この場合、p型層46は、選択的台形トレンチ56の底面60からエッジ部61を経て側面の下部58(台形部)のみに形成されている。また、コンタクト層48は、図22(b)に示すように、選択的台形トレンチ56の底面60のみに形成されていてもよいし、図22(c)に示すように、p型層46と同様に、選択的台形トレンチ56の底面60からエッジ部61を経て側面の下部58の上端に至るまで形成されていてもよい。
また、トレンチは、側面が傾斜している必要はなく、たとえば、図22(d)(e)(f)のU字トレンチ62のように、底面63に対して側面64が90°(垂直)であってもよい。この場合、p型層46は、図22(d)(e)に示すように、U字トレンチ62の底面63からエッジ部65を経てU字トレンチ62の開口端に至るまで形成されていてもよいし、図22(f)に示すように、U字トレンチ62の底面63およびエッジ部65のみに形成されていてもよい。また、コンタクト層48は、図22(d)(f)に示すように、U字トレンチ62の底面63のみに形成されていてもよいし、図22(e)に示すように、p型層46と同様に、U字トレンチ62の底面63からエッジ部65を経てU字トレンチ62の開口端に至るまで形成されていてもよい。
たとえば、図2Aのショットキーバリアダイオード1において、p型ピラー層17は、図23に示すように、その最深部がバッファ層7の厚さ方向途中に位置していてもよいし、図24に示すように、バッファ層7に対して間隔が空くように位置していてもよい。
また、エピタキシャル層6は、図25に示すように、その表面12に沿ってp型ピラー層17を横切る方向にn型の中間層66をさらに含んでいてもよい。これにより、p型ピラー層17は、中間層66に対してエピタキシャル層6の表面12側の上側部分67と、エピタキシャル層6の裏面11側の下側部分68とに分割されていてもよい。なお、図23〜図25の変形例については、図12のショットキーバリアダイオード41にも採用することができる。
また、エピタキシャル層6は、SiCからなるエピタキシャル層に限らず、SiC以外のワイドバンドギャップ半導体、たとえば絶縁破壊電界が2MV/cmよりも大きい半導体であって、具体的には、GaN(絶縁破壊電界が約3MV/cmであり、バンドギャップの幅が約3.42eV)、ダイヤモンド(絶縁破壊電界が約8MV/cmであり、バンドギャップの幅が約5.47eV)などであってもよい。
また、電界緩和層19を形成するためのp型不純物としては、たとえば、Al(アルミニウム)などを使用することもできる。
2 基板
3 (基板の)裏面
4 カソード電極
5 (基板の)表面
6 エピタキシャル層
7 バッファ層
8 ベースドリフト層
9 低抵抗ドリフト層
10 表面ドリフト層
11 (エピタキシャル層の)裏面
12 (エピタキシャル層の)表面
13 活性領域
14 コンタクトホール
15 フィールド領域
16 フィールド絶縁膜
17 p型ピラー層
18 n型ピラー層
19 電界緩和層
20 単位セル
21 アノード電極
22 ショットキーメタル
23 コンタクトメタル
24 第1メタル
25 第2メタル
26 (単位セルの)周縁部
27 (単位セルの)中央部
28 ガードリング
29 表面保護膜
30 開口
31 ハードマスク
32 トレンチ
33 SiC層
34 ハードマスク
35 高濃度不純物層
41 ショットキーバリアダイオード
42 台形トレンチ
43 (トレンチの)底面
44 (トレンチの)側面
45 (トレンチの)エッジ部
46 p型層
47 pnダイオード
48 コンタクト層
49 ハードマスク
50 トレンチ
51 SiC層
52 ハードマスク
53 (ハードマスクの)開口
54 (ハードマスクの)エッジ部
55 ハードマスク
56 選択的台形トレンチ
57 (選択的台形トレンチの)側面
58 (選択的台形トレンチの)側面の下部
59 (選択的台形トレンチの)側面の上部
60 (選択的台形トレンチの)底面
61 (選択的台形トレンチの)エッジ部
62 U字トレンチ
63 (U字トレンチの)底面
64 (U字トレンチの)側面
65 (U字トレンチの)エッジ部
66 中間層
67 (p型ピラー層の)上側部分
68 (p型ピラー層の)下側部分
69 環状トレンチ
70 (環状トレンチの)底面
71 (環状トレンチの)側面
72 ガードリング
73 レジスト
Claims (25)
- 表面および裏面を有する第1導電型のワイドバンドギャップ半導体からなる半導体層と、
前記半導体層の前記表面に接するように形成されたショットキー電極とを含み、
前記半導体層には、
前記表面に沿う方向に互いに間隔を空けて配列され、それぞれが前記表面から前記裏面へ向かって前記半導体層の厚さ方向に延びる柱状であり、前記半導体層の第1導電型の他の部分と協働して前記半導体層にスーパージャンクション構造を形成する第2導電型の複数のピラー層と、
前記表面の近傍に選択的に形成され、前記表面における電界強度を緩和するための電界緩和部とが形成されている、半導体装置。 - 前記電界緩和部は、前記ピラー層の上端部に形成されている、請求項1に記載の半導体装置。
- 前記電界緩和部は、前記半導体層の前記表面に前記半導体層の一部を利用して形成され、前記ピラー層よりも不純物濃度の高い第2導電型を示す、電界緩和層を含む、請求項1または2に記載の半導体装置。
- 前記電界緩和層は、前記半導体層の残りの部分よりも高い抵抗を有する高抵抗層を含む、請求項3に記載の半導体装置。
- 前記高抵抗層は、前記半導体層の前記表面から不純物イオンを注入した後、1500℃未満のアニール処理をすることによって形成される、請求項4に記載の半導体装置。
- 前記高抵抗層の不純物の活性化率は、5%未満である、請求項4または5に記載の半導体装置。
- 前記高抵抗層のシート抵抗は、1MΩ/□以上である、請求項4〜6のいずれか一項に記載の半導体装置。
- 前記電界緩和部は、前記半導体層の前記表面から掘り下がったトレンチを含む、請求項1〜7のいずれか一項に記載の半導体装置。
- 前記トレンチの側面と底面とが交わって形成されたトレンチのエッジ部は、下記式(1)を満たす曲率半径Rを有する、請求項8に記載の半導体装置。
0.01L<R<10L・・・(1)
(ただし、式(1)において、Lはトレンチの幅方向に沿って対向するエッジ部間の直線距離を示している。) - 前記電界緩和部は、前記トレンチの前記底面および前記エッジ部に前記半導体層の一部を利用して形成された第2導電型の底部緩和層をさらに含む、請求項9に記載の半導体装置。
- 前記電界緩和部は、前記底部緩和層と一体的であり、前記トレンチの前記側面に前記半導体層の一部を利用して形成された第2導電型の側部緩和層をさらに含む、請求項10に記載の半導体装置。
- 前記側部緩和層は、前記トレンチの前記側面に沿って前記トレンチの開口端に至るように形成されている、請求項11に記載の半導体装置。
- 前記トレンチは、平面形状の底面および当該平面形状の底面に対して90°を超える角度で傾斜した側面を有するテーパトレンチを含む、請求項8〜12のいずれか一項に記載の半導体装置。
- 前記ショットキー電極は、前記トレンチに埋め込まれるように形成されており、
前記半導体層における前記トレンチの底面を形成する部分には、前記トレンチに埋め込まれた前記ショットキー電極との間にオーミック接合を形成する第2導電型のコンタクト層がさらに形成されている、請求項8〜13のいずれか一項に記載の半導体装置。 - 前記半導体層は、逆方向電圧印加時に第1電界がかかる第1部分および当該第1電界に対して相対的に高い第2電界がかかる第2部分を、前記電界緩和部とは異なる部分に有しており、
前記ショットキー電極は、前記第1部分との間に第1ショットキー障壁を形成する第1電極と、前記第2部分との間に前記第1ショットキー障壁に対して相対的に高い第2ショットキー障壁を形成する第2電極とを含む、請求項1〜14のいずれか一項に記載の半導体装置。 - 前記半導体層は、第1不純物濃度を有するベースドリフト層と、前記ベースドリフト層上に形成され、前記第1不純物濃度に対して相対的に高い第2不純物濃度を有する低抵抗ドリフト層とを含み、
前記電界緩和部は、その最深部が前記低抵抗ドリフト層に達するように形成され、前記半導体層の一部を単位セルとして区画している、請求項1〜15のいずれか一項に記載の半導体装置。 - 前記ベースドリフト層の前記第1不純物濃度は、前記半導体層の前記裏面から前記表面へ向かうにしたがって減少している、請求項16に記載の半導体装置。
- 前記低抵抗ドリフト層の前記第2不純物濃度は、前記半導体層の前記裏面から前記表面へ向かうにしたがって一定である、請求項16または17に記載の半導体装置。
- 前記低抵抗ドリフト層の前記第2不純物濃度は、前記半導体層の前記裏面から前記表面へ向かうにしたがって減少している、請求項16または17に記載の半導体装置。
- 前記半導体層は、前記低抵抗ドリフト層上に形成され、前記第2不純物濃度に対して相対的に低い第3不純物濃度を有する表面ドリフト層をさらに含む、請求項16〜19のいずれか一項に記載の半導体装置。
- 前記半導体層を支持する第1導電型のワイドバンドギャップ半導体からなる基板をさらに含み、
前記半導体層は、前記基板上に形成され、前記第1不純物濃度に対して相対的に高い第4不純物濃度を有するバッファ層をさらに含む、請求項16〜20のいずれか一項に記載の半導体装置。 - 前記ピラー層の下端部は、前記バッファ層に接している、請求項21に記載の半導体装置。
- 前記ピラー層の下端部は、前記バッファ層に対して間隔が空くように位置している、請求項21に記載の半導体装置。
- 前記ワイドバンドギャップ半導体の絶縁破壊電界が1MV/cmよりも大きい、請求項1〜23のいずれか一項に記載の半導体装置。
- 前記ワイドバンドギャップ半導体が、SiC、GaNまたはダイヤモンドである、請求項1〜24のいずれか一項に記載の半導体装置。
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