CN109417096B - 半导体装置及其制造方法 - Google Patents

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Abstract

提高包含功率半导体元件的半导体装置的制造成品率及可靠性。在具有相对于＜11‑20＞方向倾斜的晶体主表面的基板上，形成朝x方向延伸、且在与x方向垂直的y方向上彼此分离的多个沟槽DT。而且，通过由填充到沟槽DT内部的半导体层构成的p型支柱区域PC、以及由在y方向上彼此相邻的沟槽DT之间的基板部分构成的n型支柱区域NC，构成超结结构，沟槽DT的延伸方向(x方向)与＜11‑20＞方向的角度误差在±θ以内。这里，对于高度h、宽度w的沟槽，由{arctan{k×(w/h)}}/13确定。这里，k至少小于2，优选为小于等于0.9，进而优选为小于等于0.5，更进一步优选为小于等于0.3。

Description

半导体装置及其制造方法
技术领域
本发明涉及一种半导体装置及其制造方法，例如能够适当地应用于包含以功率MOSFET(Metal Oxide Semiconductor Field Effect Transistor：金属氧化物半导体场效应晶体管)为代表的功率半导体元件的半导体装置及其制造方法。
背景技术
作为本技术领域的背景技术，例如有日本特开2013-138171号公报(专利文献1)以及Ryoji Kosugi et.al.,Development of SiC super-junction(SJ)device by deeptrench-filling epitaxial growth,Materials Science Forum Vols.740-742(2013)pp785-788(非专利文献1)。
在专利文献1中记载了一种包括如下电荷平衡变化区域的半导体装置：即在单元区域中，构成超结(Super Junction)结构的n型支柱区域和p型支柱区域中的n型电荷量与p型电荷量相等，并且在周边区域中，超结结构中的n型电荷量随着朝向单元区域的外周方向而逐渐变得大于p型电荷量。
另外，在非专利文献1中报告了在制造超结结构的前提下，用SiC层回填4H-SiC基板上形成的宽度为2.7μm且深度为7μm的沟槽而不产生空隙的示例。
现有技术文献
专利文献
专利文献1：日本特开2013-138171号公报
非专利文献
非专利文献1：Ryoji Kosugi et.al.,Development of SiC super-junction(SJ)device by deep trench-filling epitaxial growth,Materials Science ForumVols.740-742(2013)pp 785-788
发明内容
发明所要解决的技术问题
超结结构的功率半导体元件包括既可确保高耐压又可降低接通电阻的优点。
超结结构的形成方法之一是沟槽填充法(也称作沟槽填充法。)。沟槽填充法由于可以制作具有深沟槽的超结结构，因此可在宽耐压范围内有效降低接通电阻。但是，为了实现高耐压的功率半导体元件，需要高纵横比的沟槽，然而在沟槽填充法中，通过填充式外延生长法以良好的成品率回填高纵横比的沟槽并非易事，存在包含功率半导体元件的半导体装置的制造成品率低的问题。
此外，在非专利文献1中，回填成功的再现性低并且原因不明。
用于解决技术问题的手段
作为用以解决上述课题的代表性手段的半导体装置之一的示例，如下所示。即，一种半导体装置，包括：单晶基板，包括相对于规定晶体方向即基准晶体方向倾斜的晶体主表面；多个沟槽，在沿着所述基板的所述晶体主表面的第一方向上延伸，并且在沿着所述基板的所述晶体主表面与所述第一方向垂直的第二方向上彼此分离，设置于所述基板上；第一支柱区域，设置于所述沟槽的内部，由与所述基板具有相同晶体结构的晶体层构成；以及第二支柱区域，由在所述第二方向上彼此相邻的所述沟槽之间的一部分所述基板构成，所述基准晶体方向与所述第一方向的角度误差在±θ，当将所述沟槽的深度设为h，将所述沟槽的宽度设为w，将k设为小于2的系数时，所述θ由θ＝{arctan{k×(w/h)}}/13确定。
作为其他代表性手段的半导体装置的制造方法之一的示例，如下所示。即，一种半导体装置的制造方法，准备具有相对于规定晶体方向即基准晶体方向倾斜的晶体主表面、以及相对于所述基准晶体方向设有第一角度误差的基准标记的单晶基板，为了将在沿着所述基板的所述晶体主表面的第一方向上延伸、并且在沿着所述基板的所述晶体主表面与所述第一方向垂直的第二方向上彼此分离的多个沟槽形成在所述基板上，准备用于在所述基板上形成蚀刻用掩膜图案的光掩膜，使用所述光掩膜在所述基板上形成所述蚀刻用图案，使用所述蚀刻用图案在所述基板上形成所述多个沟槽，通过晶体生长法，用与所述基板具有相同晶体结构的晶体层对所述多个沟槽的内部进行填充，所述基准晶体方向与所述第一方向的角度误差在±θ以内，当将所述沟槽的深度设为h，将所述沟槽的宽度设为w，将k设为小于2的系数时，所述θ由θ＝{arctan{k×(w/h)}}/13确定。
发明效果
根据本发明，能够提高包含功率半导体元件的半导体装置的制造成品率及可靠性。
通过以下实施方式的描述，将阐明上述以外的课题、构成及效果。
附图说明
图1是示出根据实施方式1的形成于SiC单晶晶片上的多个半导体芯片的布局的第一例的俯视图。
图2是示出根据实施方式1的形成于SiC单晶晶片上的多个半导体芯片的布局的第二例的俯视图。
图3是说明根据实施方式1的形成于半导体装置上的多个沟槽的回填方式的一例的概略图。
图4是示出根据实施方式1的半导体装置的构成的俯视图。
图5是示出根据实施方式1的半导体装置的构成的剖视图(沿图4的A-A′线剖切的剖视图)。
图6是示出根据实施方式1的半导体装置的制造工序的剖视图。
图7是示出紧接着图6的半导体装置的制造工序的剖视图。
图8是示出紧接着图7的半导体装置的制造工序的剖视图。
图9是示出紧接着图8的半导体装置的制造工序的剖视图。
图10是示出紧接着图9的半导体装置的制造工序的剖视图。
图11是示出紧接着图10的半导体装置的制造工序的剖视图。
图12是示出紧接着图11的半导体装置的制造工序的剖视图。
图13是示出紧接着图12的半导体装置的制造工序的剖视图。
图14是示出紧接着图13的半导体装置的制造工序的剖视图。
图15是示出根据实施方式2的形成于基板上的多个沟槽的俯视图。
图16是放大示出根据实施方式2的形成于基板上的沟槽端部的剖视图。
图17是示出根据实施方式2的变形例的形成于基板上的多个沟槽的俯视图。
图18是示出本发明人等在本发明之前研究的、形成于SiC单晶晶片上的多个半导体芯片的布局的第一比较例的俯视图。
图19是示出本发明人等在本发明之前研究的、形成于SiC单晶晶片上的多个半导体芯片的布局的第二比较例的俯视图。
图20是示出本发明人等在本发明之前研究的、形成于半导体装置上的多个沟槽的回填方式的一例的概略图。
图21是示出在填充式外延生长法中、当HCl/SiH4流量比为33.3、50和66.7时的回填方式的一例的图。
图22是示出在填充式外延生长法中、当外延生长期间生长炉内的压力为10kPa时的回填方式的一例的图。
图23的(a)～(i)是改变相对于＜11-20＞方向的延伸方向上的倾斜角度而形成于基板上、然后回填晶体层得到的多个沟槽的截面SEM照片。
图24是示出光掩膜上的图案相对于＜11-20＞方向的倾斜角度θtrench、与在图23中得到的沟槽上部侧面晶体生长的SiC层的倾斜角度θmesa之间的关系的曲线图。
图25的(a)、(b)及(c)是示出在晶体层从沟槽上部侧面倾斜生长的情况下、用以研究沟槽尺寸与晶体层封堵沟槽的状态之间的关系的模型的示意图。
图26是示出根据图25所示模型及结论C计算出的、沟槽的延伸方向与＜11-20＞方向之间的容许角度误差的曲线图。
图27是示出光掩膜上的图案相对于＜11-20＞方向的倾斜角度θtrench、与沟槽底部的晶体生长速率(图中上部的标绘点)及台面顶部的晶体生长速率(图中下部的标绘点)之间的关系的曲线图。
图28是汇总了根据图27所示的沟槽底部晶体生长速率的拟合曲线求出的沟槽的延伸方向与＜11-20＞方向的角度误差θ、以及根据角度误差θ计算出的对准富余系数k的表格。
图29的(a)、(b)及(c)是示出实施方式2及实施方式2的变形例所示的沟槽的前端形状的变形例的俯视图。
具体实施方式
在以下的实施方式中，为方便起见，必要时分为多个部分或实施方式进行说明，但除非特别说明的情况以外，否则它们并非彼此独立而是相互关联，一个是另一个的部分或全部的变形例、详细说明、补充说明等。
另外，在以下的实施方式中，当谈及要素的数目等(包括个数、数值、量、范围等)时，除非特别说明的情况以及原理上明确限定了特定数目的情况等以外，否则并不限定于该特定数目，而是可以比特定数目更多或者更少。
另外，在以下的实施方式中，除非特别说明的情况以及原理上被认为显然必可不少的情况等以外，否则该构成要素(也包括要素步骤等)不一定是必不可少的。
另外，当提到“由A构成”、“通过A构成”、“具有A”、“包括A”时，除非特别明确指出了仅是该要素的情况等以外，当然不能排除除此以外的要素。同样地，在以下的实施方式中，当提及构成要素等的形状、位置关系等时，除非特别说明的情况以及原理上明确认为并非如此的情况等以外，包含实质上与该形状等近似或类似的情况等。这一点对于上述数值及范围也相同。
另外，在用于说明以下实施方式的所有附图中，具有相同功能的部分原则上标注相同的附图标记，并省略其重复说明。另外，在剖视图及俯视图中，各部位的大小没有与实际设备相对应，有时为了便于理解附图，会相对地放大显示特定部位。另外，即使当剖视图与俯视图相对应的情况下，有时为了便于理解附图，也会相对地放大显示特定部位。另外，即使在剖视图中，为了使附图便于观察，有时也会省略影线，即使在俯视图中，为了使附图便于观察，有时也会添加影线。
另外，当单独提到“基板”时，除非另有说明，“基板”不仅是由碳化硅(SiC)单晶构成的基板或者由硅(Si)单晶构成的基板，还包含在由碳化硅(SiC)单晶构成的基板或者由硅(Si)单晶构成的基板的主表面上形成的外延层。
另外，除非另有说明，用尖括号＜＞括起的数列(取向指数)表示晶体取向，例如六方晶单晶中如＜11-20＞方向那样用4个取向指数来描述。这里，减号表示紧随其后的取向指数是负成分的取向，例如＜11-20＞表示取向指数2在负方向上。另外，用圆括号()括起的数列(面指数)表示晶体面，例如六方晶单晶中如(0001)面那样用4个面指数来描述。
以下，根据附图，对本实施方式进行详细说明。
(超结结构的优点)
基于本实施方式的功率MOSFET具有超结结构。根据这种超结结构的功率MOSFET，可以得出以下说明的优点。
在功率MOSFET中，通过降低基板的杂质浓度并在阻断状态时延伸基板上形成的耗尽层，来确保耐压。因此，为了实现高耐压，需要增加低杂质浓度基板的厚度。另一方面，如果增加低杂质浓度基板的厚度，则功率MOSFET的接通电阻会变高。也就是，在功率MOSFET中，无法同时兼顾提高耐压和降低接通电阻。
在根据本实施方式的功率MOSFET中，由周期性配置的p型支柱区域与n型支柱区域构成的超结结构形成在基板上。通常，通过在n型基板上隔着固定间隔形成的多个p型支柱区域、以及由彼此相邻的p型支柱区域之间的n型基板构成的多个n型支柱区域，构成超结结构。
在该超结结构的功率MOSFET中，耗尽层在阻断状态下也从p型支柱区域与n型支柱区域的边界区域中所形成的pn结朝横向延伸。因此，即使提高作为电流通路的n型支柱区域的杂质浓度，朝着夹于两个边界区域中的n型支柱区域的内侧方向延伸的耗尽层受到影响，使得整个n型支柱区域也变得容易耗尽。由此，由于在阻断状态下整个n型支柱区域耗尽，从而能够确保耐压。也就是，在超结结构的功率MOSFET中，能够提高作为电流通路的n型支柱区域的杂质浓度，并且能够耗尽整个n型支柱区域。其结果是，在超结结构的功率MOSFET中，既可确保高耐压又可降低接通电阻。
(沟槽填充法的优点)
在超结结构中，从降低功率MOSFET的接通电阻的观点出发，例如缩小彼此相邻的p型支柱区域的间隔并且缩小n型支柱区域的宽度是有效的。这是因为，从降低接通电阻的观点出发，期望提高作为电流通路的n型支柱区域的n型杂质浓度。即，如果为了降低接通电阻而提高n型支柱区域的n型杂质浓度，则耗尽层向n型支柱区域的延伸变小，因此为了使整个n型支柱区域耗尽，需要缩小n型支柱区域的宽度。
因此，考虑到提高n型支柱区域的n型杂质浓度以降低接通电阻并且还确保耐压，需要缩小彼此相邻的p型支柱区域的间隔，并且缩小n型支柱区域的宽度。
作为形成超结结构的代表性方法，有“沟槽填充法”。在该沟槽填充法中，通过填充式外延生长法在形成于基板的沟槽中形成p型支柱区域。因此，根据沟槽的形成精度，确定p型支柱区域的形成精度。沟槽一般通过光刻技术及干蚀刻技术形成，因此，在沟槽填充法中，能够以高精度形成p型支柱区域，并且能够缩小彼此相邻的p型支柱区域的间隔。
此外，作为形成超结结构其他方法，有“多次外延法”。然而，在该多次外延法中，通过离子注入法形成p型支柱区域。因此，为了将p型支柱区域深深地形成在基板上，需要多段的离子注入，存在离子注入次数增加的课题。
由此，在本实施方式中，采用沟槽填充法。以下，对通过沟槽填充法形成的超结结构的功率MOSFET进行说明。
(伴随填充式外延生长法的缺陷的详细说明)
根据本实施方式的包含超结结构的功率MOSFET的半导体装置，制造在由晶片状的碳化硅(SiC)单晶构成的基板(以下称作SiC单晶基板。)上。具体地，在形成于SiC单晶基板的主表面上的外延层上，交替地配置构成超结结构的p型支柱区域及n型支柱区域。该SiC单晶基板通常具有(0001)面朝＜11-20＞方向倾斜4°的主表面，以使定向平面与＜11-20＞方向大致平行的方式，制造SiC单晶基板。因此，通过外延生长法形成在SiC单晶基板的主表面上的外延层也具有与SiC单晶基板同样的晶体结构。
然而，例如如图18所示，由于制造SiC单晶基板SW时的工艺条件的偏差等，有可能定向平面OF的方向与＜11-20＞方向不平行，定向平面OF的方向与＜11-20＞方向的角度误差大于±1°。这种情况下，如果在各半导体芯片SC上分别构成超结结构的多个沟槽(也称作槽。)DT，形成为与定向平面OF的方向大致平行地延伸，则沟槽DT的延伸方向(也称作长度方向。)与＜11-20＞方向的角度误差大于±1°。
另外，例如如图19所示，即使在定向平面OF的方向与＜11-20＞方向的角度误差大于±1°的情况下，由于其制造时的工艺条件的偏差等，分别形成于各半导体芯片SC的多个沟槽DT的延伸方向有可能与定向平面OF的方向偏离。这种情况下，沟槽DT的延伸方向与＜11-20＞方向的角度误差有可能大于±1°。
本发明人等经研究发现，如果沟槽DT的延伸方向与＜11-20＞方向的角度误差大于±1°，则难以通过填充式外延生长法将半导体层回填到沟槽DT的内部。
图20是说明在沟槽DT的延伸方向与＜11-20＞方向的角度误差大于±1°的情况下、基于填充式外延生长法的回填方式的一例的概略图。在SiC单晶基板SW的主表面上形成外延层EP，多个沟槽DT以朝一个方向延伸的方式形成在该外延层EP上。沟槽DT的延伸方向与＜11-20＞方向的角度误差例如约为±5°。
在外延生长的初期，半导体层SM、例如SiC层从沟槽DT的底及外延层EP的凸部的上表面等开始生长，沟槽DT的内部逐渐被回填。然而，由于半导体层SM的生长方向逐渐倾斜，如果外延生长推进，则沟槽DT的上部及延伸方向的两端部封闭，在沟槽DT的内部形成空孔(也称作空隙。)VO。特别是，当沟槽DT的深度大于等于5μm，尤其大于等于10μm时，伴随着填充式外延生长法的这种缺陷明显出现。
(完成本发明的结论)
以下，对完成本发明的结论进行详细说明。
(1)与回填沟槽内部的SiC层的晶体生长相关的实验结果
图23的(a)～(i)是改变相对于＜11-20＞方向的延伸方向上的倾斜角度而形成于基板上、然后回填晶体层得到的多个沟槽的截面SEM照片。在光掩膜上形成改变了相对于＜11-20＞方向的倾斜角度的多个图案，并且使用该光掩膜，有意地使其相对于＜11-20＞方向具有倾斜变化而在基板上形成多个沟槽。图23的(a)～(i)示出了光掩膜上图案相对于＜11-20＞方向的倾斜角度在-2.0°～+2.0°的范围内以0.5°刻度使其改变的情况下、各个沟槽的填充的状况。
在图23的(a)～(i)中，示出了光掩膜上的图案相对于＜11-20＞方向的倾斜角度θtrench，例如在图23的(a)中表示为“-2.0°”。此外，图23的(a)中，括号中记载的角度“(-1.5°)”是稍后将描述的“推测的实际角度”。另外，将朝着与＜11-20＞方向垂直的＜-1100＞方向倾斜的图案称作朝着正侧倾斜的图案，将朝着＜-1100＞方向的相反方向(也就是＜1-100＞)倾斜的图案称作朝着负侧倾斜的图案。
作为实验条件，在＜11-20＞方向上偏离4°的4H-SiC基板上形成多个沟槽后，通过SiC层的晶体生长回填多个沟槽的内部。用于形成沟槽的光掩膜通过曝光装置对准，使得实验中使用的基板的定向平面与θtrench＝0°的图案平行。
以使定向平面为＜11-20＞方向的方式制造用于实验的基板，该基板规格上的定向平面与＜11-20＞方向的角度误差在±5°以内。沟槽通过ICP(Inductively CoupledPlasma：感应耦合等离子体)蚀刻法形成，沟槽的深度为22μm～25μm，宽度为2.25μm～2.5μm。另外，分隔相邻沟槽的空间即基板的凸部的尺寸为2.25μm～2.5μm。此外，SiC层的回填晶体生长等未明确说明的实验条件，与后面描述的实施方式1的《半导体装置的制造方法》中说明的实验条件相同。
在实验结果中，在图23的(d)所示的θtrench＝-0.5°的图案中获得最优结果，在沟槽保持垂直型的状态下SiC层以良好的状态填充到沟槽的内部。另一方面，关于朝图23的(c)、(b)、(a)的方向即负侧倾斜θtrench的图案，从沟槽侧面朝左侧倾斜的SiC层进行晶体生长，随着角度变大，覆盖沟槽上部。另外，关于朝图23的(e)、(f)、(g)、(h)、(i)的方向即正侧倾斜θtrench的图案，从沟槽侧面朝右侧倾斜的SiC层进行晶体生长，随着角度变大，覆盖沟槽上部。根据以上结果，得出以下结论。
(结论A)当θtrench变大，并且沟槽上部被晶体生长的SiC层覆盖时，由于原料气体难以供给到沟槽的内部，从而阻碍了沟槽内部SiC层的回填晶体生长。
(结论B)在θtrench＝-0.5°图案中，SiC层可以实现大致垂直的晶体生长，实验中使用的基板的定向平面形成为从严密的＜11-20＞方向偏离约0.5°。因此，可以分配图23的(a)～(i)的括号中记载的“沟槽的延伸方向与晶体固有的＜11-20＞方向之间的推测的实际角度”。在该实验中，图23的(d)与推测的实际角度0°大致对应。
(2)光掩膜上的图案相对于＜11-20＞方向的倾斜角度θtrench、与沟槽上部侧面生长的SiC层的倾斜角度θmesa之间的关系
图24是示出光掩膜上的图案相对于＜11-20＞方向的倾斜角度θtrench、与在图23中得到的沟槽上部侧面生长的SiC层的倾斜角度θmesa之间的关系的曲线图。可以看出，θtrench与θmesa存在直线近似的比例关系。根据该图，可得出以下结论。
(结论C)θtrench与θmesa存在直线近似的比例关系，其斜率为13。
(3)用于研究沟槽形状与沟槽内部晶体层的生长阻碍之间的关系的模型
图25的(a)、(b)及(c)是示出在晶体层从沟槽上部侧面倾斜生长的情况下、用以研究沟槽尺寸与晶体层封堵沟槽的状态之间的关系的模型的示意图。
图25的(a)示出了对于高度h、宽度w的沟槽、从沟槽侧面的上部h/2处开始包括倾斜角Q1的晶体生长并封堵沟槽的第一模型。这与图23所示的实验结果中、从沟槽侧面的上半部开始SiC层倾斜生长相对应。因此，图25的(a)所示的模型是用于避免沟槽内部的晶体层的生长阻碍的最低要求。图25的(a)所示模型中可容许的最大倾斜角Q1由以下的(式1)表示。
Q1＝arctan(2w/h)····(式1)
图25的(b)示出了用于有效缓和沟槽内部晶体层的生长阻碍的第二模型。即，在该模型中，以不封堵沟槽入口的方式，具有倾斜角Q2的晶体层从沟槽侧面的上部h/2处开始生长，基准是将该晶体生长抑制在沟槽的约宽度w/2。图25的(b)所示模型中可容许的最大倾斜角Q2由以下的(式2)表示。
Q2＝arctan(w/h)····(式2)
图25的(c)示出了更优选的第三模型。即，在该模型中，以不封堵沟槽入口的方式，具有倾斜角Q3的晶体层从沟槽侧面的上部h/2处开始生长，基准是将该晶体生长更有余裕地控制在沟槽宽度的约w/4。图25的(c)所示模型中可容许的最大倾斜角Q3由以下的(式3)表示。
Q3＝arctan(w/2h)····(式3)
即，为了避免沟槽内部的晶体层的生长阻碍，晶体层的生长角度必须至少小于(式1)的Q1，优选为小于(式2)的Q2，进而优选为小于(式3)的Q3。
(4)根据图25所示模型计算出的、沟槽的延伸方向相对于＜11-20＞方向的容许角度误差θ
图26是示出根据图25所示模型及上述(结论C)计算出的、沟槽的延伸方向与＜11-20＞方向之间的容许角度误差的曲线图。即，由于(式1)的Q1、(式2)的Q2及(式3)的Q3与(结论C)的θmesa相对应，因此，只需使用从图24的实验结果中获得的斜率13，可得出沟槽的延伸方向相对于＜11-20＞方向的容许角度误差θ作为与θtrench相对应的值。由此，可得出以下结论。
(结论D)为了避免沟槽内部的晶体层的生长阻碍，沟槽的延伸方向与＜11-20＞方向的角度误差θ必须至少小于以下的(式4)。
θ＝Q1/13＝{arctan(2w/h)}/13····(式4)
优选的是，沟槽的延伸方向与＜11-20＞方向的角度误差θ可以小于以下的(式5)。
θ＝Q2/13＝{arctan(w/h)}/13····(式5)
更优选的是，沟槽的延伸方向与＜11-20＞方向的角度误差θ可以小于以下的(式6)。
θ＝Q3/13＝{arctan(w/2h)}/13····(式6)
沟槽的延伸方向与＜11-20＞方向的角度误差θ作为容许角度误差有正侧及负侧的两侧，因此，由上述(式4)、(式5)及(式6)表示的±θ以内是用于有效缓和沟槽内部晶体层的生长阻碍的结论。
图26是计算上述(式4)、(式5)及(式6)得出的结果。图26的纵轴是指相对于图25的(a)、(b)及(c)所示的三个模型可容许的、沟槽的延伸方向对于＜11-20＞方向的角度误差θ。第一横轴是沟槽的宽度w设定为2μm时的高度h，示出了0μm～40μm的范围。第二横轴表示纵横比(Ratio＝h/w)，是无量纲数值，示出了0～20的范围。
在图26中，当纵横比小于5时，由于函数的性质，相对于延伸方向的＜11-20＞方向的角度误差θ的容许值急剧增大。因此，在这样的纵横较小的区域(0～5)中，角度误差θ的余量较大。
与此相对，当纵横比大于等于5时，角度误差θ的容许值减小并且没有急剧变化，随着纵横比变大而逐渐减小。因此，当纵横比大于等于5时，角度误差θ的管理变得重要。进而当纵横比大于等于10时，具有近似于从曲线到几乎直线的逐渐减小的特性，角度误差θ的值本身也变小，因此，角度误差θ的管理变得更为重要。换言之，作为本发明的应用范围，当纵横比大于等于5时，可期待显著的效果。进而当纵横比大于等于10时，可期待更为显著的效果。
(5)光掩膜上的图案相对于＜11-20＞方向的倾斜角度θtrench与沟槽底部的晶体生长速率之间的关系
图27汇总了图23所示的实验结果，是示出光掩膜上的图案相对于＜11-20＞方向的倾斜角度θtrench、与沟槽底部(trench bottom)的晶体生长速率之间的关系的曲线图(图中上部的标绘点)。同样地，图27中也同时示出了台面顶部(mesa top)(基板的凸部的上表面)的晶体生长速率(图中下部的标绘点)。这里，台面是指凸部，通过在基板上形成多个沟槽，由此形成分隔相邻沟槽的空间即基板的凸部，因而将其称作台面。图27中示出的连结实验结果的点而成的曲线是高斯拟合曲线。
从图27中可知，沟槽底部的晶体生长速率敏感地受到θtrench的影响。即，由于晶体层倾斜生长导致沟槽最上部的入口变窄，可推测晶体生长的原料气体难以供给到沟槽底部的机制在发挥作用。
此外，由于该晶体生长在基板的上表面附近，不易受到原料气体的供给限制，因而台面顶部的晶体生长速率相对于θtrench比较平缓的转换。但是即使在这种情况下，相反的观点认为，在θtrench＝-0.5°的图案处台面顶部的晶体生长速率减小，原料气体有效地供给到沟槽底部。
于是，如果将(式4)、(式5)及(式6)更一般化地进行表达式化，得出以下的(式7)。
θ＝{arctan{k×(w/h)}}/13····(式7)
这里，为方便起见，k定义为“对准富余系数”，k是小于2的系数。(式4)、(式5)及(式6)是分别对应于k＝2、k＝1及k＝1/2的特定情况。k越是小于2，图23所示的晶体层的倾斜生长得以抑制，沟槽内部的晶体层回填的完成度提高。此外，k理论上的最小值为0，此时θ＝0。在现实的制造工艺中难以实现k＝0，所以根据制造成品率与制造成本(制造余量)的平衡来选择k，由此能够优化半导体装置的成本。
对于k反向求解(式7)，得出以下的(式8)。
k＝(h/w)×tan(13×θ)····(式8)
(6)对准富余系数k的计算结果
在图28示出了根据图27所示的沟槽底部晶体生长速率的拟合曲线的规定高度处θtrench的宽度来读取角度误差θ，并且根据该角度误差θ与(式8)计算出的对准富余系数k。将沟槽底部晶体生长速率的变化量的高度称作“高度位置(等级(Level))”，将高斯曲线的下摆(θtrench＝-2.0°或+1.0°)设为0％(晶体生长速率：GR＝2.38μm/h)，高斯曲线的峰(θtrench＝-0.46°)设为100％(晶体生长速率：GR＝4.33μm/h)，定义为0％～100％的数值。
在图28中，当高度位置(等级)为50％、80％及90％时，读取高斯曲线的θtrench的宽度(L-width)，并且将其乘以1/2以获得角度误差θ。在图23示出的实验条件中，由于沟槽的深度h为22μm～25μm，宽度w为2.25μm～2.5μm，因此，当使用(式8)计算k时，作为其中间值使用h＝23.5μm，w＝2.385μm。
以下，在沟槽入口完全关闭前的沟槽回填的晶体生长中，研究“高度位置(等级)”的含义。在简化的模型中，为沟槽回填而供给的原料气体被分配为以下三个部分。
(a)对沟槽底部发生的晶体生长的贡献量：A1+A2(θ)
(b)对台面顶部发生的晶体生长的贡献量：B1+B2(θ)
(c)对沟槽侧面发生的晶体生长的贡献量：C1+C2(θ)
图23及图27所示的实验结果表明，存在与A1、B1及C1的θtrench无关的常数部，以及取决于A2(θ)、B2(θ)及C2(θ)的θtrench的变量部。
上述(a)是作为本发明目的部分，期望将原料气体对该部分的贡献量最大化。由于上述(b)是从台面顶部朝垂直上方发生的晶体生长，因此不会直接损害沟槽底部的回填，但优选的是尽可能小。上述(c)是妨碍本发明目的部分，期望将原料气体对该部分的贡献量最小化。
原料气体的供给是固定的，上述(a)、(b)及(c)的总和是固定的(const)，得出下式。
A1+A2(θ)+B1+B2(θ)+C1+C2(θ)＝const····(式9)
这里，由于A1、B1及C1是常数，将其移到右边总结为新的常数const’，得出下式。
A2(θ)+B2(θ)+C2(θ)＝const’····(式10)
在(式10)中，当原料气体对于A2(θ)的贡献量为100％时，剩余的B2(θ)+C2(θ)为0％。这与图27所示的θtrench＝0.5°附近相对应，并且作为高度位置(等级)与100％相对应。另外，这是上述的(a)最大化、并且将上述(b)及(c)最小化的状态。
反之，在(式10)中，当对于A2(θ)的贡献量为0％时，剩余的B2(θ)+C2(θ)为100％。这与图27所示的θtrench＝-2.0°或者θtrench＝+1.0°附近相对应，作为高度位置(等级)与0％相对应。另外，这是上述(a)最小化、上述(b)及(c)最大化的状态。通过以上，高度位置(等级)可理解为近似地表示晶体生长到沟槽底部的效率的参数。通过以上的结果，可得出以下结论。
(结论E)用于缓和高度h、宽度w的沟槽内部的晶体层的生长阻碍的、沟槽的延伸方向与晶体取向(例如＜11-20＞方向)的角度误差θ至少通常由下式表示(再次示出(式7))。
θ＝{arctan{k×(w/h)}}/13
这里，k定义为对准富余系数，必须是小于2的值。与沟槽底部的晶体生长速率饱和(0％)的情况相比，如果k小于等于0.9，则可确保50％以上的有效晶体生长速率。进而，如果k小于等于0.5，则可确保80％以上的有效晶体生长速率。进而优选的是，如果k小于等于0.3，则可确保90％以上的有效晶体生长速率。
在本实施方式中，基于上述完成本发明的结论，提供了一种新颖的技术思想：在包含超结结构的功率MOSFET的半导体装置中，通过填充式外延生长法将晶体层可靠地回填到沟槽内部，由此能够提高半导体装置的制造成品率及可靠性。
(实施方式1)
《半导体装置的特征及效果》
使用图1、图2及图3，对根据本实施方式1的半导体装置的特征及效果进行说明。图1是示出根据本实施方式1的形成于SiC单晶晶片上的多个半导体芯片的布局的第一例的俯视图。图2是示出根据本实施方式1的形成于SiC单晶晶片上的多个半导体芯片的布局的第二例的俯视图。图3是说明根据本实施方式1的形成于半导体装置上的多个沟槽的回填方式的一例的概略图。
首先，使用图1，对根据本实施方式1的半导体装置的第一例进行说明。
如图1所示，对于每个半导体芯片SC，根据本实施方式1的包含超结结构的功率MOSFET的半导体装置形成在晶片状的SiC单晶基板SW上。具体地，在SiC单晶基板SW的主表面上，形成与SiC单晶基板SW具有相同晶体结构的外延层，在该外延层中，具有朝x方向(第一方向)延伸的p型支柱区域PC和n型支柱区域NC沿着SiC单晶基板SW的主表面交替地配置在与x方向垂直的y方向(第二方向)上而形成的超结结构。SiC单晶基板SW例如由4H多型六方晶系SiC单晶(简称为“4H-SiC”)构成。
p型支柱区域PC朝x方向延伸，由通过填充式外延生长法被填充到y方向上彼此分离并且形成于外延层的多个沟槽DT中的半导体层(SiC层)构成，在y方向上彼此相邻的p型支柱区域PC之间形成有由外延层构成的n型支柱区域NC。半导体层是外延层、即与SiC单晶基板SW具有相同晶体结构的晶体层。
沟槽DT例如具有5μm以上的深度，例如可以例举纵横比约为10、深度约为20μm的沟槽DT。另外，沟槽DT形成为随着其变深而变窄的前窄形状，沟槽DT的底面与侧面形成的锥角例如约为88°～90°。此外，作为该锥角，也可以是80°～90°(大于等于80°、小于等于90°)，更优选为85°～90°，最优选为88°～90°。
在半导体装置的第一例中，SiC单晶基板SW具有(0001)面朝＜11-20＞方向倾斜4°的主表面，定向平面OF与＜11-20＞方向的角度误差在±θ以内。这里，如(结论E)中所述，相对于高度h、宽度w的沟槽，θ由{arctan{k×(w/h)}}/13确定。这里，k至少小于2，优选为小于等于0.9，更优选为小于等于0.5，进而优选为小于等于0.3。作为±θ以内的一例，可以列举±1°以内(大于等于-1°并且小于等于1°)作为代表性的值。
而且，形成多个沟槽DT，使得形成在外延层上的多个沟槽DT延伸的方向(x方向)、与SiC单晶基板SW的定向平面OF的方向相同。因此，沟槽DT的延伸方向(x方向)与＜11-20＞方向的角度误差在±θ以内。此外，这里，相同方向并不是指完全一致的方向，而是指实质上一致或者大致一致的方向，包括考虑到偏差的一定范围。
接着，使用图2，对根据本实施方式1的半导体装置的第二例进行说明。
如图2所示，在半导体装置的第二例中，SiC单晶基板SW具有(0001)面朝＜11-20＞方向倾斜4°的主表面，定向平面OF与＜11-20＞方向的角度误差大于上述±θ。而且，形成多个沟槽DT，使得形成在外延层上的多个沟槽DT延伸的方向(x方向)与＜11-20＞方向相同。因此，沟槽DT的延伸方向(x方向)与＜11-20＞方向的角度误差在±θ以内。
图3是说明根据本实施方式1的半导体装置的第一例和第二例、即沟槽DT的延伸方向(x方向)与＜11-20＞方向的角度误差在±θ以内的情况下的、基于填充式外延生长法的回填方式的一例的概略图。
在外延生长的初期，半导体层SM从沟槽DT的底部及外延层EP的凸部的上表面等开始生长，沟槽DT的内部逐渐被回填。进而，由于沟槽DT的延伸方向(x方向)与＜11-20＞方向的角度误差在±θ以内，所以即使外延生长推进，在半导体层SM的生长方向的斜率变小、沟槽DT的上部及延伸方向的两端部封闭之前，也可以用半导体层SM对沟槽DT的内部进行回填。
因此，在沟槽DT的内部难以形成空隙，从而能够防止由于回填不良导致的制造成品率的降低。另外，能够提高半导体装置的可靠性。
《半导体装置的构成》
使用图4及图5，对根据本实施的实施例1的半导体装置进行说明。图4是示出根据本实施方式1的半导体装置的构成的俯视图。图5是沿图4的A-A′线剖切的剖视图。
如图4所示，根据本实施方式1的半导体芯片SC例如呈矩形形状，具有单元区域(也称作活性部。)CR、过渡区域TR和周边区域(也称作周端部。)PER。而且，以包围单元区域CR的外侧的方式配置过渡区域TR，进而，以包围过渡区域TR的方式配置周边区域PER。换言之，在被周边区域PER包围的内侧区域中，隔着过渡区域TR配置单元区域CR。
在单元区域CR中，例如形成作为开关元件发挥功能的多个超结结构的功率MOSFET。另一方面，在周边区域PER中，例如形成以倾斜地蚀刻周边的斜面结构、漫散环结构、场环结构或场板结构为代表的周边结构。这些周边结构基本上是根据由于电场集中而不容易产生雪崩击穿现象这一设计思想而形成的。
如上所示，在根据本实施方式1的半导体芯片SC中，在包括中心区域的内侧区域形成多个超结结构的功率MOSFET，并且在包围内侧区域的外侧区域形成作为电场缓和结构的周边结构。
以下，对单元区域CR、过渡区域TR及周边区域PER各自的结构进行说明。
(1)单元区域CR的结构
如图5所示，单元区域CR在基板SUB的主表面上的外延层EP中，具有朝x方向延伸的p型支柱区域PC和n型支柱区域NC沿着基板SUB的主表面交替地配置在与x方向垂直的y方向上而形成的超结结构。进而，如上所述，形成有多个p型支柱区域PC的多个沟槽DT的延伸方向(x方向)与＜11-20＞方向的角度误差在±θ以内。这里，如上所述，通过(结论E)确定θ。
在根据本实施方式1的单元区域CR中，例举了p型支柱区域PC的y方向的宽度与n型支柱区域NC的y方向的宽度之比为1：1的情况，但是不限定于此，p型支柱区域PC的y方向的宽度与n型支柱区域NC的y方向的宽度也可以彼此不同。
以下，进行具体说明。外延层EP形成在由碳化硅(SiC)构成的基板SUB的主表面上，该碳化硅包含诸如氮(N)、磷(P)或砷(As)等的n型杂质。该外延层EP由以导入了诸如氮(N)、磷(P)或砷(As)等n型杂质的碳化硅(SiC)为主成分的半导体层(S层)构成，与基板SUB具有相同的晶体结构。外延层EP的n型杂质浓度低于基板SUB的杂质浓度，例如为3.0×1016/cm3。
而且，在外延层EP内，以在y方向上彼此分离的方式形成多个p型支柱区域PC。该p型支柱区域PC的每一个均由被导入了诸如铝(Al)或硼(B)等p型杂质的半导体层(SiC层)构成。该半导体层是与外延层EP具有相同晶体结构的晶体层，p型支柱区域PC的p型杂质浓度例如为3.0×1016/cm3。而且，夹在彼此相邻的p型支柱区域PC之间的一部分外延层EP形成为n型支柱区域NC。通过包含该多个n型支柱区域NC的外延层EP与基板SUB，构成为功率MOSFET的漏极区域。
进而，在形成了超结结构的外延层EP的上表面，形成元件部。
在元件部中，形成有在外延层EP的上表面与p型支柱区域PC相接的沟道区域CH，并且以使其被内包于该沟道区域CH中的方式形成有源极区域SR。此时，沟道区域CH由被导入了诸如铝(Al)或硼(B)等p型杂质的半导体区域构成，源极区域SR由被导入了诸如氮(N)、磷(P)或砷(As)等n型杂质的半导体区域构成。另外，在源极区域SR的中央部分，形成有从外延层EP的上表面到达沟道区域CH的体接触区BC。该体接触区BC由被导入了诸如铝(Al)或硼(B)等p型杂质的半导体区域构成，体接触区BC的杂质浓度高于沟道区域CH的杂质浓度。
进而，在由彼此相邻的沟道区域CH夹着的区域上形成栅极绝缘膜GI，在该栅极绝缘膜GI上形成栅电极GE。栅极绝缘膜GI例如通过氧化硅膜形成，但不限于此，例如也可以通过介电常数高于氧化硅膜的高介电常数膜来形成。另外，栅电极GE例如通过多晶硅膜形成。该栅电极GE形成为与源极区域SR对准。另外，以覆盖栅电极GE的上表面及侧壁的方式，形成例如由氧化硅构成的层间绝缘膜IL。
在覆盖多个栅电极GE的层间绝缘膜IL上，形成源电极SE。源电极SE例如通过由钛钨(TiW)构成的阻挡导体膜与铝(Al)膜的层压膜来形成。由此，源电极SE与源极区域SR电连接，并且还经由体接触区BC与沟道区域CH电连接。
此时，体接触区BC具有确保与源电极SE的欧姆接触的功能，由于该体接触区BC的存在，源极区域SR与沟道区域CH以相同的电位电连接。
因此，能够抑制以源极区域SR为发射极区域、以沟道区域CH为基极区域并且以n型支柱区域NC为集电极区域的寄生npn双极晶体管的接通动作。即，源极区域SR与沟道区域CH以相同的电位电连接，意味着寄生npn双极晶体管的发射极区域与基极区域之间不会产生电位差，由此，能够抑制寄生npn双极晶体管的接通动作。
以部分覆盖源电极SE的方式，形成例如由氧化硅构成的表面保护膜PAS，源电极SE的部分区域从表面保护膜PAS露出。另外，在基板SUB的背面(与形成有外延层EP的主表面位于相反侧的面)，形成由金属构成的漏电极DE。
通过上述方式，在单元区域CR形成多个超结结构的功率MOSFET。
(2)过渡区域TR的结构
如图5所示，过渡区域TR也具有多个p型支柱区域PC与由外延层EP构成的多个n型支柱区域NC在y方向上交替配置而成的超结结构。进而，如上所述，形成有多个p型支柱区域PC的多个沟槽DT的延伸方向(x方向)与＜11-20＞方向的角度误差在±θ以内。这里，如上所述，通过(结论E)确定θ。
以下，进行具体说明。与单元区域CR相同，在过渡区域TR中，也同样地形成有多个p型支柱区域PC以及多个n型支柱区域NC。进而，与单元区域CR的栅电极GE同一层的由多晶硅膜形成的栅极引出部GPU，经由栅极绝缘膜GI形成在沟道区域CH上。而且，以覆盖该栅极引出部GPU的上表面及侧壁的方式，形成层间绝缘膜IL，在该层间绝缘膜IL的一部分形成用于使栅极引出部GPU的上表面的一部分露出的开口部。
而且，在与单元区域CR的源电极SE同一层的由层压膜形成的栅极引出电极GPE，形成在包含上述开口部内的层间绝缘膜IL上。这里，栅极引出部GPU与多个栅电极GE电连接，施加到栅极引出电极GPE的栅极电压经由栅极引出部GPU，施加到多个栅电极GE的每一个。
进而，在外延层EP的上表面，形成有从单元区域CR延伸的沟道区域CH，并且以使其被内包于该沟道区域CH的内部的方式形成有源极引出区域SPR。另外，以覆盖沟道区域CH上的方式，在外延层EP的上表面上形成层间绝缘膜IL，在该层间绝缘膜IL上，以使源极引出区域SPR露出的方式形成有开口部。而且，与栅极引出电极GPE同一层的由层压膜形成的源极引出电极SPE，形成在包含上述开口部内的层间绝缘膜IL上。
在过渡区域TR中，也以部分覆盖栅极引出电极GPE及源极引出电极SPE的方式，形成例如由氧化硅构成的表面保护膜PAS，栅极引出电极GPE的部分区域及源极引出电极SPE的部分区域从表面保护膜PAS露出。
通过上述方式，在过渡区域TR形成过渡结构。
(3)周边区域PER的结构
如图5所示，周边区域PER也具有多个p型支柱区域PC与由外延层EP构成的多个n型支柱区域NC在y方向上交替配置而成的超结结构。进而，如上所述，形成有多个p型支柱区域PC的多个沟槽DT的延伸方向(x方向)与＜11-20＞方向的角度误差在±θ以内。这里，如上所述，通过(结论E)确定θ。
以下，进行具体说明。与单元区域CR相同，在周边区域PER中，也同样地形成有多个p型支柱区域PC以及多个n型支柱区域NC。进而，与单元区域CR的栅电极GE同一层的由多晶硅膜形成的多个虚设电极FE，经由与单元区域CR的栅极绝缘膜GI同一层的氧化硅膜，形成在外延层EP的上表面上。另外，以覆盖多个虚设电极FE的上表面及侧壁的方式，在外延层EP的上表面上形成层间绝缘膜IL。
在周边区域PER中，也形成有例如由氧化硅构成的表面保护膜PAS。
通过上述方式，在周边区域PER形成周边结构。
《半导体装置的制造方法》
使用图6～图14，对根据本实施方式1的半导体装置的制造方法的一例进行说明。图6～图14是示出根据本实施方式1的半导体装置的制造工序的剖视图。
首先，如图6所示，准备在主表面(表面、上表面)上形成了由n型半导体层构成的低浓度的外延层EP的基板(称作晶片的在俯视图中大致为圆形的薄板)SUB。基板SUB例如由4H多型或6H多型的六方晶系SiC单晶构成，具有(0001)面朝＜11-20＞方向倾斜4°的主表面。因此，外延层EP也由SiC单晶构成，与基板SUB具有相同的晶体结构。
在外延层EP中，导入了诸如氮(N)、磷(P)或砷(As)等的n型杂质。外延层EP的n型杂质浓度例如约为3.0×1016/cm3，外延层EP的厚度例如约为20μm～30μm。
接着，如图7所示，例如通过使用由绝缘材料制成的图案作为硬掩膜的选择性蚀刻法，在单元区域CR、过渡区域TR及周边区域PER的外延层EP，形成朝x方向延伸、且在y方向上彼此分离的多个沟槽DT。
例如沟槽DT距离外延层EP的上表面的深度大于等于5μm，作为一例，可以例举纵横比约为10、距离外延层EP的上表面的深度约为20μm的沟槽DT。另外，沟槽DT的锥角例如设为88°～90°左右，由此可以改善回填区域的半导体层的浓度分布。
另外，沟槽DT的延伸方向(x方向)与＜11-20＞方向具有±θ以内的角度误差。这里，如上所述，通过(结论E)确定θ。
作为沟槽DT的形成方法，因预先准备的基板SUB的规格而有所不同，可以例举以下的第一方法(使用图1说明的第一例)及第二方法(使用图2说明的第二例)。
第一方法：在准备基板SUB时，准备定向平面的方向与＜11-20＞方向的角度误差在±θ1以内(θ1：第一角度误差)的基板SUB。目前可获得的标准SiC基板的上述角度误差的标准规格较大，为±5°。与此相反，在回填例如深度超过10μm的深沟槽DT的情况下，在第一方法中，将准备例如上述角度误差为±0.5°以内的特别规格的基板SUB。
接着，在曝光装置中，使用光掩膜(光罩)，执行用于形成沟槽DT的蚀刻用图案的曝光。这里，由于因曝光装置引起的光掩膜与基板SUB之间的偏移等而导致的角度误差(θ2：第二角度误差)相对于第一角度误差非常小，或者预先测定并且通过调节曝光装置等进行校正。即，在曝光工序中，以第二角度误差远小于第一角度误差(θ2＜＜θ1)为前提。
综上，在第一方法中，通过准备第一角度误差在(结论E)中所述的±θ以内的基板SUB，由此将沟槽DT的延伸方向(x方向)与＜11-20＞方向的角度误差设为±θ以内。
第二方法：这里，首先，在准备基板SUB时，准备定向平面的方向与＜11-20＞方向的角度误差为标准规格的基板SUB。例如目前获得的标准规格的SiC基板的角度误差在±5°以内。
接着，例如通过X射线衍射等来测定定向平面的方向与＜11-20＞方向的角度误差(第一角度误差)，获得误差数据。上述角度误差的测定，例如可以通过对切出基板SUB的每个晶锭进行批量处理来执行，或者也可以对基板SUB的每个个体来执行。前者的优点在于测定次数少，但是需要对基板SUB进行批量管理。后者要对每个个体进行测定，因此需要在线测定装置等，但是由于对每个个体进行测定，因此可以进行严格的管理。以上的角度误差的测定也可以由半导体装置的制造商来执行。另外，也可以由基板制造商等第三方执行角度误差的测定，并且将指定了上述误差数据的基板SUB交付给制造商，由此准备基板SUB。
进而，在曝光工序中，使用预先获得的上述误差数据，通过曝光装置执行对于定向平面的角度校正。此外，如第一方法中说明的那样，在使用的曝光装置中，要满足θ2＜＜θ1的前提。由此，将沟槽DT的延伸方向(x方向)与＜11-20＞方向的角度误差设为±θ以内。然而，预先准备的基板SUB的定向平面的方向与＜11-20＞方向的角度误差是可以在曝光装置中校正的范围。
结合使用第一及第二方法：根据所需的θ，上述第一及第二方法的结合使用是有效的。即，这种情况下，准备第一角度误差小于标准规格的基板SUB，测定该第一角度误差的误差数据，并且使用该误差数据在曝光装置中执行角度校正。根据这种方法，由于可以缩小θ，所以也能够应对具有极大纵横比的沟槽DT(例如纵横比大于等于10)的回填，另外，不依赖于纵横比也可以获得使沟槽DT内部的回填晶体区域的杂质浓度分布均匀的效果。
为了形成沟槽DT，例如使用ICP蚀刻装置。另外，期望将搭载基板SUB的下部电极在蚀刻期间的温度控制为大于等于50℃，由此，能够以良好的再现性并且均匀地形成期望形状的沟槽DT。
接着，如图8所示，例如通过填充式外延生长法，在单元区域CR、过渡区域TR及周边区域PER各自的外延层EP上所形成的多个沟槽DT的内部，形成与外延层EP具有相同晶体结构的晶体层、即p型半导体层。然后，对在隔开相邻的沟槽DT之间的外延层EP(n型支柱区域NC)的上表面生长的p型半导体层进行磨削，进而，例如通过CMP(Chemical MechanicalPolishing：化学机械研磨)法进行研磨，由此仅在多个沟槽DT的内部形成由p型半导体层构成的p型支柱区域PC。在y方向上彼此分离的沟槽DT之间，形成由外延层EP构成的n型支柱区域NC。
由于多个沟槽DT的延伸方向与＜11-20＞方向的角度误差在±θ以内，因此，即使纵横比约为10的沟槽DT，沟槽DT的上部及两端部未封闭，也能够通过p型半导体层回填多个沟槽DT的内部，而不会形成空隙。
进而，在填充式外延生长法中，通过控制气体种类、气体流量、温度及压力等，能够以良好的再现性在多个沟槽DT的内部回填p型半导体层。作为气体种类，例如使用硅(Si)源气体、碳(C)源气体、氢(H2)气体、盐酸(HCl)气体及掺杂气体。作为硅(Si)源气体，例如使用甲硅烷(SiH4)气体等。作为碳(C)源气体，例如使用乙烯(C2H4)、甲基乙炔(C3H4)或丙烷(C3H8)等。另外，选择铝(Al)作为p型的掺杂剂时，作为掺杂气体，例如使用三甲基铝(Trimethylaluminum：TMA)或三乙基铝(Triethylaluminum：TEA)等。
作为填充式外延生长法的条件，HCl/SiH4流量比例如设为大于等于30且小于等于65，H2/SiH4流量比例如设为大于等于500且小于等于7000。
图21是示出在填充式外延生长法中、当HCl/SiH4流量比为33.3、50和66.7时的回填方式的一例的图。H2/SiH4流量比为5000。
如图21所示，如果HCl/SiH4流量比为33.3，则p型半导体层很好地回填到沟槽DT的内部。然而，当HCl/SiH4流量比小于30时，沟槽DT的上部趋向于封闭并且产生空隙。另一方面，当HCl/SiH4流量比大于65时，蚀刻变得过强，初始沟槽DT的形状破坏。另外，当H2/SiH4流量比小于500时，表面聚束变得明显。另一方面，当H2/SiH4流量比大于7000时，发生过度蚀刻或者产生空隙。
进而，外延生长期间生长炉内的压力例如设为大于等于30kPa且小于等于100kPa。
图22是示出在填充式外延生长法中、当外延生长期间生长炉内的压力为10kPa时的回填方式的一例的图。
如图22所示，在低于下限压力30kPa的压力下，特别是对于沟槽DT的侧面，蚀刻变得过强，初始沟槽DT的形状破坏。另一方面，虽然期望上限压力高，但为了在石英炉中进行安全的外延生长，将上限压力设为大气压。
此外，填充式外延生长法的条件在外延生长期间可以进行变更，在外延生长期间也可以适当地变更掺杂气体流量、SiH4流量及碳/硅(C/Si)比等。由此，可以使回填区域的p型半导体层的浓度分布均匀。
另外，以获得电荷平衡的方式，设定单元区域CR、过渡区域TR及周边区域PER各自的p型支柱区域PC的p型杂质浓度、宽度及间距。在根据本实施方式1的半导体装置中，例举了p型支柱区域PC在y方向的宽度与n型支柱区域NC在y方向的宽度之比设为1：1的情况。这种情况下，设定p型支柱区域PC的p型杂质浓度，使得p型支柱区域PC的总电荷量与n型支柱区域NC的总电荷量相同。因此，p型支柱区域PC的p型杂质浓度与构成n型支柱区域NC的外延层EP的n型杂质浓度相同，例如约为3.0×1016/cm3。
通过上述方式，根据本实施方式1，通过“沟槽填充法”，在外延层EP上，形成交替形成p型支柱区域PC与n型支柱区域NC而获得的超结结构。
接着，对在形成了超结结构的外延层EP的上表面形成元件部的工序进行说明。
如图9所示，将外延层EP的上表面平坦化后，例如通过使用由绝缘材料制成的图案作为硬掩膜的选择性离子注入法，在单元区域CR及过渡区域TR形成沟道区域CH。该沟道区域CH是在外延层EP的内部，通过导入诸如铝(Al)或硼(B)等p型杂质而形成的p型半导体区域。
接着，例如通过使用由绝缘材料制成的图案作为硬掩膜的选择性离子注入法，在单元区域CR形成多个源极区域SR，在过渡区域TR形成源极引出区域SPR。源极区域SR及源极引出区域SPR是在外延层EP的内部，通过导入诸如氮(N)、磷(P)或砷(As)等n型杂质而形成的n型半导体区域。形成于单元区域CR的多个源极区域SR与形成于过渡区域TR的源极引出区域SPR电连接。
接着，例如通过使用由绝缘材料制成的图案作为硬掩膜的选择性离子注入法，在单元区域CR的多个源极区域SR各自的中央部，形成底部到达沟道区域CH的体接触区BC。该体接触区BC例如是在外延层EP的内部，通过导入诸如铝(Al)或硼(B)等p型杂质而形成的p型半导体区域，体接触区BC的杂质浓度形成为高于沟道区域CH的杂质浓度。
此外，在这一系列的离子注入工序中，为了抑制由于离子注入引起的缺陷，可以将基板SUB的温度设定为大于等于300℃，执行离子注入。另外，尽管这里省略了说明，但是可以执行用于确保高耐压的离子注入，形成终端结构。
接着，在一系列的离子注入工序之后，通过溅射法等在外延层EP的上表面上堆积用于防止表面粗糙的盖层、例如厚度大于等于1μm的碳膜，为了激活杂质，例如在约为1600℃～1800℃的温度下执行热处理。之后，除去盖层。
接着，如图10所示，在外延层EP的上表面上形成栅极绝缘膜GI，在该栅极绝缘膜GI上形成导体膜PF。栅极绝缘膜GI例如由氧化硅构成，例如通过热氧化法形成。但是，栅极绝缘膜GI不限于氧化硅膜，例如可以是以氧化铪膜为代表的介电常数高于氧化硅膜的高介电常数膜。另一方面，在栅极绝缘膜GI上形成的导体膜PF例如由多晶硅构成，例如通过CVD(Chemical Vapor Deposition：化学气相沉积)法形成。
接着，如图11所示，例如通过使用抗蚀剂图案作为掩膜的选择性蚀刻法，将导体膜PF图案化。由此，在单元区域CR形成多个栅电极GE，在过渡区域TR形成栅极引出部GPU，在周边区域PER形成多个虚设电极FE。栅极引出部GPU形成为与多个栅电极GE电连接。
接着，在外延层EP的上表面上，形成覆盖多个栅电极GE、栅极引出部GPU及多个虚设电极FE的层间绝缘膜IL。该层间绝缘膜IL例如由氧化硅构成，例如通过CVD法形成。
接着，例如通过使用抗蚀剂图案作为掩膜的选择性蚀刻法，在单元区域CR的彼此相邻的栅电极GE之间，将底部到达源极区域SR及体接触区BC的开口部形成在层间绝缘膜IL上，并且形成使过渡区域TR的栅极引出部GPU的一部分露出的开口部。另外，在过渡区域TR中，通过在层间绝缘膜IL形成开口部，使源极引出区域SPR露出。
接着，如图12所示，在包含使源极区域SR及体接触区BC露出的开口部、使栅极引出部GPU露出的开口部以及使源极引出区域SPR露出的开口部的层间绝缘膜IL上，形成金属膜。该金属膜例如由钛钨(TiW)膜与铝(Al)膜的层压膜形成，例如通过溅射法形成。
而且，例如通过使用抗蚀剂图案作为掩膜的选择性蚀刻法，将上述金属膜图案化。由此，在单元区域CR形成与源极区域SR及体接触区BC电连接的源电极SE，在过渡区域TR形成与栅极引出部GPU电连接的栅极引出电极GPE以及与源极引出区域SPR电连接的源极引出电极SPE。
接着，如图13所示，以覆盖源电极SE、栅极引出电极GPE及源极引出电极SPE的方式，形成表面保护膜PAS。而且，例如通过使用抗蚀剂图案作为掩膜的选择性蚀刻法，将表面保护膜PAS图案化，使源电极SE的部分区域、栅极引出电极GPE的部分区域及源极引出电极SPE的部分区域从表面保护膜PAS露出。由此，将从表面保护膜PAS露出的区域作为外部连接区域发挥功能。
接着，如图14所示，从与基板SUB的主表面位于相反侧的背面磨削基板SUB，将基板SUB削薄。而且，在基板SUB的背面，通过溅射法或蒸镀法形成作为漏电极DE的金属膜。之后，为了获得低电阻的接触，例如执行与约1000℃的热处理相当的激光退火处理。
通过上述方式，可以制造具有根据实施方式1的超结结构的功率MOSFET的半导体装置。
此外，在本实施方式1中，例举了具有(0001)面朝＜11-20＞方向倾斜4°的主表面(偏离角)的SiC单晶基板，但是不限定于此。例如也可以使用具有(0001)面朝＜11-20＞方向倾斜大于等于1°且小于等于5°的主表面的SiC单晶基板。另外，也可以使用取代(0001)面在(000-1)面的晶体主表面设有偏离角的SiC单晶基板。
另外，例举了具有晶体主表面朝＜11-20＞方向倾斜的主表面的六方晶系SiC单晶基板，但是不限定于此。例如也可以使用具有晶体主表面朝与＜11-20＞方向垂直的＜1-100＞方向倾斜的主表面的六方晶系SiC单晶基板。另外如有必要，设有偏离角的晶体方向也可以是上述以外的晶体方向。因此，可以将＜11-20＞方向等设有偏离角的规定晶体方向更一般地称作基准晶体方向。
进而，作为六方晶系SiC单晶基板，例举了目前主流的4H多型SiC基板(4H-SiC)，在使用具有偏离角的6H多型SiC基板(6H-SiC)的情况下，也可以应用本发明。
另外，作为六方晶系基板，氮镓(GaN)等其他宽间隙化合物半导体也可同样地应用本发明。另外，即使3C-SiC、氧化镓(Ga2O3)等晶体结构不同，对于同样的课题也可应用本发明。
另外，在上述《半导体装置的制造方法》中，使用定向平面OF作为对于＜11-20＞方向的基准标记。但是，在目前市场上的4英寸SiC基板中，设有称作主平面或次平面的基准标记。因此，定向平面是包含主平面及次平面的总称。另外，在大型Si基板中，有时使用凹口作为同样的基准标记。因此，本实施方式1中描述的定向平面OF更一般地是指，用于表示基板上所设置的特定晶体取向的基准标记。
这样，在本实施方式1中，将沟槽DT的延伸方向与＜11-20＞方向的角度误差设为±θ以内。这里，如上所述，通过(结论E)确定θ。由此，当通过沟槽填充法形成交替配置p型支柱区域PC与n型支柱区域NC而得到的超结结构的功率MOSFET时，能够很好地回填多个沟槽DT的内部，而不会形成空隙。其结果是，能够提高半导体装置的制造成品率及可靠性。
此外，根据以上的本实施方式1，除了权利要求书中描述的发明以外，也可掌握如以下〔附记A〕～〔附记B〕的发明。另外，还可掌握这些发明与权利要求书中描述的发明组合而成的发明。
〔附记A〕一种半导体装置，包括：基板，包括主表面，该主表面设有相对于规定晶体主表面(例如(0001)面或(000-1)面)而朝规定基准晶体方向(例如＜11-20＞方向或＜1-100＞方向)倾斜的偏离角；多个沟槽，再沿着所述基板的所述主表面的第一方向上延伸，并且沿着所述基板的所述主表面在与所述第一方向垂直的第二方向上彼此分离，设置于所述基板上；第一支柱区域，设置于所述沟槽的内部，由与所述基板具有相同晶体结构的晶体层构成；以及第二支柱区域，由在所述第二方向上彼此相邻的所述沟槽之间的一部分所述基板构成；
所述基准晶体方向与所述第一方向的角度误差在±θ以内，当将所述沟槽的深度设为h，将所述沟槽的宽度设为w，将k设为大于0小于2的系数时，所述θ由
θ＝{arctan{k×(w/h)}}/13
确定。
〔附记B〕根据附记A所述的半导体装置，所述沟槽是随着其变深而变窄的前窄形状，沟槽的底面与侧面形成的锥角为80°～90°。
(实施方式2)
使用图15及图16，对根据本实施方式2的半导体装置进行说明。图15是示出根据本实施方式2的形成于基板上的多个沟槽的俯视图。图16是放大示出根据本实施方式2的形成于基板上的沟槽端部的剖视图。
(1)第一特征及其效果
如图15所示，构成超结结构的多个沟槽DT形成在外延层EP上。多个沟槽DT在x方向上延伸、且在y方向上彼此分离而形成，通过填充式外延生长法在多个沟槽DT的内部回填半导体层。
进而，沟槽DT的x方向的中央部分A1在俯视观察下于y方向上具有固定宽度，而在沟槽DT的x方向的两端部的第一前端部分B1及第二前端部分B2，在俯视观察下沟槽DT的侧面相对于x方向倾斜，随着接近半导体装置的外周，y方向的宽度逐渐变小。将在俯视观察下沟槽DT的侧面相对于x方向倾斜的形状称作“锥形形状”。
与上述实施方式1同样地，沟槽DT的延伸方向(x方向)与＜11-20＞方向的角度误差在±θ以内。这里，如上所述，通过(结论E)确定θ。
另外，如图16所示，在沟槽DT的第一前端部分B1及第二前端部分B2，沟槽DT的底面相对于外延层EP的上表面(由x方向与y方向构成的水平面)倾斜，随着接近半导体装置的外周，z方向的深度逐渐变浅。
当使用填充式外延生长法在沟槽DT的内部回填半导体层SM时，在沟槽DT的第一前端部分B1及第二前端部分B2，原料气体中包含的硅(Si)或碳(C)容易被消耗，与沟槽DT的中央部分A1相比，存在着不易于填充半导体层SM的倾向。然而，在本实施方式2中，在沟槽DT的第一前端部分B1及第二前端部分B2中，通过使沟槽DT的侧面及底面倾斜，由此随着接近半导体装置的外周，沟槽DT的体积逐渐减少，从而即使通过填充式外延生长法回填的半导体层SM减少，也能够用半导体层SM回填沟槽DT的内部。
(2)第二特征及其效果
如图15所示，沟槽DT的第一前端部分B1的x方向的长度L1与沟槽DT的第二前端部分B2的x方向的长度L2彼此不同，位于＜11-20＞方向的第一前端部分B1的长度L1相比位于＜11-20＞方向的相反方向的第二前端部分B2的长度L2更短。换言之，位于＜11-20＞方向的第一前端部分B1的侧面与x方向形成的角度θ11相比位于＜11-20＞方向的相反方向的第二前端部分B2的侧面与x方向形成的角度θ12更大。
当使用填充式外延生长法在沟槽DT的内部回填半导体层时，位于＜11-20＞方向的相反方向的第二前端部分B2，相比位于＜11-20＞方向的第一前端部分B1，存在着不易于填充半导体层的倾向。因此，担心不能几乎同时用半导体层对位于＜11-20＞方向的第一前端部分B1与位于＜11-20＞方向的相反方向的第二前端部分B2进行回填。
然而，在本实施方式2中，将位于＜11-20＞方向的第一前端部分B1与位于＜11-20＞方向的相反方向的第二前端部分B2设为彼此不同的形状。而且，相比位于＜11-20＞方向的第一前端部分B1，将位于＜11-20＞方向的相反方向的第二前端部分B2设为更容易用半导体层填充的形状，由此，能够几乎同时用半导体层对位于＜11-20＞方向的第一前端部分B1与位于＜11-20＞方向的相反方向的第二前端部分B2进行回填。
(3)第三特征及其效果
如图15所示，在y方向上彼此相邻的沟槽DT的第一前端部分B1之间形成沟槽的第一虚设图案DTR1，在y方向上彼此相邻的沟槽DT的第二前端部分B2之间形成沟槽的第二虚设图案DTR2。而且，在第一虚设图案DTR1及第二虚设图案DTR2各自的内部，也使用填充式外延生长法回填有半导体层。
第一虚设图案DTR1与在y方向上彼此相邻的沟槽DT的第一前端部分B1分离进行配置，第二虚设图案DTR2与在y方向上彼此相邻的沟槽DT的第二前端部分B2分离进行配置。
在俯视观察下，第一虚设图案DTR1及第二虚设图案DTR2的形状为三角形。与沟槽DT的第一前端部分B1的侧面相对置的第一虚设图案DTR1的侧面形成为与该第一前端部分B1的侧面平行，同样地，与沟槽DT的第二前端部分B2的侧面相对置的第二虚设图案DTR2的侧面形成为与该第二前端部分B2的侧面平行。
作为比较例，本发明人等研究了在由Si(硅)单晶构成的基板(以下称作Si单晶基板。)上形成多个沟槽、并且通过填充式外延生长法在多个沟槽的内部回填半导体层的技术。该情况下，虚设图案的有无不会显著影响到沟槽DT中回填的半导体层的形态。然而，在SiC单晶基板的情况下，虚设图案的有无会显著影响到沟槽DT中回填的半导体层的形态，通过设置第一虚设图案DTR1及第二虚设图案DTR2，可以良好地回填半导体层。
(4)变形例
图17中，使用图17对根据本实施方式2的变形例的半导体装置进行说明。图17是示出根据本实施方式2的变形例的形成于基板上的多个沟槽的俯视图。
如图17所示，在俯视观察下，第一虚设图案DTR1及第二虚设图案DTR2的形状也可以是梯形。这种情况下，与沟槽DT的第一前端部分B1的侧面相对置的第一虚设图案DTR1的侧面也形成为与该第一前端部分B1的侧面平行，同样地，与沟槽DT的第二前端部分B2的侧面相对置的第二虚设图案DTR2的侧面形成为与该第二前端部分B2的侧面平行。
图29的(a)、(b)及(c)是示出实施方式2及实施方式2的变形例中所示的沟槽的前端形状的变形例的俯视图。即，示出了图15及图17中的沟槽DT的前端形状的变形例。图15的沟槽DT形成为在第一及第二前端部分处前端被切除的形状(在前端包括有限宽度的形状)。
与此相对，图29的(a)的沟槽DT形成为前端呈尖细的形状(理想情况下前端宽度为零的形状)，其以外的方面与图15相同。此外，使用如图29的(a)所示前端尖细图案的光掩膜，以通常的方法形成沟槽的情况下，由于光掩膜工序中出现的图案“钝化”以及蚀刻工序中的“钝化”等，结果导致形成的沟槽DT变为如图15所示在前端包括有限宽度的形状。
因此，利用光学邻近校正OPC(Optical Proximity Correction)等技术，实现尽可能使图29的(a)的前端尖细的形状。对于图29的(a)所示沟槽DT的第一前端部分B1与沟槽DT的第二前端部分B2，将其侧面与x方向形成的角度(这里是距中心线的角度)分别设为θ11、θ12。通过采用图29的(a)所示的前端尖细的形状，根据角度θ11、角度θ12，促进了台面顶部上的倾斜生长，能够抑制平坦化后晶片表面的沟槽端部的凹坑(凹痕)。
图29的(b)是在前端部具有尖细形状的凹部的示例。前端尖细形状的凹部与图29的(a)形成在相反方向上。这里，关于图29的(a)所示的状态，沟槽的前端形状定义为从沟槽中心线观察具有“正曲率”，关于图29的(b)所示的状态，沟槽的前端形状定义为从沟槽中心线观察具有“负曲率”。
对于图29的(b)所示的沟槽DT的第一前端部分B1与沟槽DT的第二前端部分B2，将其侧面与中心线形成的角度分别设为θ11、θ12。通过采用图29的(b)所示的前端尖细形状的凹部，促进了从沟槽端部朝向沟槽中心的原料气体的扩散，能够抑制平坦化后晶片表面的沟槽端部的凹坑(凹痕)。
图29的(c)是前端形状相对于沟槽的中心线不对称的示例。该形状也可以视为前端形状是直角三角形的形状。对于图29的(c)所示的沟槽DT的第一前端部分B1与沟槽DT的第二前端部分B2，将前端部的角度(直角三角形中不与中央部分A1相接的角度)分别设为θ22、θ21。此外，图29的(c)的沟槽的形状是大致菱形形状，也可以设为梯形形状。通过采用图29的(c)所示的形状，能够获得与上述图29的(a)的情况相同的效果。
作为图29的(a)～(c)中的θ11、θ12、θ21、θ22，适当的范围是大于式(7)中确定的θ，小于90度。优选为小于等于45度，进而优选为小于等于30度。另外，如上述(实施方式2)的“(2)第二特征及其效果”栏中说明的那样，进而优选为满足θ11＞θ12、θ21＞θ22的关系。
(5)附记
本实施方式2至少包括以下的实施方式，也掌握了没有角度误差θ的条件的发明。此外，不排除将这些发明与上述实施方式1中掌握的发明进行组合的发明。
〔附记1〕
一种半导体装置，包括：单晶基板，包括主表面，该主表面设有相对于规定晶体主表面(例如(0001)面或(000-1)面)而朝规定基准晶体方向(例如＜11-20＞方向或＜1-100＞方向)倾斜的偏离角；
多个沟槽，在沿着所述基板的所述主表面的第一方向上延伸，并且沿着所述基板的所述主表面在与所述第一方向垂直的第二方向上彼此分离，设置于所述基板上；
第一支柱区域，设置于所述沟槽的内部，由与所述基板具有相同晶体结构的晶体层构成；以及
第二支柱区域，由在所述第二方向上彼此相邻的所述沟槽之间的一部分所述基板构成；
位于所述沟槽的所述第一方向的两端部的第一前端部分及第二前端部分，在所述第二方向上分别具有第一宽度及第二宽度，
所述第一前端部分与所述第二前端部分之间的所述沟槽的中央部分，在所述第二方向上具有第三宽度，
所述第一宽度及所述第二宽度小于所述第三宽度。
〔附记2〕
根据附记1所述的半导体装置，
所述第一宽度及所述第二宽度随着朝向所述基板的外周方向而变小。
〔附记3〕
根据附记1所述的半导体装置，
所述第一前端部分的所述第一方向的长度与所述第二前端部分的所述第一方向的长度彼此不同。
〔附记4〕
根据附记1所述的半导体装置，
在所述第二方向上彼此相邻的所述沟槽的所述第一前端部分之间以及所述第二前端部分之间，隔着所述沟槽分别设有第一虚设图案及第二虚设图案。
〔附记5〕
根据附记4所述的半导体装置，
所述第一虚设图案及所述第二虚设图案在俯视观察下为三角形或梯形。
〔附记6〕
根据附记1所述的半导体装置，
位于所述沟槽的所述第一方向的两端部的第一前端部分及第二前端部分，分别具有第一深度及第二深度，
所述第一前端部分与所述第二前端部分之间的所述沟槽的中央部分具有第三深度，
所述第一深度及所述第二深度浅于所述第三深度。
〔附记7〕
根据附记6所述的半导体装置，
所述第一深度及所述第二深度随着朝向所述基板的外周方向而变浅。
这样，考虑到根据本实施方式2，沟槽DT的延伸方向与＜11-20＞方向的角度误差，将沟槽DT的中央部分A1与第一前端部分B1及第二前端部分B2设为彼此不同的形状，进而，通过配置第一虚设图案DTR1及第二虚设图案DTR2，能够将半导体层良好地填充到多个沟槽DT中。其结果是，能够提高半导体装置的制造成品率及可靠性。
以上，根据实施方式，对本发明人做出的发明进行了具体说明，但本发明不限定于所述实施方式，可以在不脱离其主旨的范围内进行各种变更。
例如在所述实施方式中，在n型基板上的n型外延层上形成多个沟槽后，通过在多个沟槽的内部回填p型半导体层，形成多个p型支柱区域。由此，通过多个p型支柱区域、以及由彼此相邻的p型支柱区域之间的n型外延层构成的多个n型支柱区域，构成超结结构。然而，不限定于此。例如也可以是在n型基板上的p型外延层上形成多个沟槽后，通过在多个沟槽的内部回填n型半导体层，形成多个n型支柱区域。由此，通过多个n型支柱区域、以及由彼此相邻的n型支柱区域之间的p型外延层构成的多个p型支柱区域，构成超结结构。
另外，所述实施方式不仅限于超结结构的制造，是用于通过晶体生长回填较深沟槽内部的基本技术。因此，只要基板与填充沟槽内部的晶体层具有相同的晶体结构，则即使基板与回填晶体层是同一导电型也可适用。作为这样的应用，例如可以假设MEMS(MicroElectro Mechanical Systems：微电子机械系统)设备。
附图标记说明
A1 中央部分
B1 第一前端部分
B2 第二前端部分
BC 体接触区
CH 沟道区域
CR 单元区域
DE 漏电极
DT 沟槽
DTR1 第一虚设图案
DTR2 第二虚设图案
EP 外延层
FE 虚设电极
GE 栅电极
GI 栅极绝缘膜
GPE 栅极引出电极
GPU 栅极引出部
IL 层间绝缘膜
NC n型支柱区域
OF 定向平面
PAS 表面保护膜
PC p型支柱区域
PER 周边区域
PF 导体膜
SC 半导体芯片
SE 源电极
SM 半导体层
SPE 源极引出电极
SPR 源极引出区域
SR 源极区域
SUB 基板
SW SiC单晶基板
TR 过渡区域
VO 空隙。

Claims (19)

1.一种半导体装置，包括：
基板，包括主表面，该主表面设有相对于(0001)面或(000-1)面的晶体主表面而朝＜11-20＞方向或＜1-100＞方向的基准晶体方向倾斜的偏离角；
多个沟槽，在沿着所述基板的所述主表面的第一方向上延伸，并且沿着所述基板的所述主表面在与所述第一方向垂直的第二方向上彼此分离，所述多个沟槽设置于所述基板上；
第一支柱区域，设置于所述沟槽的内部，并由与所述基板具有相同晶体结构的晶体层构成；以及
第二支柱区域，由在所述第二方向上彼此相邻的所述沟槽之间的一部分所述基板构成；
所述基准晶体方向与所述第一方向的角度误差在±θ以内，
当将所述沟槽的深度设为h，将所述沟槽的宽度设为w，将k设为大于0小于2的系数时，所述θ由
θ＝{arctan{k×(w/h)}}/13
确定，
所述沟槽的所述第一方向的一端的第一前端部分具有在俯视观察下宽度朝向前端变窄的第一锥形形状，
所述沟槽的所述第一方向的另一端的第二前端部分具有在俯视观察下宽度朝向前端变窄的第二锥形形状，
所述第一锥形形状相对于所述第一方向的倾斜角度小于所述第二锥形形状相对于所述第一方向的倾斜角度。
2.根据权利要求1所述的半导体装置，其中，
所述k是小于等于0.9、小于等于0.5和小于等于0.3中任一方。
3.根据权利要求1或2所述的半导体装置，其中，
所述沟槽的深度h大于等于5μm或者大于等于10μm。
4.根据权利要求1或2所述的半导体装置，其中，
所述沟槽的纵横比h/w大于等于5或者大于等于10。
5.根据权利要求1或2所述的半导体装置，其中，
所述基板包括六方晶系的碳化硅单晶基板，
所述基准晶体方向是＜11-20＞方向，
所述晶体主表面是(0001)面，
所述晶体层是碳化硅晶体层。
6.根据权利要求5所述的半导体装置，其中，
所述基板包括：具有第一导电型的4H多型或6H多型的碳化硅单晶基板；以及设置于所述碳化硅单晶基板上的所述第一导电型的外延层，
所述偏离角大于等于1°且小于等于5°，
所述碳化硅晶体层具有不同于所述第一导电型的第二导电型，
所述半导体装置是具有由所述第一支柱区域及所述第二支柱区域形成的超结结构的MOSFET。
7.根据权利要求1或2所述的半导体装置，其中，
所述沟槽是随着变深而变窄的前窄形状，所述沟槽的底面与侧面形成的锥角为88°至90°。
8.根据权利要求1或2所述的半导体装置，其中，
在所述第二方向上彼此相邻的所述多个沟槽的所述第一前端部分之间，分别具有与所述沟槽分离的第一虚设图案，
在所述第二方向上彼此相邻的所述多个沟槽的所述第二前端部分之间，分别具有与所述沟槽分离的第二虚设图案。
9.一种半导体装置的制造方法，
准备具有主表面以及基准标记的基板，该主表面设有相对于(0001)面或(000-1)面的晶体主表面而朝＜11-20＞方向或＜1-100＞方向的基准晶体方向倾斜的偏离角，该基准标记相对于所述基准晶体方向设有第一角度误差，
为了在所述基板上形成在沿着所述基板的所述主表面的第一方向上延伸、并且沿着所述基板的所述主表面在与所述第一方向垂直的第二方向上彼此分离的多个沟槽，准备用于在所述基板上形成蚀刻用图案的光掩膜，
使用所述光掩膜在所述基板上形成所述蚀刻用图案，
使用所述蚀刻用图案在所述基板上形成所述多个沟槽，
通过晶体生长法，用与所述基板具有相同晶体结构的晶体层对所述多个沟槽的内部进行填充，
在准备所述基板时，选择并准备所述第一角度误差为±θ以内的所述基板，
当将所述沟槽的深度设为h，将所述沟槽的宽度设为w，将k设为大于0小于2的系数时，所述θ由
θ＝{arctan{k×(w/h)}}/13
确定。
10.一种半导体装置的制造方法，
准备具有主表面以及基准标记的基板，该主表面设有相对于(0001)面或(000-1)面的晶体主表面而朝＜11-20＞方向或＜1-100＞方向的基准晶体方向倾斜的偏离角，该基准标记相对于所述基准晶体方向设有第一角度误差，
为了在所述基板上形成在沿着所述基板的所述主表面的第一方向上延伸、并且沿着所述基板的所述主表面在与所述第一方向垂直的第二方向上彼此分离的多个沟槽，准备用于在所述基板上形成蚀刻用图案的光掩膜，
使用所述光掩膜在所述基板上形成所述蚀刻用图案，
使用所述蚀刻用图案在所述基板上形成所述多个沟槽，
通过晶体生长法，用与所述基板具有相同晶体结构的晶体层对所述多个沟槽的内部进行填充，
在准备所述基板时，测定所述基板中的所述第一角度误差的误差数据，或者准备指定了所述第一角度误差的误差数据的所述基板，
在使用所述光掩膜形成所述蚀刻用图案时，使用所述误差数据，通过曝光装置执行对于所述基准标记的角度校正，
所述基准晶体方向与所述第一方向的角度误差在±θ以内，
当将所述沟槽的深度设为h，将所述沟槽的宽度设为w，将k设为大于0小于2的系数时，所述θ由
θ＝{arctan{k×(w/h)}}/13
确定。
11.根据权利要求10所述的半导体装置的制造方法，其中，
在准备所述基板时，选择并准备所述第一角度误差为±θ以内的所述基板。
12.根据权利要求10或11所述的半导体装置的制造方法，其中，
所述第一角度误差的测定通过对切出所述基板的每个晶锭进行批量处理来执行，或者对所述基板的每个个体来执行。
13.根据权利要求9至11中任一项所述的半导体装置的制造方法，其中，
所述k是小于等于0.9、小于等于0.5和小于等于0.3中任一方。
14.根据权利要求9至11中任一项所述的半导体装置的制造方法，其中，
所述沟槽的深度h大于等于5μm或者大于等于10μm。
15.根据权利要求9至11中任一项所述的半导体装置的制造方法，其中，
所述沟槽的纵横比h/w大于等于5或者大于等于10。
16.根据权利要求9至11中任一项所述的半导体装置的制造方法，其中，
所述基板包括六方晶系的碳化硅单晶基板，
所述基准晶体方向是＜11-20＞方向，
所述晶体主表面是(0001)面，
所述晶体层是碳化硅晶体层。
17.根据权利要求16所述的半导体装置的制造方法，其中，
所述基板包括：具有第一导电型的4H多型或6H多型的碳化硅单晶基板；以及设置于所述碳化硅单晶基板上的所述第一导电型的外延层，
所述偏离角大于等于1°且小于等于5°，
所述碳化硅晶体层具有不同于所述第一导电型的第二导电型，
所述基准标记是所述基板的定向平面或凹口，
所述半导体装置是将填充有所述碳化硅晶体层的所述沟槽作为超结结构的MOSFET。
18.根据权利要求16所述的半导体装置的制造方法，其中，
为了以填充所述多个沟槽的内部的方式使所述碳化硅晶体层生长而使用的气体，包含H2气体、HCl气体及SiH4气体，HCl/SiH4流量比大于等于30且小于等于65，H2/SiH4流量比大于等于500且小于等于7000。
19.根据权利要求16所述的半导体装置的制造方法，其中，
为了以填充所述多个沟槽的内部的方式使所述碳化硅晶体层生长而使用的气体，包含H2气体、HCl气体及SiH4气体，外延生长期间生长炉内的压力大于等于30kPa且小于等于100kPa。
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