DE112019000863T5

DE112019000863T5 - Halbleitervorrichtung

Info

Publication number: DE112019000863T5
Application number: DE112019000863.3T
Authority: DE
Inventors: Ryoji Kosugi; Kazuhiro Mochizuki; Kohei Adachi; Manabu Takei; Yoshiyuki Yonezawa
Original assignee: Fuji Electric Co Ltd; Hitachi Ltd; Mitsubishi Electric Corp; National Institute of Advanced Industrial Science and Technology AIST
Current assignee: Mitsubishi Electric Corp; National Institute of Advanced Industrial Science and Technology AIST
Priority date: 2018-02-19
Filing date: 2019-02-15
Publication date: 2020-11-05
Also published as: US11282919B2; JPWO2019160086A1; WO2019160086A1; JP7007689B2; US20210111245A1

Abstract

Die Eigenschaften einer Halbleitervorrichtung werden verbessert. Eine Halbleitervorrichtung mit einer Superübergangsstruktur, in der Säulenbereiche PC vom p-Typ und Säulenbereiche NC vom n-Typ wiederholt angeordnet sind, wird wie folgt gebildet. Diese Halbleitervorrichtung enthält einen aktiven Bereich AC, einen Abschlussbereich TR, der den aktiven Bereich AC umgibt, und einen Kanalbegrenzerbereich CS, der den Abschlussbereich TR umgibt. Weiter sind in einer Vielzahl von ersten Chip-Endabschnitten (SL1, SL2) parallel zur Y-Richtung, die so vorgesehen sind, dass sie einen vierseitigen Halbleiterchip definieren, zumindest die Seitenflächen der Säulenbereiche PC vom p-Typ und der Säulenbereiche NC vom n-Typ mit einem Kanalbegrenzerbereich CS vom n-Typ bedeckt, der eine Verunreinigungskonzentration aufweist, die höher als die des Säulenbereichs vom n-Typ NC ist. Durch Bedecken der Seitenflächen der Superübergangsstruktur mit dem Kanalbegrenzerbereich CS auf diese Weise können die an den Endabschnitten der Säulenbereiche PC vom p-Typ erzeugten Hohlräume abgetrennt und die Merkmale der Halbleitervorrichtung verbessert werden.

Description

TECHNISCHES GEBIET
Die vorliegende Erfindung betrifft eine Halbleitervorrichtung und kann zum Beispiel in geeigneter Weise für eine Halbleitervorrichtung, die eine Superübergangsstruktur bzw. Superjunction-Struktur aufweist, verwendet werden.
STAND DER TECHNIK
Um den Verlust in einer vertikalen Leistungsvorrichtung, in der eine hohe Stehspannung erforderlich ist und ein großer Strom fließt, deutlich zu reduzieren, wurde eine Halbleitervorrichtung, die Siliziumkarbid (SiC) verwendet, bei dem es sich um ein neues Halbleitermaterial handelt, das herkömmliches Silizium (Si) ersetzt, als Halbleiter untersucht. Da die dielektrische Durchbruchfeldstärke von SiC etwa 10-mal größer als die von Si ist, ist SiC ein Halbleitermaterial, das die Driftschicht, die die Stehspannung aufrechterhält, dünn machen und eine hohe Konzentration aufweisen kann sowie den Leitungsverlust reduzieren kann.
Weiterhin wurde in einer vertikalen Leistungsvorrichtung die Einführung einer Superübergangsstruktur untersucht, um den Einschaltwiderstand zu verringern und gleichzeitig die Stehspannung aufrechtzuerhalten.
Zum Beispiel wird im Patentdokument 1 eine Halbleitervorrichtung offenbart, die ein Substrat aus Siliziumkarbid (SiC)-Einkristall verwendet. Diese Halbleitervorrichtung hat eine Superübergangsstruktur, die aus Säulenbereichen vom p-Typ, die jeweils aus einer in einem Graben eingebetteten Halbleiterschicht hergestellt sind, und aus Säulenbereichen vom n-Typ besteht, die jeweils aus einem Abschnitt des Substrats zwischen benachbarten Gräben hergestellt sind.
Weiter wird im Patentdokument 2 eine Leistungsvorrichtung offenbart, die einen aktiven Bereich, einen den aktiven Bereich umgebenden Abschlussbereich und eine Vielzahl von Säulen eines ersten und zweiten Leitfähigkeitstyps umfasst, die abwechselnd jeweils im aktiven Bereich und im Abschlussbereich angeordnet sind. Es wird auch offenbart, dass eine Mesa-Lücke in einem peripheren Bereich eines Abschlussgrabens angeordnet ist (31 und 32).
Darüber hinaus offenbart das Patentdokument 3 einen Halbleiterwafer und eine Halbleitervorrichtung, bei denen selbst im Falle eines streifenförmigen Musters, bei dem eine Schnittfläche einer Superübergangsstruktur (als SJ-Struktur abgekürzt) zum Zeitpunkt des Schneidens in Halbleiterchips freigelegt wird, das Auftreten von Leckstrom aufgrund der auf der Schnittfläche freigelegten SJ-Struktur unterdrückt wird. Genauer gesagt wird im Falle der SJ-Struktur mit dem streifenförmigem Muster eine V-förmige Rille 17 durch Nassätzen in einem Schnittbereich 18 gebildet, um Halbleiterchips aus einem Wafer herauszuschneiden, und eine hochkonzentrierte Oberflächenschicht 19 vom n-Typ wird auf einer Oberfläche einer Seitenwand gebildet, auf der die Schnittfläche freiliegt (4, 8 und 9). Weiter wird beschrieben, dass die im Schnittbereich 18 gebildete Ätzrille eine U-förmige Rille mit einer Seitenwand senkrecht zur Substratoberfläche sein kann, die durch anisotropes Trockenätzen mittels RIE gebildet wurde.
Darüber hinaus offenbart das Patentdokument 4 einen Halbleiterchip mit einer Superübergangsstruktur mit keinem Hohlraum und hoher Produktivität sowie ein Herstellungsverfahren dafür. Genauer gesagt beschreibt es einen Prozess zum Bilden einer Superübergangsstruktur, die sich in einer Richtung über die gesamte Waferoberfläche erstreckt, und zwar durch Grabenfüllung und Schneiden des Wafers in eine Vielzahl von Chips entlang von Schneidelinien DL (4). Zu diesem Zeitpunkt wird auf einer Schneidefläche DS, auf der Querschnitte einer Siliziumschicht 12 vom n-Typ und einer Siliziumsäule 14 vom p-Typ an einem Abschlussabschnitt eines Halbleiterchips 1 freigelegt sind, ein Diffusionsbereich 20 vom n⁺-Typ mit einer Verunreinigungskonzentration gebildet, die höher als die der Siliziumschicht 12 vom n-Typ ist, so dass die oberen Abschnitte der Siliziumschicht 12 vom n-Typ und der Siliziumsäule 14vom p-Typ teilweise bedeckt werden (1 und 3).
Außerdem wird im Patentdokument 5 eine Halbleitervorrichtung offenbart, die in der Lage ist, einen Abfall der Stehspannung und einen Anstieg des Leckstroms aufgrund eines Kristalldefekts einer Verunreinigungsschicht an einem Ende eines Grabens zu unterdrücken, in den eine Superübergangsstruktur gefüllt werden soll. Da der Kristalldefekt (3) an den Endabschnitten der Gräben J4 (der Bereich, der in 7 von einer strichpunktierten Linie eingerahmt ist) beim Füllen des Inneren der streifenförmigen, in einer Driftschicht J1 vom n-Typ mit einem Bereich 3 vom p-Typ gebildeten Gräben J4 verursacht wird, wird insbesondere der Prozess (4) zum Beseitigen des Defekts durch das Bilden von Defektbeseitigungsgräben 13 an den Endabschnitten der Gräben beschrieben. Die Seitenwandfläche jedes Defektbeseitigungsgrabens 13 wird durch Ionenimplantation zu einem Bereich 14 vom n-Typ gemacht, und das Innere jedes Grabens 13 wird mit einem Isolierelement 15 gefüllt (1, 2 und 5).
DOKUMENTE DES ZUGEHÖRIGEN STANDES DER TECHNIK
PATENTDOKUMENTE

Patentdokument 1: Japanisches Patent Nr. 6164672
Patentdokument 2: Japanische Patentanmeldung Offenlegungsschrift Nr. 2010 - 541212 ( WO2009/039441 )
Patentdokument 3: Japanische Patentanmeldung Offenlegungsschrift Nr. 2010 - 28018
Patentdokument 4: Japanische Patentanmeldung Offenlegungsschrift Nr. 2010 - 45203
Patentdokument 5: Japanische Patentanmeldung Offenlegungsschrift Nr. 2012 - 19088

ZUSAMMENFASSUNG DER ERFINDUNG
DIE DURCH DIE ERFINDUNG ZU LOSENDEN PROBLEME
Die Erfinder der vorliegenden Erfindung haben sich mit der Forschung und Entwicklung eines vertikalen Leistungs-MOSFET beschäftigt, bei dem eine Superübergangsstruktur verwendet wird und ein SiC-Substrat zum Einsatz kommt, und haben sich ernsthaft mit der Verbesserung seiner Leistung befasst.
Es hat sich dann herausgestellt, dass im Falle des Aufbringens der Superübergangsstruktur auf das SiC-Substrat, wie später im Detail beschrieben wird, beim Füllen von Gräben, die Säulen bilden, Hohlräume entstehen und diese Hohlräume eine charakteristische Verschlechterung (Leckstrom) der Halbleitervorrichtung verursachen.
Daher ist es wünschenswert, die Struktur und das Herstellungsverfahren der Halbleitervorrichtung zu untersuchen, mit denen es möglich ist, den Einfluss der oben erwähnten Hohlräume zu vermeiden.
Die anderen Probleme und neuartigen Merkmale werden aus der Beschreibung der Spezifikation und den beigefügten Zeichnungen ersichtlich.
MITTEL ZUM LÖSEN DER PROBLEME
Es folgt eine kurze Beschreibung der Darstellung einer typischen Ausführungsform unter den in dieser Anmeldung offenbarten Ausführungsformen.
Eine Halbleitervorrichtung, die in einer in der vorliegenden Anmeldung offenbarten Ausführungsform beschrieben ist, umfasst: ein SiC-Halbleitersubstrat eines ersten Leitfähigkeitstyps; eine SiC-Epitaxieschicht des ersten Leitfähigkeitstyps, die auf dem SiC-Halbleitersubstrat vorgesehen ist und eine Verunreinigungskonzentration aufweist, die niedriger als die des SiC-Halbleitersubstrats ist; eine erste Halbleiterschicht, die als ein Teil der SiC-Epitaxieschicht vorgesehen ist und erste Halbleitersäulen des ersten Leitfähigkeitstyps und zweite Halbleitersäulen eines zweiten Leitfähigkeitstyps umfasst, die sich in einer ersten Richtung erstrecken und abwechselnd und wiederholt in einer Hauptoberfläche des SiC-Halbleitersubstrats angeordnet sind; eine zweite Halbleiterschicht des ersten Leitfähigkeitstyps, bei der es sich um eine andere Schicht als die erste Halbleiterschicht in der SiC-Epitaxieschicht handelt und die zwischen dem Halbleitersubstrat und der ersten Halbleiterschicht angeordnet ist; ein aktiver Bereich der Vorrichtung, der auf einer Hauptoberfläche der ersten Halbleiterschicht vorgesehen ist; ein Abschlussbereich, der auf der Hauptoberfläche der ersten Halbleiterschicht vorgesehen ist und den aktiven Bereich der Vorrichtung umgibt; einen Kanalbegrenzerbereich des ersten Leitfähigkeitstyps, der auf der Hauptoberfläche der ersten Halbleiterschicht vorgesehen ist, die den Abschlussbereich umgibt und eine Verunreinigungskonzentration aufweist, die höher als die der SiC-Epitaxieschicht ist; und eine Vielzahl von ersten Chip-Endabschnitten parallel zu einer zweiten Richtung, die sich mit der ersten Richtung schneidet, und eine Vielzahl von zweiten Chip-Endabschnitten parallel zu der ersten Richtung, wobei die ersten Chip-Endabschnitte und die zweiten Chip-Endabschnitte so vorgesehen sind, dass sie einen vierseitigen Halbleiterchip definieren, wobei der erste Chip-Endabschnitt eine erste Seitenfläche mit einer Höhe eines Querschnitts von der ersten Halbleiterschicht bis zu einer Mitte der zweiten Halbleiterschicht und eine zweite Seitenfläche mit einer Höhe von der Mitte der zweiten Halbleiterschicht bis zu einer Rückseite des Halbleitersubstrats aufweist und in dem ersten Chip-Endabschnitt eine Oberfläche der ersten Seitenfläche mit einem Verunreinigungsbereich des ersten Leitfähigkeitstyps mit einer Verunreinigungskonzentration bedeckt ist, die höher als die der ersten Halbleitersäule und der SiC-Epitaxieschicht ist, und mit dem Kanalbegrenzerbereich verbunden ist.
EFFEKTE DER ERFINDUNG
Gemäß der Halbleitervorrichtung, die in der typischen, in der vorliegenden Anmeldung offenbarten Ausführungsform beschrieben ist, ist es möglich, die Merkmale der Halbleitervorrichtung zu verbessern.
Figurenliste

1 ist eine perspektivische Ansicht, die schematisch eine Konfiguration einer Halbleitervorrichtung gemäß der ersten Ausführungsform zeigt;
2 ist eine Aufsicht, die schematisch die Konfiguration der Halbleitervorrichtung gemäß der ersten Ausführungsform zeigt;
3 ist eine Querschnittsansicht, die schematisch die Konfiguration der Halbleitervorrichtung gemäß der ersten Ausführungsform zeigt;
4 ist eine Querschnittsansicht, die schematisch die Konfiguration der Halbleitervorrichtung gemäß der ersten Ausführungsform zeigt;
5 ist eine Draufsicht, die schematisch eine Konfiguration eines Expositionseinheitsbereichs der Halbleitervorrichtung gemäß der ersten Ausführungsform zeigt;
6 ist eine Querschnittsansicht, die schematisch die Konfiguration des Expositionseinheitsbereichs der Halbleitervorrichtung gemäß der ersten Ausführungsform zeigt;
7 ist eine Querschnittsansicht, die schematisch die Konfiguration des Expositionseinheitsbereichs der Halbleitervorrichtung gemäß der ersten Ausführungsform zeigt;
8 ist eine Draufsicht, die einen Halbleiterwafer zeigt;
9 ist eine Draufsicht, die Hohlräume in Säulenbereichen vom p-Typ zeigt;
10 ist eine Querschnittsansicht, die die Hohlräume im Säulenbereich vom p-Typ zeigt;
11 ist eine Fotografie, die die an den Endabschnitten von tiefen Gräben erzeugten Hohlräume zeigt;
12 ist eine Draufsicht, die eine Positionsbeziehung zwischen den Hohlräumen in den Säulenbereichen vom p-Typ und den Ritzlinien zeigt;
13 ist eine Querschnittsansicht, die die Positionsbeziehung zwischen den Hohlräumen im Säulenbereich vom p-Typ und den Ritzlinien zeigt;
14 ist eine perspektivische Ansicht einer Halbleitervorrichtung, die entlang der Ritzlinien innerhalb der Hohlräume ausgeschnitten wurde;
15 ist ein Diagramm (Flussdiagramm), das einen Herstellungsprozess der Halbleitervorrichtung gemäß der ersten Ausführungsform zeigt;
16 ist eine Querschnittsansicht, die den Herstellungsprozess der Halbleitervorrichtung gemäß der ersten Ausführungsform zeigt;
17 ist eine Querschnittsansicht, die den Herstellungsprozess der Halbleitervorrichtung gemäß der ersten Ausführungsform zeigt;
18 ist eine Draufsicht, die den Herstellungsprozess der Halbleitervorrichtung gemäß der ersten Ausführungsform zeigt;
19 ist eine Querschnittsansicht, die den Herstellungsprozess der Halbleitervorrichtung gemäß der ersten Ausführungsform zeigt;
20 ist eine Querschnittsansicht, die den Herstellungsprozess der Halbleitervorrichtung gemäß der ersten Ausführungsform zeigt;
21 ist eine Draufsicht, die den Herstellungsprozess der Halbleitervorrichtung gemäß der ersten Ausführungsform zeigt;
22 ist eine Querschnittsansicht, die den Herstellungsprozess der Halbleitervorrichtung gemäß der ersten Ausführungsform zeigt;
23 ist eine Draufsicht, die den Herstellungsprozess der Halbleitervorrichtung gemäß der ersten Ausführungsform zeigt;
24 ist eine Querschnittsansicht, die den Herstellungsprozess der Halbleitervorrichtung gemäß der ersten Ausführungsform zeigt;
25 ist eine Draufsicht, die den Herstellungsprozess der Halbleitervorrichtung gemäß der ersten Ausführungsform zeigt;
26 ist eine Querschnittsansicht, die den Herstellungsprozess der Halbleitervorrichtung gemäß der ersten Ausführungsform zeigt;
27 ist eine Draufsicht, die den Herstellungsprozess der Halbleitervorrichtung gemäß der ersten Ausführungsform zeigt;
28 ist eine Querschnittsansicht, die den Herstellungsprozess der Halbleitervorrichtung gemäß der ersten Ausführungsform zeigt;
29 ist eine Querschnittsansicht, die den Herstellungsprozess der Halbleitervorrichtung gemäß der ersten Ausführungsform zeigt;
30 ist eine Querschnittsansicht, die schematisch eine Konfiguration einer Halbleitervorrichtung eines ersten Anwendungsbeispiels gemäß der zweiten Ausführungsform zeigt;
31 ist ein Diagramm, das Messergebnisse des Leckstroms in der Halbleitervorrichtung des ersten Anwendungsbeispiels gemäß der zweiten Ausführungsform zeigt;
32 ist eine Querschnittsansicht, die schematisch eine Konfiguration einer Halbleitervorrichtung eines zweiten Anwendungsbeispiels gemäß der zweiten Ausführungsform zeigt;
33 ist eine Draufsicht, die schematisch eine Konfiguration einer Halbleitervorrichtung eines dritten Anwendungsbeispiels gemäß der zweiten Ausführungsform zeigt;
34 ist eine Querschnittsansicht, die schematisch eine Konfiguration einer Halbleitervorrichtung eines vierten Anwendungsbeispiels gemäß der zweiten Ausführungsform zeigt;
35 ist eine Querschnittsansicht, die schematisch eine Konfiguration einer Halbleitervorrichtung eines fünften Anwendungsbeispiels gemäß der zweiten Ausführungsform zeigt;
36 ist eine Querschnittsansicht, die schematisch eine Konfiguration einer Halbleitervorrichtung eines sechsten Anwendungsbeispiels gemäß der zweiten Ausführungsform zeigt; und
37 ist eine Draufsicht, die schematisch eine Konfiguration einer Halbleitervorrichtung eines achten Anwendungsbeispiels gemäß der zweiten Ausführungsform zeigt.

AUSFÜHRLICHE BESCHREIBUNG VON BEVORZUGTEN AUSFÜHRUNGSFORMEN
Im Folgenden werden Ausführungsformen der vorliegenden Erfindung unter Bezugnahme auf die Zeichnungen ausführlich beschrieben. Es ist zu beachten, dass Komponenten, die die gleiche Funktion aufweisen, in den gesamten Zeichnungen zur Beschreibung der Ausführungsformen mit den gleichen Bezugszeichen angegeben werden, wobei eine Wiederholung ihrer Beschreibung weggelassen wird.
Darüber hinaus kann in den Zeichnungen, die für die Beschreibung der Ausführungsformen verwendet werden, in einigen Fällen sogar in Querschnittsansichten auf Schraffuren verzichtet werden, um die Zeichnungen leicht nachvollziehbar zu machen. Außerdem kann die Schraffierung in einigen Fällen sogar in Draufsichten angewendet werden, um die Zeichnungen leicht nachvollziehbar zu machen.
Weiterhin entspricht in den Querschnittsansichten und Draufsichten die Größe der jeweiligen Komponenten nicht der einer tatsächlichen Vorrichtung, und eine bestimmte Komponente kann in einigen Fällen relativ groß veranschaulicht sein, um die Zeichnungen leicht verständlich zu machen.
Erste Ausführungsform
Beschreibung der Struktur
1 ist eine perspektivische Ansicht, die schematisch eine Konfiguration einer Halbleitervorrichtung gemäß der vorliegenden Ausführungsform zeigt. 2 ist eine Aufsicht, die schematisch die Konfiguration der Halbleitervorrichtung gemäß der vorliegenden Ausführungsform zeigt. 3 und 4 sind Querschnittsansichten, die schematisch die Konfiguration der Halbleitervorrichtung gemäß der vorliegenden Ausführungsform zeigen. 3 entspricht zum Beispiel dem Querschnitt A-A von 2, und 4 entspricht zum Beispiel dem Querschnitt ß-ß von 2.
Die Halbleitervorrichtung gemäß der vorliegenden Ausführungsform ist eine vertikale Leistungsvorrichtung, die ein SiC-Substrat verwendet und zum Beispiel einen vertikalen MOSFET (Metalloxid-Halbleiter-Feldeffekttransistor; Metal Oxide Semiconductor Field Effect Transistor) aufweist, wie später beschrieben (siehe 28). Es ist zu beachten, dass in 1, 3, 4 und dergleichen detaillierte Komponenten (einschließlich einer Source-Elektrode und einer Drain-Elektrode) der vertikalen Leistungsvorrichtung in der Abbildung weggelassen wurden.
Wie in den 1 und 2 gezeigt ist, hat die Halbleitervorrichtung (Halbleiterchip) gemäß der vorliegenden Ausführungsform in der Draufsicht von oben gesehen eine rechteckige Form. Außerdem hat die Halbleitervorrichtung gemäß der vorliegenden Ausführungsform einen aktiven Bereich AC, einen Abschlussbereich TR und einen peripheren Bereich PER. Der aktive Bereich (aktiver Bereich der Vorrichtung) AC ist in der Mitte der im Wesentlichen rechteckigen Halbleitervorrichtung angeordnet, der Abschlussbereich TR ist so angeordnet, dass er die Außenseite des aktiven Bereichs AC umgibt, und der periphere Bereich PER ist so angeordnet, dass er den Abschlussbereich TR umgibt. Weiter ist ein Kanalbegrenzerbereich CS am Ende des peripheren Bereichs PER vorgesehen. Mit anderen Worten ist der Kanalbegrenzerbereich CS mit einer rechteckigen Ringform im peripheren Bereich PER entlang dessen Endabschnitt vorgesehen. Der Kanalbegrenzerbereich CS mit einer rechteckigen Ringform hat eine Innenwand und eine Außenwand. Die Außenwand befindet sich am Endabschnitt des Halbleiterchips. Der Formationsbereich des Kanalbegrenzerbereichs CS wird mit „CSR“ bezeichnet.
Wie in den 1 bis 4 dargestellt, wird im aktiven Bereich AC, im Abschlussbereich TR und im peripheren Bereich PER (mit Ausnahme des Kanalbegrenzerbildungsbereichs CSR) eine Struktur gebildet, in der lineare Säulenbereiche vom p-Typ (Säulen vom p-Typ, Halbleitersäulen) PC und lineare Säulenbereiche vom n-Typ (Säulen vom n-Typ, Halbleitersäulen) NC abwechselnd und wiederholt angeordnet sind. Die linearen Säulenbereiche vom PC p-Typ und die linearen Säulenbereiche NC vom n-Typ erstrecken sich nämlich bis zur Innenwand (inneres Ende) des Kanalbegrenzerbereichs CS.
Die Struktur, in der die Säulenbereiche PC vom p-Typ und die Säulenbereiche NC vom n-Typ abwechselnd und wiederholt angeordnet sind, wird als Superübergangsstruktur bezeichnet. Die Superübergangsstruktur wird in einigen Fällen auch als SJ-Struktur bezeichnet. Eine Leistungsvorrichtung (vertikaler MOSFET) wird im aktiven Bereich AC der Struktur gebildet, in der die Säulenbereiche PC vom p-Typ und die Säulenbereiche NC vom n-Typ abwechselnd und wiederholt angeordnet sind (siehe 28). Bei einer solchen Superübergangsstruktur erstreckt sich die Sperrschicht vom in der Längsrichtung verlaufenden pn-Übergang in lateraler Richtung, so dass die Stehspannung gewährleistet werden kann. Die in 3 und 4 gezeigte SJ-Struktur wird als Teil einer Epitaxieschicht NE gebildet, und die Epitaxieschicht NE kann so definiert werden, dass sie aus einer ersten Halbleiterschicht L1, in der die SJ-Struktur gebildet wird, und einer zweiten Halbleiterschicht L2 als Rest mit Ausnahme der ersten Halbleiterschicht L1 besteht. Die Struktur, in der die Säulen vom n-Typ und p-Typ in einer Zwischentiefe der Epitaxieschicht NE auf diese Weise gebildet werden, kann auch als Semi-Superübergangsstruktur bezeichnet werden. In einer solchen Semi-SJ-Struktur, in der die p-Säulentiefe geringer als die Dicke der Driftschicht ist, ist es weniger wahrscheinlich, dass die vollständige Verarmung der Driftschicht während der Sperrverzögerung der Body-Diode auftritt, und der Sperrverzögerungsstrom neigt dazu, eine weiche Wiederherstellungswellenform mit einem Schwanz zu haben. Daher ist es möglich, den Effekt der Unterdrückung des Spannungsstoßes aufgrund der parasitären Induktivität der Schaltung und der Unterdrückung des Elementdurchbruchs und des Klingelns aufgrund der Überspannung zu erzielen.
In der vorliegenden Ausführungsform ist dabei der Kanalbegrenzerbildungsbereich CSR am Ende der Halbleitervorrichtung (Halbleiterchip) vorgesehen, und die Säulenbereiche PC vom p-Typ und die Säulenbereiche NC vom n-Typ, die sich bis zur Innenwand des Kanalbegrenzerbereichs CS erstrecken, sind mit dem Kanalbegrenzerbereich CS bedeckt. Mit anderen Worten sind die freiliegenden Querschnitte der Seitenflächen der Säulenbereiche PC vom p-Typ und der Säulenbereiche NC vom n-Typ mit dem Kanalbegrenzerbereich CS bedeckt. Der Kanalbegrenzerbereich CS ist als Bereich vom n-Typ definiert, dessen Verunreinigungskonzentration (Dotierungskonzentration) mindestens 10-mal höher als die Verunreinigungskonzentration des Säulenbereichs NC vom n-Typ ist.
Ein Halbleiterchip (Halbleitervorrichtung) CH11 ist gemäß der vorliegenden Ausführungsform ein einzelnes Stück, das aus einem Halbleiterwafer W herausgeschnitten wird, der später mit Bezug auf die 5 und 8 beschrieben wird, und hat vier Chip-Endabschnitte, die so vorgesehen sind, dass ein vierseitiger Chip definiert wird. Zwei erste Chip-Endabschnitte CEP1 parallel zur Y-Richtung (auch als zweite Richtung bezeichnet) werden, wie in den 2 und 3 gezeigt ist, durch zwei Ritzlinien SL1 und SL2 in der Y-Richtung gebildet. Wie in 3 gezeigt ist, ist der erste Chip-Endabschnitt CEP1 grob in eine Seitenfläche (oder eine erste Seitenfläche) S mit freiliegenden Querschnitten der Säulenbereiche PC vom p-Typ und der Säulenbereiche NC vom n-Typ und eine zweite Seitenfläche SS2 mit freiliegenden Querschnitten des Substrats 1S und der Epitaxieschicht NE unterteilt. In der vorliegenden Ausführungsform ist es, wie später beschrieben wird, aus Gründen der Einfachheit der Vorrichtungsherstellung bevorzugt, nur die Seitenfläche S selektiv mit dem Kanalbegrenzerbereich CS zu bedecken, aber im Prinzip kann der gesamte erste Chip-Endabschnitt CEP1 mit dem Kanalbegrenzerbereich CS bedeckt werden. Es ist zu beachten, dass der erste Chip-Endabschnitt CEP1 in 3 eine Struktur einer Bodenfläche B aufweist, die zusätzlich zur Seitenfläche S und zur zweiten Seitenfläche SS2 einen abgestuften Abschnitt bildet. Die Struktur der Bodenfläche B ist optional und kann, wie im späteren Anwendungsbeispiel gezeigt ist, weggelassen werden.
Auf der anderen Seite werden zwei zweite Chip-Endabschnitte CEP2 parallel zur X-Richtung (auch als erste Richtung bezeichnet), wie in den 2 und 4 gezeigt ist, durch zwei Ritzlinien SLa und SLb in der X-Richtung gebildet. Im zweiten Chip-Endabschnitt CEP2 befinden sich freiliegende Querschnitte des Substrats 1S, der Epitaxieschicht NE und des Bereichs vom n-Typ des Säulenbereichs NC vom n-Typ. Es ist auch möglich, den zweiten Chip-Endabschnitt CEP2 mit dem Kanalbegrenzerbereich CS zu bedecken, aber dies ist zur Reduzierung des Leckstroms nicht unerlässlich. Außerdem muss der zweite Chip-Endabschnitt CEP2 nicht direkt über dem Säulenbereich NC vom n-Typ liegen und kann entlang eines Bereichs geschnitten werden, der den Säulenbereich PC vom p-Typ parallel schneidet. Der Leckstrom, der durch den zweiten Chip-Endabschnitt CEP2 verursacht wird, ist nämlich nicht signifikant.
In der vorliegenden Ausführungsform kann der Leckstrom reduziert werden, indem die freiliegenden Querschnitte der Säulenbereiche PC vom p-Typ und der Säulenbereiche NC vom n-Typ mit dem Kanalbegrenzerbereich CS bedeckt werden. Genauer gesagt wird es möglich, die an den Endabschnitten der später beschriebenen Säulenbereiche PC vom p-Typ erzeugten Hohlräume zu trennen, indem die Seitenflächen der Superübergangsstruktur mit dem Kanalbegrenzerbereich CS bedeckt werden, so dass es möglich ist, die Verbesserung der Merkmale der Halbleitervorrichtung, wie beispielsweise die Verringerung des Leckstroms, zu erreichen.
5 ist eine Draufsicht, die schematisch eine Konfiguration eines Expositionseinheitsbereichs der Halbleitervorrichtung gemäß der vorliegenden Ausführungsform zeigt, und 6 und 7 sind Querschnittsansichten, die schematisch die Konfiguration des Expositionseinheitsbereichs der Halbleitervorrichtung gemäß der vorliegenden Ausführungsform zeigen. Zum Beispiel entspricht 6 dem Querschnitt A-A von 5, und 7 entspricht zum Beispiel dem Querschnitt ß-ß von 5. Die Draufsicht der 5 zeigt einen Formationsbereich von vier Halbleiterchips (CH11, CH12, CH21, CH22), und dieser Bereich SH entspricht zum Beispiel einem einmaligen Expositionsbereich (Expositionseinheitsbereich) in einem Herstellungsprozess der Halbleitervorrichtung. 8 ist eine Draufsicht, die den Halbleiterwafer W zeigt. Der oben erwähnte Bereich (einmalige Expositionsbereich) SH entspricht zum Beispiel jedem der rechteckigen Bereiche, die in 8 mit 1 bis 24 bezeichnet sind.
Wie in den 5 bis 7 gezeigt ist, sind in dem oben genannten Bereich (einmaliger Expositionsbereich) SH, die beiden Halbleitervorrichtungen (Halbleiterchips) gemäß der vorliegenden Ausführungsform, die mit Bezug auf die 1 bis 4 beschrieben ist, in der X-Richtung und der Y-Richtung angeordnet (2 × 2), und die vier Halbleitervorrichtungen (Halbleiterchips) werden insgesamt gebildet. Die Halbleitervorrichtungen (Halbleiterchips) können ausgeschnitten werden, indem der Halbleiterwafer (W), auf dem die Vielzahl der Halbleitervorrichtungen (Halbleiterchips) ausgebildet ist, in der X-Richtung und der Y-Richtung geschnitten wird. Die Schnittlinien entlang der X-Richtung oder der Y-Richtung werden als „Ritzlinien (SL1 bis SL3, SLa bis SLc)“ bezeichnet.
Untersuchungen
Als nächstes werden im Folgenden die Untersuchungen zum Auffinden der Halbleitervorrichtung mit der oben erwähnten Konfiguration beschrieben.
Die Säulenbereiche PC vom p-Typ, die die oben erwähnte Superübergangsstruktur bilden, werden durch Füllen der im SiC-Substrat vorgesehenen tiefen Gräben (Nuten) DT mit Halbleiterbereichen vom p-Typ unter Verwendung des Verfahrens des epitaktischen Wachstums (sogenanntes Grabenfüllverfahren) gebildet. Es wurde festgestellt, dass beim Füllen der tiefen Gräben DT mit den Halbleiterbereichen vom p-Typ eine defekte Füllung auftritt und an den Endabschnitten der tiefen Gräben DT, die sich in Draufsicht in der X-Richtung erstrecken, Hohlräume VD gebildet werden. 9 und 10 sind eine Draufsicht und eine Querschnittsansicht, die die Hohlräume der Säulenbereiche vom p-Typ zeigen. 11 ist eine Fotografie, die die an den Endabschnitten der tiefen Gräben entstandenen Hohlräume zeigt. In 9, 10 und dergleichen wird der Formationsbereich des Hohlraums VD mit „VDR“ bezeichnet.
In 11 können die schwarz dargestellten Hohlräume in der Nähe der Endabschnitte der grau dargestellten Säulenbereiche vom p-Typ bestätigt werden. Die in den 9 bis 11 dargestellten Hohlräume VD werden aufgrund der Unterschiede bei den Eigenschaften des epitaktischen Wachstums in Abhängigkeit von der Lage der tiefen Gräben DT als erzeugt angesehen. Es wird nämlich im zentralen Abschnitt jedes tiefen Grabens DT, der sich in Draufsicht in der X-Richtung erstreckt, der Halbleiterbereich vom p-Typ von den gegenüberliegenden Seitenflächen und der Bodenfläche epitaktisch wachsen gelassen. Andererseits wird im Endabschnitt jedes tiefen Grabens DT, der sich in Draufsicht in der X-Richtung erstreckt, der Halbleiterbereich vom p-Typ nicht nur von den gegenüberliegenden Seitenflächen und der Bodenfläche, sondern auch von der sich in der Y-Richtung erstreckenden Seitenfläche epitaktisch wachsen gelassen. Daher ist es denkbar, dass die Rate des epitaktischen Wachstums ungleichförmig wird und der Hohlraum VD erzeugt wird. Insbesondere werden beim epitaktischen Wachstum von SiC, das in einer Atmosphäre nahe dem Atmosphärendruck durchgeführt wird, die oben beschriebenen Hohlräume VD wahrscheinlich im Gegensatz zum epitaktischen Wachstum von Si, das in einer Atmosphäre mit reduziertem Druck durchgeführt wird, erzeugt.
Wenn die Halbleitervorrichtung (Halbleiterchip) einschließlich solcher Hohlräume VD ausgeschnitten wird (siehe 10), d.h. wenn die Ritzlinien (SL1, SL3) außerhalb der Endabschnitte der tiefen Gräben DT, die in der X-Richtung verlaufen, vorgesehen sind und die Halbleitervorrichtung (Halbleiterchip) entlang dieser Linien ausgeschnitten wird, werden die Hohlräume VD in die Halbleitervorrichtung (Halbleiterchip) eingebracht. In diesem Fall wird ein Leckstrom entlang der Hohlräume VD erzeugt, und die Leistung der Halbleitervorrichtung wird verschlechtert.
Um den Einfluss der oben beschriebenen Hohlräume VD zu vermeiden, ist es denkbar, die Ritzlinien (SL1, SL3) im Inneren der Hohlräume VD vorzusehen und die Halbleitervorrichtung (Halbleiterchip) entlang dieser Ritzlinien auszuschneiden, wie das in den 12 und 13 dargestellt ist. 12 und 13 sind eine Draufsicht und eine Querschnittsansicht, die die Lagebeziehung zwischen den Hohlräumen in den Säulenbereichen vom p-Typ und den Ritzlinien (SL1, SL3) zeigen.
In diesem Fall sind jedoch die Säulenbereiche PC vom p-Typ und die Säulenbereiche NC vom n-Typ an den Endabschnitten des Halbleiterchips freigelegt, wie in 14 gezeigt ist. 14 ist eine perspektivische Ansicht der Halbleitervorrichtung (Halbleiterchip), die entlang der Ritzlinien innerhalb der Hohlräume ausgeschnitten wurde. Wenn die Säulenbereiche PC vom p-Typ und die Säulenbereiche NC vom n-Typ auf diese Weise freigelegt werden, wird die Sperrschicht, die sich in lateraler Richtung vom pn-Übergang aus erstreckt, d.h. die Sperrschicht, an die ein hohes elektrisches Feld angelegt wird, freigelegt. In einer solchen Konfiguration wird der Leckstrom am Endabschnitt des Halbleiterchips erzeugt, was zu Unannehmlichkeiten beim Betrieb der Vorrichtung führt.
Daher werden in der Halbleitervorrichtung gemäß der vorliegenden Ausführungsform die Endabschnitte der Säulenbereiche PC vom p-Typ und der Säulenbereiche NC vom n-Typ (freiliegende Oberflächen der Säulenbereiche PC vom p-Typ und der Säulenbereiche NC vom n-Typ in 14) mit dem Kanalbegrenzerbereich CS bedeckt, wie oben beschrieben, wodurch die oben beschriebenen Unannehmlichkeiten vermieden werden.
Außerdem ist die Ionenimplantation, die tiefer als die Tiefen der Säulenbereiche PC vom p-Typ und der Säulenbereiche NC vom n-Typ am Endabschnitt des Halbleiterchips ist, in der SiC-Schicht schwierig. Daher wird, wie oben beschrieben, nach dem Bilden der Ritzgräben im Ritzbereich und dem Bereitstellen von verjüngten Abschnitten (S) an den Endabschnitten (Seitenwänden) des Halbleiterchips der Kanalbegrenzerbereich CS durch Ionenimplantation gebildet, wodurch die Säulenbereiche PC vom p-Typ und die Säulenbereiche NC vom n-Typ mit dem Kanalbegrenzerbereich CS bedeckt werden.
Wie oben beschrieben, kann in der Halbleitervorrichtung gemäß der vorliegenden Ausführungsform der Einfluss der Hohlräume VD vermieden werden, und die Unannehmlichkeiten aufgrund der Exposition der Säulenbereiche PC vom p-Typ und der Säulenbereiche NC vom n-Typ können vermieden werden.
Beschreibung des Herstellungsverfahrens
Als Nächstes wird ein Herstellungsverfahren der Halbleitervorrichtung gemäß der vorliegenden Ausführungsform unter Bezugnahme auf die 15 bis 27 beschrieben und die Konfiguration der Halbleitervorrichtung gemäß der vorliegenden Ausführungsform verdeutlicht. 15 ist ein Diagramm (Flussdiagramm), das einen Herstellungsprozess der Halbleitervorrichtung gemäß der vorliegenden Ausführungsform zeigt. Die 16 bis 29 sind Querschnittsansichten und Draufsichten, die den Herstellungsprozess der Halbleitervorrichtung gemäß der vorliegenden Ausführungsform zeigen.
Zunächst wird, wie in Schritt S1 von 15 gezeigt ist, ein epitaktischer Wafer hergestellt. Bei dem epitaktischen Wafer handelt es sich um ein SiC-Substrat 1S, das in 16 gezeigt ist, bei dem auf einer Hauptoberfläche (Vorderseite, Oberseite) eine Epitaxieschicht NE aus einer Halbleiterschicht vom n-Typ gebildet wird. Das SiC-Substrat 1S besteht aus SiC, in das eine Verunreinigung vom n-Typ, wie Phosphor (P) oder Stickstoff (N), eingebracht wird. Ein Substrat mit einem Versatzwinkel kann als SiC-Substrat 1S verwendet werden. Hinsichtlich des Versatzwinkels kann zum Beispiel ein SiC-Substrat mit einer Hauptoberfläche verwendet werden, bei der die (0001)-Ebene um 4° in der Richtung <11-20> geneigt ist. Was das SiC-Substrat 1S betrifft, so kann ein 4H-Polytypsubstrat (4H-SiC) oder ein 6H-Polytypsubstrat (6H-SiC) als hexagonales Kristallsubstrat verwendet werden.
Auch die Epitaxieschicht NE besteht aus einer SiC-Schicht und wird durch epitaktisches Aufwachsen einer SiC-Schicht unter Einbringung einer Verunreinigung vom n-Typ, wie Phosphor (P) oder Stickstoff (N), gebildet. Die Dicke (tNE) der Epitaxieschicht NE beträgt zum Beispiel etwa 33 µm, und ihre Verunreinigungskonzentration beträgt etwa 3,0 × 10¹⁶ cm^-3. Es ist zu beachten, dass die Dicke (tNE) der Epitaxieschicht NE aus der erforderlichen Stehspannung der Vorrichtung und der Tiefe der tiefen Gräben, die den Superübergang bilden, bestimmt wird und typischerweise etwa 5 bis 100 µm beträgt. Weiterhin hängt die Verunreinigungskonzentration der Epitaxieschicht NE von der Säulenbreite ab, und es ist typischerweise bevorzugt, sie auf etwa 1 × 10¹⁵ bis 1 × 10¹⁸ cm^-3 einzustellen.
Als Nächstes werden, wie in Schritt S2 von 15 gezeigt ist, tiefe Gräben gebildet. Zum Beispiel wird, wie in 17 gezeigt ist, eine Hartmaske (nicht gezeigt) mit einer Öffnung im Formationsbereich der Säulenbereiche PC vom p-Typ der Epitaxieschicht NE unter Verwendung der Fotolithografie- und Ätztechnik gebildet. Anschließend wird, wie in 17 gezeigt ist, die Epitaxieschicht NE unter Verwendung der Hartmaske geätzt. Im Ergebnis wird die Epitaxieschicht NE im Formationsbereich der Säulenbereiche PC vom p-Typ entfernt und die tiefen Gräben DT werden gebildet. Die tiefen Gräben DT haben eine lineare Form, die sich in der X-Richtung erstreckt (18). Die Länge des tiefen Grabens DT in der X-Richtung beträgt zum Beispiel etwa 9 mm, und seine Breite sind etwa 2 bis 3 µm. Der Wiederholungszyklus (Steigung) der tiefen Gräben DT beträgt etwa 4 bis 6 µm. Konkret kann die Breite 2,5 µm betragen und die Steigung kann 5 µm sein. Die Tiefe (tDT) des tiefen Grabens DT ist etwa 28 µm. Es ist zu beachten, dass der Abschnitt der Epitaxieschicht NE zwischen den benachbarten tiefen Gräben DT dem Säulenbereich NC vom n-Typ entspricht. Als Nächstes wird die oben erwähnte Hartmaske (nicht gezeigt) entfernt.
Dann wird, wie in Schritt S3 von 15 gezeigt ist, die Bildung eines Verfüllungsepitaxiefilms (Filmbildung einer eingebetteten Epitaxieschicht vom p-Typ) durchgeführt. Zum Beispiel wird, wie in 19 gezeigt ist, eine eingebettete Epitaxieschicht PE vom p-Typ innerhalb der tiefen Gräben DT und auf der Epitaxieschicht NE durch das Verfahren des epitaktischen Wachstums gebildet. Zum Beispiel wird eine Epitaxieschicht aus SiC wachsen gelassen, während eine Verunreinigung vom p-Typ, wie Aluminium (AI) oder Bor (B), eingebracht wird. Zu diesem Zeitpunkt können die unter Bezugnahme auf 9, 10 und dergleichen beschriebenen Hohlräume erzeugt werden.
Als Nächstes wird, wie in Schritt S4 von 15 gezeigt ist, die Planarisierung durchgeführt. Zum Beispiel wird, wie in 20 gezeigt ist, die eingebettete Epitaxieschicht PE vom p-Typ auf den tiefen Gräben DT durch das CMP (chemisch-mechanische Polieren; Chemical Mechanical Polishing)-Verfahren, das Nachbehandlungsätzverfahren oder dergleichen entfernt. Im Ergebnis werden die Säulenbereiche PC vom p-Typ aus der eingebetteten Epitaxieschicht (PE) vom p-Typ gebildet. Mit anderen Worten wird eine Epitaxieschicht (Superübergangsstruktur) mit einer Vielzahl von Säulenbereichen PC vom p-Typ und einer Vielzahl von Säulenbereichen NC vom n-Typ gebildet. Da der Säulenbereich NC vom n-Typ der verbleibende Abschnitt der Epitaxieschicht NE ist, weist er die gleiche Verunreinigungskonzentration wie die der Epitaxieschicht NE auf. Die Verunreinigungskonzentration des Säulenbereichs PC vom p-Typ hängt vom SJ-Strukturaufbau ab und wird auf 1 × 10¹⁵ bis 1 × 10¹⁸ cm^-3 eingestellt. Die Verunreinigungskonzentration des Säulenbereichs PC vom p-Typ wird aus der Fläche und Verunreinigungskonzentration des Säulenbereichs NC vom n-Typ, der Fläche und Verunreinigungskonzentration des Abschnitts der Epitaxieschicht NE ohne den tiefen Graben DT (zweite Halbleiterschicht L2) und der Fläche des Säulenbereichs vom p-Typ so festgelegt, dass sie ladungsausgeglichen sind.
Durch die obigen Schritte wird die Superübergangsstruktur gebildet, bei der die sich in der X-Richtung erstreckenden linearen Säulenbereiche PC vom p-Typ und die sich in der X-Richtung erstreckenden linearen Säulenbereiche NC vom n-Typ abwechselnd und wiederholt in der Y-Richtung im aktiven Bereich AC, im Abschlussbereich TR und im peripheren Bereich PER angeordnet sind (21).
Als Nächstes werden, wie in Schritt S5 von 15 gezeigt ist, Ritzgräben gebildet. Zum Beispiel werden, wie in den 22 und 23 gezeigt ist, Ritzgräben TS in den Ritzlinien SL1 bis SL3 gebildet, die sich in der Y-Richtung erstrecken. Zum Beispiel wird eine Hartmaske (nicht gezeigt) mit einer Öffnung in den Ritzlinien SL1 bis SL3 auf der Superübergangsstruktur (Säulenbereiche PC vom p-Typ und Säulenbereiche NC vom n-Typ) unter Verwendung der Fotolithografie- und Ätztechnik gebildet. Dann wird die Superübergangsstruktur unter Verwendung der Hartmaske geätzt. Im Ergebnis wird die Superübergangsstruktur entlang der Ritzlinien SL1 bis SL3 entfernt, und die Ritzgräben TS werden gebildet. Der Ritzgraben TS hat eine lineare Form, die sich in der Y-Richtung erstreckt (23). Die Tiefe des Ritzgrabens TS ist gleich oder größer als die Dicke (Tiefe) der Superübergangsstruktur (Säulenbereiche PC vom p-Typ und Säulenbereiche NC vom n-Typ). Außerdem ist die vertikale Tiefe (tTS = etwa 30 µm) des Ritzgrabens TS gleich oder grösser als die Tiefe des tiefen Grabens DT (tDT = etwa 28 µm) und kleiner als die Dicke der Epitaxieschicht NE (tNE = etwa 33 µm), und es ist nicht notwendig, den Ritzgraben TS tief bis zum Erreichen des Substrats 1S auszubilden. Da Siliziumkarbidkristall (SiC-Kristall) ein sehr harter Kristall ist und dessen Ätzen schwierig ist, dauert das Ätzen tiefer Gräben einige Zeit. Daher hat die Vorrichtungsstruktur, bei der RIE (Reaktives lonenätzen; Reactive Ion Etching) abgeschlossen werden kann, bevor das Substrat 1S wie oben beschrieben erreicht wird, Vorteile in Bezug auf den Prozessdurchsatz. Außerdem hat jeder der Ritzgräben TS Seitenflächen S und eine Bodenfläche B, und die Seitenflächen S sind konisch zulaufend. Um die Ritzgräben TS mit einer solchen Form zu bilden, dass die Seitenflächen S sich verjüngen und die Bodenfläche B horizontal in der SiC-Kristallschicht liegt, wird die RIE-Technik unter Verwendung von Schwefelhexafluorid (SF₆)-Gas verwendet. Da SiC-Kristall schwer zu verarbeiten ist, ist es zur Bildung der konisch zulaufenden tiefen Gräben notwendig, die Nachbehandlungsätzung der Maske zu kontrollieren und gleichzeitig das Auswahlverhältnis der Hartmaske zu verbessern. Die RIE-Vorrichtung weist eine obere Elektrode und eine untere Elektrode auf, die der oberen Elektrode zugewandt ist, und ein zu verarbeitender SiC-Wafer wird auf einem elektrostatischen Halter mit der unteren Elektrode platziert und bearbeitet. Um das Auswahlverhältnis zu verbessern, ist es zu diesem Zeitpunkt wirksam, die Temperatur des elektrostatischen Halters (untere Elektrode), auf dem der Wafer platziert wird, in einem Bereich von 50°C bis 100°C zu steuern. Außerdem kann der Kegelwinkel verändert werden, indem die Nachbehandlung der Hartmaske unter Berücksichtigung der an die untere Elektrode gelieferten Leistung gesteuert wird (hohe Einstellung: 300 W oder mehr).
Zum Beispiel beträgt die Breite (Länge in der X-Richtung) der Bodenfläche B vor dem Ritzen in 22 etwa 100 µm. Außerdem ist die Breite (Länge in der X-Richtung) der Seitenfläche S etwa 17 µm bis 30 µm. Wenn beispielsweise der Kegelwinkel (Neigungswinkel) der Seitenfläche S 45° beträgt, ist die Breite (Länge in der X-Richtung) der Seitenfläche S etwa 30 µm, und die vertikale Tiefe zur Bodenfläche B beträgt etwa 30 µm. Wenn der Kegelwinkel (Neigungswinkel) der Seitenfläche S 60° ist, beträgt die Breite (Länge in der X-Richtung) der Seitenfläche S etwa 17 µm, und die vertikale Tiefe zur Bodenfläche B beträgt etwa 30 µm. Dann wird die oben erwähnte Hartmaske (nicht gezeigt) zum Bilden des Ritzgrabens TS entfernt.
Anschließend wird, wie in Schritt S6 von 15 gezeigt ist, der Kanalbegrenzerbereich durch das selektive lonenimplantationsverfahren gebildet. Zum Beispiel wird, wie in den 24 und 25 gezeigt ist, der Kanalbegrenzerbereich CS durch Ionenimplantation in den sich in der Y-Richtung erstreckenden Ritzlinien SL1 bis SL3 und den sich in der X-Richtung erstreckenden Ritzlinien SLa bis SLc gebildet. Zum Beispiel wird eine Hartmaske (nicht gezeigt) mit einer Öffnung in den Ritzlinien SL1 bis SL3 und den Ritzlinien SLa bis SLc unter Verwendung der Fotolithografie- und Ätztechnik gebildet. Dann wird unter Verwendung der Hartmaske (nicht gezeigt) eine Verunreinigung vom n-Typ, wie beispielsweise Phosphor (P) oder Stickstoff (N), implantiert, wodurch der Kanalbegrenzerbereich CS gebildet wird. Es ist zu beachten, dass die Verunreinigung vom n-Typ unter Verwendung eines Photoresistfilms als Maske anstelle der Hartmaske implantiert werden kann.
Da die Seitenflächen S der Ritzgräben TS konisch verjüngt sind, kann hier der Kanalbegrenzerbereich CS so ausgebildet werden, dass er die Seitenflächen (freiliegende Flächen) der Superübergangsstruktur (Säulenbereiche PC vom p-Typ und Säulenbereiche NC vom n-Typ) bedeckt. Die Konzentration der Verunreinigung vom n-Typ im Kanalbegrenzerbereich CS ist höher als die Konzentration der Verunreinigung vom n-Typ in der Epitaxieschicht NE, d.h. den Säulenbereichen NC vom n-Typ. Die Konzentration der Verunreinigung vom n-Typ im Kanalbegrenzerbereich CS beträgt zum Beispiel etwa 1 × 10¹⁸ cm^-3. Die Implantationstiefe der Verunreinigung beträgt etwa 1 µm von der Oberfläche in der horizontalen Ebene. In dem Fall, in dem die Verunreinigung unter solchen Bedingungen implantiert wird, wenn der Kegelwinkel der Seitenfläche S 45° beträgt, wird die Verunreinigung bis zu einer Tiefe von etwa 0,7 µm in der vertikalen Richtung von der Oberfläche der Seitenfläche S implantiert. Wenn weiterhin der Kegelwinkel der Seitenfläche S 60° beträgt, wird die Verunreinigung bis zu einer Tiefe von etwa 0,5 µm in der vertikalen Richtung von der Oberfläche der Seitenfläche S implantiert.
Im Allgemeinen kann die Implantationstiefe (d2) der Verunreinigung in der vertikalen Richtung von der Oberfläche der Seitenfläche S durch den folgenden (Ausdruck 1) ausgedrückt werden. $d2 = d1 \cdot sin (90 - θ)$
Dabei ist d1 die Implantationstiefe der Verunreinigung in der horizontalen Ebene und θ ist der Kegelwinkel der Seitenfläche S. Es ist zu beachten, dass θ auf der horizontalen Ebene basiert (0= 0°) und θ 90° (θ = 90) ist, wenn die Seitenfläche des Ritzgrabens TS vertikal ist.
Die Ladungsmenge Q1 auf der Seitenfläche S kann durch den folgenden (Ausdruck 2) ausgedrückt werden. $Q1 = n1 \cdot d2 = n1 \cdot d1 \cdot sin (90 - θ)$
Dabei ist n1 die Konzentration der in die Seitenfläche S implantierten Verunreinigung vom n-Typ.
Andererseits kann die Ladungsmenge (Q2) durch den folgenden (Ausdruck 3) ausgedrückt werden. $Q2 = ([Dielektrizit \ddot{a} tsonstante von SiC] \cdot Ec) / (Elementarladung e)$
Wenn die dielektrische Durchbruchsfeldstärke (Ec) des SiC-Substrats 3 MV/cm ist, beträgt die Ladungsmenge (Q2) 1,61 × 10¹³ cm^-2. Es ist zu beachten, dass die [Dielektrizitätskonstante von SiC] auf 8,59 × 10^-13 Fcm^-1 und die Elementarladung e auf 1,6 × 10^-19 C eingestellt ist.
Da die Tatsache, dass Q1 größer als Q2 ist, bedeutet, dass die Sperrschicht auf der Chipoberfläche nicht freiliegt, kann die Seitenfläche des Ritzgrabens TS so gestaltet werden, dass die Ladungsmenge der Seitenfläche S Q1 > Q2 erfüllt. Der folgende (Ausdruck 4) kann aus der Beziehung Q1 > Q2 erhalten werden. $n1 \cdot d1 \cdot sin (90 - θ) > 1,61 \times 10^{13} {cm}^{- 2}$
Wenn weiter n1 gleich 1 × 10¹⁸ cm^-3 und d1 gleich 1 µm ist, kann der folgende (Ausdruck 5) durch Lösen des (Ausdrucks 4) für θ erhalten werden. $θ < 90 - asin (0,161) \approx 80$
Unter den oben beschriebenen Bedingungen kann nämlich der Leckstrom aufgrund des Anstiegs des elektrischen Felds am Endabschnitt des Ritzgrabens TS unterdrückt werden, wenn der Kegelwinkel etwa 80° oder weniger beträgt.
Wie oben beschrieben, kann die geeignete Ionenimplantation auf die äußerste Oberfläche des Substrats, die Seitenfläche S und die Bodenfläche B durch die Einzelionenimplantation aus der vertikalen Richtung auf die äußerste Oberfläche des Substrats durchgeführt werden, ohne dass die Ionenimplantation aus der schrägen Richtung (Schrägimplantation) erforderlich ist. Dann wird die oben erwähnte Hartmaske (nicht gezeigt) für die Ionenimplantation entfernt.
Als Nächstes wird, wie in Schritt S7 von 15 gezeigt ist, eine Transistorstruktur und dergleichen gebildet. Zum Beispiel wird, wie in den 26 und 27 gezeigt ist, ein Leistungsbauelement (Element) im aktiven Bereich AC gebildet, die in der Mitte des im Wesentlichen rechteckigen Bereichs angeordnet ist, der durch den Kanalbegrenzerbereich CS definiert wird. Ferner wird eine Abschlussstruktur (Halbleiterbereich) im Abschlussbereich TR gebildet, der den aktiven Bereich AC umgibt.
Obwohl die Konfiguration des Leistungsbauelements nicht begrenzt ist, wird zum Beispiel ein vertikaler MOSFET, der in 28 gezeigt ist, gebildet. Weiterhin wird, obwohl die Konfiguration der Abschlussstruktur, die im Abschlussbereich TR gebildet wird, nicht begrenzt ist, zum Beispiel ein Halbleiterbereich JTE vom p-Typ gebildet, der in 29 dargestellt ist. Ein Beispiel für einen Prozess zum Bilden des vertikalen MOSFET und des Halbleiterbereichs JTE vom p-Typ wird unter Bezugnahme auf die 28 und 29 beschrieben.
Im aktiven Bereich AC wird ein Kanalbereich CH gebildet, indem eine Verunreinigung vom p-Typ, wie Aluminium (Al) oder Bor (B), durch das selektive lonenimplantationsverfahren eingebracht wird. Bei dem selektiven lonenimplantationsverfahren handelt es sich um ein Verfahren zum selektiven Einbringen der Verunreinigung unter Verwendung eines Maskenfilms mit einer Öffnung auf einem Verunreinigungsimplantationsbereich als Maske. Zu diesem Zeitpunkt wird auch im Abschlussbereich TR der Halbleiterbereich JTE vom p-Typ durch Einbringen der Verunreinigung vom p-Typ gebildet. Der Halbleiterbbereich JTE vom p-Typ ist so vorgesehen, dass er den aktiven Bereich AC umgibt. JTE ist eine Abkürzung für „Übergangsabschlusserweiterung; Junction Termination Extension“ und ist eine Art der Abschlussstruktur.
Als Nächstes wird im aktiven Bereich AC ein Source-Bereich SR gebildet, indem eine Verunreinigung vom n-Typ durch das selektive lonenimplantationsverfahren eingebracht wird. Der Source-Bereich SR wird im Kanalbereich CH gebildet.
Als Nächstes wird ein Gate-Isolierfilm GI auf der Superübergangsstruktur (Säulenbereiche PC vom p-Typ und Säulenbereiche NC vom n-Typ) gebildet, und auf diesem Gate-Isolierfilm Gl wird ein Leiterfilm gebildet. Der Gate-Isolierfilm Gl besteht zum Beispiel aus Siliziumoxid und wird beispielsweise durch das CVD (chemische Gasphasenabscheidung; Chemical Vapor Deposition)-Verfahren gebildet. Alternativ kann er auch durch das thermische Oxidationsverfahren gebildet werden. Der Gate-Isolierfilm Gl ist nicht auf den Siliziumoxidfilm beschränkt, sondern kann zum Beispiel ein Film mit hoher Dielektrizitätskonstante, wie beispielsweise ein Hafniumoxidfilm, sein. Der Leiterfilm besteht zum Beispiel aus polykristallinem Silizium und wird beispielsweise mittels des CVD-Verfahrens gebildet.
Als Nächstes wird eine Gate-Elektrode GE durch Strukturierung des Leiterfilms gebildet. Dann wird auf der Gate-Elektrode GE ein Zwischenschicht-Isolierfilm IL gebildet. Der Zwischenschicht-Isolierfilm IL besteht zum Beispiel aus Siliziumoxid und wird beispielsweise durch das CVD-Verfahren gebildet.
Als Nächstes wird ein Kontaktloch gebildet, indem der Zwischenschicht-Isolierfilm IL mit dem unteren Abschnitt auf dem Source-Bereich SR und dem Kanalbereich CH durch Ätzen entfernt wird.
Als Nächstes wird ein Metallfilm im Kontaktloch und auf dem Zwischenschicht-Isolierfilm IL gebildet und dann strukturiert, um eine Source-Elektrode SE zu bilden. Zum Beispiel wird die Source-Elektrode SE gebildet, indem ein Metallfilm, wie beispielsweise ein Al-Film, durch das Sputterverfahren oder dergleichen gebildet wird und dann der Metallfilm unter Verwendung von Fotolithografie- und Ätztechniken in eine gewünschte Form gebracht wird.
Nachdem ein Oberflächenschutzfilm (nicht gezeigt) so gebildet wurde, dass er die Source-Elektrode SE bedeckt, wird als Nächstes ein Teil der Source-Elektrode SE und dergleichen durch Strukturierung des Oberflächenschutzfilms freigelegt, wodurch ein externer Verbindungsbereich (Feldbereich) gebildet wird.
Nachdem eine Rückseite des SiC-Substrats 1S geschliffen wurde, um die Dicke des SiC-Substrats 1S zu reduzieren, wird als Nächstes ein Metallfilm als Drain-Elektrode DE auf der Rückseite des SiC-Substrats 1S durch das Sputterverfahren oder dergleichen gebildet. Zum Beispiel wird ein Metallfilm, wie ein AI-Film, durch das Sputterverfahren oder dergleichen gebildet. Auf diese Weise können der vertikale MOSFET und der Halbleiterbereich JTE vom p-Typ gebildet werden.
Anschließend wird durch Schneiden der Ritzlinien (SL1 bis SL3, SLa bis SLc) der waferförmigen Halbleitervorrichtung (Halbleiterwafer W) mit einem Würfelschneider oder dergleichen der Wafer für jeden Halbleiterchipbereich vereinzelt, wodurch eine Vielzahl von Halbleiterchips erhalten wird.
Wie oben beschrieben, kann die Halbleitervorrichtung gemäß der vorliegenden Ausführungsform gebildet werden. Obwohl der Halbleiterbereich JTE vom p-Typ in 29 als Abschlussstruktur verwendet wird, kann eine FLR (Feldbegrenzungsring; Field Limiting Ring)-Struktur mit einer Vielzahl von Halbleiterbereichen vom p-Typ, die den aktiven Bereich AC ringförmig umgeben, als Abschlussstruktur verwendet werden.
Zweite Ausführungsform
In der vorliegenden Ausführungsform werden Anwendungsbeispiele der ersten Ausführungsform beschrieben. Komponenten, die die gleiche Funktion wie die der ersten Ausführungsform haben, werden mit den gleichen Bezugszeichen angegeben, und eine Wiederholung ihrer Beschreibung wird weggelassen.
Erstes Anwendungsbeispiel
30 ist eine Querschnittsansicht, die schematisch eine Konfiguration einer Halbleitervorrichtung eines ersten Anwendungsbeispiels gemäß der vorliegenden Ausführungsform zeigt. In diesem Anwendungsbeispiel sind die folgenden Punkte gegenüber der ersten Ausführungsform geändert. In der ersten Ausführungsform (zum Beispiel 4) wird die Epitaxieschicht NE aus einer einzelnen Schicht (einzelne Verunreinigungsschicht) gebildet, aber in diesem Anwendungsbeispiel wird die Epitaxieschicht so ausgebildet, dass sie eine Zweischichtstruktur mit einer ersten Epitaxieschicht NE1 (Epitaxieschicht mit SJ-Struktur) und einer zweiten Epitaxieschicht NE2 (Pufferschicht) mit einer anderen Verunreinigungskonzentration als die erste Epitaxieschicht NE1 aufweist. Was beispielsweise die erste Epitaxieschicht NE1 (Epitaxieschicht mit SJ-Struktur) betrifft, so beträgt deren Dicke etwa 24 µm, und ihre Verunreinigungskonzentration ist etwa 1,5 × 10¹⁶ cm^-3. Weiterhin ist die zweite Epitaxieschicht NE2 (Pufferschicht) zum Beispiel etwa 40 µm dick und weist eine Verunreinigungskonzentration von etwa 2 × 10¹⁵ cm^-3 auf. Wie oben beschrieben, ist es bevorzugt, dass die Verunreinigungskonzentration der zweiten Epitaxieschicht NE2 niedriger als die Verunreinigungskonzentration der ersten Epitaxieschicht NE1 ist, und es ist eher bevorzugt, dass die Verunreinigungskonzentration der zweiten Epitaxieschicht NE2 die Hälfte oder weniger als die Verunreinigungskonzentration der ersten Epitaxieschicht NE1 beträgt. Mit einer solchen Konfiguration kann die Menge an überschüssigen Trägern, die sich zum Zeitpunkt der Sperrverzögerung in der Pufferschicht angesammelt hat, erhöht sein und kann der Schwanzstrom zum Zeitpunkt der Sperrverzögerung erhöht sein, so dass eine sanftere Erholung erreicht werden kann.
In diesem Anwendungsbeispiel sind die Dicke der ersten Epitaxieschicht NE1 und die Dicke der ersten Halbleiterschicht L1 zueinander gleich, und die Dicke der zweiten Epitaxieschicht NE2 und die Dicke der zweiten Halbleiterschicht L2 sind zueinander gleich. Da die Dicke der ersten Halbleiterschicht L1 jedoch durch die Tiefe des tiefen Grabens DT bestimmt wird, variiert sie aufgrund von Herstellungsvariationen. In der Tiefe des tiefen Grabens DT ist eine Variation von etwa ±2 µm in Bezug auf die Dicke der ersten Epitaxieschicht NE1 zulässig. Daher sind die Dicke der ersten Epitaxieschicht NE1 und die Dicke der ersten Halbleiterschicht L1 nicht völlig gleich zueinander, aber die Säulenbereiche NC vom n-Typ der ersten Halbleiterschicht L1 werden im Wesentlichen durch die erste Epitaxieschicht NE1 gebildet.
31 ist eine Darstellung, die die Strom-Spannungs-Charakteristik zeigt, wenn eine Sperrvorspannung an den pn-Übergang (Diode TEG) in der Halbleitervorrichtung des vorliegenden Anwendungsbeispiels angelegt wird. Die Darstellung (a) zeigt den Fall der Halbleitervorrichtung dieses Anwendungsbeispiels, d.h. der Vorrichtung „mit Grabenendverarbeitung“, und die Darstellung (b) zeigt den Fall eines Vergleichsbeispiels, d.h. der Vorrichtung „ohne Grabenendverarbeitung“, das direkt geritzt wird, ohne dass der Schritt der Ritzgrabenbildung und die Schritte der Ionenimplantation durchgeführt werden (S5, S6).
In den Vorrichtungen von (a) und (b) beträgt die Dicke (tNE) der Epitaxieschicht NE 64 µm, die Tiefe (tDT) des tiefen Grabens DT ist 24 µm, die vertikale Tiefe (tTS) des Ritzgrabens ist 30 µm und der Kegelwinkel der Seitenfläche S beträgt 60°. Im Fall der durchgezogenen Liniendarstellung (a), die diesem Anwendungsbeispiel entspricht, wird der Strom im Bereich der Stehspannung von 0 bis etwa 1200 V im Vergleich zum Fall der gestrichelten Liniendarstellung (b), das dem Vergleichsbeispiel entspricht, auf etwa 1/100 reduziert. Es kann davon ausgegangen werden, dass im Fall des Vergleichsbeispiels (b) der durch die freiliegende Superübergangsstruktur verursachte Leckstrom erzeugt wird, während im Fall dieses Anwendungsbeispiels (a) der Leckstrom unterdrückt wird. Auf diese Weise kann der Leckstrom durch das Durchführen der Grabenendbearbeitung reduziert werden.
Zweites Anwendungsbeispiel
32 ist eine Querschnittsansicht, die schematisch eine Konfiguration einer Halbleitervorrichtung eines zweiten Anwendungsbeispiels gemäß der vorliegenden Ausführungsform zeigt. In der ersten Ausführungsform (6) sind die Ritzgräben TS so ausgebildet, dass die Seitenflächen S sich verjüngen, aber die Seitenflächen der Ritzgräben TS können im Wesentlichen vertikal verlaufen, wie in 32 gezeigt ist. Die Querschnittsform der Ritzgräben TS kann durch das Anpassen der Ätzbedingungen gesteuert werden.
Wenn die Seitenflächen S der Ritzgräben TS auf diese Weise im Wesentlichen senkrecht verlaufen, wird der Kanalbegrenzerbereich CS durch schräge Ionenimplantation gebildet. Es ist zu beachten, dass die schräge Ionenimplantation auch dann verwendet werden kann, wenn die Seitenflächen der Ritzgräben TS verjüngt sind.
Drittes Anwendungsbeispiel
33 ist eine Draufsicht, die schematisch eine Konfiguration einer Halbleitervorrichtung eines dritten Anwendungsbeispiels gemäß der vorliegenden Ausführungsform zeigt. In der ersten Ausführungsform (2 und 5) wird der Kanalbegrenzerbereich CS durch Ionenimplantation in den in der Y-Richtung verlaufenden Ritzlinien SL1 bis SL3 und den in der X-Richtung verlaufenden Ritzlinien SLa bis SLc gebildet, aber die Ionenimplantation kann an den in der Y-Richtung verlaufenden Ritzlinien SL1 bis SL3 und den in der X-Richtung verlaufenden Ritzlinien SLa bis SLc getrennt durchgeführt werden.
Zum Beispiel ist es möglich, Kanalbegrenzerbereiche CSa durch Ionenimplantation in den in der Y-Richtung verlaufenden Ritzlinien SL1 bis SL3 zu bilden und dann Kanalbegrenzerbereiche CSb durch Ionenimplantation in den in der X-Richtung verlaufenden Ritzlinien SLa bis SLc zu bilden. Zu diesem Zeitpunkt kann der Kanalbegrenzerbereich CSb so gebildet werden, dass er den Abschlussbereich TR umgibt (33).
Viertes Anwendungsbeispiel
34 ist eine Querschnittsansicht, die schematisch eine Konfiguration einer Halbleitervorrichtung eines vierten Anwendungsbeispiels gemäß der vorliegenden Ausführungsform zeigt. In der ersten Ausführungsform (3) wird der Wafer so geschnitten, dass nicht nur die Seitenflächen S der Ritzgräben TS, sondern auch die Bodenflächen B verbleiben. Allerdings kann der Wafer auch so geschnitten werden, dass die Bodenflächen B nicht verbleiben.
Zum Beispiel werden die auf dem Halbleiterwafer gebildeten Halbleitervorrichtungen (siehe die 5 und 8) in Chips zerlegt, indem der auf einem Band befestigte Halbleiterwafer mit einer mit hoher Geschwindigkeit rotierenden Diamantklinge in einzelne Stücke geschnitten wird. Zu diesem Zeitpunkt wird der Halbleiterwafer, der der Breite der Diamantklinge entspricht, an der Ritzlinie abgelöst.
Wenn also die gesamte Breite jeder Bodenfläche B so ausgeführt wird, dass sie verengt wird, damit sie gleich oder kleiner als die Schnittbreite der Diamantklinge ist, wie oben in 6 beschrieben, bleibt die in 3 gezeigte Bodenfläche B nicht erhalten, und es wird die in 34 gezeigte Form erhalten. Es ist zu beachten, dass im sechsten Anwendungsbeispiel (36), das später beschrieben wird, die Bodenfläche B im Wesentlichen zu 0 gemacht wird und die zu einem Chip geformte Halbleitervorrichtung die gleiche Konfiguration wie in 34 hat.
Fünftes Anwendungsbeispiel
35 ist eine Querschnittsansicht, die schematisch eine Konfiguration einer Halbleitervorrichtung eines fünften Anwendungsbeispiels gemäß der vorliegenden Ausführungsform zeigt. In der ersten Ausführungsform (6) wird der Kanalbegrenzerbereich CS durch Ionenimplantation gebildet, aber der Kanalbegrenzerbereich CS kann durch Füllen der Ritzgräben TS mit einer Epitaxieschicht vom n-Typ gebildet werden (35). Zum Beispiel wird eine eingebettete Epitaxieschicht vom n-Typ innerhalb der Ritzgräben TS und auf der Epitaxieschicht NE durch das Verfahren des epitaktischen Wachstums gebildet. Zum Beispiel wird eine Epitaxieschicht aus SiC wachsen gelassen, während eine Verunreinigung vom n-Typ eingebracht wird. Dann wird die eingebettete Epitaxieschicht vom n-Typ durch das CMP- oder das Nachbehandlungsätzverfahren entfernt, bis die Epitaxieschicht (Superübergangsstruktur) NE freigelegt ist.
Sechstes Anwendungsbeispiel
36 ist eine Querschnittsansicht, die schematisch eine Konfiguration einer Halbleitervorrichtung eines sechsten Anwendungsbeispiels gemäß der vorliegenden Ausführungsform zeigt. In der ersten Ausführungsform (6) wird der Kanalbegrenzerbereich CS nach der Bildung der Ritzgräben TS gebildet, aber es ist auch möglich, den Kanalbegrenzerbereich CS durch die Ionenimplantation nach der Bildung der Ritzgräben TS zu bilden und eine Epitaxieschicht vom n-Typ als Deckschicht CAP auf der Epitaxieschicht (Superübergangsstruktur) NE einschließlich der Innenseite der Ritzgräben TS zu bilden. Es ist zu beachten, dass in diesem Fall die Deckschicht (Epitaxieschicht vom n-Typ) CAP auch im aktiven Bereich AC und im Abschlussbereich TR gebildet wird. Zum Beispiel können die Halbleiterbereiche (SR, CH, JTE), die den vertikalen MOSFET und den Halbleiterbereich JTE vom p-Typ bilden, in der Deckschicht (Epitaxieschicht vom n-Typ) CAP gebildet werden.
Siebtes Anwendungsbeispiel
In der ersten Ausführungsform (5) wird der Formationsbereich von vier Halbleitervorrichtungen (Halbleiterchips), darunter zwei Halbleitervorrichtungen in der X-Richtung und zwei Halbleitervorrichtungen in der Y-Richtung (2 × 2), als einmaliger Expositionsbereich definiert, aber der Formationsbereich von beispielsweise neun (3 × 3) Halbleitervorrichtungen und sechzehn (4 × 4) Halbleitervorrichtungen (Halbleiterchips) kann als einmaliger Expositionsbereich definiert werden. Durch Vergrößerung des einmaligen Expositionsbereichs (Vergrößerung der Längen der Säulenbereiche PC vom p-Typ und der Säulenbereiche NC vom n-Typ in der X-Richtung in einer Draufsicht (zum Beispiel 21)) wird das Verhältnis des abzuschneidenden (auszuschneidenden) Hohlraumbereichs (ungültiger Bereich, siehe 11) zur Fläche des Halbleiterwafers verringert. Dadurch wird die Flächeneffizienz der Halbleitervorrichtung (Halbleiterchip) verbessert.
Achtes Anwendungsbeispiel
37 ist eine Draufsicht, die schematisch eine Konfiguration einer Halbleitervorrichtung eines achten Anwendungsbeispiels gemäß der vorliegenden Ausführungsform zeigt. Wie in 37 gezeigt ist, können die tiefen Gräben DT so ausgeführt sein, dass sie sich von einem Ende zum anderen Ende des Halbleiterwafers W erstrecken. Es ist zu beachten, dass in 37 die Anzahl der zu illustrierenden tiefen Gräben DT zum besseren Verständnis der Zeichnung reduziert ist.
In diesem Anwendungsbeispiel wird die Homogenität des epitaktischen Wachstums verbessert. Der Halbleiterbereich vom p-Typ wird nämlich von den gegenüberliegenden Seitenflächen und der Bodenfläche in einem beliebigen Teil des tiefen Grabens DT epitaktisch wachsen gelassen. Entsprechend kann die Erzeugung der Hohlräume VD unterdrückt werden.
Auch im Fall dieses Anwendungsbeispiels ist es notwendig, die Halbleitervorrichtungen (Halbleiterchips) so zu unterteilen, dass die sich in der X-Richtung erstreckenden Säulenbereiche PC vom p-Typ gekreuzt werden, und die Merkmale der Halbleitervorrichtung können verbessert werden, indem die Seitenflächen der in der ersten Ausführungsform beschriebenen Superübergangsstruktur mit dem Kanalbegrenzerbereich CS bedeckt werden.
Die von den Erfindern der vorliegenden Erfindung gemachte Erfindung wurde oben anhand der Ausführungsformen spezifisch beschrieben, aber es versteht sich von selbst, dass die vorliegende Erfindung nicht auf die oben genannten Ausführungsformen beschränkt ist und verschiedene Modifikationen vorgenommen werden können, ohne vom Anwendungsbereich der Erfindung abzuweichen.
Es ist zu beachten, dass die Anzahl der Säulenbereiche NC vom n-Typ und der Säulenbereiche PC vom p-Typ, die in den Zeichnungen zum Beschreiben der obigen ersten und zweiten Ausführungsform gezeigt werden, zur einfacheren Beschreibung der Zeichnungen vereinfacht sind und nicht mit dem tatsächlichen Maßstab übereinstimmen. Beispielsweise ist in 4 ein Säulenbereich PC vom p-Typ in der Breite des Kanalbegrenzerbildungsbereichs CSR gezeichnet, wobei es sich aber lediglich eine schematische Darstellung handelt. Die Breite des Kanalbegrenzerbildungsbereichs CSR in einer tatsächlichen Vorrichtung beträgt zum Beispiel etwa 100 bis 200 µm. Wenn andererseits die Breite von etwa 2 µm als Breite für die Säulenbereiche PC vom p-Typ und die Säulenbereiche NC vom n-Typ übernommen wird, beträgt die Breite eines Zyklus 4 µm. Daher gibt es etwa 25 bis 50 Zyklen der Säulenbereiche PC vom p-Typ und der Säulenbereiche NC vom n-Typ im Kanalbegrenzerbildungsbereich CSR der tatsächlichen Vorrichtung.
Weiterhin kann die Reihenfolge der in 15 dargestellten Prozesse (Schritte) geändert werden, so dass die Ritzgrabenbildung und die Ionenimplantation (S5, S6) in der Mitte des Transistorstrukturbildungsprozesses (S7) durchgeführt werden können. Es wird nämlich nach Abschluss der Schritte S1 bis S4 der Prozess bis unmittelbar vor dem Aktivierungsglühen nach der Ionenimplantation in die Transistorstruktur als erster Transistorbildungsprozess durchgeführt. Danach werden die Ritzgrabenbildung und die Ionenimplantation (S5, S6) durchgeführt, und der Aktivierungsglühprozess der in die Transistorstruktur und die Ritzgräben implantierten Verunreinigungen wird durchgeführt. Auf diese Weise kann der Ionenimplantationsprozess beim Transistorstrukturbildungsprozess für einen Halbleiterwafer in einem flachen Zustand, in dem die Ritzgräben noch nicht ausgebildet sind, durchgeführt werden, und der Prozess, wie beispielsweise die Fotolithografie kann in vorteilhafter Weise ausgeführt werden.
Weiterhin ist in der ersten und zweiten oben beschriebenen Ausführungsform die SiC-Epitaxieschicht (NE, NE1, NE2) als sogenannte Driftschicht so vorgesehen, dass sie in direktem Kontakt mit dem SiC-Halbleitersubstrat 1S steht, jedoch kann zwischen dem SiC-Halbleitersubstrat 1S und der SiC-Epitaxieschicht eine Zwischenschicht aus einer einzelnen Schicht oder mehreren Schichten aus SiC vorgesehen werden. Als Zwischenschicht sind eine Pufferschicht zum Vermeiden von Stapelfehlern, eine Kollektorschicht in einem IGBT, eine Feldbegrenzungsschicht und dergleichen bekannt. Daher umfasst die Konfiguration mit der SiC-Epitaxieschicht auf dem SiC-Halbleitersubstrat nicht nur die Konfiguration, in der die SiC-Epitaxieschicht direkt gebildet wird, sondern auch die Konfiguration mit der Zwischenschicht, wie oben beschrieben.
Ergänzende Anmerkung 1
Verfahren zum Herstellen einer Halbleitervorrichtung mit einer Superübergangsstruktur, die eine Vielzahl von ersten Halbleitersäulen eines ersten Leitfähigkeitstyps und eine Vielzahl von zweiten Halbleitersäulen eines zweiten, dem ersten Leitfähigkeitstyp entgegengesetzten Leitfähigkeitstyps enthält, die in einer ersten Epitaxieschicht auf einer Substratschicht gebildet werden, wobei das Herstellungsverfahren die folgenden Schritte umfasst:

(a) Herstellen eines Halbleitersubstrats mit der Substratschicht und der ersten Epitaxieschicht auf der Substratschicht;
(b) Bilden einer Vielzahl von ersten Gräben mit einer Tiefe, die kleiner als eine Dicke der Epitaxieschicht in der ersten Epitaxieschicht ist, wodurch die Vielzahl von ersten Halbleitersäulen gebildet wird;
(c) Bilden eines eingebetteten Halbleiterfilms des zweiten Leitfähigkeitstyps in den ersten Gräben, wodurch die zweiten Halbleitersäulen gebildet werden;
(d) Bilden von zweiten Gräben mit einer Tiefe, die kleiner als die Dicke der Epitaxieschicht und größer als die Tiefe der ersten Gräben ist, in Ritzbereichen, die die ersten und zweiten Halbleitersäulen kreuzen;
(e) Bilden eines Kanalbegrenzerbereichs des ersten Leitfähigkeitstyps in den zweiten Gräben;
(f) Bilden eines Elements auf der Superübergangsstruktur; und
(g) Schneiden der Ritzbereiche, um das Halbleitersubstrat in einzelne Stücke zu trennen.

Ergänzende Anmerkung 2
Beim Verfahren zum Herstellen einer Halbleitervorrichtung gemäß der ergänzenden Anmerkung 1 werden Hohlräume in den ersten Gräben außerhalb der Ritzbereiche im Schritt (g) abgeschnitten.
Ergänzende Anmerkung 3
Beim Verfahren zum Herstellen einer Halbleitervorrichtung gemäß der ergänzenden Anmerkung 1 ist der Schritt (e) ein Schritt zur Ionenimplantation einer Verunreinigung des ersten Leitfähigkeitstyps in die Seitenflächen und die Bodenflächen der zweiten Gräben.
Ergänzende Anmerkung 4
Beim Verfahren zum Herstellen einer Halbleitervorrichtung gemäß einer der ergänzenden Anmerkungen 1 bis 3 werden die zweiten Gräben mit konisch zulaufenden Seitenflächen und flachen Bodenflächen durch RIE im Schritt (d) gebildet.
Ergänzende Anmerkung 5
Beim Verfahren zum Herstellen einer Halbleitervorrichtung gemäß der ergänzenden Anmerkung 1 ist der Schritt (e) ein Schritt zum Füllen der zweiten Gräben mit einem Halbleiterbereich des ersten Leitfähigkeitstyps.
Ergänzende Anmerkung 6
Das Verfahren zum Herstellen einer Halbleitervorrichtung gemäß der ergänzenden Anmerkung 1 umfasst weiter einen Schritt zum Bilden einer zweiten Epitaxieschicht auf der ersten Epitaxieschicht einschließlich der Innenseite der zweiten Gräben zwischen dem Schritt (d) und dem Schritt (e).
Bezugszeichenliste

1S:: Substrat
AC:: aktiver Bereich
B:: Bodenfläche
CAP:: Deckschicht
CEP1:: erster Chip-Endabschnitt
CEP2:: zweiter Chip-Endabschnitt
CH:: Kanalbereich
CH11:: Halbleiterchip
CH12:: Halbleiterchip
CH21:: Halbleiterchip
CH22:: Halbleiterchip
CS:: Kanalbegrenzerbereich
CSa:: Kanalbegrenzerbereich
CSb:: Kanalbegrenzerbereich
CSR:: Kanalbegrenzerbildungsbereich
DE:: Drain-Elektrode
DT:: tiefer Graben
GE:: Gate-Elektrode
Gl:: Gate-Isolierfilm
IL:: Zwischenschicht-Isolierfilm
JTE:: Halbleiterbereich vom p-Typ
NC:: Säulenbereich vom n-Typ
NE:: Epitaxieschicht
PC:: Säulenbereich vom p-Typ
PE:: eingebettete Epitaxieschicht vom p-Typ
PER:: peripherer Bereich
S:: Seitenfläche (erste Seitenfläche)
SS2:: zweite Seitenfläche
S1-S7:: Schritt
SE:: Source-Elektrode
SH:: Bereich (einmaliger Expositionsbereich)
SL1-SL3:: Ritzlinie
SLa-SLc:: Ritzlinie
SR:: Source-Bereich
TR:: Abschlussbereich
TS:: Ritzgraben
VD:: Hohlraum
W:: Halbleiterwafer
L1:: erste Halbleiterschicht
L2:: zweite Halbleiterschicht
NE1:: erste Epitaxieschicht (Epitaxieschicht mit SJ-Struktur)
NE2:: zweite Epitaxieschicht (Pufferschicht)

ZITATE ENTHALTEN IN DER BESCHREIBUNG
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Zitierte Patentliteratur

JP 6164672 [0008]
JP 2010 [0008]
JP 541212 [0008]
WO 2009/039441 [0008]
JP 28018 [0008]
JP 45203 [0008]
JP 2012 [0008]
JP 19088 [0008]

Claims

Halbleitervorrichtung, umfassend: ein SiC-Halbleitersubstrat eines ersten Leitfähigkeitstyps; eine SiC-Epitaxieschicht des ersten Leitfähigkeitstyps, die auf dem SiC-Halbleitersubstrat vorgesehen ist und eine Verunreinigungskonzentration aufweist, die niedriger als die des SiC-Halbleitersubstrats ist; eine erste Halbleiterschicht, die als ein Teil der SiC-Halbleiterschicht vorgesehen ist und erste Halbleitersäulen des ersten Leitfähigkeitstyps und zweite Halbleitersäulen eines zweiten Leitfähigkeitstyps enthält, die sich in einer ersten Richtung erstrecken und abwechselnd und wiederholt in einer Hauptoberfläche des SiC-Halbleitersubstrats angeordnet sind; eine zweite Halbleiterschicht des ersten Leitfähigkeitstyps, bei der es sich um eine andere Schicht als die erste Halbleiterschicht in der SiC-Epitaxieschicht handelt und die zwischen dem SiC-Halbleitersubstrat und der ersten Halbleiterschicht angeordnet ist; einen aktiven Bereich der Vorrichtung, der auf einer Hauptoberfläche der ersten Halbleiterschicht vorgesehen ist; einen Abschlussbereich, der auf der Hauptoberfläche der ersten Halbleiterschicht vorgesehen ist und den aktiven Bereich der Vorrichtung umgibt; einen Kanalbegrenzerbereich des ersten Leitfähigkeitstyps, der auf der Hauptoberfläche der ersten Halbleiterschicht vorgesehen ist, den Abschlussbereich umgibt und eine Verunreinigungskonzentration aufweist, die höher als die der SiC-Epitaxieschicht ist; und eine Vielzahl von ersten Chip-Endabschnitten parallel zu einer zweiten Richtung, die sich mit der ersten Richtung schneidet, und eine Vielzahl von zweiten Chip-Endabschnitten parallel zu der ersten Richtung, wobei die ersten Chip-Endabschnitte und die zweiten Chip-Endabschnitte so vorgesehen sind, dass sie einen vierseitigen Halbleiterchip definieren, wobei der erste Chip-Endabschnitt eine erste Seitenfläche mit einer Höhe eines Querschnitts von der ersten Halbleiterschicht bis zu einer Mitte der zweiten Halbleiterschicht und eine zweite Seitenfläche mit einer Höhe von der Mitte der zweiten Halbleiterschicht bis zu einer Rückseite des Halbleitersubstrats aufweist, und im ersten Chip-Endabschnitt eine Oberfläche der ersten Seitenfläche mit einem Verunreinigungsbereich des ersten Leitfähigkeitstyps mit einer höheren Verunreinigungskonzentration als die der ersten Halbleitersäule und der SiC-Epitaxieschicht bedeckt ist und mit dem Kanalbegrenzerbereich verbunden ist.
Halbleitervorrichtung nach Anspruch 1, wobei die Vielzahl der ersten Chip-Endabschnitte jeweils eine Bodenfläche haben, die einen unteren Abschnitt der ersten Seitenfläche und einen oberen Abschnitt der zweiten Seitenfläche verbindet und eine horizontale Ebene in der zweiten Halbleiterschicht hat, und mindestens die erste Seitenfläche und die Bodenfläche mit dem Verunreinigungsbereich bedeckt sind.
Halbleitervorrichtung nach Anspruch 1 oder 2, wobei die erste Seitenfläche verjüngt ist.
Halbleitervorrichtung nach einem der Ansprüche 1 bis 3, wobei die SiC-Epitaxieschicht eine erste Epitaxieschicht, die als eine obere Schicht dient, und eine zweite Epitaxieschicht enthält, die als eine untere Schicht dient und eine Verunreinigungskonzentration aufweist, die die Hälfte oder weniger als die der ersten Epitaxieschicht ist, und die ersten Halbleitersäulen im Wesentlichen aus der ersten Epitaxieschicht gebildet werden.
Halbleitervorrichtung nach Anspruch 3, wobei, bezogen auf eine horizontale Ebene, ein Winkel der ersten Seitenfläche 80 Grad oder weniger beträgt.
Halbleitervorrichtung nach einem der Ansprüche 1 bis 4, wobei der Kanalbegrenzerbereich mit den ersten Halbleitersäulen und den zweiten Halbleitersäulen an den ersten Chip-Endabschnitten in Kontakt steht.
Halbleitervorrichtung nach einem der Ansprüche 1 bis 6, wobei ein MOSFET im aktiven Bereich der Vorrichtung gebildet wird.