CN115803891A - 碳化硅半导体装置 - Google Patents

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Abstract

超结层交替地具有第一区域和第二区域。元件层设置于超结层的上方。第一区域具有第一部分和位于第一部分与第一主面之间的第二部分。第二区域具有与第一部分相接的第三部分和与第二部分相接且位于第三部分与第一主面之间的第四部分。在与第二主面垂直且与从第一区域朝向第二区域的方向平行的截面中，第二部分的宽度大于第一部分的宽度，第四部分的宽度小于第三部分的宽度，第一部分的宽度与第三部分的宽度的合计值为0.5μm以上且4μm以下，第一区域和第二区域各自的高度为2μm以上。

Description

碳化硅半导体装置
技术领域
本公开涉及碳化硅半导体装置。本申请要求基于2020年7月10日提交申请的日本专利申请即日本特愿2020-118899号的优先权。该日本专利申请所记载的全部记载内容通过参照而引入本说明书。
背景技术
在国际公开2017/179377号(专利文献1)中记载了具有超结结构的MOSFET(MetalOxide Semiconductor Field Effect Transistor：金属氧化物半导体场效应晶体管)。另外，在日本特表2019-520703号公报(专利文献2)、日本特开2015-216182号公报(专利文献3)中记载了通过利用了沟道现象的离子注入而形成的碳化硅半导体的超结结构。
现有技术文献
专利文献
专利文献1：国际公开第2017/179377号
专利文献2：日本特表2019-520703号公报
专利文献3：日本特开2015-216182号公报
发明内容
本公开所涉及的碳化硅半导体装置具备基板、超结层、元件层、第一电极和第二电极。基板由第一导电型的碳化硅半导体构成。超结层设置于基板的第一主面的上方，并交替地具有第一导电型的第一区域和第二导电型的第二区域。元件层设置于超结层的上方。第一电极设置于元件层之上。第二电极设置于基板的与第一主面相对的第二主面。第一区域具有第一部分和位于第一部分与第一主面之间的第二部分。第二区域具有与第一部分相接的第三部分和与第二部分相接且位于第三部分与第一主面之间的第四部分。在与第二主面垂直且与从第一区域朝向第二区域的方向平行的截面中，第二部分的宽度大于第一部分的宽度，第四部分的宽度小于第三部分的宽度，第一部分的宽度与第三部分的宽度的合计值为0.5μm以上且4μm以下，第一区域和第二区域各自的高度为2μm以上。
附图说明
图1是表示第一实施方式所涉及的碳化硅半导体装置的结构的纵剖示意图。
图2是沿图1的II-II线的横剖示意图。
图3是表示杂质浓度分布的示意图。
图4是表示第二实施方式所涉及的碳化硅半导体装置的结构的局部纵剖示意图。
图5是表示第三实施方式所涉及的碳化硅半导体装置的结构的纵剖示意图。
图6是表示第四实施方式所涉及的碳化硅半导体装置的结构的纵剖示意图。
具体实施方式
[本公开所要解决的课题]
本公开的目的在于提供一种能够降低导通电阻并且提高耐压的碳化硅半导体装置。
[本公开的效果]
根据本公开，能够提供一种能够降低导通电阻并且提高耐压的碳化硅半导体装置。
[本公开的实施方式的说明]
首先列举本公开的实施方式来进行说明。在本说明书的晶体学记载中，分别用[]表示单个方位，用<>表示集合方位，用()表示单个面，用{}表示集合面。晶体学上的指数为负通常通过在数字之上附加“-”(横杠)来表示，但在本说明书中通过在数字之前附加负号来表示晶体学上的负的指数。
(1)本公开所涉及的碳化硅半导体装置100具备基板11、超结层10、元件层40、第一电极61和第二电极62。基板11由第一导电型的碳化硅半导体构成。超结层10设置于基板11的第一主面1的上方，并交替地具有第一导电型的第一区域41和第二导电型的第二区域42。元件层40设置于超结层10的上方。第一电极61设置于元件层40之上。第二电极62设置于基板11的与第一主面1相对的第二主面2。第一区域41具有第一部分71和位于第一部分71与第一主面1之间的第二部分72。第二区域42具有与第一部分71相接的第三部分73和与第二部分72相接且位于第三部分73与第一主面1之间的第四部分74。在与第二主面2垂直且与从第一区域41朝向第二区域42的方向平行的截面中，第二部分72的宽度大于第一部分71的宽度，第四部分74的宽度小于第三部分73的宽度，第一部分71的宽度与第三部分73的宽度的合计值为0.5μm以上且4μm以下，第一区域41和第二区域42各自的高度为2μm以上。
(2)根据上述(1)所涉及的碳化硅半导体装置100，也可以是，在与第二主面2垂直且与从第一区域41朝向第二区域42的方向平行的截面中，第一部分71的宽度小于第一部分71的高度，第三部分73的宽度小于第三部分73的高度。
(3)根据上述(1)或(2)所涉及的碳化硅半导体装置100，也可以是，第三部分73中的杂质浓度高于第四部分74中的杂质浓度。
(4)根据上述(1)至(3)中任一项所涉及的碳化硅半导体装置100，也可以是，第一部分71和第三部分73各自的杂质浓度为3×1016cm-3以上且5×1017cm-3以下。
(5)根据上述(1)至(4)中任一项所涉及的碳化硅半导体装置100，也可以是，在超结层10与基板11之间设有第一导电型的缓冲层12。
(6)根据上述(1)至(5)中任一项所涉及的碳化硅半导体装置100，也可以是，元件层40包括：第一导电型的第一杂质区域15；第二杂质区域23，与第一杂质区域15相接且具有第二导电型；及第三杂质区域30，通过第二杂质区域23与第一杂质区域15分隔且具有第一导电型。也可以是，在元件层40设有沟槽5，该沟槽5具有：侧面8，由第一杂质区域15、第二杂质区域23和第三杂质区域30的各个构成；及底部9，与侧面8相连且由第一杂质区域15构成。也可以是，第一电极61是源极电极，第二电极62是漏极电极。也可以是，在沟槽5的内部设有栅极电极。
(7)根据上述(1)至(6)中任一项所涉及的碳化硅半导体装置100，也可以是，第一主面1是{0001}面或相对于{0001}面以8°以下的角度倾斜的面。
[本公开的实施方式的详细内容]
以下，对本公开的实施方式的详细内容进行说明。在以下的说明中，对相同或相应的要素标注相同的标号，并且对于它们不重复进行相同的说明。
(第一实施方式)
首先，对第一实施方式所涉及的碳化硅半导体装置100的结构进行说明。图1是表示第一实施方式所涉及的碳化硅半导体装置100的结构的纵剖示意图。
如图1所示，第一实施方式所涉及的碳化硅半导体装置100例如是沟槽型MOSFET。第一实施方式所涉及的碳化硅半导体装置100例如主要具有基板11、超结层10、元件层40、第一电极61、第二电极62、第三电极63、栅极绝缘膜6、分离绝缘膜64和缓冲层12。基板11由第一导电型的碳化硅半导体构成。第一导电型例如是n型。基板11含有例如N(氮)等能够赋予n型的n型杂质。基板11具有第一主面1和第二主面2。第二主面2与第一主面1相对。第二主面2是第一主面1的相反侧的面。
基板11例如由多型4H的六方晶碳化硅构成。第一主面1例如可以是{0001}面或相对于{0001}面以8°以下的角度倾斜的面。具体而言，第一主面1可以是(0001)面或相对于(0001)面以8°以下的角度倾斜的面。第一主面1也可以是(000-1)面或相对于(000-1)面以8°以下的角度倾斜的面。
缓冲层12位于超结层10与基板11之间。缓冲层12例如具有n型(第一导电型)。缓冲层12含有例如N(氮)等能够赋予n型的n型杂质。
超结层10设置于基板11的第一主面1的上方。超结层10与缓冲层12相接。超结层10交替地具有第一区域41和第二区域42。第一区域41和第二区域42例如沿着与第一主面1平行的方向(第一方向101)交替地配置。从另一观点来说，第一区域41和第二区域42例如沿着与基板11的厚度方向交叉的方向交替地配置。
第一区域41具有n型(第一导电型)。第一区域41含有例如N(氮)等能够赋予n型的n型杂质。第二区域42具有p型(第二导电型)。第二区域42含有例如Al(铝)等能够赋予p型的p型杂质。
图2是沿图1的II-II线的横剖示意图。如图2所示，在俯视下，第一区域41和第二区域42各自的长边方向为第二方向102。在俯视下，第一区域41和第二区域42各自的短边方向为第一方向101。在俯视下，第一区域41和第二区域42各自的形状可以是大致长方形。
第一方向101和第二方向102分别与第一主面1平行。第一方向101是相对于第二方向102垂直的方向。第一方向101例如是<11-20>方向。第二方向102例如是<1-100>方向。第一方向101例如也可以是将<11-20>方向投影到第一主面1所得的方向。第二方向102例如也可以是将<1-100>方向投影到第一主面1所得的方向。
如图1所示，第三方向103是与第一方向101和第二方向102分别垂直的方向。第三方向103例如是<0001>方向。第三方向103例如也可以是相对于<0001>方向倾斜的方向。
第一区域41具有第一部分71和第二部分72。第二部分72位于第一部分71与第一主面1之间。第一部分71与第二部分72在第三方向103上相邻。第二部分72可以与缓冲层12相接，也可以与第一主面1相接。
第二区域42具有第三部分73和第四部分74。第四部分74位于第三部分73与第一主面1之间。第三部分73与第四部分74在第三方向103上相邻。第四部分74可以与缓冲层12相接，也可以与第一主面1相接。
第三部分73与第一部分71相接。第三部分73与第一部分71在第一方向101上相邻。第三部分73和第一部分71在第一方向101上交替地配置。第四部分74与第二部分72相接。第四部分74与第二部分72在第一方向101上相邻。第四部分74和第二部分72在第一方向101上交替地配置。
如图1所示，在与第二主面2垂直且与从第一区域41朝向第二区域42的方向平行的截面中，第二部分72的宽度大于第一部分71的宽度(第一宽度W1)。随着从第一部分71朝向第一主面1，第二部分72的宽度可以单调地变大。与缓冲层12相接的第二部分72的宽度(第二宽度W2)大于第一宽度W1。
如图1所示，在与第二主面2垂直且与从第一区域41朝向第二区域42的方向平行的截面中，第四部分74的宽度小于第三部分73的宽度(第三宽度W3)。随着从第三部分73朝向第一主面1，第四部分74的宽度可以单调地变小。与缓冲层12相接的第四部分74的宽度(第四宽度W4)小于第三宽度W3。
如图1所示，第一部分71的宽度(第一宽度W1)与第三部分73的宽度(第三宽度W3)的合计值为0.5μm以上且4μm以下。第一部分71的宽度(第一宽度W1)与第三部分73的宽度(第三宽度W3)的合计值为超结层的间距P。第一部分71的宽度(第一宽度W1)与第三部分73的宽度(第三宽度W3)的合计值的下限没有特别限定，例如可以为1μm以上，也可以为2μm以上。第一部分71的宽度(第一宽度W1)与第三部分73的宽度(第三宽度W3)的合计值的上限没有特别限定，例如可以为4μm以下，也可以为3μm以下。
如图1所示，在与第二主面2垂直且与从第一区域41朝向第二区域42的方向平行的截面中，第一部分71的宽度(第一宽度W1)可以小于第一部分71的高度(第一高度T1)。第一部分71的高度(第一高度T1)可以大于第二部分72的高度(第二高度T2)。
如图1所示，在与第二主面2垂直且与从第一区域41朝向第二区域42的方向平行的截面中，第三部分73的宽度(第三宽度W3)可以小于第三部分73的高度(第一高度T1)。第三部分73的高度(第一高度T1)可以大于第四部分74的高度(第二高度T2)。
第一部分71的高度(第一高度T1)与第二部分72的高度(第二高度T2)的合计为第一区域41的高度(第三高度T3)。同样地，第三部分73的高度(第一高度T1)与第四部分74的高度(第二高度T2)的合计为第二区域42的高度(第三高度T3)。
第一区域41和第二区域42各自的高度(第三高度T3)为2μm以上。第一区域41和第二区域42各自的高度的下限没有特别限定，例如可以为2.5μm以上，也可以为3μm以上。第一区域41和第二区域42各自的高度的上限没有特别限定，例如可以为5μm以下，也可以为4μm以下。
第三部分73中的杂质浓度可以高于第四部分74中的杂质浓度。
第一部分71中的杂质浓度与第二部分72中的杂质浓度实质上相同。
第一部分71中的杂质浓度与第三部分73中的杂质浓度实质上相同。
第四部分74中的杂质浓度可以低于第二部分72中的杂质浓度。
第一部分71和第三部分73各自的杂质浓度例如可以为3×1016cm-3以上且5×1017cm-3以下。第一部分71和第三部分73各自的杂质浓度的下限没有特别限定，例如可以为4×1016cm-3以上，也可以为5×1016cm-3以上。第一部分71和第三部分73各自的杂质浓度的上限没有特别限定，例如可以为3×1017cm-3以下，也可以为2×1017cm-3以下。
元件层40设置于超结层10的上方。元件层40例如是开关元件。元件层40例如具有第一杂质区域15、第二杂质区域23、第三杂质区域30、第四杂质区域24和第五杂质区域20。第一杂质区域15例如是漂移区。
第一杂质区域15具有n型(第一导电型)。第一杂质区域15含有例如N(氮)等能够赋予n型的n型杂质。第一杂质区域15与第一区域41相接。第一杂质区域15具有第一漂移层14和第二漂移层13。第一漂移层14与栅极绝缘膜6相接。第二漂移层13与第一漂移层14相连。第二漂移层13位于第一漂移层14与第一区域41之间。在第二漂移层13中，中央的宽度比上下的宽度小。
第二杂质区域23例如是体区。第二杂质区域23与第一杂质区域15相接。第二杂质区域23具有p型(第二导电型)。第二杂质区域23含有例如Al(铝)等能够赋予p型的p型杂质。第二杂质区域23与第二区域42电连接。第二杂质区域23所含的p型杂质的浓度可以比第一杂质区域15所含的n型杂质的浓度高。
第三杂质区域30例如是源极区。第三杂质区域30通过第二杂质区域23与第一杂质区域15分隔。第三杂质区域30具有n型(第一导电型)。第三杂质区域30含有例如P(磷)等能够赋予n型的n型杂质。第三杂质区域30所含的n型杂质的浓度可以比第二杂质区域23所含的p型杂质的浓度高。
第四杂质区域24例如是接触区。第四杂质区域24与第二杂质区域23和第三杂质区域30相接。第四杂质区域24具有p型(第二导电型)。第四杂质区域24含有例如Al(铝)等能够赋予p型的p型杂质。第四杂质区域24所含的p型杂质的浓度可以比第二杂质区域23所含的p型杂质的浓度高。
第五杂质区域20将第二杂质区域23与第二区域42相连。第五杂质区域20与第一杂质区域15、第二杂质区域23和第二区域42分别相接。第五杂质区域20具有p型(第二导电型)。第五杂质区域20含有例如Al(铝)等能够赋予p型的p型杂质。
第五杂质区域20具有第一连接区域21和第二连接区域22。第一连接区域21与第二杂质区域23和第一漂移层14分别相接。第二连接区域22与第一连接区域21和第二区域42分别相接。第二连接区域22在第三方向103上位于第一连接区域21与第二区域42之间。
栅极绝缘膜6设置在元件层40上。栅极绝缘膜6例如由二氧化硅构成。栅极绝缘膜6例如与第一杂质区域15、第二杂质区域23和第三杂质区域30分别相接。在与栅极绝缘膜6相接的第二杂质区域23中，能够形成沟道。
栅极电极52设置在栅极绝缘膜6上。栅极电极52与栅极绝缘膜6相接。栅极电极52例如由掺杂有杂质的多晶硅等导电体构成。
在元件层40设有沟槽5。沟槽5由侧面8和底部9规定。侧面8由第一杂质区域15、第二杂质区域23和第三杂质区域30的各个构成。底部9与侧面8相连。底部9由第一杂质区域15构成。
栅极绝缘膜6的至少一部分例如设置于沟槽5的内部。栅极绝缘膜6在侧面8与第一杂质区域15、第二杂质区域23和第三杂质区域30分别相接。栅极绝缘膜6在底部9与第一杂质区域相接。栅极电极的至少一部分例如设置于沟槽5的内部。
第二电极62例如是源极电极。第二电极62设置于元件层40之上。第二电极62与第三杂质区域30和第四杂质区域24相接。第二电极62可以覆盖分离绝缘膜64。第一电极61例如是漏极电极。第一电极61设置于基板11的第二主面2。
分离绝缘膜64设置成覆盖栅极电极52。分离绝缘膜64与栅极电极52和栅极绝缘膜6分别相接。分离绝缘膜64例如由NSG(None-doped Silicate Glass：无掺杂石英玻璃)膜或PSG(Phosphorus Silicate Glass：磷硅酸盐玻璃)膜等构成。分离绝缘膜64使栅极电极52与第二电极62电绝缘。
接着，对超结层10的形成方法进行说明。
首先，在基板11上形成缓冲层12。缓冲层12例如通过外延生长而形成。接着，在缓冲层12上形成第一区域41。第一区域41例如通过外延生长而形成。缓冲层12和第一区域41各自具有n型(第一导电型)。接着，在第一区域41上形成掩模层(未图示)。
接着，实施沟道离子注入工序。具体而言，在第一区域41上配置有掩模层的状态下，对第一区域41注入例如铝等能够赋予p型(第二导电型)的杂质离子。注入能量例如为960keV。注入温度例如为室温。由此，在第一区域41的一部分形成第二区域42。第二区域42在第一方向101上分离地设置。由此，形成第一区域41和第二区域42交替地配置而成的超结层10(参照图2)。
在沟道离子注入工序中，在与作为碳化硅的晶轴的<0001>方向实质上平行的方向上注入杂质离子。杂质离子的注入方向可以相对于<0001>方向倾斜例如0.5°以下的角度。具体而言，杂质离子的注入方向可以是第三方向103向偏离方向倾斜后的方向。偏离方向例如可以是第一方向101，也可以是第二方向102。由此，通过降低杂质离子和碳化硅的散射，能够将杂质离子注入至深处。作为结果，形成具有2μm以上的厚度的第二区域42(参照图1)。第二区域42具有第三部分73和第四部分74。第四部分74的宽度形成得比第三部分73的宽度小。
图3是表示杂质浓度分布的示意图。条件A是进行了随机注入的情况下的箱型分布。在条件A中，使注入能量在960keV到9MeV的范围内变化。条件B是进行了随机注入的情况下的单一分布。在条件B中，将注入能量设为960keV。条件C是进行了沟道注入的情况下的单一分布。在条件C中，将注入能量设为960keV。
如图3的条件B和条件C所示，在沟道注入的情况下，与随机注入相比能够注入至更深。在条件C的情况下，注入深度达到2μm以上。另一方面，当使用随机注入进行多级注入时，能够形成具有与条件C相同程度的注入深度的杂质区域。但是，在使用随机注入形成具有与条件C相同程度的注入深度的杂质区域的情况下，需要将注入能量提高至9MeV左右。
[表1]
Figure BDA0004029447620000121
表1示出了杂质区域的横向的扩展宽度和深度方向的扩展宽度。如表1所示，在条件A和条件B中，杂质区域的横向的扩展宽度与杂质区域的深度方向的扩展宽度大致相同。比较条件B与条件C可知，在注入能量相同的情况下，随机注入中的杂质区域的横向的扩展宽度与沟道注入中的杂质区域的横向的扩展宽度大致相同。
当提高注入能量时，杂质区域的横向的扩展宽度变大。通过条件A的箱型分布而形成的杂质区域的横向的扩展宽度依赖于注入能量最高的情况下的扩展。比较条件A与条件C可知，在注入深度为相同程度的情况下，随机注入中的杂质区域的横向的扩展宽度比沟道注入中的杂质区域的横向的扩展宽度大。
根据以上的考察，通过利用沟道注入，能够形成深度方向的扩展宽度大且横向的扩展宽度小的杂质区域(超结层10)。另外，在表1中，注入的杂质离子是铝离子。被注入物是碳化硅。表1所示的值根据注入的杂质离子和被注入物而存在±20％左右的偏差。
(第二实施方式)
接着，对第二实施方式所涉及的碳化硅半导体装置100的结构进行说明。第二实施方式所涉及的碳化硅半导体装置100的结构与第一实施方式所涉及的碳化硅半导体装置100的结构的主要不同之处在于，在超结层10中，第一区域41和第二区域42分别被层叠，其他方面与第一实施方式所涉及的碳化硅半导体装置100的结构相同。以下，以与第一实施方式所涉及的碳化硅半导体装置100的结构不同的结构为中心进行说明。
图4是表示第二实施方式所涉及的碳化硅半导体装置100的结构的局部纵剖示意图。如图4所示，在超结层10中，第一区域41和第二区域42分别被层叠。第一区域41沿着第三方向103设有多个。第一部分71和第二部分72沿着第三方向103交替地配置。同样地，第二区域42沿着第三方向103设有多个。第三部分73和第四部分74沿着第三方向103交替地配置。
所堆叠的第一区域41和第二区域42各自的数量的下限没有特别限定，例如可以为两个以上，也可以为三个以上。所堆叠的第一区域41和第二区域42各自的数量的上限没有特别限定，例如可以为十个以下，也可以为六个以下。
所堆叠的第一区域41和第二区域42可以通过交替地反复进行外延生长工序和沟道离子注入工序来形成。例如，下层中的第一区域41在第一外延生长工序中形成。上层中的第一区域41在第二外延生长工序中形成。严格来说，第一外延生长工序的生长条件与第二外延生长工序的生长条件不同。因此，下层中的第一区域41的杂质浓度可以与上层中的第一区域41的杂质浓度不同。从另一观点来说，在沿着第三方向103利用SIMS(Secondary IonMass Spectrometry：二次离子质谱)测定上层中的第一区域41和下层中的第一区域41的杂质浓度分布的情况下，上层中的第一区域41的杂质浓度分布可以与下层中的第一区域41的杂质浓度分布不连续。
一层的第一区域41和第二区域42各自的高度例如为2μm以上且4μm以下。通过将第一区域41和第二区域42分别堆叠，能够增大第一区域41和第二区域42各自的总厚度。第一区域41和第二区域42各自的总厚度的下限没有特别限定，例如可以为4μm以上，也可以为6μm以上。第一区域41和第二区域42各自的总厚度的上限没有特别限定，例如可以为30μm以下，也可以为20μm以下。
(第三实施方式)
接着，对第三实施方式所涉及的碳化硅半导体装置100的结构进行说明。第三实施方式所涉及的碳化硅半导体装置100的结构与第一实施方式和第二实施方式各自所涉及的碳化硅半导体装置100的结构的主要不同之处在于，碳化硅半导体装置100为平面型MOSFET，其他方面与第一实施方式和第二实施方式各自所涉及的碳化硅半导体装置100的结构相同。以下，以与第一实施方式和第二实施方式各自所涉及的碳化硅半导体装置100的结构不同的结构为中心进行说明。
图5是表示第三实施方式所涉及的碳化硅半导体装置100的结构的纵剖示意图。如图5所示，在元件层40未设置沟槽5。元件层40的上端面例如为平坦面。栅极绝缘膜6例如沿着与第一主面1平行的方向延伸。栅极绝缘膜6在元件层40的上端面与第一杂质区域15、第二杂质区域23和第三杂质区域30分别相接。
如图5所示，超结层10的第一区域41与栅极绝缘膜6和第三电极63分别相对。超结层10的第二区域42与第三杂质区域30和第四杂质区域24分别相对。第二区域42也可以与第三杂质区域30相接且与第一杂质区域15分离。
(第四实施方式)
接着，对第四实施方式所涉及的碳化硅半导体装置100的结构进行说明。第五实施方式所涉及的碳化硅半导体装置100的结构与第一实施方式和第二实施方式各自所涉及的碳化硅半导体装置100的结构的主要不同之处在于，碳化硅半导体装置100为PN二极管，其他方面与第一实施方式和第二实施方式各自所涉及的碳化硅半导体装置100的结构相同。以下，以与第一实施方式和第二实施方式各自所涉及的碳化硅半导体装置100的结构不同的结构为中心进行说明。
图6是表示第四实施方式所涉及的碳化硅半导体装置100的结构的纵剖示意图。如图6所示，元件层40例如具有p型(第二导电型)。第二电极62与元件层40相接。第二电极62设置在元件层40上。元件层40设置在超结层10上。元件层40例如与第一区域41和第二区域42分别相接。第一电极61例如是阴极电极。第二电极62例如是阳极电极。
另外，第四实施方式示出了PN二极管的例子，但也可以变形为肖特基二极管。即，在图6中，也可以将元件层40设为肖特基电极来代替碳化硅半导体层。
接着，对各杂质区域中的p型杂质的浓度和n型杂质的浓度的测定方法进行说明。
各杂质区域中的p型杂质的浓度和n型杂质的浓度可以使用SIMS来测定。测定装置例如是Cameca制造的二次离子质谱仪。测定间距例如为0.01μm。在要检测的n型杂质为氮的情况下，一次离子束(primary ion beam)为铯(Cs)。一次离子能量为14.5keV。二次离子的极性(secondary ion polarity)为负(negative)。在要检测的p型杂质为铝或硼的情况下，一次离子束(primary ion beam)为氧(O2)。一次离子能量为8keV。二次离子的极性(secondary ion polarity)为正(positive)。
接着，对p型区域和n型区域的判别方法进行说明。
p型区域和n型区域的判别方法使用SCM(Scanning Capacitance Microscope：扫描电容显微镜)。测定装置例如是Bruker AXS公司制造的NanoScope IV。SCM是使半导体中的载流子浓度分布可视化的方法。具体而言，使用涂覆有金属的硅探针在试样的表面上进行扫描。此时，对试样施加高频电压。激励大量载流子来对系统的电容施加调制。施加于试样的高频电压的频率为100kHz，电压为4.0V。
另外，在上述中，设为第一导电型为n型且第二导电型为p型进行了说明，但也可以是第一导电型为p型且第二导电型为n型。具有n型的杂质区域的杂质浓度是n型杂质的浓度。具有p型的杂质区域的杂质浓度是p型杂质的浓度。
接着，对上述实施方式所涉及的碳化硅半导体装置100的作用效果进行说明。
在超结结构中，第一区域41和第二区域42各自的杂质浓度越高且间距(第一区域41的宽度与第二区域42的宽度的合计)越小，则越能够降低导通电阻。另外，第一区域41和第二区域42各自的厚度越大，则耐压越高。因此，为了降低导通电阻且提高耐压，优选为，第一区域41和第二区域42各自的厚度大且间距(第一区域41的宽度与第二区域42的宽度的合计)小。
通常，当以高加速能量将杂质离子注入到碳化硅层时，碳化硅层内的散射变大。因此，注入区域的宽度变得比掩模图案的开口宽度大。作为结果，难以形成厚度大且间距小的超结结构。另外，为了较深地注入杂质离子，需要增大掩模图案的厚度。但是，若掩模图案的厚度变大，则应力变大，还会产生晶片的翘曲变大等问题。
另一方面，能够以1MeV以下左右的低加速能量形成的注入深度为1μm左右。例如，为了获得具有1.2kV左右的耐压的超结层10，需要反复进行5次至6次左右的外延生长和离子注入。
本实施方式所涉及的碳化硅半导体装置100的超结层10通过使用沟道注入技术来形成。因此，能够以1MeV以下左右的低加速能量形成厚度大且间距小的超结层10。具体而言，第一部分71的宽度与第三部分73的宽度的合计值为0.5μm以上且4μm以下，第一区域41和第二区域42各自的高度为2μm以上。由此，能够降低导通电阻，并且提高耐压。
另外，根据本实施方式所涉及的碳化硅半导体装置100，能够减少外延生长和离子注入各自的次数。因此，能够抑制多晶碳化硅的颗粒被夹在外延层与外延层之间的情况。作为结果，能够提高碳化硅半导体装置100的成品率。
而且，在反复进行外延生长和离子注入来形成p型区域的情况下，需要通过使形成于下侧的外延层的p型区域的一部分与形成于上侧的外延层的p型区域的一部分重叠来连接上下的p型区域。所重叠的p型区域的部分的杂质浓度变得高于未重叠的p型区域的部分的杂质浓度。通过减少外延生长和离子注入各自的次数，能够减少所重叠的p型区域的部分的数量。因此，能够抑制超结层10的电荷平衡被破坏的情况。
应当认为本次公开的实施方式在所有方面均是例示，而不是限制性的。本发明的范围并不是由上述的说明而是由要求保护的范围示出，并且意在包括与要求保护的范围等同的含义和范围内的所有改变。
标号说明
1：第一主面、2：第二主面、5：沟槽、6：栅极绝缘膜、8：侧面、9：底部、10：超结层、11：基板、12：缓冲层、13：第二漂移层、14：第一漂移层、15：第一杂质区域、20：第五杂质区域、21：第一连接区域、22：第二连接区域、23：第二杂质区域、24：第四杂质区域、30：第三杂质区域、40：元件层、41：第一区域、42：第二区域、52：栅极电极、61：第一电极、62：第二电极、63：第三电极、64：分离绝缘膜、71：第一部分、72：第二部分、73：第三部分、74：第四部分、100：碳化硅半导体装置、101：第一方向、102：第二方向、103：第三方向、P：间距、T1：第一高度、T2：第二高度、T3：第三高度、W1：第一宽度、W2：第二宽度、W3：第三宽度、W4：第四宽度。

Claims (7)

1.一种碳化硅半导体装置，具备：
基板，由第一导电型的碳化硅半导体构成；
超结层，设置于所述基板的第一主面的上方，并交替地具有所述第一导电型的第一区域和第二导电型的第二区域；
元件层，设置于所述超结层的上方；
第一电极，设置于所述元件层之上；及
第二电极，设置于所述基板的与所述第一主面相对的第二主面，
所述第一区域具有第一部分和位于所述第一部分与所述第一主面之间的第二部分，
所述第二区域具有与所述第一部分相接的第三部分和与所述第二部分相接且位于所述第三部分与所述第一主面之间的第四部分，
在与所述第二主面垂直且与从所述第一区域朝向所述第二区域的方向平行的截面中，
所述第二部分的宽度大于所述第一部分的宽度，
所述第四部分的宽度小于所述第三部分的宽度，
所述第一部分的宽度与所述第三部分的宽度的合计值为0.5μm以上且4μm以下，
所述第一区域和所述第二区域各自的高度为2μm以上。
2.根据权利要求1所述的碳化硅半导体装置，其中，
在与所述第二主面垂直且与从所述第一区域朝向所述第二区域的方向平行的截面中，
所述第一部分的宽度小于所述第一部分的高度，
所述第三部分的宽度小于所述第三部分的高度。
3.根据权利要求1或2所述的碳化硅半导体装置，其中，
所述第三部分中的杂质浓度高于所述第四部分中的杂质浓度。
4.根据权利要求1至3中任一项所述的碳化硅半导体装置，其中，
所述第一部分和所述第三部分各自的杂质浓度为3×1016cm-3以上且5×1017cm-3以下。
5.根据权利要求1至4中任一项所述的碳化硅半导体装置，其中，
在所述超结层与所述基板之间设有所述第一导电型的缓冲层。
6.根据权利要求1至5中任一项所述的碳化硅半导体装置，其中，
所述元件层包括：所述第一导电型的第一杂质区域；第二杂质区域，与所述第一杂质区域相接且具有所述第二导电型；及第三杂质区域，通过所述第二杂质区域与所述第一杂质区域分隔且具有所述第一导电型，
在所述元件层设有沟槽，该沟槽具有：侧面，由所述第一杂质区域、所述第二杂质区域和所述第三杂质区域的各个构成；及底部，与所述侧面相连且由所述第一杂质区域构成，
所述第一电极是源极电极，所述第二电极是漏极电极，
在所述沟槽的内部设有栅极电极。
7.根据权利要求1至6中任一项所述的碳化硅半导体装置，其中，
所述第一主面是{0001}面或相对于{0001}面以8°以下的角度倾斜的面。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007300034A (ja) * 2006-05-02 2007-11-15 Toshiba Corp 半導体装置及び半導体装置の製造方法
JP2012195541A (ja) * 2011-03-18 2012-10-11 Toshiba Corp 半導体基板および半導体装置の製造方法
JP2015216182A (ja) 2014-05-09 2015-12-03 パナソニックＩｐマネジメント株式会社 半導体装置及びその製造方法
JP6233211B2 (ja) * 2014-07-01 2017-11-22 住友電気工業株式会社 炭化珪素半導体装置およびその製造方法
WO2017179377A1 (ja) 2016-04-14 2017-10-19 住友電気工業株式会社 炭化珪素半導体装置およびその製造方法
US11075264B2 (en) 2016-05-31 2021-07-27 Cree, Inc. Super junction power semiconductor devices formed via ion implantation channeling techniques and related methods
JP6950398B2 (ja) * 2017-09-21 2021-10-13 住友電気工業株式会社 炭化珪素半導体装置
WO2019160086A1 (ja) * 2018-02-19 2019-08-22 国立研究開発法人産業技術総合研究所 半導体装置
JP7335579B6 (ja) 2019-01-25 2024-05-24 パウダーテック株式会社 電子写真現像剤用キャリア芯材とその製造方法、並びに該キャリア芯材を備えた電子写真現像剤用キャリアと現像剤

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