WO2022163081A1 - ＳｉＣ半導体装置 - Google Patents

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semiconductor device
sic
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兼司 山本
佑紀 中野
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ローム株式会社
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    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41766—Source or drain electrodes for field effect devices with at least part of the source or drain electrode having contact below the semiconductor surface, e.g. the source or drain electrode formed at least partially in a groove or with inclusions of conductor inside the semiconductor

Definitions

  • Patent Document 1 discloses a SiC-SBD including a SiC substrate and a SiC epitaxial layer formed on the SiC substrate.
  • Patent Document 2 discloses a semiconductor device including a SiC substrate, and n-type drift regions and p-type pillar regions alternately formed on the SiC substrate in a direction perpendicular to the thickness direction of the SiC substrate. is disclosed.
  • One embodiment provides a SiC semiconductor device capable of improving electrical characteristics.
  • a SiC semiconductor including a SiC chip having a main surface, and an n-type drift region formed in a surface layer portion of the main surface and having an impurity concentration adjusted by at least two pentavalent elements.
  • a SiC semiconductor including a SiC chip having a main surface, and an n-type drift region formed in a surface layer portion of the main surface and having an impurity concentration adjusted by at least two pentavalent elements.
  • One embodiment is a SiC semiconductor device including a SiC chip having a main surface, and a p-type drift region formed in a surface layer portion of the main surface and having an impurity concentration adjusted with a trivalent element other than boron. I will provide a.
  • a SiC chip having a main surface, an n-type drift region formed in a surface layer portion of the main surface and having an impurity concentration adjusted by at least two pentavalent elements, the drift region and pn and a p-type impurity region formed in the drift region to form a junction.
  • a SiC chip having a main surface, an n-type drift region formed in a surface layer portion of the main surface, and the drift region formed in the drift region so as to form a pn junction with the drift region, and a p-type impurity region having an impurity concentration adjusted by a trivalent element other than boron.
  • One embodiment includes a SiC chip having a main surface, a p-type drift region formed in a surface layer portion of the main surface and having an impurity concentration adjusted with a trivalent element other than boron, the drift region and a pn junction. and an n-type impurity region formed in the drift region to form a portion and having an impurity concentration adjusted by a pentavalent element other than phosphorus and nitrogen.
  • FIG. 1 is a plan view showing the SiC semiconductor device according to the first embodiment.
  • FIG. FIG. 2 is a cross-sectional view taken along line II-II shown in FIG.
  • FIG. 3 is a graph showing impurity concentrations in the SiC chip shown in FIG. 4A is a cross-sectional view showing a method of manufacturing the SiC semiconductor device shown in FIG. 1.
  • FIG. 4B is a cross-sectional view showing a step after FIG. 4A.
  • FIG. 4C is a cross-sectional view showing a step after FIG. 4B.
  • FIG. 4D is a cross-sectional view showing a step after FIG. 4C.
  • FIG. 5 is a cross-sectional view for specifically explaining the process of FIG. 4D.
  • FIG. 5 is a cross-sectional view for specifically explaining the process of FIG. 4D.
  • FIG. 6 is a cross-sectional view corresponding to FIG. 2 and showing the SiC semiconductor device according to the second embodiment.
  • FIG. 7 is a graph showing impurity concentrations in the SiC chip shown in FIG. 8A is a cross-sectional view showing a method of manufacturing the SiC semiconductor device shown in FIG. 6.
  • FIG. 8B is a cross-sectional view showing a step after FIG. 8A.
  • FIG. 9 is a cross-sectional view corresponding to FIG. 2 and showing the SiC semiconductor device according to the third embodiment.
  • FIG. 10 is a graph showing impurity concentrations in the SiC chip shown in FIG.
  • FIG. 11 is a cross-sectional view corresponding to FIG. 9 and showing the SiC semiconductor device according to the fourth embodiment.
  • FIG. 12 is a graph showing impurity concentrations in the SiC chip shown in FIG. 11.
  • FIG. FIG. 13 is a cross-sectional view corresponding to FIG. 2 and showing the SiC semiconductor device according to the fifth embodiment.
  • FIG. 14 is a cross-sectional view corresponding to FIG. 2 and showing the SiC semiconductor device according to the sixth embodiment.
  • FIG. 15 is a cross-sectional view corresponding to FIG. 2 and showing the SiC semiconductor device according to the seventh embodiment.
  • FIG. 16 is a cross-sectional view corresponding to FIG. 2 and showing the SiC semiconductor device according to the eighth embodiment.
  • FIG. 19A is a cross-sectional view showing a method of manufacturing the SiC semiconductor device shown in FIG. 17.
  • FIG. FIG. 19B is a cross-sectional view showing a step after FIG. 19A.
  • FIG. 20 is a cross-sectional view corresponding to FIG. 18 and showing the SiC semiconductor device according to the tenth embodiment.
  • 21A is a cross-sectional view showing a method of manufacturing the SiC semiconductor device shown in FIG. 20.
  • FIG. FIG. 21B is a cross-sectional view showing a step after FIG. 21A.
  • FIG. 22 is a cross-sectional view corresponding to FIG. 18 and showing the SiC semiconductor device according to the eleventh embodiment.
  • FIG. 23 is a cross-sectional view corresponding to FIG.
  • FIG. 24 is a plan view showing a structure in which the functional device according to the first embodiment is applied to the SiC semiconductor device according to the first embodiment;
  • FIG. 25 is a cross-sectional view taken along line XXV-XXV shown in FIG. 24.
  • FIG. 26 is a plan view of the SiC chip shown in FIG. 25.
  • FIG. 27 is a plan view showing a structure in which the functional device according to the second embodiment is applied to the SiC semiconductor device according to the tenth embodiment.
  • 28 is a cross-sectional view taken along line XXVIII-XXVIII shown in FIG. 27.
  • FIG. 29 is a plan view of the SiC chip shown in FIG. 28.
  • FIG. 30 is a plan view showing a structure in which the functional device according to the third embodiment is applied to the SiC semiconductor device according to the first embodiment;
  • FIG. 31 is a cross-sectional view taken along line XXXI-XXXI shown in FIG. 30.
  • FIG. 32 is an enlarged view of region XXXII shown in FIG. 33 is a cross-sectional view taken along line XXXIII-XXXIII shown in FIG. 32.
  • FIG. FIG. 34 is an enlarged view of area XXXIV shown in FIG.
  • FIG. 35 is a plan view showing a structure in which the functional device according to the fourth embodiment is applied to the SiC semiconductor device according to the tenth embodiment.
  • FIG. 36 is an enlarged view of area XXXVI shown in FIG.
  • FIG. 37 is a cross-sectional view taken along line XXXVII-XXXVII shown in FIG. 36.
  • FIG. 38 is a cross-sectional view showing a structure in which the functional device according to the fifth embodiment is applied to the SiC semiconductor device according to the tenth embodiment.
  • FIG. 1 is a plan view showing a SiC semiconductor device 1A according to the first embodiment.
  • FIG. 2 is a cross-sectional view taken along line II-II shown in FIG.
  • FIG. 3 is a graph showing impurity concentrations in the SiC chip 2 shown in FIG. In FIG. 3, the vertical axis indicates the impurity concentration, and the horizontal axis indicates the depth.
  • SiC semiconductor device 1A includes SiC chip 2 formed in a rectangular parallelepiped shape.
  • the SiC chip 2 may also be called a "chip” or a "semiconductor chip".
  • the SiC chip 2 is made of a hexagonal SiC (silicon carbide) single crystal in this embodiment. Hexagonal SiC single crystals have a plurality of polytypes including 2H (Hexagonal)-SiC single crystals, 4H-SiC single crystals, 6H-SiC single crystals and the like. This embodiment shows an example in which the SiC chip 2 is made of 4H—SiC single crystal, but other polytypes are not excluded.
  • the SiC chip 2 has a first main surface 3 on one side, a second main surface 4 on the other side, and first to fourth side surfaces 5A to 5D connecting the first main surface 3 and the second main surface 4. is doing.
  • the first main surface 3 and the second main surface 4 are formed in a quadrangular shape when viewed from the normal direction Z (hereinafter simply referred to as "plan view").
  • the first main surface 3 and the second main surface 4 may be formed in a square shape or a rectangular shape in plan view.
  • the first main surface 3 and the second main surface 4 each face the c-plane ((0001) plane) of the SiC single crystal.
  • the first main surface 3 is formed by the silicon surface of the SiC single crystal
  • the second main surface 4 is formed by the carbon surface of the SiC single crystal.
  • the first main surface 3 and the second main surface 4 have an off angle ⁇ inclined at a predetermined angle in a predetermined off direction D with respect to the c-plane.
  • the off-direction D is preferably the a-axis direction ([11-20] direction) of the SiC single crystal.
  • the off angle ⁇ may exceed 0° and be 10° or less.
  • the off angle ⁇ is preferably 5° or less. It is particularly preferable that the off angle ⁇ is 2° or more and 4.5° or less.
  • the first side surface 5A and the second side surface 5B extend in the first direction X along the first main surface 3 and face the second direction Y intersecting (specifically, perpendicular to) the first direction X.
  • the third side surface 5C and the fourth side surface 5D extend in the second direction Y and face the first direction X.
  • the first direction X is the a-axis direction ([11-20] direction) of the SiC single crystal
  • the second direction Y is the m-axis direction ([1-100] direction) of the SiC single crystal. That is, the first direction X is the off direction D.
  • FIG. 1 is the first direction X along the first main surface 3 and face the second direction Y intersecting (specifically, perpendicular to) the first direction X.
  • the third side surface 5C and the fourth side surface 5D extend in the second direction Y and face the first direction X.
  • the first direction X is the a-axis direction ([11-20] direction) of the SiC single crystal
  • the SiC semiconductor device 1A includes an n-type base region 6 formed in a region (surface layer portion of the second main surface 4) on the second main surface 4 side within the SiC chip 2.
  • the base region 6 is formed in a layer extending along the second main surface 4 and exposed from the second main surface 4 and the first to fourth side surfaces 5A to 5D.
  • the first impurity is preferably composed of one type of pentavalent element.
  • the first impurity may be any one pentavalent element selected from phosphorus (P), nitrogen (N), arsenic (As), and antimony (Sb).
  • the first impurity is preferably a pentavalent element other than phosphorus.
  • the first impurity, in this form, is nitrogen.
  • base region 6 has a substantially constant first concentration C1 in the thickness direction.
  • the first concentration C1 may be 1 ⁇ 10 18 cm ⁇ 3 or more and 1 ⁇ 10 21 cm ⁇ 3 or less.
  • the base region 6 may have a thickness of 5 ⁇ m or more and 300 ⁇ m or less.
  • the thickness of the base region 6 is preferably 50 ⁇ m or more and 250 ⁇ m or less.
  • Base region 6 is formed in a SiC substrate in this embodiment.
  • the SiC semiconductor device 1A includes an n-type buffer region 7 formed in a region on the first main surface 3 side with respect to the base region 6 within the SiC chip 2 .
  • the buffer region 7 is formed in the middle portion in the thickness direction of the SiC chip 2 separated from the first main surface 3 toward the second main surface 4 side.
  • the buffer region 7 is formed in layers extending along the first main surface 3 and exposed from the first to fourth side surfaces 5A to 5D.
  • Buffer region 7 contains a pentavalent element and has an impurity concentration that descends (specifically, gradually decreases) toward first main surface 3 .
  • Buffer region 7 preferably contains any one pentavalent element of phosphorus, nitrogen, arsenic and antimony.
  • Buffer region 7 preferably contains a pentavalent element other than phosphorus.
  • the second concentration C2 may be 1 ⁇ 10 14 cm ⁇ 3 or more and 1 ⁇ 10 16 cm ⁇ 3 or less.
  • the buffer region 7 may have a thickness of 0.1 ⁇ m or more and 5 ⁇ m or less. The thickness of the buffer region 7 is preferably 1 ⁇ m or more and 3 ⁇ m or less.
  • the buffer region 7 is formed in a SiC epitaxial layer in this embodiment.
  • the SiC semiconductor device 1A includes an n-type drift region 8 formed in the surface layer portion of the first main surface 3 .
  • Drift region 8 is formed in a region between first main surface 3 and buffer region 7 within SiC chip 2 .
  • Drift region 8 is formed in a layer extending along first main surface 3 and exposed from first main surface 3 and first to fourth side surfaces 5A to 5D. The concentration of the drift region 8 is adjusted with at least two pentavalent elements.
  • drift region 8 includes a region in which at least two types of pentavalent elements are mixed in the region between first main surface 3 and buffer region 7 .
  • Drift region 8 preferably contains a pentavalent element other than phosphorus and has an impurity concentration adjusted by the pentavalent element other than phosphorus.
  • Drift region 8 particularly preferably contains nitrogen as the pentavalent element and a pentavalent element other than nitrogen.
  • Drift region 8 preferably contains at least one of arsenic and antimony as the pentavalent element other than phosphorus and nitrogen.
  • drift region 8 has an impurity concentration that increases toward first main surface 3 . Specifically, the drift region 8 increases (specifically, It has a concentration gradient (concentration distribution) that gradually increases. A third concentration C3 is the peak concentration of the drift region 8 .
  • the third concentration C3 may be located in the vicinity of the first main surface 3 (surface layer portion), and does not necessarily have to match the first main surface 3 .
  • the third concentration C3 is less than or equal to the first concentration C1 (C2 ⁇ C3 ⁇ C1).
  • the third concentration C3 is preferably 10 times or more the second concentration C2.
  • the third concentration C3 is preferably less than the first concentration C1 (C3 ⁇ C1).
  • the third concentration C3 may be 1 ⁇ 10 15 cm ⁇ 3 or more and 1 ⁇ 10 17 cm ⁇ 3 or less.
  • the drift region 8 has a base concentration CA and an additional concentration CB.
  • the add-on concentration CB complements the basal concentration CA.
  • the impurity concentration of drift region 8 is the sum of basic concentration CA and additional concentration CB.
  • the basic concentration CA is due to the first impurity, which is a pentavalent element.
  • the first impurity is a pentavalent element other than phosphorus (nitrogen in this form).
  • the additional concentration CB is caused by the second impurity, which is a pentavalent element other than the first impurity.
  • the second impurity is a pentavalent element other than phosphorus and nitrogen.
  • the second impurity, in this form, is at least one of arsenic and antimony.
  • Drift region 8 has basic concentration CA (first impurity) and added concentration CB (second impurity).
  • the drift region 8 has a basic concentration CA (first impurity) and an additional concentration CB (second impurity) throughout the thickness direction.
  • the basic concentration CA has a substantially constant concentration distribution in the thickness direction.
  • the basic concentration CA is substantially equal to the second concentration C2, which is the lower concentration limit of the buffer area 7 (CA ⁇ C2).
  • the basic concentration CA may have a concentration gradient (concentration distribution) that rises from the buffer region 7 toward the first main surface 3 .
  • the additional density CB has a density distribution that increases (specifically, gradually increases) toward the first main surface 3 .
  • the add-on concentration CB exceeds the basal concentration CA (CA ⁇ CB).
  • the add-on concentration CB is preferably 10 times or more the basal concentration CA.
  • the additional density CB is preferably less than the first density C1 (CA ⁇ CB ⁇ C1).
  • the drift region 8 preferably has a thickness exceeding the thickness of the buffer region 7 .
  • Drift region 8 may have a thickness of 1 ⁇ m or more and 25 ⁇ m or less.
  • Drift region 8 may have a thickness belonging to any one of 1 ⁇ m to 5 ⁇ m, 5 ⁇ m to 10 ⁇ m, 10 ⁇ m to 15 ⁇ m, 15 ⁇ m to 20 ⁇ m, and 20 ⁇ m to 25 ⁇ m.
  • Drift region 8 particularly preferably has a thickness of 1 ⁇ m or more and 10 ⁇ m or less.
  • Drift region 8 is formed in a SiC epitaxial layer in this embodiment.
  • a SiC semiconductor device 1A includes a functional device 9 formed using a drift region 8 on the first main surface 3 side.
  • the functional device 9 is simplified by a two-dot chain line.
  • the functional device 9 is formed on the inner portion of the first principal surface 3 spaced apart from the periphery of the SiC chip 2 (first to fourth side surfaces 5A to 5D).
  • the functional device 9 may include at least one of a semiconductor switching device, a semiconductor rectifying device and a semiconductor passive device.
  • the semiconductor switching device may include at least one of MISFET (Metal Insulator Semiconductor Field Effect Transistor), BJT (Bipolar Junction Transistor), IGBT (Insulated Gate Bipolar Junction Transistor) and JFET (Junction Field Effect Transistor) .
  • the semiconductor rectifier device may include at least one of a pn junction diode, a pin junction diode, a Zener diode, an SBD (Schottky Barrier Diode) and an FRD (Fast Recovery Diode).
  • a semiconductor passive device may include at least one of a resistor and a capacitor.
  • the functional device 9 may include a circuit network (for example, an integrated circuit such as LSI) in which at least two of a semiconductor switching device, a semiconductor rectifying device and a semiconductor passive device are combined.
  • Functional device 9 typically includes at least one of a SiC-MISFET and a SiC-SBD.
  • the SiC semiconductor device 1A includes the SiC chip 2 and the drift region 8.
  • SiC chip 2 has a first main surface 3 .
  • Drift region 8 is formed in the surface layer portion of first main surface 3 and has an impurity concentration adjusted by at least two kinds of pentavalent elements. At least two kinds of pentavalent elements are mixed in a predetermined thickness range of the surface layer portion of the first main surface 3 .
  • the impurity concentration caused by one pentavalent element can be complemented by the impurity concentration caused by the other pentavalent element.
  • the drift region 8 can have an impurity concentration with reduced variation with respect to the target concentration. Therefore, it is possible to provide the SiC semiconductor device 1A capable of improving electrical characteristics.
  • the drift region 8 preferably has an impurity concentration adjusted to rise toward the first main surface 3 .
  • drift region 8 having a concentration gradient (concentration distribution) rising toward first main surface 3 can be appropriately formed by at least two pentavalent elements.
  • the drift region 8 preferably has an impurity concentration adjusted with a pentavalent element other than phosphorus.
  • Drift region 8 preferably contains nitrogen as the pentavalent element and a pentavalent element other than nitrogen.
  • the drift region 8 preferably has a basic concentration CA caused by the first impurity that is a pentavalent element and an additional concentration CB caused by the second impurity that is a pentavalent element other than the first impurity.
  • the first impurity is preferably a pentavalent element other than phosphorus.
  • the first impurity is nitrogen.
  • the second impurity is preferably a pentavalent element other than phosphorus.
  • the second impurity is at least one of arsenic and antimony.
  • the basic concentration CA preferably has a substantially constant concentration distribution in the thickness direction.
  • the additional concentration CB preferably has a concentration distribution that increases toward the first main surface 3 .
  • the drift region 8 may have a thickness of 1 ⁇ m or more and 25 ⁇ m or less. According to this structure, the impurity concentration of the drift region 8 can be appropriately adjusted with at least two pentavalent elements.
  • the thickness of drift region 8 is preferably 1 ⁇ m or more and 10 ⁇ m or less.
  • the SiC chip 2 is preferably made of hexagonal SiC single crystal.
  • the first main surface 3 preferably faces the c-plane of the SiC single crystal.
  • the first main surface 3 preferably has an off angle ⁇ of 10° or less with respect to the c-plane.
  • the off-angle ⁇ preferably has an off-direction D along the a-axis direction of the SiC single crystal.
  • Drift region 8 is preferably formed in the SiC epitaxial layer.
  • SiC semiconductor device 1 ⁇ /b>A preferably includes functional device 9 formed using at least part of drift region 8 on first main surface 3 . According to this structure, the electrical characteristics of the functional device 9 can be improved.
  • FIG. 4A to 4D are cross-sectional views showing a method of manufacturing the SiC semiconductor device 1A shown in FIG.
  • FIG. 5 is a cross-sectional view for specifically explaining the process of FIG. 4D.
  • an n-type SiC wafer 10 is prepared.
  • the SiC wafer 10 is a disk-shaped single crystal plate.
  • SiC wafer 10 has an impurity concentration adjusted by the first impurity.
  • the first impurity is preferably a pentavalent element other than phosphorus.
  • the first impurity is preferably composed of one type of pentavalent element.
  • the first impurity is one of nitrogen, arsenic and antimony.
  • the first impurity, in this form, is nitrogen.
  • the SiC wafer 10 has a substantially constant first concentration C1 in the thickness direction. SiC wafer 10 serves as the basis for base region 6 .
  • the SiC wafer 10 has a first wafer main surface 11 on one side and a second wafer main surface 12 on the other side.
  • the first wafer main surface 11 and the second wafer main surface 12 face the c-plane of the SiC single crystal.
  • the c-plane includes the silicon plane ((0001) plane) and the carbon plane ((000-1) plane) of the SiC single crystal.
  • the first wafer main surface 11 faces the silicon surface and the second wafer main surface 12 faces the carbon surface.
  • the first wafer principal surface 11 and the second wafer principal surface 12 each face the c-plane of the SiC single crystal. It is preferable that the first wafer main surface 11 is formed by the silicon surface of the SiC single crystal, and the second wafer main surface 12 is formed by the carbon surface of the SiC single crystal.
  • the first wafer main surface 11 and the second wafer main surface 12 have an off angle ⁇ that is inclined at a predetermined angle in a predetermined off direction D with respect to the c-plane.
  • the off-direction D is preferably the a-axis direction ([11-20] direction) of the SiC single crystal.
  • the off angle ⁇ may exceed 0° and be 10° or less.
  • the off angle ⁇ is preferably 5° or less. It is particularly preferable that the off angle ⁇ is 2° or more and 4.5° or less.
  • SiC wafer 10 may have a thickness of 50 ⁇ m or more and 500 ⁇ m or less. The thickness of the SiC wafer 10 is adjusted by grinding the second wafer main surface 12 .
  • an n-type first SiC epitaxial layer 13 is formed on the first wafer main surface 11 by epitaxial growth.
  • First SiC epitaxial layer 13 is formed in a manner that inherits off-direction D and off-angle ⁇ from SiC wafer 10 .
  • the first SiC epitaxial layer 13 is formed by epitaxially growing SiC on the first wafer main surface 11 while introducing a pentavalent element (first impurity in this form).
  • the impurity concentration of the first SiC epitaxial layer 13 is adjusted so as to decrease (specifically, gradually decrease) from the first concentration C1 to the second concentration C2 starting from the SiC wafer 10 .
  • the first SiC epitaxial layer 13 forms the basis of the buffer region 7 .
  • an n-type second SiC epitaxial layer 14 is formed on the first SiC epitaxial layer 13 by an epitaxial growth method.
  • the second SiC epitaxial layer 14 is formed so as to inherit the off-direction D and the off-angle ⁇ from the first SiC epitaxial layer 13 .
  • the second SiC epitaxial layer 14 is formed by epitaxially growing SiC on the first SiC epitaxial layer 13 while introducing a pentavalent element (first impurity in this form).
  • the impurity concentration of the second SiC epitaxial layer 14 is adjusted to be substantially constant in the crystal growth direction.
  • the impurity concentration of the second SiC epitaxial layer 14 is adjusted in this form so as to maintain a substantially constant second concentration C2 from the first SiC epitaxial layer 13 toward the crystal growth direction.
  • the impurity concentration of the second SiC epitaxial layer 14 may be adjusted so as to increase (specifically, gradually increase) from the first SiC epitaxial layer 13 toward the crystal growth direction.
  • the second SiC epitaxial layer 14 forms the basis of the drift region 8 . That is, the second SiC epitaxial layer 14 is formed with a concentration lower than the target concentration of the drift region 8 .
  • a pentavalent element is implanted into the second SiC epitaxial layer 14 by ion implantation to form an n-type drift region 8 having a target concentration.
  • the pentavalent element is implanted into the entire second SiC epitaxial layer 14 so that the impurity concentration increases (specifically, gradually increases) in the crystal growth direction.
  • an n-type drift region 8 having a concentration gradient (target concentration) that increases from the second concentration C2 to the third concentration C3 in the crystal growth direction is formed.
  • the ion implantation method in this embodiment is a channeling implantation method.
  • the crystal axis of the SiC single crystal is specifically the c-axis ( ⁇ 0001> axis) of the SiC single crystal. This method reduces the probability of the pentavalent element colliding with constituent atoms of the SiC single crystal, so that the pentavalent element is implanted into the deep region of the second SiC epitaxial layer 14 .
  • a pentavalent element is implanted into the region on the main surface (crystal growth surface) side of second SiC epitaxial layer 14 and the region on the SiC wafer 10 side with respect to the intermediate portion of second SiC epitaxial layer 14 .
  • the second impurity in this form, is at least one of arsenic and antimony.
  • the basic concentration CA has a substantially constant concentration distribution in the thickness direction.
  • the additional concentration CB has a concentration distribution that rises toward the first main surface 3 .
  • the implantation depth of the second impurity into the second SiC epitaxial layer 14 is precisely adjusted by adjusting the implantation energy of the second impurity, the implantation temperature of the second impurity, the implantation angle of the second impurity, and the like.
  • the implantation energy of the second impurity may be adjusted in the range of 10 keV or more and 1000 keV or less (preferably 100 keV or more).
  • the implantation temperature of the second impurity may be adjusted in the range of 300° C. or higher and 1000° C. or lower.
  • the implantation angle of the second impurity is preferably set within a range of ⁇ 2°.
  • the second SiC epitaxial layer 14 (SiC wafer 10) has an off-angle ⁇ inclined in a predetermined off-direction D. As shown in FIG. Therefore, the angle of implantation of the second impurity into the second SiC epitaxial layer 14 or the angle of inclination of the second SiC epitaxial layer 14 with respect to the direction of implantation of the second impurity is adjusted according to the off-direction D and the off-angle ⁇ .
  • the second impurity may be phosphorus or nitrogen as a pentavalent element.
  • Phosphorus or nitrogen has the property of being difficult to be implanted into the deep region of the second SiC epitaxial layer 14 by the channeling implantation method. Therefore, the second impurity is preferably at least one of arsenic and antimony.
  • the annealing method electrically activates the second impurity and at the same time repairs lattice defects and the like occurring in the second SiC epitaxial layer 14 .
  • the annealing temperature of the second SiC epitaxial layer 14 may be 500° C. or higher and 2000° C. or lower.
  • Drift region 8 is thus formed.
  • a functional device 9 using part of the drift region 8 is formed on the main surface (crystal growth surface) side of the second SiC epitaxial layer 14 .
  • the SiC semiconductor device 1A is manufactured.
  • the second SiC epitaxial layer 14 having the target concentration of the drift region 8 from the beginning by an epitaxial growth method.
  • this method it is difficult to accurately control the amount of the pentavalent element to be introduced, so the drift region 8 is formed with relatively large concentration variations with respect to the target concentration.
  • Such a problem becomes more conspicuous as the thickness of the second SiC epitaxial layer 14 increases.
  • such a problem becomes more conspicuous as the impurity concentration of the second SiC epitaxial layer 14 increases.
  • the first step of preparing the n-type second SiC epitaxial layer 14 and the second step of forming the n-type drift region 8 are performed.
  • a low-concentration n-type second SiC epitaxial layer 14 is prepared.
  • the impurity concentration of the second SiC epitaxial layer 14 is less than the target concentration of the drift region 8 .
  • a pentavalent element is implanted into the second SiC epitaxial layer 14 by ion implantation to form an n-type drift region 8 having a target concentration.
  • the impurity concentration of the second SiC epitaxial layer 14 is complemented by the impurity concentration increased due to the ion implantation method.
  • the amount of impurity introduced can be appropriately adjusted compared to the epitaxial growth method involving the introduction of impurities. Thereby, the concentration variation of the drift region 8 with respect to the target concentration can be reduced. Therefore, it is possible to manufacture and provide the SiC semiconductor device 1A capable of improving electrical characteristics.
  • the second SiC epitaxial layer 14 having an impurity concentration adjusted by the first impurity may be prepared.
  • the drift region 8 may be formed by implanting a second impurity different from the first impurity into the second SiC epitaxial layer 14 .
  • the first impurity is preferably a pentavalent element other than phosphorus.
  • the first impurity is nitrogen.
  • the second impurity is preferably a pentavalent element other than phosphorus.
  • the second impurity is at least one of arsenic and antimony.
  • the ion implantation method is preferably a channeling implantation method that implants the second impurity along the crystal axis of the second SiC epitaxial layer 14 .
  • the second impurity is preferably implanted into the second SiC epitaxial layer 14 at an implantation angle of ⁇ 5° or less with respect to the crystal axis of the SiC single crystal.
  • the crystal axis of the SiC single crystal is preferably the c-axis.
  • the second SiC epitaxial layer 14 preferably has an off angle ⁇ of 10° or less with respect to the c-plane of the SiC single crystal.
  • the off-angle ⁇ preferably has an off-direction D along the a-axis direction of the SiC single crystal.
  • FIG. 6 is a cross-sectional view corresponding to FIG. 2 and showing a SiC semiconductor device 1B according to the second embodiment.
  • FIG. 7 is a graph showing impurity concentrations in the SiC chip 2 shown in FIG. In FIG. 7, the vertical axis indicates the impurity concentration and the horizontal axis indicates the depth.
  • structures corresponding to structures described in the first embodiment are denoted by the same reference numerals, and descriptions thereof are omitted.
  • SiC semiconductor device 1B includes SiC chip 2, n-type base region 6, n-type buffer region 7, n-type drift region 8 and function Including device 9 .
  • Drift region 8 in this embodiment includes a first region 8a and a second region 8b formed in this order from the bottom toward first main surface 3 .
  • the first region 8a is a region having an impurity concentration adjusted with one type of pentavalent element, and is formed in the surface layer portion of the first main surface 3 apart from the first main surface 3 .
  • the first region 8a is formed in a layer shape extending along the first main surface 3 above the buffer region 7 and exposed from the first to fourth side surfaces 5A to 5D.
  • the first region 8a is formed in a region on the second main surface 4 side (buffer region 7 side) with respect to the intermediate portion MID. It is preferable that the first region 8a be formed at a distance from the intermediate portion MID to the second main surface 4 side.
  • the first region 8a contains the first impurity and has a basic concentration CA resulting from the first impurity.
  • the first impurity is the same as in the first embodiment. That is, the first impurity may be any one of phosphorus, nitrogen, arsenic and antimony.
  • the first impurity is preferably a pentavalent element other than phosphorus.
  • the first impurity, in this form, is nitrogen.
  • the first region 8a has a substantially constant concentration distribution in the thickness direction. Of course, the first region 8a may have a concentration gradient (concentration distribution) that rises from the buffer region 7 (second concentration C2) toward the first main surface 3 .
  • the second region 8b is a region having an impurity concentration adjusted by at least two pentavalent elements.
  • the second region 8b is formed in a layered shape extending along the first main surface 3 in the region between the first main surface 3 and the first regions 8a, and exposed from The second region 8b is formed in a region on the first main surface 3 side with respect to the intermediate portion MID. It is preferable that the second region 8b is also formed in a region on the second main surface 4 side across the intermediate portion MID.
  • the second region 8b has a concentration gradient (concentration distribution) that rises (specifically, gradually increases) from the basic concentration CA ( ⁇ second concentration C2) of the first region 8a to a third concentration C3.
  • the second region 8b has a basic concentration CA caused by the first impurity and an additional concentration CB caused by the second impurity composed of a pentavalent element other than the first impurity.
  • the second impurity is the same as in the first embodiment. That is, the second impurity preferably contains at least one of arsenic and antimony.
  • the basic concentration CA of the second region 8b has a substantially constant concentration distribution in the thickness direction, as in the case of the first embodiment.
  • the basic concentration CA of the second region 8b may have a concentration gradient (concentration distribution) that rises toward the first main surface 3 .
  • the additional concentration CB of the second region 8b has a concentration gradient (concentration distribution) that rises toward the first main surface 3, as in the case of the first embodiment.
  • the second region 8b has a resistance value less than that of the first region 8a. That is, the first region 8a is a high resistance region and the second region 8b is a low resistance region.
  • the SiC semiconductor device 1B also achieves the same effects as those described for the SiC semiconductor device 1A.
  • FIGS. 8A and 8B are cross-sectional views showing a method of manufacturing the SiC semiconductor device 1B shown in FIG. 8A, first SiC epitaxial layer 13 and second SiC epitaxial layer 14 are formed on SiC wafer 10 through steps similar to those of FIGS. 4A to 4C.
  • a pentavalent element (n-type impurity) is implanted to the middle portion in the thickness direction of second SiC epitaxial layer 14 by an ion implantation method (channeling implantation method in this embodiment).
  • an n-type drift region 8 having a target concentration is formed.
  • Drift region 8 in this embodiment, includes a first region 8a made up of part of second SiC epitaxial layer 14 and a second region 8b in which second SiC epitaxial layer 14 is further implanted with a pentavalent element.
  • the impurity concentration of second region 8 b is adjusted so as to increase in the crystal growth direction of second SiC epitaxial layer 14 .
  • the method for manufacturing the SiC semiconductor device 1B also produces the same effects as those described for the method for manufacturing the SiC semiconductor device 1A.
  • FIG. 9 is a cross-sectional view corresponding to FIG. 2 and showing a SiC semiconductor device 1C according to the third embodiment.
  • FIG. 10 is a graph showing impurity concentrations in the SiC chip 2 shown in FIG. In FIG. 10, the vertical axis indicates the impurity concentration and the horizontal axis indicates the depth.
  • structures corresponding to structures described in the first and second embodiments are given the same reference numerals, and descriptions thereof are omitted.
  • SiC semiconductor device 1C has a structure in which "n-type region” is replaced with "p-type region” in SiC semiconductor device 1A. Specifically, SiC semiconductor device 1C includes p-type base region 16, p-type buffer region 17 and p-type buffer region 17 instead of n-type base region 6, n-type buffer region 7 and n-type drift region 8. includes a drift region 18 of the mold.
  • the first impurity is preferably composed of one type of trivalent element.
  • the first impurity may be any one of boron (B), aluminum (Al), gallium (Ga) and indium (In).
  • the first impurity is preferably a trivalent element other than boron.
  • the first impurity, in this form, is aluminum.
  • the base region 16 has a substantially constant first concentration C1 in the thickness direction.
  • the first concentration C1 may be 1 ⁇ 10 18 cm ⁇ 3 or more and 1 ⁇ 10 21 cm ⁇ 3 or less.
  • Base region 16 may have a thickness between 5 ⁇ m and 300 ⁇ m. The thickness of the base region 16 is preferably 50 ⁇ m or more and 250 ⁇ m or less.
  • Base region 16 is formed in a SiC substrate in this embodiment.
  • the p-type buffer region 17 contains a trivalent element and has an impurity concentration adjusted to decrease (specifically, gradually decrease) toward the first main surface 3 .
  • Buffer region 17 preferably contains any one of boron, aluminum, gallium and indium.
  • the buffer region 17 preferably contains a trivalent element other than boron.
  • the buffer region 17 has a concentration gradient that descends (specifically, gradually decreases) from the first concentration C1 toward the first main surface 3 from the base region 16 to a second concentration C2 (C2 ⁇ C1) that is less than the first concentration C1. (concentration distribution).
  • the second concentration C2 may be 1 ⁇ 10 14 cm ⁇ 3 or more and 1 ⁇ 10 16 cm ⁇ 3 or less.
  • the buffer region 17 may have a thickness of 0.1 ⁇ m or more and 5 ⁇ m or less. The thickness of the buffer region 17 is preferably 1 ⁇ m or more and 3 ⁇ m or less.
  • Buffer region 17 is formed in a SiC epitaxial layer in this embodiment.
  • the p-type drift region 18 contains a trivalent element other than boron and has an impurity concentration adjusted by the trivalent element other than boron.
  • Drift region 18 preferably includes at least one of aluminum, gallium and indium.
  • Drift region 18 has an impurity concentration adjusted to rise toward first main surface 3 . Specifically, the drift region 18 increases (specifically, It has a concentration gradient (concentration distribution) that gradually increases.
  • a third concentration C3 is the peak concentration of the drift region 18 .
  • the third concentration C3 may be located in the vicinity of the first main surface 3 (surface layer portion), and does not necessarily have to match the first main surface 3 .
  • the third concentration C3 is less than or equal to the first concentration C1 (C3 ⁇ C1).
  • the third concentration C3 is preferably 10 times or more the second concentration C2.
  • the third concentration C3 is preferably less than the first concentration C1 (C2 ⁇ C3 ⁇ C1).
  • the third concentration C3 may be 1 ⁇ 10 15 cm ⁇ 3 or more and 1 ⁇ 10 17 cm ⁇ 3 or less.
  • the drift region 18 has a base concentration CA and an additional concentration CB.
  • the add-on concentration CB complements the basal concentration CA.
  • the impurity concentration (third concentration C3) of the drift region 18 is the total value of the basic concentration CA and the additional concentration CB.
  • the basic concentration CA is due to the first impurity, which is a trivalent element.
  • the additional concentration CB is caused by a trivalent element of the same kind as the first impurity or a second impurity that is a trivalent element of a different kind from the first impurity.
  • the second impurity may be at least one of aluminum, gallium and indium.
  • the second impurity, in this form, is aluminum.
  • Drift region 18 has basic concentration CA (first impurity) and added concentration CB (second impurities).
  • the drift region 18 has a basic concentration CA (first impurity) and an additional concentration CB (second impurity) throughout the thickness direction.
  • the basic concentration CA has a substantially constant concentration distribution in the thickness direction.
  • the basic concentration CA is substantially equal to the second concentration C2, which is the lower concentration limit of the buffer area 17 (CA ⁇ C2).
  • the basic concentration CA may have a concentration gradient (concentration distribution) that rises (more specifically, gradually increases) from the buffer region 17 toward the first main surface 3 .
  • the additional concentration CB has a concentration distribution that rises toward the first main surface 3 .
  • the add-on concentration CB exceeds the basal concentration CA (CA ⁇ CB).
  • the add-on concentration CB is preferably 10 times or more the basal concentration CA.
  • the additional density CB is preferably less than the first density C1 (CA ⁇ CB ⁇ C1).
  • the drift region 18 preferably has a thickness exceeding the thickness of the buffer region 17 .
  • Drift region 18 may have a thickness of 1 ⁇ m or more and 25 ⁇ m or less.
  • Drift region 18 may have a thickness belonging to any one of the ranges of 1 ⁇ m to 5 ⁇ m, 5 ⁇ m to 10 ⁇ m, 10 ⁇ m to 15 ⁇ m, 15 ⁇ m to 20 ⁇ m, and 20 ⁇ m to 25 ⁇ m.
  • Drift region 18 particularly preferably has a thickness of 1 ⁇ m or more and 10 ⁇ m or less.
  • Drift region 18 is formed in a SiC epitaxial layer in this embodiment.
  • the SiC semiconductor device 1C also achieves the same effects as those described for the SiC semiconductor device 1A.
  • the SiC semiconductor device 1C is manufactured by replacing the pentavalent element with a predetermined trivalent element in the method of manufacturing the SiC semiconductor device 1A (FIGS. 4A to 4D). Therefore, the method for manufacturing the SiC semiconductor device 1C also produces the same effects as those described for the method for manufacturing the SiC semiconductor device 1A.
  • FIG. 11 is a cross-sectional view corresponding to FIG. 9 and showing a SiC semiconductor device 1D according to the fourth embodiment.
  • FIG. 12 is a graph showing impurity concentrations within the SiC chip 2 shown in FIG. In FIG. 12, the vertical axis indicates the impurity concentration and the horizontal axis indicates the depth.
  • structures corresponding to structures described in the first to third embodiments are denoted by the same reference numerals, and descriptions thereof are omitted.
  • SiC semiconductor device 1D includes SiC chip 2, p-type base region 16, p-type buffer region 17, p-type drift region 18 and function Including device 9 .
  • the drift region 18 has an impurity concentration adjusted with a trivalent element other than boron, as in the case of the third embodiment.
  • Drift region 18 includes a first region 18a and a second region 18b formed in this order from the bottom toward first main surface 3 in this embodiment.
  • the first region 18a is a region having an impurity concentration adjusted with one type of trivalent element, and is formed in the surface layer portion of the first main surface 3 apart from the first main surface 3. Specifically, the first region 18a is formed in a layer shape extending along the first main surface 3 above the buffer region 17 and exposed from the first to fourth side surfaces 5A to 5D. The first region 18a is formed in a region on the second main surface 4 side (buffer region 17 side) with respect to the intermediate portion MID. It is preferable that the first region 18a be formed spaced from the intermediate portion MID toward the second main surface 4 side.
  • the first region 18a contains the first impurity, which is a trivalent element, and has a basic concentration CA resulting from the first impurity.
  • the first impurity may be any one of aluminum, gallium and indium.
  • the first impurity, in this form, is aluminum.
  • the basic concentration CA is substantially equal to the second concentration C2, which is the lower limit concentration of the buffer area 17 (CA ⁇ C2).
  • the first region 18a has a substantially constant concentration distribution in the thickness direction. Of course, the first region 18a may have a concentration gradient (concentration distribution) that rises from the buffer region 17 (second concentration C2) toward the first main surface 3 .
  • the second region 18b is formed in a region between the first main surface 3 and the first region 18a.
  • the second region 18b is formed in layers extending along the first main surface 3 and exposed from the first main surface 3 and the first to fourth side surfaces 5A to 5D.
  • the second region 18b is formed in a region on the first main surface 3 side with respect to the intermediate portion MID. It is preferable that the second region 18b is also formed in a region on the second main surface 4 side across the intermediate portion MID.
  • the second region 18b is a region having an impurity concentration adjusted by a first impurity and a second impurity that is a trivalent element of the same kind as the first impurity or a trivalent element of a different kind from the first impurity.
  • the second impurity may be any one of aluminum, gallium and indium.
  • the second impurity, in this form, is aluminum.
  • the second region 18b in this embodiment has a basic concentration CA resulting from the first impurity and an additional concentration CB resulting from the second impurity.
  • the basic concentration CA of the second region 18b has a substantially constant concentration distribution in the thickness direction, as in the case of the third embodiment.
  • the basic concentration CA of the second region 18b may have a concentration gradient (concentration distribution) that rises toward the first main surface 3 .
  • the additional density CB has a density gradient (density distribution) that rises toward the first main surface 3 as in the case of the third embodiment.
  • the second region 18b has a resistance value less than that of the first region 18a. That is, the first region 18a is a high resistance region and the second region 18b is a low resistance region.
  • the SiC semiconductor device 1D also achieves the same effects as those described for the SiC semiconductor device 1A.
  • the SiC semiconductor device 1D is manufactured by replacing the pentavalent element with a predetermined trivalent element in the method of manufacturing the SiC semiconductor device 1B according to the second embodiment (FIGS. 8A and 8B). Therefore, the method for manufacturing the SiC semiconductor device 1D also produces the same effects as those described for the method for manufacturing the SiC semiconductor device 1A.
  • FIG. 13 is a cross-sectional view corresponding to FIG. 2 and showing a SiC semiconductor device 1E according to the fifth embodiment.
  • structures corresponding to structures described in the first to fourth embodiments are denoted by the same reference numerals, and descriptions thereof are omitted.
  • SiC semiconductor device 1E has a structure in which n-type base region 6 according to the first embodiment is changed to p-type base region 16 according to the third embodiment.
  • the n-type buffer region 17 offsets the p-type impurity concentration caused by the trivalent element in the base region 6 by the n-type impurity concentration caused by the pentavalent element at the boundary with the p-type base region 6. It may have a cancellation area that
  • the SiC semiconductor device 1E also achieves the same effects as those described for the SiC semiconductor device 1A.
  • SiC semiconductor device 1E is manufactured by preparing p-type SiC wafer 10 having an impurity concentration adjusted with a predetermined trivalent element in the method of manufacturing SiC semiconductor device 1A (FIGS. 4A to 4D). Therefore, the method for manufacturing the SiC semiconductor device 1E also produces the same effects as those described for the method for manufacturing the SiC semiconductor device 1A according to the first embodiment.
  • FIG. 14 is a cross-sectional view corresponding to FIG. 6 and showing a SiC semiconductor device 1F according to the sixth embodiment.
  • structures corresponding to structures described in the first to fifth embodiments are denoted by the same reference numerals, and descriptions thereof are omitted.
  • SiC semiconductor device 1F has a structure in which n-type base region 6 according to the second embodiment is changed to p-type base region 16 according to the third embodiment.
  • the n-type buffer region 17 offsets the p-type impurity concentration caused by the trivalent element in the base region 6 by the n-type impurity concentration caused by the pentavalent element at the boundary with the p-type base region 6. It may have a cancellation area that
  • the SiC semiconductor device 1F also achieves the same effects as those described for the SiC semiconductor device 1A.
  • the SiC semiconductor device 1F is produced by preparing a p-type SiC wafer 10 having an impurity concentration adjusted with a predetermined trivalent element in the method of manufacturing the SiC semiconductor device 1A (FIGS. 4A to 4D and FIGS. 8A to 8B). Manufactured by Therefore, the method for manufacturing the SiC semiconductor device 1F also produces the same effects as those described for the method for manufacturing the SiC semiconductor device 1A.
  • FIG. 15 corresponds to FIG. 2 and is a cross-sectional view showing a SiC semiconductor device 1G according to the seventh embodiment.
  • structures corresponding to structures described in the first to sixth embodiments are given the same reference numerals, and their descriptions are omitted.
  • a SiC semiconductor device 1G has a structure in which the p-type base region 16 according to the third embodiment is changed to the n-type base region 6 according to the first embodiment.
  • the p-type buffer region 17 offsets the n-type impurity concentration caused by the pentavalent element in the base region 6 with the p-type impurity concentration caused by the trivalent element at the boundary with the n-type base region 6. It may have a cancellation area that
  • the SiC semiconductor device 1G also achieves the same effects as those described for the SiC semiconductor device 1A.
  • SiC semiconductor device 1G is manufactured by preparing n-type SiC wafer 10 having an impurity concentration adjusted with a predetermined pentavalent element in the method for manufacturing SiC semiconductor device 1C according to the third embodiment. Therefore, the method for manufacturing the SiC semiconductor device 1G also produces the same effects as those described for the method for manufacturing the SiC semiconductor device 1A according to the first embodiment.
  • FIG. 16 is a cross-sectional view corresponding to FIG. 6 and showing a SiC semiconductor device 1H according to the eighth embodiment.
  • structures corresponding to structures described in the first to seventh embodiments are denoted by the same reference numerals, and descriptions thereof are omitted.
  • a SiC semiconductor device 1H has a structure in which the p-type base region 16 according to the fourth embodiment is changed to the n-type base region 6 according to the first embodiment.
  • the p-type buffer region 17 offsets the n-type impurity concentration caused by the pentavalent element in the base region 6 with the p-type impurity concentration caused by the trivalent element at the boundary with the n-type base region 6. It may have a cancellation area that
  • the SiC semiconductor device 1H also exhibits the same effects as those described for the SiC semiconductor device 1A.
  • SiC semiconductor device 1H is manufactured by preparing n-type SiC wafer 10 having an impurity concentration adjusted with a predetermined pentavalent element in the method for manufacturing SiC semiconductor device 1D according to the fourth embodiment. Therefore, the method for manufacturing the SiC semiconductor device 1H also produces the same effects as those described for the method for manufacturing the SiC semiconductor device 1A according to the first embodiment.
  • FIG. 17 is a plan view showing a SiC semiconductor device 1I according to the ninth embodiment.
  • 18 is a cross-sectional view taken along line XVIII-XVIII shown in FIG. 17.
  • FIG. 17 is a plan view showing a SiC semiconductor device 1I according to the ninth embodiment.
  • 18 is a cross-sectional view taken along line XVIII-XVIII shown in FIG. 17.
  • FIG. 17 structures corresponding to structures described in the first to eighth embodiments are given the same reference numerals, and their descriptions are omitted.
  • SiC semiconductor device 1I includes SiC chip 2, n-type base region 6, n-type buffer region 7, n-type semiconductor device 1A, and SiC semiconductor device 1I in the same manner as SiC semiconductor device 1A according to the first embodiment. drift region 8 and functional device 9 .
  • the SiC chip 2 has an off angle ⁇ and an off direction D as in the first embodiment.
  • the SiC semiconductor device 1I includes a plurality of p-type column regions 19 (a plurality of column regions) formed in the drift region 8 in this embodiment. Column region 19 may be referred to as an "impurity region".
  • a plurality of column regions 19 are formed using part of the SiC chip 2 .
  • a plurality of column regions 19 are formed in drift region 8 at intervals inwardly from the periphery of SiC chip 2 in plan view.
  • a plurality of column regions 19 may be arranged at intervals of 0.5 ⁇ m or more and 10 ⁇ m or less (column pitch).
  • the plurality of column regions 19 are preferably arranged at approximately equal intervals.
  • the plurality of column regions 19 may each have a width (column width) of 0.5 ⁇ m or more and 10 ⁇ m or less.
  • the plurality of column regions 19 preferably have approximately equal widths.
  • the plurality of column regions 19 form pn junctions with the drift regions 8, respectively.
  • the plurality of column regions 19 are formed in a column shape extending in the thickness direction of the drift region 8 in a cross-sectional view, and each form a pn junction along the thickness direction with the drift region 8 .
  • a plurality of column regions 19 preferably extend from first main surface 3 across intermediate portion MID.
  • a plurality of column regions 19 are formed spaced apart from the bottom of drift region 8 (that is, buffer region 7 ) toward first main surface 3 .
  • a plurality of column regions 19 face buffer region 7 with a relatively low-concentration bottom region of drift region 8 interposed therebetween.
  • a plurality of column regions 19 each form a superjunction structure with the drift region 8 . That is, the plurality of column regions 19 form pn junctions extending in the thickness direction of the drift region 8 so as to spread the depletion layer in the width direction of the drift region 8 .
  • the plurality of column regions 19 are preferably arranged at intervals such that the depletion layer extending from one column region 19 is connected to the depletion layer extending from the adjacent column region 19 .
  • the plurality of column regions 19 are formed in such a manner that the n-type impurity concentration of the drift region 8 is replaced with the p-type impurity concentration by a trivalent element.
  • the plurality of column regions 19 are composed of pentavalent elements composing the drift region 8 (basic concentration CA and additional concentration CB), as well as 3 atoms introduced at a p-type impurity concentration exceeding the n-type impurity concentration of the drift region 8. Each has a valence element.
  • the plurality of column regions 19 contain a trivalent element other than boron and have an impurity concentration adjusted by the trivalent element other than boron.
  • Column regions 19 preferably include at least one of aluminum, gallium and indium.
  • a plurality of column regions 19 have an impurity concentration adjusted to rise (specifically, gradually increase) toward first main surface 3 .
  • the plurality of column regions 19 have a p-type impurity concentration gradient proportional to the concentration gradient of the drift region 8 .
  • the plurality of column regions 19 preferably have an impurity concentration adjusted to maintain charge balance with the drift region 8 .
  • "Maintain charge balance" means that depletion layers extending from a plurality of column regions 19 are connected in regions between adjacent pairs of column regions 19, respectively.
  • the plurality of column regions 19 will charge balance when the impurity concentration of the plurality of columns is 1/x times the impurity concentration of the drift region 8. Hold.
  • the plurality of column regions 19 range from the second concentration C2 to the third concentration C3 corresponding to the drift region 8 having the concentration gradient increasing from the second concentration C2 to the third concentration C3. It is preferred to have an increasing p-type impurity concentration gradient.
  • the functional device 9 is formed using a drift region 8 and a plurality of column regions 19 in this form. That is, the SiC semiconductor device 1I includes a superjunction type functional device 9 .
  • the SiC semiconductor device 1I includes the SiC chip 2, the n-type drift region 8 and the p-type column region 19 (impurity region).
  • SiC chip 2 has a first main surface 3 .
  • Drift region 8 is formed in the surface layer portion of first main surface 3 and has an impurity concentration adjusted by at least two kinds of pentavalent elements.
  • Column region 19 is formed within drift region 8 to form a pn junction with drift region 8 .
  • a pn junction can be appropriately formed between drift region 8 and column region 19 . Therefore, it is possible to provide a SiC semiconductor device 1I capable of improving electrical characteristics (for example, breakdown voltage due to column region 19).
  • the SiC semiconductor device 1I includes a SiC chip 2, an n-type drift region 8 and a p-type column region 19 (impurity region).
  • SiC chip 2 has a first main surface 3 .
  • Drift region 8 is formed in the surface layer portion of first main surface 3 .
  • Column region 19 is formed in drift region 8 so as to form a pn junction with drift region 8 and has an impurity concentration adjusted with a trivalent element other than boron.
  • Boron has the property of being difficult to introduce into the deep region of the SiC chip 2 . Therefore, by adjusting the impurity concentration of column region 19 with a trivalent element other than boron, column region 19 having an impurity concentration with reduced variation with respect to the target concentration can be formed. Thereby, a pn junction can be appropriately formed between drift region 8 and column region 19 . Therefore, it is possible to provide a SiC semiconductor device 1I capable of improving electrical characteristics (for example, breakdown voltage due to column region 19).
  • the drift region 8 preferably has a concentration distribution that rises toward the first main surface 3 .
  • Column region 19 preferably has a concentration distribution that rises toward first main surface 3 .
  • Drift region 8 preferably contains at least one trivalent element selected from nitrogen, arsenic and antimony.
  • Column region 19 preferably contains at least one trivalent element selected from aluminum, gallium and indium.
  • the column region 19 preferably extends in the thickness direction within the drift region 8 so as to form a superjunction structure with the drift region 8 and the pn junction.
  • the column area 19 preferably traverses the middle MID.
  • Column region 19 is preferably formed at a distance from the bottom of drift region 8 toward first main surface 3 .
  • 19A and 19B are cross-sectional views showing a method of manufacturing the SiC semiconductor device 1I shown in FIG. 19A, drift region 8 is formed in second SiC epitaxial layer 14 through steps similar to those of FIGS. 4A to 4D.
  • a resist mask RM having a predetermined pattern is formed on second SiC epitaxial layer 14 .
  • the resist mask RM exposes regions where the plurality of column regions 19 are to be formed in the drift region 8 and covers the other regions.
  • a trivalent element p-type impurity is implanted into drift region 8 by ion implantation through resist mask RM to form a plurality of p-type column regions 19 having a target concentration.
  • a trivalent element is implanted into the drift region 8 so that the impurity concentration increases (specifically, gradually increases) in the crystal growth direction.
  • the ion implantation method in this step is the channeling implantation method.
  • a trivalent element is implanted into a region on the main surface (crystal growth surface) side of the second SiC epitaxial layer 14 and a region on the SiC wafer 10 side of the intermediate portion of the second SiC epitaxial layer 14 .
  • the implantation depth of the trivalent element into the drift region 8 is precisely adjusted by adjusting the implantation energy of the trivalent element, the implantation temperature of the second impurity, the implantation angle of the second impurity, and the like.
  • the implantation energy of the trivalent element may be adjusted in the range of 10 keV or more and 1000 keV or less (preferably 100 keV or more).
  • the implantation temperature of the trivalent element may be adjusted in the range of 300° C. or higher and 1000° C. or lower.
  • the implantation angle of the trivalent element is preferably set within a range of ⁇ 2°.
  • the second SiC epitaxial layer 14 (SiC wafer 10) has an off-angle ⁇ inclined in a predetermined off-direction D. As shown in FIG. Therefore, in the channeling implantation method, the implantation angle of the trivalent element into the second SiC epitaxial layer 14 or the tilt angle of the second SiC epitaxial layer 14 with respect to the implantation direction of the trivalent element is adjusted according to the off-direction D and the off-angle ⁇ . be done.
  • a plurality of column regions 19 extending in the off direction D are formed.
  • the trivalent element is implanted at an angle tilted with respect to the off-direction D, so the vector component of the trivalent element implanted into the second SiC epitaxial layer 14 is along the off-direction D. Therefore, the trivalent element is implanted along a line extending in the off-direction D in plan view, and implanted substantially perpendicularly to the c-plane of the SiC single crystal in a cross-sectional view in a direction orthogonal to the off-direction D.
  • the trivalent element used in the channeling implantation method may be at least one of boron, aluminum, gallium and indium.
  • boron has a property of being difficult to be implanted into the deep region of the second SiC epitaxial layer 14 by the channeling implantation method. Therefore, the trivalent element used in the channeling implantation method is preferably a trivalent element other than boron.
  • the annealing method electrically activates the trivalent element and at the same time repairs lattice defects and the like occurring in the second SiC epitaxial layer 14 .
  • the annealing temperature of the second SiC epitaxial layer 14 may be 500° C. or higher and 2000° C. or lower.
  • the activation of the trivalent elements may be performed simultaneously with the activation of the pentavalent elements in the drift region 8 . This forms a trivalent element.
  • functional device 9 utilizing drift region 8 and a plurality of column regions 19 is formed on the main surface (crystal growth surface) side of second SiC epitaxial layer 14 . Through the steps including the above, the SiC semiconductor device 1I is manufactured.
  • the method for manufacturing the SiC semiconductor device 1I includes the first step of preparing the second SiC epitaxial layer 14, the second step of forming the n-type drift region 8, and the third step of forming the p-type column region 19. including.
  • a low-concentration n-type second SiC epitaxial layer 14 is prepared. Specifically, the impurity concentration of the second SiC epitaxial layer 14 is less than the target concentration of the drift region 8 .
  • a pentavalent element is implanted into the second SiC epitaxial layer 14 by ion implantation to form an n-type drift region 8 having a target concentration.
  • a trivalent element (p-type impurity) is implanted into the second SiC epitaxial layer 14 by ion implantation to form a p-type column region 19 forming a pn junction with the drift region 8 .
  • the same effects as those described for the manufacturing method of the SiC semiconductor device 1A can be obtained. Further, according to the method for manufacturing SiC semiconductor device 1I, a pn junction can be appropriately formed between drift region 8 and column region 19 . Therefore, it is possible to manufacture and provide a SiC semiconductor device 1I capable of improving electrical characteristics (for example, breakdown voltage due to column region 19).
  • the method of manufacturing the SiC semiconductor device 1I includes a first step of preparing the second SiC epitaxial layer 14 having the n-type drift region 8 formed thereon, and a second step of forming the p-type column region 19. including.
  • a trivalent element (p-type impurity) other than boron is implanted into the second SiC epitaxial layer 14 by ion implantation to form a p-type column region 19 forming a pn junction with the drift region 8 . .
  • Boron has the property of being difficult to introduce into the deep region of the second SiC epitaxial layer 14 . Therefore, by adjusting the impurity concentration of column region 19 using a trivalent element other than boron, it is possible to suppress variations in the impurity concentration of column region 19 from the target concentration. Thereby, a pn junction can be appropriately formed between drift region 8 and column region 19 . Therefore, it is possible to manufacture and provide a SiC semiconductor device 1I capable of improving electrical characteristics (for example, breakdown voltage due to column region 19).
  • the second SiC epitaxial layer 14 having an impurity concentration adjusted by the first impurity may be prepared.
  • the drift region 8 may be formed by implanting a second impurity different from the first impurity into the second SiC epitaxial layer 14 .
  • the first impurity is preferably a pentavalent element other than phosphorus.
  • the first impurity is nitrogen.
  • the second impurity is preferably a pentavalent element other than phosphorus.
  • the second impurity is at least one of arsenic and antimony.
  • channeling implantation may be performed to implant a trivalent element along the crystal axis of the second SiC epitaxial layer 14.
  • the trivalent element used in the channeling implantation method is preferably a trivalent element other than boron.
  • the trivalent element used in the channeling implant method may be at least one of aluminum, gallium and indium.
  • the trivalent element is preferably implanted into the second SiC epitaxial layer 14 at an implantation angle of ⁇ 5° or less with respect to the crystal axis of the SiC single crystal.
  • the crystal axis of the SiC single crystal is preferably the c-axis.
  • the second SiC epitaxial layer 14 preferably has an off angle ⁇ of 10° or less with respect to the c-plane of the SiC single crystal.
  • the off-angle ⁇ preferably has an off-direction D along the a-axis direction of the SiC single crystal.
  • a column region 19 extending along the off-direction D is preferably formed in the channeling implantation method. According to this process, the vector component of the implanted trivalent element is along the off-direction D. As shown in FIG. As a result, the trivalent element is implanted substantially perpendicularly to the c-plane of the SiC single crystal on the line extending in the off-direction D, so that the column regions 19 can be properly formed.
  • FIG. 20 corresponds to FIG. 18 and is a plan view showing the SiC semiconductor device 1J according to the tenth embodiment.
  • structures corresponding to structures described in the first to ninth embodiments are denoted by the same reference numerals, and descriptions thereof are omitted.
  • SiC semiconductor device 1J includes SiC chip 2, n-type base region 6, n-type buffer region 7, n-type drift region, similarly to SiC semiconductor device 1B according to the second embodiment. 8 and functional device 9 .
  • Drift region 8 includes a first region 8a and a second region 8b.
  • SiC semiconductor device 1J includes a plurality of p-type column regions 19 formed in drift region 8 in this embodiment.
  • the plurality of column regions 19 are formed in the same manner as the column regions 19 according to the ninth embodiment in plan view.
  • a plurality of column regions 19 are each formed in the second region 8b so as to form a pn junction with the second region 8b of the drift region 8 in this embodiment.
  • the plurality of column regions 19 are formed in a column shape extending in the thickness direction of the second region 8b in a cross-sectional view, and each form a pn junction along the thickness direction with the second region 8b. .
  • the plurality of column regions 19 each extend from the first main surface 3 across the intermediate portion MID.
  • the plurality of column regions 19 are formed on the first main surface 3 side from the first region 8a at intervals, and face the buffer region 7 with a part of the first region 8a and the second region 8b interposed therebetween. preferably.
  • the lower end portions of the plurality of column regions 19 are preferably located in the region between the intermediate portion MID and the first region 8a.
  • a plurality of column regions 19 each form a superjunction structure with the second region 8b. That is, the plurality of column regions 19 form pn junctions extending in the thickness direction of the second region 8b so as to expand the depletion layer in the width direction of the second region 8b.
  • the plurality of column regions 19 are preferably arranged at intervals such that the depletion layer extending from one column region 19 is connected to the depletion layer extending from the adjacent column region 19 .
  • the plurality of column regions 19 are formed in such a manner that the n-type impurity concentration of the second region 8b is replaced (offset) by the p-type impurity concentration with the trivalent element. That is, the plurality of column regions 19 are doped with a p-type impurity concentration exceeding the n-type impurity concentration of the second region 8b in addition to the pentavalent element forming the second region 8b (basic concentration CA and additional concentration CB). each has a trivalent element.
  • the plurality of column regions 19 preferably have a p-type impurity concentration gradient proportional to the concentration gradient of the second region 8b.
  • the plurality of column regions 19 preferably have an impurity concentration adjusted to maintain charge balance with the second region 8b.
  • the functional device 9 is formed using a drift region 8 and a plurality of column regions 19 in this form. That is, the SiC semiconductor device 1J includes a superjunction type functional device 9 .
  • the SiC semiconductor device 1J also achieves the same effects as those described for the SiC semiconductor device 1I according to the ninth embodiment.
  • drift region 8 is formed in second SiC epitaxial layer 14 through steps similar to FIGS. 4A-4C and FIGS. 8A-8B.
  • Drift region 8 includes a first region 8a and a second region 8b.
  • a resist mask RM having a predetermined pattern is formed on second SiC epitaxial layer 14 .
  • the resist mask RM exposes regions where the plurality of column regions 19 are to be formed in the drift region 8 and covers the other regions.
  • a trivalent element p-type impurity
  • a trivalent element is implanted into the drift region 8 by an ion implantation method (channeling implantation method in this embodiment) through a resist mask RM to form a plurality of p-type column regions 19 having a target concentration. be done.
  • the trivalent element other than boron is implanted to the middle of the second region 8b in the thickness direction. Specifically, the trivalent element is implanted into the second region 8b at a distance from the first region 8a toward the first main surface 3 side.
  • the trivalent elements other than boron are in this form at least one of aluminum, gallium and indium.
  • the method for manufacturing the SiC semiconductor device 1J also produces the same effects as those described for the method for manufacturing the SiC semiconductor device 1I according to the ninth embodiment.
  • FIG. 22 is a cross-sectional view corresponding to FIG. 18 and showing a SiC semiconductor device 1K according to the eleventh embodiment.
  • structures corresponding to structures described in the first to tenth embodiments are denoted by the same reference numerals, and descriptions thereof are omitted.
  • a SiC semiconductor device 1K includes a SiC chip 2, a p-type base region 16, a p-type buffer region 17, a p-type drift region, similarly to the SiC semiconductor device 1C according to the third embodiment. 18 and functional device 9 .
  • the SiC semiconductor device 1K includes a plurality of n-type column regions 20 (a plurality of column regions) formed in the drift region 18 in this embodiment. Column region 20 may be referred to as an "impurity region".
  • a plurality of column regions 20 are formed using part of the SiC chip 2 .
  • the plurality of column regions 20 are formed in the same manner as the column regions 19 according to the ninth embodiment except that they contain pentavalent elements instead of trivalent elements.
  • the plurality of column regions 20 are formed in such a manner that the p-type impurity concentration of the drift region 18 is replaced with the n-type impurity concentration by the pentavalent element.
  • the plurality of column regions 20 are doped with an n-type impurity concentration exceeding the p-type impurity concentration of the drift region 18 in addition to the trivalent element forming the drift region 18 (basic concentration CA and additional concentration CB).
  • Each has a valence element.
  • the plurality of column regions 20 contain pentavalent elements other than phosphorus and nitrogen, and have impurity concentrations adjusted by the pentavalent elements other than phosphorus and nitrogen.
  • the plurality of column regions 20 preferably contain at least one of arsenic and antimony.
  • a plurality of column regions 20 have an impurity concentration adjusted to rise (specifically, gradually increase) toward first main surface 3 .
  • the plurality of column regions 20 preferably have an n-type impurity concentration gradient proportional to the concentration gradient of the drift region 18 .
  • the plurality of column regions 20 preferably have an impurity concentration adjusted to maintain charge balance with the drift region 18 .
  • the functional device 9 is formed using a drift region 18 and a plurality of column regions 20 in this form.
  • the SiC semiconductor device 1K includes a superjunction type functional device 9 .
  • the SiC semiconductor device 1K also achieves the same effects as those described for the SiC semiconductor device 1I according to the ninth embodiment.
  • the SiC semiconductor device 1K is manufactured by replacing the pentavalent element with a predetermined trivalent element in the method of manufacturing the SiC semiconductor device 1I according to the ninth embodiment (FIGS. 4A to 4D and FIGS. 19A to 19B). Therefore, the method for manufacturing the SiC semiconductor device 1K also produces the same effects as those described for the method for manufacturing the SiC semiconductor device 1I according to the ninth embodiment.
  • FIG. 23 is a plan view corresponding to FIG. 18 and showing the SiC semiconductor device 1L according to the twelfth embodiment.
  • structures corresponding to structures described in the first to eleventh embodiments are denoted by the same reference numerals, and description thereof will be omitted.
  • SiC semiconductor device 1L includes SiC chip 2, p-type base region 16, p-type buffer region 17, p-type drift region, as in SiC semiconductor device 1D according to the fourth embodiment. 18 and functional device 9 .
  • Drift region 18 includes a first region 18a and a second region 18b.
  • SiC semiconductor device 1L includes a plurality of n-type column regions 20 formed in drift region 18 in this embodiment.
  • the plurality of column regions 20 are formed in the same manner as the column regions 19 according to the tenth embodiment (ninth embodiment) except that they contain pentavalent elements instead of trivalent elements. Also, the plurality of column regions 20 are formed in the same manner as in the eleventh embodiment. A plurality of column regions 20 are each formed in the second region 18b so as to form a pn junction with the second region 18b in this embodiment. Specifically, the plurality of column regions 20 are formed in a column shape extending in the thickness direction of the second region 18b when viewed in cross section, and each form a pn junction along the thickness direction of the second region 18b. .
  • the plurality of column regions 20 each extend from the first main surface 3 across the intermediate portion MID.
  • the plurality of column regions 20 are formed on the first main surface 3 side from the first region 18a at intervals, and face the buffer region 17 with a portion of the first region 18a and the second region 18b interposed therebetween. is preferred.
  • the lower end portions of the plurality of column regions 20 are preferably located in the region between the intermediate portion MID and the first region 18a.
  • the plurality of column regions 20 are formed in such a manner that the p-type impurity concentration of the second region 18b is replaced (offset) with the n-type impurity concentration by the pentavalent element. That is, the plurality of column regions 20 are doped with an n-type impurity concentration exceeding the p-type impurity concentration of the second region 18b, in addition to the trivalent element forming the second region 18b (basic concentration CA and additional concentration CB). each has a pentavalent element.
  • a plurality of column regions 20 each form a superjunction structure with the second region 18b. That is, the plurality of column regions 20 form pn junctions extending in the thickness direction of the second region 18b so as to expand the depletion layer in the width direction of the second region 18b.
  • the plurality of column regions 20 are preferably spaced apart so that the depletion layer extending from one column region 20 is connected to the depletion layer extending from the adjacent column region 20 .
  • the plurality of column regions 20 preferably have an n-type impurity concentration gradient proportional to at least the concentration gradient of the second region 18b.
  • the plurality of column regions 20 preferably have an impurity concentration adjusted to maintain charge balance with the second region 18b.
  • the functional device 9 is formed using a drift region 18 and a plurality of column regions 20 in this form.
  • the SiC semiconductor device 1L includes a superjunction type functional device 9 .
  • the SiC semiconductor device 1L also achieves the same effects as those described for the SiC semiconductor device 1J according to the tenth embodiment.
  • the SiC semiconductor device 1L is manufactured by replacing the pentavalent element with a predetermined trivalent element in the method of manufacturing the SiC semiconductor device 1J according to the tenth embodiment (FIGS. 4A to 4D and FIGS. 21A to 21B). Therefore, the method for manufacturing the SiC semiconductor device 1L also produces the same effects as those described for the method for manufacturing the SiC semiconductor device 1J according to the tenth embodiment.
  • Form examples of the functional device 9 that can be applied to the first to twelfth embodiments will be described below.
  • a specific form example of the functional device 9 will be described below using any one of the SiC semiconductor devices 1A to 1L according to the first to twelfth embodiments.
  • FIG. 24 is a plan view showing a structure in which the functional device 9 according to the first embodiment is applied to the SiC semiconductor device 1A according to the first embodiment.
  • 25 is a cross-sectional view taken along line XXV-XXV shown in FIG. 24.
  • FIG. 26 is a plan view of the SiC chip 2 shown in FIG. 25.
  • FIG. Hereinafter, structures corresponding to structures described in the first embodiment are denoted by the same reference numerals, and descriptions thereof are omitted.
  • SiC semiconductor device 1A includes SiC chip 2, n-type base region 6, n-type buffer region 7, n-type drift region 8 and functional device 9.
  • FIG. The functional device 9 is a SiC-SBD in this form.
  • the base region 6 is formed as a cathode region of the SiC-SBD in this embodiment.
  • SiC semiconductor device 1 ⁇ /b>A includes p-type guard region 21 , insulating film 22 , first main surface electrode 23 and second main surface electrode 24 .
  • the guard region 21 is formed in the surface layer portion of the drift region 8 with a space inwardly from the periphery of the first main surface 3 (first to fourth side surfaces 5A to 5D).
  • Guard region 21 extends in a strip shape along the periphery of first main surface 3 in plan view.
  • guard region 21 is formed in an annular shape surrounding the inner portion of first main surface 3 in plan view.
  • guard region 21 is formed as a guard ring region.
  • Guard region 21 has an inner edge on the inner side of first main surface 3 and an outer edge on the peripheral side of first main surface 3 .
  • the p-type impurity in guard region 21 may or may not be activated.
  • the insulating film 22 covers the first main surface 3 . Specifically, insulating film 22 covers the region between the peripheral edge of first main surface 3 and guard region 21 so as to cover the outer edge of guard region 21 . Insulating film 22 has an opening 25 exposing the inner portion of first main surface 3 and the inner edge portion of guard region 21 .
  • the first principal surface electrode 23 covers the first principal surface 3 . Specifically, the first main surface electrode 23 enters the opening 25 from above the insulating film 22 and covers the first main surface 3 within the opening 25 . First main surface electrode 23 is electrically connected to drift region 8 and guard region 21 within opening 25 . The first main surface electrode 23 forms a Schottky junction with the drift region 8 in this form.
  • the second principal surface electrode 24 covers the second principal surface 4 . Specifically, the second principal surface electrode 24 covers substantially the entire second principal surface 4 . The second principal surface electrode 24 forms an ohmic contact with the base region 6 .
  • the SiC semiconductor device 1A having the SiC-SBD whose electrical characteristics are improved by the drift region 8 can be provided.
  • the structure of the functional device 9 (SiC-SBD) according to the first embodiment can be applied to any one of the first to twelfth embodiments excluding the first embodiment.
  • FIG. 27 is a plan view showing a structure in which the functional device 9 according to the second embodiment is applied to the SiC semiconductor device 1J according to the tenth embodiment.
  • 28 is a cross-sectional view taken along line XXVIII-XXVIII shown in FIG. 27.
  • FIG. 29 is a plan view of the SiC chip 2 shown in FIG. 28.
  • FIG. Hereinafter, structures corresponding to structures described in the tenth embodiment are denoted by the same reference numerals, and descriptions thereof are omitted.
  • SiC semiconductor device 1J includes SiC chip 2, n-type base region 6, n-type buffer region 7, n-type drift region 8, p-type column region 19 and a functional device. Including 9. Drift region 8 includes a first region 8a and a second region 8b. The functional device 9 is a superjunction SiC-SBD in this form. The base region 6 is formed as a cathode region of the SiC-SBD in this embodiment.
  • the SiC semiconductor device 1J includes a p-type guard region 21, an insulating film 22, a first principal surface electrode 23 and a second principal surface electrode, as in the functional device 9 (see FIGS. 24 to 26) according to the first embodiment. 24. Differences from the functional device 9 (see FIGS. 24 to 26) according to the first embodiment will be described below.
  • the guard region 21 is formed shallower than the plurality of column regions 19, and is formed at a depth position on the first main surface 3 side with respect to the bottoms of the plurality of columns. Guard region 21 is preferably formed in a region closer to first main surface 3 than intermediate portions of column regions 19 . The guard regions 21 may be connected to both ends of the plurality of column regions 19 in the longitudinal direction.
  • insulating film 22 has openings 25 exposing the inner edges of a plurality of column regions 19 and guard regions 21 in the inner portion of first main surface 3 .
  • First main surface electrode 23 is electrically connected to drift region 8 , multiple column regions 19 and guard region 21 within opening 25 .
  • the SiC semiconductor device 1J having the superjunction SiC-SBD whose electrical characteristics are improved by the drift region 8 and the column region 19 can be provided.
  • the structure of the functional device 9 (superjunction SiC-SBD) according to the second embodiment can also be applied to any one of the ninth to twelfth embodiments except for the tenth embodiment.
  • FIG. 30 is a plan view showing a structure in which the functional device 9 according to the third embodiment is applied to the SiC semiconductor device 1A according to the first embodiment.
  • 31 is a cross-sectional view taken along line XXXI-XXXI shown in FIG. 30.
  • FIG. 32 is an enlarged view of region XXXII shown in FIG. 33 is a cross-sectional view taken along line XXXIII-XXXIII shown in FIG. 32.
  • FIG. FIG. 34 is an enlarged view of area XXXIV shown in FIG.
  • structures corresponding to structures described in the first embodiment are denoted by the same reference numerals, and descriptions thereof are omitted.
  • SiC semiconductor device 1A includes SiC chip 2, n-type base region 6, n-type buffer region 7, n-type drift region 8 and functional device 9.
  • the functional device 9 is a trench gate type SiC-MISFET in this embodiment.
  • the base region 6 is formed as the drain region of the SiC-MISFET in this embodiment.
  • the SiC semiconductor device 1A has an active surface 31, an outside surface 32, and first to fourth connection surfaces 33A to 33D (connecting surfaces) formed on the first main surface 3. .
  • the active surface 31, the outer surface 32 and the first to fourth connecting surfaces 33A-33D define an active mesa 34 on the first main surface 3.
  • Active surface 31 may be referred to as the "first surface”
  • outer surface 32 may be referred to as the “second surface” or “peripheral surface”
  • active plateau 34 may be referred to as the "plateau.”
  • the active surface 31 is formed spaced inwardly from the periphery of the first main surface 3 (first to fourth side surfaces 5A to 5D).
  • the active surface 31 has a flat surface extending in the first direction X and the second direction Y. As shown in FIG.
  • the active surface 31 has the off-angle ⁇ and the off-direction D described above.
  • the active surface 31 is formed in a square shape having four sides parallel to the first to fourth side surfaces 5A to 5D in plan view.
  • the outer side surface 32 is located outside the active surface 31 and recessed from the active surface 31 in the thickness direction of the SiC chip 2 (the second main surface 4 side).
  • the outer surface 32 is specifically recessed to a depth less than the thickness of the drift region 8 to expose the drift region 8 .
  • the outer surface 32 is formed in a strip shape extending along the active surface 31 in plan view.
  • the outer surface 32 is formed in an annular shape (specifically, a square annular shape) surrounding the active surface 31 in plan view.
  • the outer side surface 32 has a flat surface extending in the first direction X and the second direction Y and formed substantially parallel to the active surface 31 .
  • the outer surface 32 has an off angle ⁇ and an off direction D like the active surface 31 .
  • the outer side surface 32 communicates with the first to fourth side surfaces 5A to 5D.
  • the first to fourth connection surfaces 33A to 33D extend in the normal direction Z and connect the active surface 31 and the outer surface 32.
  • the first connection surface 33A is located on the first side surface 5A side
  • the second connection surface 33B is located on the second side surface 5B side
  • the third connection surface 33C is located on the third side surface 5C side
  • the fourth connection surface 33D is located. is located on the side of the fourth side surface 5D.
  • the first connection surface 33A and the second connection surface 33B extend in the first direction X and face the second direction Y.
  • the third connection surface 33C and the fourth connection surface 33D extend in the second direction Y and face the first direction X.
  • the drift region 8 is exposed through the first to fourth connection surfaces 33A to 33D.
  • the first to fourth connection surfaces 33A to 33D may extend substantially perpendicularly between the active surface 31 and the outer surface 32 so that a quadrangular prism-shaped active plateau 34 is defined.
  • the first to fourth connection surfaces 33A to 33D may be inclined downward from the active surface 31 toward the outer surface 32 so as to define an active plateau 34 in the shape of a truncated square pyramid.
  • SiC semiconductor device 1 ⁇ /b>A includes active plateau 34 formed in drift region 8 on first main surface 3 . Active plateau 34 is formed only in drift region 8 and not in base region 6 and buffer region 7 .
  • the SiC semiconductor device 1A includes a SiC-MISFET formed on the active surface 31.
  • the structure of the SiC-MISFET will be specifically described below.
  • SiC semiconductor device 1A includes a p-type body region 35 formed in a surface layer portion of active surface 31 .
  • the body region 35 forms part of the body diode of the SiC-MISFET.
  • the body region 35 may be formed over the entire surface layer of the active surface 31 .
  • the SiC semiconductor device 1A includes an n-type source region 36 formed in the surface layer portion of the body region 35 .
  • the source region 36 forms the source of the SiC-MISFET.
  • the source region 36 may be formed over the entire surface layer of the body region 35 .
  • the source region 36 has an n-type impurity concentration exceeding the n-type impurity concentration of the drift region 8 .
  • Source region 36 forms channel CH of drift region 8 and SiC-MISFET in body region 35 .
  • the SiC semiconductor device 1A includes a plurality of trench gate structures 37 formed on the active surface 31.
  • a plurality of trench gate structures 37 form gates of the SiC-MISFET and control inversion (ON) and non-inversion (OFF) of the channel CH.
  • a plurality of trench gate structures 37 are formed across body region 35 and source region 36 to drift region 8 .
  • the plurality of trench gate structures 37 are formed in the first direction X at intervals in a plan view, and are formed in strips extending in the second direction Y, respectively. Each trench gate structure 37 is formed spaced apart from the bottom of the drift region 8 toward the active surface 31 side and faces the buffer region 7 with a part of the drift region 8 interposed therebetween.
  • Each trench gate structure 37 includes a gate trench 38 , a gate insulating film 39 and a gate electrode 40 .
  • a gate trench 38 is formed in the active surface 31 .
  • the gate insulating film 39 is formed in a film shape on the inner wall of the gate trench 38 .
  • the gate electrode 40 is embedded in the gate trench 38 with the gate insulating film 39 interposed therebetween.
  • Gate electrode 40 faces drift region 8 , body region 35 and source region 36 with gate insulating film 39 interposed therebetween.
  • a gate potential is applied to the gate electrode 40 .
  • the SiC semiconductor device 1A includes a plurality of trench source structures 41 formed on the active surface 31.
  • a plurality of trench source structures 41 are respectively formed in regions between two adjacent trench gate structures 37 on the active surface 31 .
  • the plurality of trench source structures 41 are each formed in a strip shape extending in the second direction Y in plan view.
  • a plurality of trench source structures 41 are formed across body region 35 and source region 36 to reach drift region 8 .
  • a plurality of trench source structures 41 are formed spaced apart from the bottom of the drift region 8 toward the active surface 31 side and face the buffer region 7 with a portion of the drift region 8 interposed therebetween.
  • Each trench source structure 41 has a depth exceeding the depth of the trench gate structure 37 .
  • the bottom wall of each trench source structure 41 is located on the bottom side of drift region 8 with respect to the bottom wall of each trench gate structure 37 .
  • the bottom wall of each trench source structure 41 lies substantially coplanar with the outer surface 32 in this configuration.
  • each trench source structure 41 may have a depth approximately equal to the depth of trench gate structure 37 .
  • Each trench source structure 41 includes a source trench 42 , a source insulating film 43 and a source electrode 44 .
  • a source trench 42 is formed in the active surface 31 .
  • the source insulating film 43 is formed like a film on the inner wall of the source trench 42 .
  • the source electrode 44 is embedded in the source trench 42 with the source insulating film 43 interposed therebetween. A source potential is applied to the source electrode 44 .
  • the SiC semiconductor device 1A includes a plurality of p-type contact regions 45 respectively formed in regions along the trench source structures 41 in the drift region 8 .
  • the p-type impurity concentration of the plurality of contact regions 45 exceeds the p-type impurity concentration of the body region 35 .
  • a plurality of contact regions 45 are spaced apart in the second direction Y and cover corresponding trench source structures 41 in a one-to-many correspondence.
  • a plurality of contact regions 45 may respectively cover corresponding trench source structures 41 in a one-to-one correspondence.
  • Each contact region 45 covers the sidewalls and bottom walls of each trench source structure 41 and is electrically connected to body region 35 .
  • the SiC semiconductor device 1A includes a plurality of p-type well regions 46 respectively formed in regions along the plurality of trench source structures 41 in the surface layer portion of the active surface 31 .
  • the p-type impurity concentration of the plurality of well regions 46 exceeds the p-type impurity concentration of the body regions 35 and is lower than the p-type impurity concentration of the contact regions 45 .
  • a plurality of well regions 46 cover respective trench source structures 41 with a plurality of contact regions 45 interposed therebetween.
  • Each well region 46 may be formed in a strip shape extending along the corresponding trench source structure 41 .
  • Each well region 46 covers the sidewalls and bottom walls of each trench source structure 41 and is electrically connected to body region 35 .
  • SiC semiconductor device 1A includes p-type outer contact region 48 formed in the surface layer portion of drift region 8 on outer side surface 32 .
  • Outer contact region 48 preferably has a p-type impurity concentration that exceeds the p-type impurity concentration of body region 35 .
  • the outer contact region 48 is spaced apart from the peripheral edge of the active surface 31 and the peripheral edge of the outer side surface 32 in plan view.
  • the outer contact region 48 is formed in a strip shape extending along the active surface 31 in plan view.
  • the outer contact region 48 is formed in a ring shape (specifically, a square ring shape) surrounding the active surface 31 in plan view.
  • the outer contact region 48 is spaced from the bottom of the drift region 8 to the outer side surface 32 .
  • the entire outer contact region 48 is located on the bottom side of the drift region 8 with respect to the bottom walls of the plurality of trench gate structures 37 .
  • Outer contact region 48 forms a pn junction with drift region 8 .
  • a pn junction diode is formed having the outer contact region 48 as an anode and the drift region 8 as a cathode.
  • the SiC semiconductor device 1A includes a p-type outer well region 49 formed on the surface layer of the outer side surface 32 .
  • the outer well region 49 has a p-type impurity concentration lower than that of the outer contact region 48 .
  • the p-type impurity concentration of the outer well region 49 is preferably substantially equal to the p-type impurity concentration of the well region 46 .
  • the outer well region 49 is formed in a region between the peripheral edge of the active surface 31 and the outer contact region 48 in plan view.
  • the outer well region 49 is formed in a strip shape extending along the active surface 31 in plan view.
  • the outer well region 49 is formed in a ring shape (specifically, a square ring shape) surrounding the active surface 31 in plan view.
  • Outer well region 49 is electrically connected to outer contact region 48 .
  • the outer well region 49 extends from the outer side surface 32 toward the first to fourth connection surfaces 33A to 33D and covers the first to fourth connection surfaces 33A to 33D inside the SiC chip 2.
  • the outer well region 49 is electrically connected to the body region 35 on the surface layer of the active surface 31 .
  • the outer well region 49 is formed deeper than the outer contact region 48 . Outer well region 49 is spaced from the bottom of drift region 8 to outer surface 32 . The outer well region 49 is located on the bottom side of the drift region 8 with respect to the bottom walls of the plurality of trench gate structures 37 . Outer well region 49 forms a pn junction with drift region 8 .
  • the SiC semiconductor device 1A has at least one (preferably 2 or more and 20 or less) p-type field regions formed in a region between the outer contact region 48 and the peripheral edge of the outer side surface 32 in the surface layer portion of the outer side surface 32. 50 included.
  • a plurality of field regions 50 relax the electric field within the SiC chip 2 at the outer surface 32 .
  • the number, width, depth, p-type impurity concentration, etc. of the field regions 50 are arbitrary, and can take various values according to the electric field to be relaxed.
  • SiC semiconductor device 1A includes five field regions 50 in this embodiment.
  • a plurality of field regions 50 are formed at intervals from the outer contact region 48 toward the periphery of the outer side surface 32 .
  • the plurality of field regions 50 are formed in strips extending along the active surface 31 in plan view.
  • the plurality of field regions 50 are formed in a ring shape (specifically, a square ring shape) surrounding the active surface 31 in plan view.
  • the plurality of field regions 50 are formed as FLR (Field Limiting Ring) regions.
  • a plurality of field regions 50 are spaced apart from the bottom of the drift region 8 to the outer surface 32 .
  • Field regions 50 are located on the bottom side of drift region 8 with respect to the bottom walls of trench gate structures 37 .
  • a plurality of field regions 50 are formed deeper than the outer contact region 48 .
  • the innermost field region 50 may be connected to the outer contact region 48 .
  • the field regions 50 other than the innermost field region 50 may be formed in an electrically floating state.
  • the SiC semiconductor device 1A includes a main surface insulating film 51 covering the first main surface 3 (the active surface 31, the outer side surface 32 and the first to fourth connection surfaces 33A to 33D).
  • Main surface insulating film 51 continues to gate insulating film 39 and source insulating film 43 and exposes gate electrode 40 and source electrode 44 .
  • the SiC semiconductor device 1A includes a sidewall structure 52 formed above the outer surface 32 so as to cover at least one of the first to fourth connection surfaces 33A to 33D.
  • the sidewall structure 52 is formed on (on) the main surface insulating film 51 .
  • Sidewall structure 52 may comprise an inorganic insulator or polysilicon.
  • the SiC semiconductor device 1A includes an interlayer insulating film 53 formed on the main surface insulating film 51 .
  • the interlayer insulating film 53 covers the active surface 31, the outer side surface 32 and the first to fourth connection surfaces 33A to 33D.
  • the interlayer insulating film 53 covers the main surface insulating film 51 with the sidewall structure 52 interposed therebetween.
  • the SiC semiconductor device 1A includes a gate main surface electrode 54 (first main surface electrode) formed on the first main surface 3 (on the interlayer insulating film 53).
  • the gate main surface electrode 54 transmits a gate potential input from the outside to the plurality of trench gate structures 37 (gate electrodes 40).
  • the gate main surface electrode 54 is arranged on the active surface 31 and not on the outer surface 32 in this embodiment.
  • Gate main surface electrode 54 includes gate pad electrode 55 and gate interconnection electrode 56 .
  • the gate pad electrode 55 is arranged on the peripheral edge of the active surface 31 in a region close to the central portion of the first connection surface 33A.
  • the gate wiring electrode 56 is drawn out from the gate main surface electrode 54 onto the interlayer insulating film 53 .
  • the gate wiring electrode 56 is formed in a strip shape extending along the periphery of the active surface 31 so as to intersect (specifically, perpendicularly) end portions of the plurality of trench gate structures 37 in plan view.
  • the gate wiring electrode 56 penetrates the interlayer insulating film 53 and is electrically connected to the plurality of trench gate structures 37 (gate electrodes 40).
  • Gate wiring electrode 56 transmits the gate potential applied to gate main surface electrode 54 to trench gate structures 37 .
  • the SiC semiconductor device 1A includes a source main surface electrode 57 (second main surface electrode) formed on the first main surface 3 (on the interlayer insulating film 53).
  • the source main surface electrode 57 transmits an externally input source potential to the plurality of trench source structures 41 (source electrodes 44).
  • the source main surface electrode 57 is arranged on the active surface 31 and the outer surface 32 in this embodiment.
  • Source main surface electrode 57 includes source pad electrode 58 and source line electrode 59 .
  • the source pad electrode 58 is arranged on the active surface 31 spaced apart from the gate main surface electrode 54 .
  • the source pad electrode 58 is formed in a polygonal shape having a concave portion recessed toward the inside of the active surface 31 so as to be aligned with the gate main surface electrode 54 on the side along the gate main surface electrode 54 in plan view. It is The source pad electrode 58 penetrates the interlayer insulating film 53 and is electrically connected to the multiple trench source structures 41 , the source regions 36 and the multiple well regions 46 . The source pad electrode 58 transmits an externally input source potential to the plurality of trench source structures 41 , the source regions 36 and the plurality of well regions 46 .
  • the source wiring electrode 59 is drawn out from the source pad electrode 58 onto the interlayer insulating film 53 and formed in a strip shape extending along the peripheral edge of the active surface 31 (first to fourth connection surfaces 33A to 33D).
  • the source wiring electrode 59 is formed in a ring shape (specifically, a square ring shape) surrounding the gate main surface electrode 54, the source pad electrode 58 and the gate wiring electrode 56 collectively in plan view.
  • the source wiring electrode 59 covers the sidewall structure 52 with the interlayer insulating film 53 interposed therebetween, and is drawn out from the active surface 31 side to the outer surface 32 side.
  • the source wiring electrode 59 penetrates the interlayer insulating film 53 on the side of the outer surface 32 and is electrically connected to the outer contact region 48 .
  • the source wiring electrode 59 preferably covers the entire sidewall structure 52 and the outer contact region 48 over the entire circumference.
  • the source wiring electrode 59 transmits the source potential applied to the source pad electrode 58 to the plurality of outer contact regions 48 .
  • the SiC semiconductor device 1A includes a drain electrode 60 (third main surface electrode) formed on the second main surface 4.
  • the drain electrode 60 covers the entire area of the second main surface 4 and continues to the periphery of the second main surface 4 (first to fourth side surfaces 5A to 5D). Drain electrode 60 forms ohmic contact with base region 6 (second main surface 4). Drain electrode 60 transmits a drain potential to base region 6 .
  • the SiC semiconductor device 1A having the trench gate type SiC-MISFET whose electrical characteristics are improved by the drift region 8 can be provided.
  • the structure of the functional device 9 (SiC-MISFET) according to the third embodiment can be applied to any one of the first to twelfth embodiments excluding the first embodiment.
  • the active plateau 34 is formed only in the second region 8b of the drift region 8.
  • the functional device 9 is formed in the second region 8b.
  • the structure of the functional device 9 according to the third embodiment is formed in the p-type drift region 18, the “n-type region” is replaced with the “p-type region”, and the “p-type region” is replaced with the “n-type region”. ”.
  • FIG. 35 is a plan view showing a structure in which the functional device 9 according to the fourth embodiment is applied to the SiC semiconductor device 1J according to the tenth embodiment.
  • FIG. 36 is an enlarged view of area XXXVI shown in FIG. 37 is a cross-sectional view taken along line XXXVII-XXXVII shown in FIG. 36.
  • FIG. Hereinafter, structures corresponding to structures described in the tenth embodiment are denoted by the same reference numerals, and descriptions thereof are omitted.
  • SiC semiconductor device 1J includes SiC chip 2, n-type base region 6, n-type buffer region 7, n-type drift region 8, p-type column region 19 and a functional device. Including 9.
  • the drift region 8 includes a first region 8a and a second region 8b as in the tenth embodiment.
  • the column region 19 is formed in the second region 8b as in the tenth embodiment.
  • 35 to 37 show an example in which the column regions 19 are arranged in the first direction X (a-axis direction) at intervals in a plan view and formed in a band shape extending in the second direction Y (m-axis direction).
  • the functional device 9 is a trench gate superjunction type SiC-MISFET in this embodiment. The structure of the SiC-MISFET will be specifically described below.
  • the SiC semiconductor device 1J includes a p-type body region 61 formed in the surface layer portion of the first main surface 3 .
  • Body region 61 forms part of the body diode of the SiC-MISFET. More specifically, the body region 61 is formed spaced from the lower ends of the plurality of column regions 19 toward the first main surface 3 so as to be connected to the plurality of column regions 19 . It is preferable that the body region 61 be formed spaced apart from the intermediate portions of the plurality of column regions 19 toward the first main surface 3 side.
  • the SiC semiconductor device 1J includes an n-type source region 62 formed in the surface layer portion of the body region 61 .
  • the source region 62 forms the source of the SiC-MISFET.
  • the source region 62 has an n-type impurity concentration exceeding the n-type impurity concentration of the drift region 8 .
  • Source region 62 forms channel CH of drift region 8 and SiC-MISFET in body region 61 .
  • the SiC semiconductor device 1J includes a plurality of trench gate structures 63 formed on the first main surface 3.
  • a plurality of trench gate structures 63 form gates of the SiC-MISFET and control inversion (ON) and non-inversion (OFF) of the channel CH.
  • a plurality of trench gate structures 63 are formed across body region 61 and source region 62 to reach drift region 8 .
  • a plurality of trench gate structures 63 are specifically formed in regions between two adjacent column regions 19 in plan view.
  • the plurality of trench gate structures 63 are each formed in a strip shape extending in the direction in which the plurality of column regions 19 extend in plan view. That is, the plurality of trench gate structures 63 are arranged in stripes extending parallel to the plurality of column regions 19 .
  • the plurality of trench gate structures 63 are each formed in a strip shape extending in a direction intersecting (perpendicular to) the plurality of column regions 19 in plan view.
  • Each trench gate structure 63 is formed at a distance from the bottom of the drift region 8 to the first main surface 3 side and faces the buffer region 7 with a part of the drift region 8 interposed therebetween. Specifically, each trench gate structure 63 is formed in the second region 8b with a gap from the first region 8a toward the first main surface 3 side, and forms part of the second region 8b and the first region 8a. It faces the buffer area 7 on both sides.
  • Each trench gate structure 63 includes a gate trench 64 , a gate insulating film 65 and a gate electrode 66 .
  • Gate trench 64 is formed in first main surface 3 .
  • the gate insulating film 65 is formed in a film shape on the inner wall of the gate trench 64 .
  • the gate electrode 66 is embedded in the gate trench 64 with the gate insulating film 65 interposed therebetween.
  • Gate electrode 66 faces drift region 8 (second region 8b), body region 61 and source region 62 with gate insulating film 65 interposed therebetween.
  • a gate potential is applied to the gate electrode 66 .
  • the SiC semiconductor device 1J includes a plurality of p-type contact regions 67 formed in the surface layer portion of the body region 61 .
  • the p-type impurity concentration of the contact regions 67 exceeds the p-type impurity concentration of the body region 61 .
  • a plurality of contact regions 67 are formed in regions between two adjacent gate trenches 64 in plan view.
  • the plurality of contact regions 67 are opposed to the plurality of column regions 19 in a one-to-one correspondence relationship in plan view.
  • the plurality of contact regions 67 are each formed in a strip shape extending in the second direction Y in plan view.
  • a plurality of contact regions 67 are formed spaced apart in the first direction X from two adjacent gate trenches 64 .
  • the SiC semiconductor device 1J includes a main surface insulating film 68 covering the first main surface 3.
  • the main surface insulating film 68 continues to the gate insulating film 65 and exposes the gate electrode 66 .
  • SiC semiconductor device 1J includes an interlayer insulating film 69 formed on main surface insulating film 68 .
  • the interlayer insulating film 69 covers the first main surface 3 with the main surface insulating film 68 interposed therebetween.
  • the SiC semiconductor device 1J includes a gate main surface electrode 70 (first main surface 3 electrode) formed on the first main surface 3 (on the interlayer insulating film 69).
  • the gate main surface electrode 70 transmits a gate potential input from the outside to the plurality of trench gate structures 63 (gate electrodes 66).
  • Gate main surface electrode 70 includes a gate pad electrode 71 and a gate interconnection electrode 72 .
  • the gate pad electrode 71 is arranged in the peripheral edge portion of the first main surface 3 in a region close to the central portion of the first side surface 5A.
  • the gate wiring electrode 72 is drawn out from the gate main surface electrode 70 onto the interlayer insulating film 69 .
  • the gate wiring electrode 72 is formed in a band shape extending along the periphery of the first main surface 3 so as to intersect (specifically, perpendicularly) end portions of the plurality of trench gate structures 63 in plan view.
  • the gate wiring electrode 72 penetrates the interlayer insulating film 69 and is electrically connected to the plurality of trench gate structures 63 (gate electrodes 66).
  • Gate wiring electrode 72 transmits the gate potential applied to gate main surface electrode 70 to trench gate structures 63 .
  • the SiC semiconductor device 1J includes a source main surface electrode 73 (second main surface electrode) formed on the first main surface 3 (on the interlayer insulating film 69).
  • Source main surface electrode 73 transmits an externally input source potential to source region 62 and a plurality of contact regions 67 .
  • Source main surface electrode 73 includes source pad electrode 74 .
  • the source pad electrode 74 is arranged on the first main surface 3 with a space from the gate main surface electrode 70 .
  • the source pad electrode 74 has a polygonal shape having a concave portion recessed toward the inside of the first main surface 3 so as to be aligned with the gate main surface electrode 70 on the side along the gate main surface electrode 70 in plan view. is formed in The source pad electrode 74 penetrates the interlayer insulating film 69 and is electrically connected to the source region 62 and the multiple contact regions 45 . Source pad electrode 74 transmits an externally input source potential to source region 62 and contact regions 45 .
  • the SiC semiconductor device 1J includes a drain electrode 75 (third main surface electrode) formed on the second main surface 4.
  • the drain electrode 75 covers the entire area of the second main surface 4 and continues to the peripheral edge (first to fourth side surfaces 5A to 5D) of the second main surface 4. As shown in FIG. Drain electrode 75 forms ohmic contact with base region 6 (second main surface 4).
  • the SiC semiconductor device 1J having the trench gate superjunction type SiC-MISFET whose electrical characteristics are improved by the drift region 8 and the plurality of column regions 19 can be provided.
  • the structure of the functional device 9 (SiC-MISFET) according to the fourth embodiment can also be applied to any one of the ninth to twelfth embodiments, excluding the tenth embodiment.
  • the structure of the functional device 9 according to the fourth embodiment is formed in the p-type drift region 18, "n-type region” is replaced with "p-type region”, and "p-type region” is replaced with "n-type region”. ”.
  • FIG. 38 is a cross-sectional view showing a structure in which the functional device 9 according to the fifth embodiment is applied to the SiC semiconductor device 1J according to the tenth embodiment.
  • structures corresponding to structures described in the tenth embodiment are denoted by the same reference numerals, and descriptions thereof are omitted.
  • SiC semiconductor device 1J includes SiC chip 2, n-type base region 6, n-type buffer region 7, n-type drift region 8, p-type column region 19 and functional device 9. .
  • the drift region 8 includes a first region 8a and a second region 8b as in the tenth embodiment.
  • the column region 19 is formed in the second region 8b as in the tenth embodiment.
  • FIG. 38 shows an example in which the column regions 19 are arranged at intervals in the first direction X (a-axis direction) in a plan view and formed in a band shape extending in the second direction Y (m-axis direction).
  • the functional device 9 is a planar gate superjunction type SiC-MISFET in this embodiment. The structure of the SiC-MISFET will be specifically described below.
  • the SiC semiconductor device 1J includes a plurality of p-type body regions 81 formed in the surface layer portion of the first main surface 3 .
  • a plurality of body regions 81 form part of the body diode of the SiC-MISFET.
  • the plurality of body regions 81 are spaced apart from the lower ends of the plurality of column regions 19 toward the first main surface 3 so as to be connected to the plurality of column regions 19 in a one-to-one correspondence relationship. formed. It is preferable that the body region 81 is formed spaced apart from the middle portion of the plurality of column regions 19 toward the first main surface 3 in the thickness direction.
  • the plurality of body regions 81 may each be formed in a strip shape extending along the plurality of column regions 19 in plan view.
  • the SiC semiconductor device 1J includes a plurality of n-type source regions 82 formed in surface layer portions of a plurality of body regions 81, respectively. It forms the source of the SiC-MISFET.
  • the source region 82 has an n-type impurity concentration exceeding the n-type impurity concentration of the drift region 8 .
  • the plurality of source regions 82 are formed in inner portions of the corresponding body regions 81 spaced apart from the peripheral edges of the corresponding body regions 81 in plan view.
  • the plurality of source regions 82 may each be formed in a strip shape extending along the plurality of column regions 19 in plan view. Source region 82 forms channel CH of drift region 8 and SiC-MISFET in body region 81 .
  • SiC semiconductor device 1J includes a plurality of p-type contact regions 83 formed in surface layer portions of a plurality of body regions 81, respectively.
  • the p-type impurity concentration of the plurality of contact regions 83 exceeds the p-type impurity concentration of the body region 81 .
  • a plurality of contact regions 83 are formed in the surface layer portions of corresponding body regions 81 so as to penetrate through corresponding source regions 82 .
  • the plurality of contact regions 83 may each be formed in a strip shape extending along the plurality of column regions 19 in plan view.
  • SiC semiconductor device 1J has a plurality of planar gate structures formed on first main surface 3. Including 84.
  • a plurality of planar gate structures 84 form the gates of the SiC-MISFET and control inversion (ON) and non-inversion (OFF) of the channel CH.
  • a plurality of planar gate structures 84 cover drift region 8, body region 81 and source region 82, respectively.
  • the plurality of planar gate structures 84 are respectively formed in regions between two adjacent body regions 81 in plan view.
  • the plurality of planar gate structures 84 are each formed in a strip shape extending in the direction in which the plurality of column regions 19 extend in plan view. That is, the plurality of planar gate structures 84 are arranged in stripes extending parallel to the plurality of column regions 19 .
  • the plurality of planar gate structures 84 are each formed in a strip shape extending in a direction crossing (perpendicular to) the plurality of column regions 19 in plan view.
  • Each planar gate structure 84 includes a gate insulating film 85 and a gate electrode 86 .
  • Gate insulating film 85 covers channel CH on first main surface 3 .
  • Gate insulating film 85 specifically covers drift region 8 (second region 8b), body region 81 and source region 82 .
  • Gate electrode 86 faces channel CH with gate insulating film 85 interposed therebetween.
  • gate electrode 86 faces drift region 8 (second region 8b), body region 81 and source region 82 with gate insulating film 85 interposed therebetween.
  • a gate potential is applied to the gate electrode 86 .
  • the SiC semiconductor device 1J includes an interlayer insulating film 87 formed on the first main surface 3.
  • An interlayer insulating film 87 covers the planar gate structures 84 .
  • the SiC semiconductor device 1J includes a gate main surface electrode 70 (first main surface electrode), a source main surface electrode 73 (second main surface electrode) and a drain electrode 75, similarly to the functional device 9 according to the third embodiment.
  • Gate main surface electrode 70 includes a gate pad electrode 71 and a gate interconnection electrode 72 .
  • the gate wiring electrode 72 penetrates the interlayer insulating film 87 and is electrically connected to the plurality of planar gate structures 84 (gate electrodes 86).
  • Source main surface electrode 73 includes source pad electrode 74 .
  • the source pad electrode 74 penetrates the interlayer insulating film 87 and is electrically connected to the plurality of source regions 82 and the plurality of contact regions 45 .
  • the SiC semiconductor device 1J having the planar gate superjunction SiC-MISFET whose electrical characteristics are improved by the drift region 8 and the plurality of column regions 19 can be provided.
  • the structure of the functional device 9 (SiC-MISFET) according to the fifth embodiment can also be applied to any one of the ninth to twelfth embodiments, excluding the tenth embodiment.
  • the structure of the functional device 9 according to the fifth embodiment is formed in the p-type drift region 18, "n-type region” is replaced with "p-type region”, and "p-type region” is replaced with "n-type region”. ”.
  • the first direction X is the a-axis direction ([11-20] direction) of the SiC single crystal
  • the second direction Y is the m-axis direction ([1-100] direction) of the SiC single crystal.
  • a structure that is However, in each of the above-described embodiments, the first direction X is the m-axis direction ([1-100] direction) of the SiC single crystal, and the second direction Y is the a-axis direction ([11-20] direction) of the SiC single crystal. direction) may be employed.
  • a specific structure in this case is obtained by interchanging the "a-axis direction" and the "m-axis direction" in each of the above-described embodiments.
  • a WBG semiconductor chip made of a WBG (Wide Band Gap) semiconductor other than SiC may be adopted.
  • a WBG semiconductor is a semiconductor having a bandgap that exceeds that of Si (silicon).
  • the WBG semiconductor chip may comprise, for example, a diamond chip made of C single crystal (diamond). That is, the WBG semiconductor chip may be made of a WBG semiconductor single crystal containing C (carbon).
  • the drift region 8 has an impurity concentration adjusted with at least two pentavalent elements, and the plurality of column regions 19 have an impurity concentration adjusted with a trivalent element other than boron. has been described. However, in the ninth and tenth embodiments described above, the drift region 8 has an impurity concentration adjusted with at least two pentavalent elements, and the plurality of column regions 19 have an impurity concentration adjusted with any trivalent element. It may have a density. Further, in the ninth and tenth embodiments described above, the drift region 8 has an impurity concentration adjusted by an arbitrary pentavalent element, and the plurality of column regions 19 has an impurity concentration adjusted by a trivalent element other than boron. may have
  • the drift region 18 has an impurity concentration adjusted with trivalent elements other than boron, and the plurality of column regions 20 have impurities adjusted with pentavalent elements other than phosphorus and nitrogen.
  • concentrations An example with concentrations has been described.
  • the drift region 18 has an impurity concentration adjusted with a trivalent element other than boron, and the plurality of column regions 20 has an impurity concentration adjusted with an arbitrary pentavalent element.
  • the drift region 18 has an impurity concentration adjusted with any pentavalent element, and the plurality of column regions 20 are adjusted with a pentavalent element other than phosphorus and nitrogen. It may have an impurity concentration.
  • the drift regions (8, 18) have a basic concentration (CA) caused by a first impurity that is a pentavalent element and an additive concentration (CA) caused by a second impurity that is a pentavalent element other than the first impurity.
  • the semiconductor device (1A-1L) according to any one of A1-A4, having a concentration (CB).
  • the drift regions (8, 18) have a basic concentration (CA) caused by a first impurity that is a trivalent element and a second impurity that is the same or different trivalent element as the first impurity.
  • the drift regions (8, 18) have a thickness belonging to any one of 1 ⁇ m to 5 ⁇ m, 5 ⁇ m to 10 ⁇ m, 10 ⁇ m to 15 ⁇ m, 15 ⁇ m to 20 ⁇ m, and 20 ⁇ m to 25 ⁇ m.
  • the SiC chip (2) is made of a hexagonal SiC single crystal, and the main surface (3) faces the c-plane of the SiC single crystal and is separated from the c-plane by 10° or less.
  • the insulating film (22) exposes the drift regions (8, 18), and the first main surface electrode (23) forms a Schottky junction with the drift regions (8, 18).
  • A29 a first main surface electrode (54, 70) disposed on the main surface (3) and electrically connected to the gate structure (37, 63, 84); A second principal surface electrode (57, 73) disposed on and electrically connected to the channel (CH) and formed on the surface (4) opposite to the principal surface (3)
  • a WBG (Wide Band Gap) semiconductor chip (2) having a first principal surface (3) on one side and a second principal surface (4) on the other;
  • a first conductivity type base region (6, 16) formed in a region on the surface (4) side, containing a first conductivity type first impurity and having a first concentration (C1), the WBG semiconductor chip (2 ) in a region on the first main surface (3) side with respect to the base region (6, 16), contains the first impurity, and starts from the base region (6, 16).
  • first conductivity type buffer regions (7, 17) having a concentration distribution descending from a concentration (C1) to a second concentration (C2); formed in a region between the buffer regions (7, 17), containing the first impurity and a second impurity of a first conductivity type different from the first impurity, and starting from the buffer region (7, 17) and a first conductivity type drift region (8, 18) having a concentration distribution increasing from the second concentration (C2) to the third concentration (C3).
  • the drift regions (8, 18) are formed in regions on the surface side and on the bottom side with respect to an intermediate portion (MID) between the first main surface (3) and the buffer regions (7, 17).
  • the semiconductor device (1A-1L) according to B1 including said first impurity and said second impurity in regions.
  • the drift region (8, 18) includes any one of B1 to B4, including a basic concentration (CA) caused by the first impurity and an additional concentration (CB) caused by the second impurity
  • CA basic concentration
  • CB additional concentration
  • the base region (6, 16) has a first thickness
  • the buffer region (7, 17) has a second thickness less than the first thickness
  • the drift region ( 8, 18) the semiconductor device (1A-1L) according to any one of B1-B12, having a third thickness equal to or greater than the second thickness.
  • the third thickness belongs to any one of 1 ⁇ m to 5 ⁇ m, 5 ⁇ m to 10 ⁇ m, 10 ⁇ m to 15 ⁇ m, 15 ⁇ m to 20 ⁇ m, and 20 ⁇ m to 25 ⁇ m. of semiconductor devices (1A to 1L).
  • the SiC chip (2) is made of a hexagonal SiC single crystal, and the first main surface (3) faces the c-plane of the SiC single crystal and is separated from the c-plane by 10°.
  • the base regions (6, 16) are formed in a semiconductor substrate, the buffer regions (7, 17) are formed in an epitaxial layer, and the drift regions (8, 18) are formed in an epitaxial layer.
  • the semiconductor device (1A-1L) according to any one of B1-B19.
  • a WBG semiconductor chip (2) having a main surface (3), n-type drift regions (8, 18) formed in a surface layer portion of the main surface (3), and the drift regions (8, 18) ) and p-type impurity regions (19, 20) formed in the drift regions (8, 18) so as to form pn junctions and having an impurity concentration adjusted by a trivalent element other than boron.
  • semiconductor devices (1A-1L) including;
  • the drift regions (8, 18) have a concentration distribution that rises toward the main surface (3), and the impurity regions (19, 20) rise toward the main surface (3).
  • the impurity regions (19, 20) extend in the thickness direction within the drift regions (8, 18) so as to form a superjunction structure with the drift regions (8, 18) and the pn junction.
  • the semiconductor device (1A-1L) according to any one of C1-C6.
  • the impurity regions (19, 20) of C1 to C7 cross the middle portion (MID) of the drift regions (8, 18) with respect to the thickness direction of the drift regions (8, 18).
  • the semiconductor device (1A to 1L) according to any one.
  • the impurity regions (19, 20) are formed in any one of C1 to C8 spaced from the bottom of the drift regions (8, 18) toward the main surface (3).
  • the drift regions (8, 18) have a basic concentration (CA) caused by a first impurity that is a pentavalent element and an additive concentration (CA) caused by a second impurity that is a pentavalent element other than the first impurity.
  • the semiconductor device (1A-1L) according to any one of C1-C9, including concentration (CB).
  • the drift regions (8, 18) are formed in the surface layer portion of the main surface (3) apart from the main surface (3), and consist of the basic concentration (CA) in the first region (8a, 18a) and a second region (8b, 18b), wherein said impurity regions (19, 20) are formed in said second regions (8b, 18b) so as to form said pn junctions with said second regions (8b, 18b).
  • the impurity regions (19, 20) are formed in the second regions (8b, 18b) spaced apart from the first regions (8a, 18a) toward the main surface (3). , C11.
  • a WBG semiconductor chip (2) having a main surface (3), and a p-type drift region formed in a surface layer portion of the main surface (3) and having an impurity concentration adjusted by a trivalent element other than boron. (8, 18) and impurities formed in said drift region (8, 18) to form a pn junction with said drift region (8, 18) and adjusted by pentavalent elements other than phosphorus and nitrogen.
  • the drift regions (8, 18) have a concentration distribution that rises toward the main surface (3), and the impurity regions (19, 20) rise toward the main surface (3).
  • the impurity regions (19, 20) extend in the thickness direction in the drift regions (8, 18) so as to form a superjunction structure with the drift regions (8, 18) and the pn junction.
  • the semiconductor device (1A-1L) according to C17 or C18.
  • the drift regions (8, 18) contain at least one trivalent element of aluminum, gallium and indium, and the impurity regions (19, 20) contain at least one of arsenic and antimony.
  • the semiconductor device (1A-1L) according to any one of C17-C19, comprising:
  • the drift regions (8, 18) have a thickness belonging to any one of 1 ⁇ m to 5 ⁇ m, 5 ⁇ m to 10 ⁇ m, 10 ⁇ m to 15 ⁇ m, 15 ⁇ m to 20 ⁇ m, and 20 ⁇ m to 25 ⁇ m.
  • the SiC chip (2) is made of a hexagonal SiC single crystal, and the main surface (3) faces the c-plane of the SiC single crystal and is separated from the c-plane by 10° or less.
  • the off angle ( ⁇ ) has an off direction (D) along the a-axis direction of the SiC single crystal, and the impurity regions (19, 20) are arranged along the a-axis direction in plan view.
  • the semiconductor device (1A to 1L) according to C24 which is formed in an elongated band shape.
  • the insulating film (22) exposes the drift regions (8, 18), and the first main surface electrode (23) forms a Schottky junction with the drift regions (8, 18)
  • first conductivity type buffer regions (7, 17) having a concentration distribution descending from a concentration (C1) to a second concentration (C2); formed in a region between the buffer regions (7, 17), containing the first impurity and a second impurity of a first conductivity type different from the first impurity, and starting from the buffer region (7, 17)
  • a first conductivity type drift region (8, 18) having a concentration distribution increasing from the second concentration (C2) to a third concentration (C3), and forming a superjunction structure with the drift region (8, 18).
  • the drift region (8, 18) includes any one of D1 to D4, including a basic concentration (CA) caused by the first impurity and an additive concentration (CB) caused by the second impurity
  • CA basic concentration
  • CB additive concentration
  • the drift regions (8, 18) are formed in the surface layer portion of the first main surface (3) apart from the first main surface (3), and have the basic concentration (CA). formed in regions (8a, 18a) and regions between said first main surface (3) and said first regions (8a, 18a) and comprising said base concentration (CA) and said additive concentration (CB); a second region (8b, 18b), wherein said column region (19, 20) is within said second region (8b, 18b) so as to form said superjunction structure with said second region (8b, 18b);
  • the semiconductor device (1A-1L) according to D5 which is formed in
  • the column regions (19, 20) are formed in the second regions (8b, 18b) with a gap from the first regions (8a, 18a) toward the first main surface (3).
  • the base region (6, 16) has a first thickness
  • the buffer region (7, 17) has a second thickness less than the first thickness
  • the drift region ( 8, 18) The semiconductor device (1A to 1L) according to any one of D1 to D14, wherein the third thickness is equal to or greater than the second thickness.
  • the SiC chip (2) is made of a hexagonal SiC single crystal, and the first main surface (3) faces the c-plane of the SiC single crystal and is separated from the c-plane by 10°.
  • the off angle ( ⁇ ) has an off direction (D) along the a-axis direction of the SiC single crystal, and the column regions (19, 20) are arranged along the a-axis direction in plan view.
  • the semiconductor device (1A-1L) according to D20 which is formed in an elongated band shape.
  • the base region (6, 16) is formed in a semiconductor substrate, the buffer region (7, 17) is formed in an epitaxial layer, and the drift region (8, 18) is formed in an epitaxial layer.
  • the semiconductor device (1A-1L) according to any one of D1-D21.
  • WBG Wide Band Gap
  • the epitaxial layer (14) adjusted to a low concentration by a first impurity is prepared, and a second impurity of a first conductivity type different from the first impurity is implanted into the epitaxial layer (14).
  • an impurity of the second conductivity type is implanted into the epitaxial layer (14) by ion implantation to form the drift regions (8, 18) and the pn junctions.
  • n-type epitaxial layer (14) made of a WBG (Wide Band Gap) semiconductor single crystal and adjusted to a low concentration with nitrogen, which is a pentavalent element; 14) implanting a pentavalent element other than nitrogen to form n-type drift regions (8, 18) having a target concentration.
  • WBG Wide Band Gap
  • the drift regions (8, 18) and pn junctions are formed by implanting a trivalent element into the epitaxial layer (14) by ion implantation.
  • WBG Wide Band Gap
  • p-type impurity regions (19, 20) forming pn junctions with the drift regions (8, 18) by implanting a trivalent element other than the semiconductor device (1A to 1L) manufacturing method.
  • E16 A method for manufacturing a semiconductor device (1A to 1L) according to E14 or E15, wherein a plurality of impurity regions (19, 20) are formed.

Abstract

ＳｉＣ半導体装置は、主面を有するＳｉＣチップと、前記主面の表層部に形成され、少なくとも２種の５価元素によって調整された不純物濃度を有するｎ型のドリフト領域と、を含む。

Description

ＳｉＣ半導体装置
　この出願は、２０２１年２月１日に日本国特許庁に提出された特願２０２１－０１４６０２号に対応しており、この出願の全開示はここに引用により組み込まれる。本発明は、ＳｉＣ半導体装置に関する。
　特許文献１は、ＳｉＣ基板、および、ＳｉＣ基板の上に形成されたＳｉＣエピタキシャル層を含むＳｉＣ－ＳＢＤを開示している。特許文献２は、ＳｉＣ基板と、ＳｉＣ基板の上において、ＳｉＣ基板の厚さ方向に対して垂直方向に交互に形成されたｎ型のドリフト領域およびｐ型のピラー領域と、を含む、半導体装置を開示している。
米国特許出願公開第２００８／０２３７６０８号明細書 米国特許出願公開第２０１９／０１４８４８５号明細書
　一実施形態は、電気的特性を向上できるＳｉＣ半導体装置を提供する。
　一実施形態は、主面を有するＳｉＣチップと、前記主面の表層部に形成され、少なくとも２種の５価元素によって調整された不純物濃度を有するｎ型のドリフト領域と、を含む、ＳｉＣ半導体装置を提供する。
　一実施形態は、主面を有するＳｉＣチップと、前記主面の表層部に形成され、ホウ素以外の３価元素によって調整された不純物濃度を有するｐ型のドリフト領域と、を含む、ＳｉＣ半導体装置を提供する。
　一実施形態は、主面を有するＳｉＣチップと、前記主面の表層部に形成され、少なくとも２種の５価元素によって調整された不純物濃度を有するｎ型のドリフト領域と、前記ドリフト領域とｐｎ接合部を形成するように前記ドリフト領域内に形成されたｐ型の不純物領域と、を含む、ＳｉＣ半導体装置を提供する。
　一実施形態は、主面を有するＳｉＣチップと、前記主面の表層部に形成されたｎ型のドリフト領域と、前記ドリフト領域とｐｎ接合部を形成するように前記ドリフト領域内に形成され、ホウ素以外の３価元素によって調整された不純物濃度を有するｐ型の不純物領域と、を含む、ＳｉＣ半導体装置を提供する。
　一実施形態は、主面を有するＳｉＣチップと、前記主面の表層部に形成され、ホウ素以外の３価元素によって調整された不純物濃度を有するｐ型のドリフト領域と、前記ドリフト領域とｐｎ接合部を形成するように前記ドリフト領域内に形成され、燐および窒素以外の５価元素によって調整された不純物濃度を有するｎ型の不純物領域と、を含む、ＳｉＣ半導体装置を提供する。
　上述のまたはさらに他の目的、特徴および効果は、添付図面の参照によって説明される実施形態により明らかにされる。
図１は、第１実施形態に係るＳｉＣ半導体装置を示す平面図である。 図２は、図１に示すII-II線に沿う断面図である。 図３は、図２に示すＳｉＣチップ内の不純物濃度を示すグラフである。 図４Ａは、図１に示すＳｉＣ半導体装置の製造方法を示す断面図である。 図４Ｂは、図４Ａの後の工程を示す断面図である。 図４Ｃは、図４Ｂの後の工程を示す断面図である。 図４Ｄは、図４Ｃの後の工程を示す断面図である。 図５は、図４Ｄの工程を具体的に説明するための断面図である。 図６は、図２に対応し、第２実施形態に係るＳｉＣ半導体装置を示す断面図である。 図７は、図６に示すＳｉＣチップ内の不純物濃度を示すグラフである。 図８Ａは、図６に示すＳｉＣ半導体装置の製造方法を示す断面図である。 図８Ｂは、図８Ａの後の工程を示す断面図である。 図９は、図２に対応し、第３実施形態に係るＳｉＣ半導体装置を示す断面図である。 図１０は、図９に示すＳｉＣチップ内の不純物濃度を示すグラフである。 図１１は、図９に対応し、第４実施形態に係るＳｉＣ半導体装置を示す断面図である。 図１２は、図１１に示すＳｉＣチップ内の不純物濃度を示すグラフである。 図１３は、図２に対応し、第５実施形態に係るＳｉＣ半導体装置を示す断面図である。 図１４は、図２に対応し、第６実施形態に係るＳｉＣ半導体装置を示す断面図である。 図１５は、図２に対応し、第７実施形態に係るＳｉＣ半導体装置を示す断面図である。 図１６は、図２に対応し、第８実施形態に係るＳｉＣ半導体装置を示す断面図である。 図１７は、第９実施形態に係るＳｉＣ半導体装置を示す平面図である。 図１８は、図１７に示すXVIII-XVIII線に沿う断面図である。 図１９Ａは、図１７に示すＳｉＣ半導体装置の製造方法を示す断面図である。 図１９Ｂは、図１９Ａの後の工程を示す断面図である。 図２０は、図１８に対応し、第１０実施形態に係るＳｉＣ半導体装置を示す断面図である。 図２１Ａは、図２０に示すＳｉＣ半導体装置の製造方法を示す断面図である。 図２１Ｂは、図２１Ａの後の工程を示す断面図である。 図２２は、図１８に対応し、第１１実施形態に係るＳｉＣ半導体装置を示す断面図である。 図２３は、図１８に対応し、第１２実施形態に係るＳｉＣ半導体装置を示す断面図である。 図２４は、第１実施形態に係るＳｉＣ半導体装置に第１形態例に係る機能デバイスが適用された構造を示す平面図である。 図２５は、図２４に示すXXV-XXV線に沿う断面図である。 図２６は、図２５に示すＳｉＣチップの平面図である。 図２７は、第１０実施形態に係るＳｉＣ半導体装置に第２形態例に係る機能デバイスが適用された構造を示す平面図である。 図２８は、図２７に示すXXVIII-XXVIII線に沿う断面図である。 図２９は、図２８に示すＳｉＣチップの平面図である。 図３０は、第１実施形態に係るＳｉＣ半導体装置に第３形態例に係る機能デバイスが適用された構造を示す平面図である。 図３１は、図３０に示すXXXI-XXXI線に沿う断面図である。 図３２は、図３０に示す領域XXXIIの拡大図である。 図３３は、図３２に示すXXXIII-XXXIII線に沿う断面図である。 図３４は、図３１に示す領域XXXIVの拡大図である。 図３５は、第１０実施形態に係るＳｉＣ半導体装置に第４形態例に係る機能デバイスが適用された構造を示す平面図である。 図３６は、図３５に示す領域XXXVIの拡大図である。 図３７は、図３６に示すXXXVII-XXXVII線に沿う断面図である。 図３８は、第１０実施形態に係るＳｉＣ半導体装置に第５形態例に係る機能デバイスが適用された構造を示す断面図である。
　添付図面は、厳密に図示されたものではなく、模式図であり、縮尺等は必ずしも一致しない。添付図面では、各半導体領域の構造を明確にするため、各半導体領域の導電型（ｎ型またはｐ型）に加えて当該導電型を構成する元素（元素記号）が括弧書きで併記されている。この明細書に係る「ほぼ等しい」の文言および「ほぼ一定」の文言は、測定対象（測定箇所）の数値が比較対象（比較箇所）の数値と完全に一致している場合を含む他、測定対象（測定箇所）の数値が比較対象（比較箇所）の数値の０．９倍以上１．１倍以下の範囲に収まっている場合も含む。
　図１は、第１実施形態に係るＳｉＣ半導体装置１Ａを示す平面図である。図２は、図１に示すII-II線に沿う断面図である。図３は、図２に示すＳｉＣチップ２内の不純物濃度を示すグラフである。図３において、縦軸は不純物濃度を示し、横軸は深さを示している。
　図１および図２を参照して、ＳｉＣ半導体装置１Ａは、直方体形状に形成されたＳｉＣチップ２を含む。ＳｉＣチップ２は、「チップ」または「半導体チップ」と称されてもよい。ＳｉＣチップ２は、この形態（this embodiment）では、六方晶のＳｉＣ（炭化シリコン）単結晶からなる。六方晶のＳｉＣ単結晶は、２Ｈ（Hexagonal）－ＳｉＣ単結晶、４Ｈ－ＳｉＣ単結晶、６Ｈ－ＳｉＣ単結晶等を含む複数種のポリタイプを有している。この形態では、ＳｉＣチップ２が４Ｈ－ＳｉＣ単結晶からなる例を示すが、他のポリタイプを除外するものではない。
　ＳｉＣチップ２は、一方側の第１主面３、他方側の第２主面４、ならびに、第１主面３および第２主面４を接続する第１～第４側面５Ａ～５Ｄを有している。第１主面３および第２主面４は、それらの法線方向Ｚから見た平面視（以下、単に「平面視」という。）において四角形状に形成されている。第１主面３および第２主面４は、平面視において正方形状または長方形状に形成されていてもよい。
　第１主面３および第２主面４は、ＳｉＣ単結晶のｃ面（（０００１）面）にそれぞれ面している。第１主面３はＳｉＣ単結晶のシリコン面によって形成され、第２主面４はＳｉＣ単結晶のカーボン面よって形成されていることが好ましい。第１主面３および第２主面４は、ｃ面に対して所定のオフ方向Ｄに所定の角度で傾斜したオフ角θを有している。オフ方向Ｄは、ＳｉＣ単結晶のａ軸方向（［１１－２０］方向）であることが好ましい。オフ角θは、０°を超えて１０°以下であってもよい。オフ角θは、５°以下であることが好ましい。オフ角θは、２°以上４．５°以下であることが特に好ましい。
　第１側面５Ａおよび第２側面５Ｂは、第１主面３に沿う第１方向Ｘに延び、第１方向Ｘに交差（具体的には直交）する第２方向Ｙに対向している。第３側面５Ｃおよび第４側面５Ｄは、第２方向Ｙに延び、第１方向Ｘに対向している。この形態では、第１方向ＸがＳｉＣ単結晶のａ軸方向（［１１－２０］方向）であり、第２方向ＹがＳｉＣ単結晶のｍ軸方向（［１－１００］方向）である。つまり、第１方向Ｘは、オフ方向Ｄである。
　ＳｉＣ半導体装置１Ａは、ＳｉＣチップ２内において第２主面４側の領域（第２主面４の表層部）に形成されたｎ型のベース領域６を含む。ベース領域６は、第２主面４に沿って延びる層状に形成され、第２主面４および第１～第４側面５Ａ～５Ｄから露出している。ベース領域６は、５価元素からなる第１不純物（＝ｎ型不純物）によって調整された不純物濃度を有している。第１不純物は、１種類の５価元素によって構成されていることが好ましい。第１不純物は、燐（Ｐ）、窒素（Ｎ）、ヒ素（Ａｓ）およびアンチモン（Ｓｂ）のいずれか１つの５価元素であってもよい。第１不純物は、燐以外の５価元素であることが好ましい。第１不純物は、この形態では、窒素である。
　図３を参照して、ベース領域６は、厚さ方向にほぼ一定の第１濃度Ｃ１を有している。第１濃度Ｃ１は、１×１０１８ｃｍ－３以上１×１０２１ｃｍ－３以下であってもよい。ベース領域６は、５μｍ以上３００μｍ以下の厚さを有していてもよい。ベース領域６の厚さは、５０μｍ以上２５０μｍ以下であることが好ましい。ベース領域６は、この形態では、ＳｉＣ基板に形成されている。
　ＳｉＣ半導体装置１Ａは、ＳｉＣチップ２内においてベース領域６に対して第１主面３側の領域に形成されたｎ型のバッファ領域７を含む。バッファ領域７は、第１主面３から第２主面４側に離間したＳｉＣチップ２の厚さ方向途中部に形成されている。バッファ領域７は、第１主面３に沿って延びる層状に形成され、第１～第４側面５Ａ～５Ｄから露出している。バッファ領域７は、５価元素を含み、第１主面３に向けて下降（具体的には漸減）する不純物濃度を有している。バッファ領域７は、燐、窒素、ヒ素およびアンチモンのいずれか１つの５価元素を含むことが好ましい。バッファ領域７は、燐以外の５価元素を含むことが好ましい。
　図３を参照して、バッファ領域７は、この形態では、第１不純物（＝窒素）によって調整された不純物濃度を有し、ベース領域６から第１主面３に向けて第１濃度Ｃ１から当該第１濃度Ｃ１未満の第２濃度Ｃ２（Ｃ２＜Ｃ１）まで下降（具体的には漸減）する濃度勾配（濃度分布）を有している。第２濃度Ｃ２は、１×１０１４ｃｍ－３以上１×１０１６ｃｍ－３以下であってもよい。バッファ領域７は、０．１μｍ以上５μｍ以下の厚さを有していてもよい。バッファ領域７の厚さは、１μｍ以上３μｍ以下であることが好ましい。バッファ領域７は、この形態では、ＳｉＣエピタキシャル層に形成されている。
　ＳｉＣ半導体装置１Ａは、第１主面３の表層部に形成されたｎ型のドリフト領域８を含む。ドリフト領域８は、ＳｉＣチップ２内において第１主面３およびバッファ領域７の間の領域に形成されている。ドリフト領域８は、第１主面３に沿って延びる層状に形成され、第１主面３および第１～第４側面５Ａ～５Ｄから露出している。ドリフト領域８は、少なくとも２種の５価元素によって濃度調整されている。
　つまり、ドリフト領域８は、第１主面３およびバッファ領域７の間の領域において少なくとも２種の５価元素が混在した領域を含む。ドリフト領域８は、燐以外の５価元素を含み、燐以外の５価元素によって調整された不純物濃度を有していることが好ましい。ドリフト領域８は、５価元素としての窒素、および、窒素以外の５価元素を含むことが特に好ましい。ドリフト領域８は、燐および窒素以外の５価元素として、ヒ素およびアンチモンのうちの少なくとも１つを含むことが好ましい。
　図３を参照して、ドリフト領域８は、第１主面３に向けて上昇する不純物濃度を有している。ドリフト領域８は、具体的には、バッファ領域７から第１主面３に向けて第２濃度Ｃ２から当該第２濃度Ｃ２を超える第３濃度Ｃ３（Ｃ２＜Ｃ３）まで上昇（具体的には漸増）する濃度勾配（濃度分布）を有している。第３濃度Ｃ３は、ドリフト領域８のピーク濃度である。
　第３濃度Ｃ３は、第１主面３の近傍（表層部）に位置していればよく、必ずしも第１主面３に一致している必要はない。第３濃度Ｃ３は、第１濃度Ｃ１以下（Ｃ２＜Ｃ３≦Ｃ１）である。第３濃度Ｃ３は、第２濃度Ｃ２の１０倍以上であることが好ましい。第３濃度Ｃ３は、第１濃度Ｃ１未満（Ｃ３＜Ｃ１）であることが好ましい。第３濃度Ｃ３は、１×１０１５ｃｍ－３以上１×１０１７ｃｍ－３以下であってもよい。
　ドリフト領域８は、基礎濃度ＣＡおよび付加濃度ＣＢを有している。付加濃度ＣＢは、基礎濃度ＣＡを補完する。ドリフト領域８の不純物濃度は、基礎濃度ＣＡおよび付加濃度ＣＢの合計値からなる。基礎濃度ＣＡは、５価元素である第１不純物に起因している。第１不純物は、燐以外の５価元素（この形態では窒素）である。付加濃度ＣＢは、第１不純物以外の５価元素である第２不純物に起因している。第２不純物は、燐および窒素以外の５価元素である。第２不純物は、この形態では、ヒ素およびアンチモンのうちの少なくとも１つである。
　ドリフト領域８は、第１主面３およびバッファ領域７の間の中間部ＭＩＤに対して第１主面３側の領域および第２主面４側（バッファ領域７側）の領域において基礎濃度ＣＡ（第１不純物）および付加濃度ＣＢ（第２不純物）を有している。ドリフト領域８は、この形態では、厚さ方向の全域に基礎濃度ＣＡ（第１不純物）および付加濃度ＣＢ（第２不純物）を有している。
　基礎濃度ＣＡは、厚さ方向にほぼ一定の濃度分布を有している。基礎濃度ＣＡは、この形態では、バッファ領域７の濃度下限値である第２濃度Ｃ２とほぼ等しい（ＣＡ≒Ｃ２）。むろん、基礎濃度ＣＡは、バッファ領域７から第１主面３に向けて上昇する濃度勾配（濃度分布）を有していてもよい。付加濃度ＣＢは、第１主面３に向けて上昇（具体的には漸増）する濃度分布を有している。付加濃度ＣＢは、基礎濃度ＣＡを超えている（ＣＡ＜ＣＢ）。付加濃度ＣＢは、基礎濃度ＣＡの１０倍以上であることが好ましい。付加濃度ＣＢは、第１濃度Ｃ１未満（ＣＡ＜ＣＢ＜Ｃ１）であることが好ましい。
　ドリフト領域８は、バッファ領域７の厚さを超える厚さを有していることが好ましい。ドリフト領域８は、１μｍ以上２５μｍ以下の厚さを有していてもよい。ドリフト領域８は、１μｍ以上５μｍ以下、５μｍ以上１０μｍ以下、１０μｍ以上１５μｍ以下、１５μｍ以上２０μｍ以下、および、２０μｍ以上２５μｍ以下のいずれか１つの範囲に属する厚さを有していてもよい。ドリフト領域８は、１μｍ以上１０μｍ以下の厚さを有していることが特に好ましい。ドリフト領域８は、この形態では、ＳｉＣエピタキシャル層に形成されている。
　ＳｉＣ半導体装置１Ａは、第１主面３側においてドリフト領域８を利用して形成された機能デバイス９を含む。図１および図２では、機能デバイス９が二点鎖線によって簡略化して示されている。機能デバイス９は、ドリフト領域８の少なくとも一部をキャリアの可動領域（＝電流経路）として有している。機能デバイス９は、ＳｉＣチップ２の周縁（第１～第４側面５Ａ～５Ｄ）から間隔を空けて第１主面３の内方部に形成されている。
　機能デバイス９は、半導体スイッチングデバイス、半導体整流デバイスおよび半導体受動デバイスのうちの少なくとも１つを含んでいてもよい。半導体スイッチングデバイスは、ＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）、ＢＪＴ（Bipolar Junction Transistor）、ＩＧＢＴ（Insulated Gate Bipolar Junction Transistor）およびＪＦＥＴ（Junction Field Effect Transistor）のうちの少なくとも１つを含んでいてもよい。半導体整流デバイスは、ｐｎ接合ダイオード、ｐｉｎ接合ダイオード、ツェナーダイオード、ＳＢＤ（Schottky Barrier Diode）およびＦＲＤ（Fast Recovery Diode）のうちの少なくとも１つを含んでいてもよい。半導体受動デバイスは、抵抗およびコンデンサのうちの少なくとも１つを含んでいてもよい。
　機能デバイス９は、半導体スイッチングデバイス、半導体整流デバイスおよび半導体受動デバイスのうちの少なくとも２つが組み合わされた回路網（たとえばＬＳＩ等の集積回路）を含んでいてもよい。機能デバイス９は、典型的には、ＳｉＣ－ＭＩＳＦＥＴおよびＳｉＣ－ＳＢＤのうちの少なくとも１つを含む。
　以上、ＳｉＣ半導体装置１Ａは、ＳｉＣチップ２およびドリフト領域８を含む。ＳｉＣチップ２は、第１主面３を有している。ドリフト領域８は、第１主面３の表層部に形成され、少なくとも２種の５価元素によって調整された不純物濃度を有している。少なくとも２種の５価元素は、第１主面３の表層部の所定の厚さ範囲に混在している。この構造によれば、一方の５価元素に起因する不純物濃度を、他方の５価元素に起因する不純物濃度によって補完できる。これにより、ドリフト領域８は、目標濃度に対するばらつきが低減された不純物濃度を有することができる。よって、電気的特性を向上できるＳｉＣ半導体装置１Ａを提供できる。
　ドリフト領域８は、第１主面３に向けて上昇するように調整された不純物濃度を有していることが好ましい。この構造によれば、少なくとも２種の５価元素によって第１主面３に向けて上昇する濃度勾配（濃度分布）を有するドリフト領域８を適切に形成できる。
　ドリフト領域８は、燐以外の５価元素によって調整された不純物濃度を有していることが好ましい。ドリフト領域８は、５価元素としての窒素、および、窒素以外の５価元素を含むことが好ましい。ドリフト領域８は、５価元素である第１不純物に起因した基礎濃度ＣＡ、および、第１不純物以外の５価元素である第２不純物に起因した付加濃度ＣＢを有していることが好ましい。
　第１不純物は、燐以外の５価元素であることが好ましい。第１不純物は、窒素であることが好ましい。第２不純物は、燐以外の５価元素であることが好ましい。第２不純物は、ヒ素およびアンチモンのうちの少なくとも１つであることが好ましい。基礎濃度ＣＡは、厚さ方向にほぼ一定の濃度分布を有していることが好ましい。付加濃度ＣＢは、第１主面３に向けて上昇する濃度分布を有していることが好ましい。
　ドリフト領域８は、１μｍ以上２５μｍ以下の厚さを有していてもよい。この構造によれば、少なくとも２種の５価元素によって、ドリフト領域８の不純物濃度を適切に調整できる。ドリフト領域８の厚さは、１μｍ以上１０μｍ以下であることが好ましい。
　ＳｉＣチップ２は、六方晶のＳｉＣ単結晶からなることが好ましい。第１主面３は、ＳｉＣ単結晶のｃ面に面していることが好ましい。第１主面３は、ｃ面との間に１０°以下のオフ角θを有していることが好ましい。オフ角θは、ＳｉＣ単結晶のａ軸方向に沿うオフ方向Ｄを有していることが好ましい。ドリフト領域８は、ＳｉＣエピタキシャル層に形成されていることが好ましい。ＳｉＣ半導体装置１Ａは、第１主面３においてドリフト領域８の少なくとも一部を利用して形成された機能デバイス９を含むことが好ましい。この構造によれば、機能デバイス９の電気的特性を向上できる。
　図４Ａ～図４Ｄは、図１に示すＳｉＣ半導体装置１Ａの製造方法を示す断面図である。図５は、図４Ｄの工程を具体的に説明するための断面図である。
　図４Ａを参照して、ｎ型のＳｉＣウエハ１０が用意される。ＳｉＣウエハ１０は、円盤状の単結晶板である。ＳｉＣウエハ１０は、第１不純物によって調整された不純物濃度を有している。第１不純物は、燐以外の５価元素であることが好ましい。第１不純物は、１種類の５価元素によって構成されていることが好ましい。第１不純物は、窒素、ヒ素およびアンチモンのいずれか１つであることが好ましい。第１不純物は、この形態では、窒素である。ＳｉＣウエハ１０は、厚さ方向にほぼ一定の第１濃度Ｃ１を有している。ＳｉＣウエハ１０は、ベース領域６の基礎となる。
　ＳｉＣウエハ１０は、一方側の第１ウエハ主面１１および他方側の第２ウエハ主面１２を有している。第１ウエハ主面１１および第２ウエハ主面１２は、ＳｉＣ単結晶のｃ面に面している。ｃ面は、ＳｉＣ単結晶のシリコン面（（０００１）面）およびカーボン面（（０００－１）面）を含む。第１ウエハ主面１１はシリコン面に面し、第２ウエハ主面１２はカーボン面に面していることが好ましい。第１ウエハ主面１１および第２ウエハ主面１２は、ＳｉＣ単結晶のｃ面にそれぞれ面している。第１ウエハ主面１１はＳｉＣ単結晶のシリコン面によって形成され、第２ウエハ主面１２はＳｉＣ単結晶のカーボン面よって形成されていることが好ましい。
　第１ウエハ主面１１および第２ウエハ主面１２は、ｃ面に対して所定のオフ方向Ｄに所定の角度で傾斜したオフ角θを有している。オフ方向Ｄは、ＳｉＣ単結晶のａ軸方向（［１１－２０］方向）であることが好ましい。オフ角θは、０°を超えて１０°以下であってもよい。オフ角θは、５°以下であることが好ましい。オフ角θは、２°以上４．５°以下であることが特に好ましい。ＳｉＣウエハ１０は、５０μｍ以上５００μｍ以下の厚さを有していてもよい。ＳｉＣウエハ１０の厚さは、第２ウエハ主面１２の研削によって調節される。
　図４Ｂを参照して、エピタキシャル成長法によって、第１ウエハ主面１１の上にｎ型の第１ＳｉＣエピタキシャル層１３が形成される。第１ＳｉＣエピタキシャル層１３は、ＳｉＣウエハ１０からオフ方向Ｄおよびオフ角θを引き継ぐ態様で形成される。第１ＳｉＣエピタキシャル層１３は、５価元素（この形態では第１不純物）を導入しながら第１ウエハ主面１１の上にＳｉＣをエピタキシャル成長させることによって形成される。第１ＳｉＣエピタキシャル層１３の不純物濃度は、ＳｉＣウエハ１０を起点に第１濃度Ｃ１から第２濃度Ｃ２まで下降（具体的には漸減）するように調整される。第１ＳｉＣエピタキシャル層１３は、バッファ領域７の基礎となる。
　図４Ｃを参照して、エピタキシャル成長法によって、第１ＳｉＣエピタキシャル層１３の上にｎ型の第２ＳｉＣエピタキシャル層１４が形成される。第２ＳｉＣエピタキシャル層１４は、第１ＳｉＣエピタキシャル層１３からオフ方向Ｄおよびオフ角θを引き継ぐ態様で形成される。第２ＳｉＣエピタキシャル層１４は、５価元素（この形態では第１不純物）を導入しながら第１ＳｉＣエピタキシャル層１３の上にＳｉＣをエピタキシャル成長させることによって形成される。第２ＳｉＣエピタキシャル層１４の不純物濃度は、結晶成長方向にほぼ一定になるように調整される。
　第２ＳｉＣエピタキシャル層１４の不純物濃度は、この形態では、第１ＳｉＣエピタキシャル層１３から結晶成長方向に向けてほぼ一定の第２濃度Ｃ２を維持するように調整される。むろん、第２ＳｉＣエピタキシャル層１４の不純物濃度は、第１ＳｉＣエピタキシャル層１３から結晶成長方向に向けて上昇（具体的には漸増）するように調整されてもよい。第２ＳｉＣエピタキシャル層１４は、ドリフト領域８の基礎となる。つまり、第２ＳｉＣエピタキシャル層１４は、ドリフト領域８の目標濃度よりも低濃度に形成される。
　図４Ｄを参照して、イオン注入法によって第２ＳｉＣエピタキシャル層１４に５価元素が注入され、目標濃度を有するｎ型のドリフト領域８が形成される。この工程では、結晶成長方向に向けて不純物濃度が上昇（具体的には漸増）するように第２ＳｉＣエピタキシャル層１４の全域に５価元素が注入される。これにより、結晶成長方向に向けて第２濃度Ｃ２から第３濃度Ｃ３まで上昇する濃度勾配（目標濃度）を有するｎ型のドリフト領域８が形成される。
　図５を参照して、イオン注入法は、この形態では、チャネリングインプラ法である。チャネリングインプラ法では、ＳｉＣ単結晶の原子配列が疎の方向（＝結晶軸方向）に沿って、５価元素が第２ＳｉＣエピタキシャル層１４内に注入される。ＳｉＣ単結晶の結晶軸は、具体的には、ＳｉＣ単結晶のｃ軸（＜０００１＞軸）である。この方法では、５価元素がＳｉＣ単結晶の構成原子に衝突する確率が低減されるため、第２ＳｉＣエピタキシャル層１４の深い領域まで５価元素が注入される。この工程では、第２ＳｉＣエピタキシャル層１４の中間部に対して第２ＳｉＣエピタキシャル層１４の主面（結晶成長面）側の領域およびＳｉＣウエハ１０側の領域に５価元素が注入される。
　この工程では、第２ＳｉＣエピタキシャル層１４に含まれる第１不純物（＝窒素）とは異なる５価元素からなる第２不純物が注入される。第２不純物は、この形態では、ヒ素およびアンチモンのうちの少なくとも１つである。これにより、第１不純物に起因した基礎濃度ＣＡ（＝第２濃度Ｃ２）、および、第２不純物に起因した付加濃度ＣＢを有するドリフト領域８が形成される。基礎濃度ＣＡは、厚さ方向にほぼ一定の濃度分布を有している。付加濃度ＣＢは、第１主面３に向けて上昇する濃度分布を有している。
　第２ＳｉＣエピタキシャル層１４に対する第２不純物の注入深さは、第２不純物の注入エネルギ、第２不純物の注入温度、第２不純物の注入角度等を調整することによって精密に調整される。第２不純物の注入エネルギは、１０ｋｅＶ以上１０００ｋｅＶ以下（好ましくは１００ｋｅＶ以上）の範囲で調整されてもよい。第２不純物の注入温度は、３００℃以上１０００℃以下の範囲で調整されてもよい。
　第２不純物の注入角度は、ＳｉＣ単結晶の結晶軸（＝ｃ軸）を基準（＝０°）として±５°の範囲に設定される。第２不純物の注入角度は、±２°の範囲に設定されることが好ましい。この形態では、第２ＳｉＣエピタキシャル層１４（ＳｉＣウエハ１０）が所定のオフ方向Ｄに傾斜したオフ角θを有している。したがって、オフ方向Ｄおよびオフ角θに応じて、第２ＳｉＣエピタキシャル層１４に対する第２不純物の注入角度、または、第２不純物の注入方向に対する第２ＳｉＣエピタキシャル層１４の傾斜角度が調整される。
　むろん、第２不純物は、５価元素としての燐または窒素であってもよい。ただし、燐または窒素は、チャネリングインプラ法によって第２ＳｉＣエピタキシャル層１４の深い領域に注入され難い性質を有している。したがって、第２不純物は、ヒ素およびアンチモンのうちの少なくとも１つであることが好ましい。
　第２不純物の注入後、アニール法によって、第２不純物が電気的に活性化されると同時に、第２ＳｉＣエピタキシャル層１４に生じた格子欠陥等が修復される。第２ＳｉＣエピタキシャル層１４のアニール温度は、５００℃以上２０００℃以下であってもよい。これにより、ドリフト領域８が形成される。その後、第２ＳｉＣエピタキシャル層１４の主面（結晶成長面）側に、ドリフト領域８の一部を利用した機能デバイス９が形成される。以上を含む工程を経て、ＳｉＣ半導体装置１Ａが製造される。
　当初からドリフト領域８の目標濃度を有する第２ＳｉＣエピタキシャル層１４をエピタキシャル成長法によって形成することも考えられる。しかし、この方法では、５価元素の導入量を正確に制御することが困難であるため、目標濃度に対して比較的大きい濃度ばらつきを有するドリフト領域８が形成される。このような問題は、第２ＳｉＣエピタキシャル層１４が厚くなるほど顕著になる。また、このような問題は、第２ＳｉＣエピタキシャル層１４の不純物濃度が高くなるほど顕著になる。
　これに対して、ＳｉＣ半導体装置１Ａの製造方法では、ｎ型の第２ＳｉＣエピタキシャル層１４を用意する第１工程、および、ｎ型のドリフト領域８を形成する第２工程が実施される。第１工程では、低濃度のｎ型の第２ＳｉＣエピタキシャル層１４が用意される。第２ＳｉＣエピタキシャル層１４の不純物濃度は、具体的には、ドリフト領域８の目標濃度未満である。第２工程では、イオン注入法によって第２ＳｉＣエピタキシャル層１４に５価元素（ｎ型不純物）が注入され、目標濃度を有するｎ型のドリフト領域８が形成される。
　この製造方法によれば、第２ＳｉＣエピタキシャル層１４の不純物濃度がイオン注入法に起因して増加した不純物濃度によって補完される。イオン注入法によれば、不純物の導入を伴うエピタキシャル成長法と比較して、不純物の導入量を適切に調節できる。これにより、目標濃度に対するドリフト領域８の濃度ばらつきを低減できる。よって、電気的特性を向上できるＳｉＣ半導体装置１Ａを製造し、提供できる。
　ＳｉＣ半導体装置１Ａの製造方法において、第１不純物によって調整された不純物濃度を有する第２ＳｉＣエピタキシャル層１４が用意されてもよい。この場合、ドリフト領域８は、第１不純物とは異なる第２不純物を第２ＳｉＣエピタキシャル層１４に注入することによって形成されてもよい。第１不純物は、燐以外の５価元素であることが好ましい。第１不純物は、窒素であることが好ましい。第２不純物は、燐以外の５価元素であることが好ましい。第２不純物は、ヒ素およびアンチモンのうちの少なくとも１つであることが好ましい。
　イオン注入法は、第２ＳｉＣエピタキシャル層１４の結晶軸に沿って第２不純物を注入するチャネリングインプラ法であることが好ましい。第２不純物は、ＳｉＣ単結晶の結晶軸を基準に±５°以下の注入角度で第２ＳｉＣエピタキシャル層１４に注入されることが好ましい。ＳｉＣ単結晶の結晶軸は、ｃ軸であることが好ましい。第２ＳｉＣエピタキシャル層１４は、ＳｉＣ単結晶のｃ面との間に１０°以下のオフ角θを有していることが好ましい。オフ角θは、ＳｉＣ単結晶のａ軸方向に沿うオフ方向Ｄを有していることが好ましい。
　図６は、図２に対応し、第２実施形態に係るＳｉＣ半導体装置１Ｂを示す断面図である。図７は、図６に示すＳｉＣチップ２内の不純物濃度を示すグラフである。図７において、縦軸は不純物濃度を示し、横軸は深さを示している。以下、第１実施形態において述べられた構造に対応する構造には同一の参照符号が付され、それらの説明は省略される。
　図６および図７を参照して、ＳｉＣ半導体装置１Ｂは、ＳｉＣ半導体装置１Ａと同様に、ＳｉＣチップ２、ｎ型のベース領域６、ｎ型のバッファ領域７、ｎ型のドリフト領域８および機能デバイス９を含む。ドリフト領域８は、この形態では、底部から第１主面３に向けてこの順に形成された第１領域８ａおよび第２領域８ｂを含む。
　第１領域８ａは、１種類の５価元素によって調整された不純物濃度を有する領域であり、第１主面３から離間して第１主面３の表層部に形成されている。第１領域８ａは、具体的には、バッファ領域７の上において第１主面３に沿って延びる層状に形成され、第１～第４側面５Ａ～５Ｄから露出している。第１領域８ａは、中間部ＭＩＤに対して第２主面４側（バッファ領域７側）の領域に形成されている。第１領域８ａは、中間部ＭＩＤから第２主面４側に間隔を空けて形成されていることが好ましい。
　第１領域８ａは、第１不純物を含み、第１不純物に起因した基礎濃度ＣＡを有している。第１不純物は、第１実施形態の場合と同様である。つまり、第１不純物は、燐、窒素、ヒ素およびアンチモンのいずれか１つであってもよい。第１不純物は、燐以外の５価元素であることが好ましい。第１不純物は、この形態では、窒素である。基礎濃度ＣＡは、バッファ領域７の濃度下限値（＝第２濃度Ｃ２）とほぼ等しい（ＣＡ≒Ｃ２）。第１領域８ａは、厚さ方向にほぼ一定の濃度分布を有している。むろん、第１領域８ａは、バッファ領域７（第２濃度Ｃ２）を起点に第１主面３に向けて上昇する濃度勾配（濃度分布）を有していてもよい。
　第２領域８ｂは、少なくとも２種の５価元素によって調整された不純物濃度を有する領域である。第２領域８ｂは、第１主面３および第１領域８ａの間の領域において第１主面３に沿って延びる層状に形成され、第１主面３および第１～第４側面５Ａ～５Ｄから露出している。第２領域８ｂは、中間部ＭＩＤに対して第１主面３側の領域に形成されている。第２領域８ｂは、中間部ＭＩＤを横切って第２主面４側の領域にも形成されていることが好ましい。
　第２領域８ｂは、第１領域８ａの基礎濃度ＣＡ（≒第２濃度Ｃ２）から第３濃度Ｃ３まで上昇（具体的には漸増）する濃度勾配（濃度分布）を有している。第２領域８ｂは、この形態では、第１不純物に起因した基礎濃度ＣＡ、および、第１不純物以外の５価元素からなる第２不純物に起因した付加濃度ＣＢを有している。第２不純物は、第１実施形態の場合と同様である。つまり、第２不純物は、ヒ素およびアンチモンのうちの少なくとも１つを含むことが好ましい。
　第２領域８ｂの基礎濃度ＣＡは、第１実施形態の場合と同様、厚さ方向にほぼ一定の濃度分布を有している。むろん、第２領域８ｂの基礎濃度ＣＡは、第１主面３に向けて上昇する濃度勾配（濃度分布）を有していてもよい。第２領域８ｂの付加濃度ＣＢは、第１実施形態の場合と同様、第１主面３に向けて上昇する濃度勾配（濃度分布）を有している。第２領域８ｂは、第１領域８ａの抵抗値未満の抵抗値を有している。つまり、第１領域８ａは高抵抗領域であり、第２領域８ｂは低抵抗領域である。
　以上、ＳｉＣ半導体装置１Ｂによっても、ＳｉＣ半導体装置１Ａに対して述べられた効果と同様の効果が奏される。
　図８Ａおよび図８Ｂは、図６に示すＳｉＣ半導体装置１Ｂの製造方法を示す断面図である。図８Ａを参照して、図４Ａ～図４Ｃと同様の工程を経て、ＳｉＣウエハ１０の上に第１ＳｉＣエピタキシャル層１３および第２ＳｉＣエピタキシャル層１４が形成される。
　図８Ｂを参照して、図４Ｄの工程と同様に、イオン注入法（この形態ではチャネリングインプラ法）によって第２ＳｉＣエピタキシャル層１４の厚さ方向途中部まで５価元素（ｎ型不純物）が注入され、目標濃度を有するｎ型のドリフト領域８が形成される。ドリフト領域８は、この形態では、第２ＳｉＣエピタキシャル層１４の一部からなる第１領域８ａ、および、第２ＳｉＣエピタキシャル層１４に５価元素がさらに注入された第２領域８ｂを含む。第２領域８ｂの不純物濃度は、第２ＳｉＣエピタキシャル層１４の結晶成長方向に向けて上昇するように調整される。
　この工程では、第２ＳｉＣエピタキシャル層１４に含まれる第１不純物（＝窒素）とは異なる５価元素からなる第２不純物（＝ヒ素およびアンチモンのうちの少なくとも１つ）が第２ＳｉＣエピタキシャル層１４の厚さ方向途中部まで注入される。これにより、第１不純物に起因した基礎濃度ＣＡ（＝第２濃度Ｃ２）を有する第１領域８ａが形成される。また、第１不純物に起因した基礎濃度ＣＡ、および、第２不純物に起因した付加濃度ＣＢを有する第２領域８ｂが形成される。
　以上、ＳｉＣ半導体装置１Ｂの製造方法によっても、ＳｉＣ半導体装置１Ａの製造方法に対して述べられた効果と同様の効果が奏される。
　図９は、図２に対応し、第３実施形態に係るＳｉＣ半導体装置１Ｃを示す断面図である。図１０は、図９に示すＳｉＣチップ２内の不純物濃度を示すグラフである。図１０において、縦軸は不純物濃度を示し、横軸は深さを示している。以下、第１～第２実施形態において述べられた構造に対応する構造には同一の参照符号が付され、それらの説明は省略される。
　図９および図１０を参照して、ＳｉＣ半導体装置１Ｃは、ＳｉＣ半導体装置１Ａにおいて「ｎ型領域」を「ｐ型領域」に置き換えた構造を有している。ＳｉＣ半導体装置１Ｃは、具体的には、ｎ型のベース領域６、ｎ型のバッファ領域７およびｎ型のドリフト領域８に代えて、ｐ型のベース領域１６、ｐ型のバッファ領域１７およびｐ型のドリフト領域１８を含む。
　ｐ型のベース領域１６は、３価元素からなる第１不純物（＝ｐ型不純物）によって調整された不純物濃度を有している。第１不純物は、１種類の３価元素によって構成されていることが好ましい。第１不純物は、ホウ素（Ｂ）、アルミニウム（Ａｌ）、ガリウム（Ｇａ）およびインジウム（Ｉｎ）のいずれか１つであってもよい。第１不純物は、ホウ素以外の３価元素であることが好ましい。第１不純物は、この形態では、アルミニウムである。
　ベース領域１６は、厚さ方向にほぼ一定の第１濃度Ｃ１を有している。第１濃度Ｃ１は、１×１０１８ｃｍ－３以上１×１０２１ｃｍ－３以下であってもよい。ベース領域１６は、５μｍ以上３００μｍ以下の厚さを有していてもよい。ベース領域１６の厚さは、５０μｍ以上２５０μｍ以下であることが好ましい。ベース領域１６は、この形態では、ＳｉＣ基板に形成されている。
　ｐ型のバッファ領域１７は、３価元素を含み、第１主面３に向けて不純物濃度が下降（具体的には漸減）するように調整された不純物濃度を有している。バッファ領域１７は、ホウ素、アルミニウム、ガリウムおよびインジウムのいずれか１つを含むことが好ましい。バッファ領域１７は、ホウ素以外の３価元素含むことが好ましい。バッファ領域１７は、この形態では、第１不純物（＝アルミニウム）によって濃度調整されている。
　バッファ領域１７は、ベース領域１６から第１主面３に向けて第１濃度Ｃ１から当該第１濃度Ｃ１未満の第２濃度Ｃ２（Ｃ２＜Ｃ１）まで下降（具体的には漸減）する濃度勾配（濃度分布）を有している。第２濃度Ｃ２は、１×１０１４ｃｍ－３以上１×１０１６ｃｍ－３以下であってもよい。バッファ領域１７は、０．１μｍ以上５μｍ以下の厚さを有していてもよい。バッファ領域１７の厚さは、１μｍ以上３μｍ以下であることが好ましい。バッファ領域１７は、この形態では、ＳｉＣエピタキシャル層に形成されている。
　ｐ型のドリフト領域１８は、ホウ素以外の３価元素を含み、ホウ素以外の３価元素によって調整された不純物濃度を有している。ドリフト領域１８は、アルミニウム、ガリウムおよびインジウムのうちの少なくとも１つを含むことが好ましい。ドリフト領域１８は、第１主面３に向けて上昇するように調整された不純物濃度を有している。ドリフト領域１８は、具体的には、バッファ領域１７から第１主面３に向けて第２濃度Ｃ２から当該第２濃度Ｃ２を超える第３濃度Ｃ３（Ｃ２＜Ｃ３）まで上昇（具体的には漸増）する濃度勾配（濃度分布）を有している。
　第３濃度Ｃ３は、ドリフト領域１８のピーク濃度である。第３濃度Ｃ３は、第１主面３の近傍（表層部）に位置していればよく、必ずしも第１主面３に一致している必要はない。第３濃度Ｃ３は、第１濃度Ｃ１以下（Ｃ３≦Ｃ１）である。第３濃度Ｃ３は、第２濃度Ｃ２の１０倍以上であることが好ましい。第３濃度Ｃ３は、第１濃度Ｃ１未満（Ｃ２＜Ｃ３＜Ｃ１）であることが好ましい。第３濃度Ｃ３は、１×１０１５ｃｍ－３以上１×１０１７ｃｍ－３以下であってもよい。
　ドリフト領域１８は、基礎濃度ＣＡおよび付加濃度ＣＢを有している。付加濃度ＣＢは、基礎濃度ＣＡを補完する。ドリフト領域１８の不純物濃度（第３濃度Ｃ３）は、基礎濃度ＣＡおよび付加濃度ＣＢの合計値からなる。基礎濃度ＣＡは、３価元素である第１不純物に起因している。付加濃度ＣＢは、第１不純物と同種の３価元素、または、第１不純物と異なる種の３価元素である第２不純物に起因している。第２不純物は、アルミニウム、ガリウムおよびインジウムのうちの少なくとも１つであってもよい。第２不純物は、この形態では、アルミニウムである。
　ドリフト領域１８は、中間部ＭＩＤに対して第１主面３側の領域および第２主面４側（バッファ領域１７側）の領域において基礎濃度ＣＡ（第１不純物）および付加濃度ＣＢ（第２不純物）を有している。ドリフト領域１８は、この形態では、厚さ方向の全域に基礎濃度ＣＡ（第１不純物）および付加濃度ＣＢ（第２不純物）を有している。
　基礎濃度ＣＡは、厚さ方向にほぼ一定の濃度分布を有している。基礎濃度ＣＡは、この形態では、バッファ領域１７の濃度下限値である第２濃度Ｃ２とほぼ等しい（ＣＡ≒Ｃ２）。むろん、基礎濃度ＣＡは、バッファ領域１７から第１主面３に向けて上昇（具体的には漸増）する濃度勾配（濃度分布）を有していてもよい。付加濃度ＣＢは、第１主面３に向けて上昇する濃度分布を有している。付加濃度ＣＢは、基礎濃度ＣＡを超えている（ＣＡ＜ＣＢ）。付加濃度ＣＢは、基礎濃度ＣＡの１０倍以上であることが好ましい。付加濃度ＣＢは、第１濃度Ｃ１未満（ＣＡ＜ＣＢ＜Ｃ１）であることが好ましい。
　ドリフト領域１８は、バッファ領域１７の厚さを超える厚さを有していることが好ましい。ドリフト領域１８は、１μｍ以上２５μｍ以下の厚さを有していてもよい。ドリフト領域１８は、１μｍ以上５μｍ以下、５μｍ以上１０μｍ以下、１０μｍ以上１５μｍ以下、１５μｍ以上２０μｍ以下、および、２０μｍ以上２５μｍ以下のいずれか１つの範囲に属する厚さを有していてもよい。ドリフト領域１８は、１μｍ以上１０μｍ以下の厚さを有していることが特に好ましい。ドリフト領域１８は、この形態では、ＳｉＣエピタキシャル層に形成されている。
　以上、ＳｉＣ半導体装置１Ｃによっても、ＳｉＣ半導体装置１Ａに対して述べられた効果と同様の効果が奏される。ＳｉＣ半導体装置１Ｃは、ＳｉＣ半導体装置１Ａの製造方法（図４Ａ～図４Ｄ）において５価元素を所定の３価元素に置き換えることによって製造される。したがって、ＳｉＣ半導体装置１Ｃの製造方法によっても、ＳｉＣ半導体装置１Ａの製造方法に対して述べられた効果と同様の効果が奏される。
　図１１は、図９に対応し、第４実施形態に係るＳｉＣ半導体装置１Ｄを示す断面図である。図１２は、図１１に示すＳｉＣチップ２内の不純物濃度を示すグラフである。図１２において、縦軸は不純物濃度を示し、横軸は深さを示している。以下、第１～第３実施形態において述べられた構造に対応する構造には同一の参照符号が付され、それらの説明は省略される。
　図１１および図１２を参照して、ＳｉＣ半導体装置１Ｄは、ＳｉＣ半導体装置１Ｃと同様に、ＳｉＣチップ２、ｐ型のベース領域１６、ｐ型のバッファ領域１７、ｐ型のドリフト領域１８および機能デバイス９を含む。ドリフト領域１８は、第３実施形態の場合と同様に、ホウ素以外の３価元素によって調整された不純物濃度を有している。ドリフト領域１８は、この形態では、底部から第１主面３に向けてこの順に形成された第１領域１８ａおよび第２領域１８ｂを含む。
　第１領域１８ａは、１種類の３価元素によって調整された不純物濃度を有する領域であり、第１主面３から離間して第１主面３の表層部に形成されている。第１領域１８ａは、具体的には、バッファ領域１７の上において第１主面３に沿って延びる層状に形成され、第１～第４側面５Ａ～５Ｄから露出している。第１領域１８ａは、中間部ＭＩＤに対して第２主面４側（バッファ領域１７側）の領域に形成されている。第１領域１８ａは、中間部ＭＩＤから第２主面４側に間隔を空けて形成されていることが好ましい。
　第１領域１８ａは、この形態では、３価元素である第１不純物を含み、第１不純物に起因した基礎濃度ＣＡを有している。第１不純物は、アルミニウム、ガリウムおよびインジウムのいずれか１つであってもよい。第１不純物は、この形態では、アルミニウムである。基礎濃度ＣＡは、バッファ領域１７の濃度下限値である第２濃度Ｃ２とほぼ等しい（ＣＡ≒Ｃ２）。第１領域１８ａは、厚さ方向にほぼ一定の濃度分布を有している。むろん、第１領域１８ａは、バッファ領域１７（第２濃度Ｃ２）を起点に第１主面３に向けて上昇する濃度勾配（濃度分布）を有していてもよい。
　第２領域１８ｂは、第１主面３および第１領域１８ａの間の領域に形成されている。第２領域１８ｂは、第１主面３に沿って延びる層状に形成され、第１主面３および第１～第４側面５Ａ～５Ｄから露出している。第２領域１８ｂは、中間部ＭＩＤに対して第１主面３側の領域に形成されている。第２領域１８ｂは、中間部ＭＩＤを横切って第２主面４側の領域にも形成されていることが好ましい。
　第２領域１８ｂは、第１不純物、および、第１不純物と同種の３価元素、または、第１不純物と異なる種の３価元素である第２不純物によって調整された不純物濃度を有する領域である。第２不純物は、アルミニウム、ガリウムおよびインジウムのいずれか１つであってもよい。第２不純物は、この形態では、アルミニウムである。第２領域１８ｂは、第１領域１８ａの基礎濃度ＣＡ（＝第２濃度Ｃ２）から第３濃度Ｃ３まで上昇（具体的には漸増）する濃度勾配（濃度分布）を有している。第２領域１８ｂは、この形態では、第１不純物に起因した基礎濃度ＣＡ、および、第２不純物に起因した付加濃度ＣＢを有している。
　第２領域１８ｂの基礎濃度ＣＡは、第３実施形態の場合と同様、厚さ方向にほぼ一定の濃度分布を有している。むろん、第２領域１８ｂの基礎濃度ＣＡは、第１主面３に向けて上昇する濃度勾配（濃度分布）を有していてもよい。付加濃度ＣＢは、第３実施形態の場合と同様、第１主面３に向けて上昇する濃度勾配（濃度分布）を有している。第２領域１８ｂは、第１領域１８ａの抵抗値未満の抵抗値を有している。つまり、第１領域１８ａは高抵抗領域であり、第２領域１８ｂは低抵抗領域である。
　以上、ＳｉＣ半導体装置１Ｄによっても、ＳｉＣ半導体装置１Ａに対して述べられた効果と同様の効果が奏される。ＳｉＣ半導体装置１Ｄは、第２実施形態に係るＳｉＣ半導体装置１Ｂの製造方法（図８Ａ～図８Ｂ）において５価元素を所定の３価元素に置き換えることによって製造される。したがって、ＳｉＣ半導体装置１Ｄの製造方法によっても、ＳｉＣ半導体装置１Ａの製造方法に対して述べられた効果と同様の効果が奏される。
　図１３は、図２に対応し、第５実施形態に係るＳｉＣ半導体装置１Ｅを示す断面図である。以下、第１～第４実施形態において述べられた構造に対応する構造には同一の参照符号が付され、それらの説明は省略される。
　図１３を参照して、ＳｉＣ半導体装置１Ｅは、第１実施形態に係るｎ型のベース領域６を、第３実施形態に係るｐ型のベース領域１６に変更した構造を有している。この場合、ｎ型のバッファ領域１７は、ｐ型のベース領域６との境界部において、ベース領域６の３価元素に起因したｐ型不純物濃度を５価元素に起因したｎ型不純物濃度によって相殺する相殺領域を有していてもよい。
　以上、ＳｉＣ半導体装置１Ｅによっても、ＳｉＣ半導体装置１Ａに対して述べられた効果と同様の効果が奏される。ＳｉＣ半導体装置１Ｅは、ＳｉＣ半導体装置１Ａの製造方法（図４Ａ～図４Ｄ）において所定の３価元素によって調整された不純物濃度を有するｐ型のＳｉＣウエハ１０を用意することによって製造される。したがって、ＳｉＣ半導体装置１Ｅの製造方法によっても、第１実施形態に係るＳｉＣ半導体装置１Ａの製造方法に対して述べられた効果と同様の効果が奏される。
　図１４は、図６に対応し、第６実施形態に係るＳｉＣ半導体装置１Ｆを示す断面図である。以下、第１～第５実施形態において述べられた構造に対応する構造には同一の参照符号が付され、それらの説明は省略される。
　図１４を参照して、ＳｉＣ半導体装置１Ｆは、第２実施形態に係るｎ型のベース領域６を、第３実施形態に係るｐ型のベース領域１６に変更した構造を有している。この場合、ｎ型のバッファ領域１７は、ｐ型のベース領域６との境界部において、ベース領域６の３価元素に起因したｐ型不純物濃度を５価元素に起因したｎ型不純物濃度によって相殺する相殺領域を有していてもよい。
　以上、ＳｉＣ半導体装置１Ｆによっても、ＳｉＣ半導体装置１Ａに対して述べられた効果と同様の効果が奏される。ＳｉＣ半導体装置１Ｆは、ＳｉＣ半導体装置１Ａの製造方法（図４Ａ～図４Ｄおよび図８Ａ～図８Ｂ）において所定の３価元素によって調整された不純物濃度を有するｐ型のＳｉＣウエハ１０を用意することによって製造される。したがって、ＳｉＣ半導体装置１Ｆの製造方法によっても、ＳｉＣ半導体装置１Ａの製造方法に対して述べられた効果と同様の効果が奏される。
　図１５は、図２に対応し、第７実施形態に係るＳｉＣ半導体装置１Ｇを示す断面図である。以下、第１～第６実施形態において述べられた構造に対応する構造には同一の参照符号が付され、それらの説明は省略される。
　図１５を参照して、ＳｉＣ半導体装置１Ｇは、第３実施形態に係るｐ型のベース領域１６を、第１実施形態に係るｎ型のベース領域６に変更した構造を有している。この場合、ｐ型のバッファ領域１７は、ｎ型のベース領域６との境界部において、ベース領域６の５価元素に起因したｎ型不純物濃度を３価元素に起因したｐ型不純物濃度によって相殺する相殺領域を有していてもよい。
　以上、ＳｉＣ半導体装置１Ｇによっても、ＳｉＣ半導体装置１Ａに対して述べられた効果と同様の効果が奏される。ＳｉＣ半導体装置１Ｇは、第３実施形態に係るＳｉＣ半導体装置１Ｃの製造方法において所定の５価元素によって調整された不純物濃度を有するｎ型のＳｉＣウエハ１０を用意することによって製造される。したがって、ＳｉＣ半導体装置１Ｇの製造方法によっても、第１実施形態に係るＳｉＣ半導体装置１Ａの製造方法に対して述べられた効果と同様の効果が奏される。
　図１６は、図６に対応し、第８実施形態に係るＳｉＣ半導体装置１Ｈを示す断面図である。以下、第１～第７実施形態において述べられた構造に対応する構造には同一の参照符号が付され、それらの説明は省略される。
　図１６を参照して、ＳｉＣ半導体装置１Ｈは、第４実施形態に係るｐ型のベース領域１６を、第１実施形態に係るｎ型のベース領域６に変更した構造を有している。この場合、ｐ型のバッファ領域１７は、ｎ型のベース領域６との境界部において、ベース領域６の５価元素に起因したｎ型不純物濃度を３価元素に起因したｐ型不純物濃度によって相殺する相殺領域を有していてもよい。
　以上、ＳｉＣ半導体装置１Ｈによっても、ＳｉＣ半導体装置１Ａに対して述べられた効果と同様の効果が奏される。ＳｉＣ半導体装置１Ｈは、第４実施形態に係るＳｉＣ半導体装置１Ｄの製造方法において所定の５価元素によって調整された不純物濃度を有するｎ型のＳｉＣウエハ１０を用意することによって製造される。したがって、ＳｉＣ半導体装置１Ｈの製造方法によっても、第１実施形態に係るＳｉＣ半導体装置１Ａの製造方法に対して述べられた効果と同様の効果が奏される。
　図１７は、第９実施形態に係るＳｉＣ半導体装置１Ｉを示す平面図である。図１８は、図１７に示すXVIII-XVIII線に沿う断面図である。以下、第１～第８実施形態において述べられた構造に対応する構造には同一の参照符号が付され、それらの説明は省略される。
　図１７および図１８を参照して、ＳｉＣ半導体装置１Ｉは、第１実施形態に係るＳｉＣ半導体装置１Ａと同様に、ＳｉＣチップ２、ｎ型のベース領域６、ｎ型のバッファ領域７、ｎ型のドリフト領域８および機能デバイス９を含む。ＳｉＣチップ２は、第１実施形態の場合と同様に、オフ角θおよびオフ方向Ｄを有している。ＳｉＣ半導体装置１Ｉは、この形態では、ドリフト領域８内に形成されたｐ型の複数のコラム領域１９（a plurality of column regions）を含む。コラム領域１９は、「不純物領域」と称されてもよい。
　複数のコラム領域１９（the column regions）は、ＳｉＣチップ２の一部を利用して形成されている。複数のコラム領域１９は、平面視においてＳｉＣチップ２の周縁から内方に間隔を空けてドリフト領域８内に形成されている。複数のコラム領域１９は、この形態では、平面視において第１方向Ｘ（ａ軸方向）に延びる帯状にそれぞれ形成され、第２方向Ｙ（ｍ軸方向）に間隔を空けて配列されている。つまり、複数のコラム領域１９は、平面視においてオフ方向Ｄ（＝第１方向Ｘ）に延びるストライプ状に形成されている。
　むろん、複数のコラム領域１９は、平面視において第１方向Ｘ（ａ軸方向）に間隔を空けて配列され、第２方向Ｙ（ｍ軸方向）に延びる帯状にそれぞれ形成されていてもよい。つまり、複数のコラム領域１９は、平面視においてオフ方向Ｄに直交する方向（＝第２方向Ｙ）に延びるストライプ状に形成されていてもよい。また、複数のコラム領域１９は、平面視において第１方向Ｘおよび第２方向Ｙに交差する格子状に形成されていてもよい。また、複数のコラム領域１９は、第１方向Ｘおよび第２方向Ｙに間隔を空けてドット状に配列されていてもよい。
　複数のコラム領域１９は、０．５μｍ以上１０μｍ以下の間隔（コラムピッチ）を空けて配列されていてもよい。複数のコラム領域１９は、ほぼ等しい間隔で配列されていることが好ましい。複数のコラム領域１９は、０．５μｍ以上１０μｍ以下の幅（コラム幅）をそれぞれ有していてもよい。複数のコラム領域１９は、ほぼ等しい幅をそれぞれ有していることが好ましい。
　複数のコラム領域１９は、ドリフト領域８とｐｎ接合をそれぞれ形成している。複数のコラム領域１９は、具体的には、断面視においてドリフト領域８の厚さ方向に延びるコラム状に形成され、ドリフト領域８と厚さ方向に沿うｐｎ接合部をそれぞれ形成している。複数のコラム領域１９は、第１主面３から中間部ＭＩＤを横切るようにそれぞれ延びていることが好ましい。複数のコラム領域１９は、ドリフト領域８の底部（つまりバッファ領域７）から第１主面３側に間隔を空けてそれぞれ形成されている。複数のコラム領域１９は、ドリフト領域８の比較的低濃度な底部側の領域を挟んでバッファ領域７に対向している。
　複数のコラム領域１９は、ドリフト領域８とスーパージャンクション構造をそれぞれ形成している。つまり、複数のコラム領域１９は、ドリフト領域８の幅方向に空乏層を拡げるようにドリフト領域８の厚さ方向に延びるｐｎ接合部をそれぞれ形成している。複数のコラム領域１９は、一方のコラム領域１９から拡がる空乏層が近接する他方のコラム領域１９から拡がる空乏層に接続される態様で間隔を空けて配列されていることが好ましい。
　複数のコラム領域１９は、ドリフト領域８のｎ型不純物濃度を３価元素によってｐ型不純物濃度に置換する態様で形成されている。つまり、複数のコラム領域１９は、ドリフト領域８（基礎濃度ＣＡおよび付加濃度ＣＢ）を構成する５価元素に加えて、ドリフト領域８のｎ型不純物濃度を超えるｐ型不純物濃度で導入された３価元素をそれぞれ有している。
　複数のコラム領域１９は、ホウ素以外の３価元素を含み、ホウ素以外の３価元素によって調整された不純物濃度を有している。複数のコラム領域１９は、アルミニウム、ガリウムおよびインジウムのうちの少なくとも１つを含むことが好ましい。複数のコラム領域１９は、第１主面３に向けて上昇（具体的には漸増）するように調整された不純物濃度を有している。
　複数のコラム領域１９は、ドリフト領域８の濃度勾配に比例したｐ型不純物の濃度勾配を有していることが好ましい。複数のコラム領域１９は、ドリフト領域８とチャージバランスを保持するように調整された不純物濃度を有していることが好ましい。「チャージバランスを保持する」は、複数のコラム領域１９から拡がる空乏層が近接する複数対のコラム領域１９の間の領域でそれぞれ接続されることを意味する。
　たとえば、コラム幅がコラムピッチのｘ（０＜ｘ）倍である場合、複数のコラム領域１９は、複数のコラムの不純物濃度がドリフト領域８の不純物濃度の１／ｘ倍である時にチャージバランスを保持する。コラム幅がコラムピッチと等しい場合、複数のコラム領域１９は、第２濃度Ｃ２から第３濃度Ｃ３まで上昇する濃度勾配を有するドリフト領域８に対応して、第２濃度Ｃ２から第３濃度Ｃ３まで上昇するｐ型不純物の濃度勾配を有していることが好ましい。
　機能デバイス９は、この形態では、ドリフト領域８および複数のコラム領域１９を利用して形成されている。つまり、ＳｉＣ半導体装置１Ｉは、スーパージャンクション型の機能デバイス９を含む。
　以上、ＳｉＣ半導体装置１Ｉは、ＳｉＣチップ２、ｎ型のドリフト領域８およびｐ型のコラム領域１９（不純物領域）を含む。ＳｉＣチップ２は、第１主面３を有している。ドリフト領域８は、第１主面３の表層部に形成され、少なくとも２種の５価元素によって調整された不純物濃度を有している。コラム領域１９は、ドリフト領域８とｐｎ接合部を形成するようにドリフト領域８内に形成されている。この構造によれば、ＳｉＣ半導体装置１Ａに対して述べた効果と同様の効果が奏される。また、この構造によれば、ドリフト領域８およびコラム領域１９の間にｐｎ接合部を適切に形成できる。よって、電気的特性（たとえばコラム領域１９に起因した耐圧）を向上できるＳｉＣ半導体装置１Ｉを提供できる。
　別の視点において、ＳｉＣ半導体装置１Ｉは、ＳｉＣチップ２、ｎ型のドリフト領域８およびｐ型のコラム領域１９（不純物領域）を含む。ＳｉＣチップ２は、第１主面３を有している。ドリフト領域８は、第１主面３の表層部に形成されている。コラム領域１９は、ドリフト領域８とｐｎ接合部を形成するようにドリフト領域８内に形成され、ホウ素以外の３価元素によって調整された不純物濃度を有している。
　ホウ素は、ＳｉＣチップ２の深い領域に導入され難い性質を有している。したがって、ホウ素以外の３価元素によってコラム領域１９の不純物濃度を調整することによって、目標濃度に対するばらつきが低減された不純物濃度を有するコラム領域１９を形成できる。これにより、ドリフト領域８およびコラム領域１９の間にｐｎ接合部を適切に形成できる。よって、電気的特性（たとえばコラム領域１９に起因した耐圧）を向上できるＳｉＣ半導体装置１Ｉを提供できる。
　ドリフト領域８は、第１主面３に向けて上昇する濃度分布を有していることが好ましい。コラム領域１９は、第１主面３に向けて上昇する濃度分布を有していることが好ましい。ドリフト領域８は、窒素、ヒ素およびアンチモンのうちの少なくとも１種の３価元素を含むことが好ましい。コラム領域１９は、アルミニウム、ガリウムおよびインジウムのうちの少なくとも１種の３価元素を含むことが好ましい。
　コラム領域１９は、ドリフト領域８とｐｎ接合部によってスーパージャンクション構造を形成するようにドリフト領域８内を厚さ方向に延びていることが好ましい。コラム領域１９は、中間部ＭＩＤを横切っていることが好ましい。コラム領域１９は、ドリフト領域８の底部から第１主面３側に間隔を空けて形成されていることが好ましい。
　図１９Ａおよび図１９Ｂは、図１７に示すＳｉＣ半導体装置１Ｉの製造方法を示す断面図である。図１９Ａを参照して、図４Ａ～図４Ｄと同様の工程を経て、第２ＳｉＣエピタキシャル層１４にドリフト領域８が形成される。
　図１９Ｂを参照して、所定パターンを有するレジストマスクＲＭが、第２ＳｉＣエピタキシャル層１４の上に形成される。レジストマスクＲＭは、ドリフト領域８において複数のコラム領域１９を形成すべき領域を露出させ、それら以外の領域を被覆している。次に、レジストマスクＲＭを介するイオン注入法によってドリフト領域８に３価元素（ｐ型不純物）が注入され、目標濃度を有するｐ型の複数のコラム領域１９が形成される。
　この工程では、結晶成長方向に向けて不純物濃度が上昇（具体的には漸増）するようにドリフト領域８に３価元素が注入される。イオン注入法は、この工程では、チャネリングインプラ法である。チャネリングインプラ法では、第２ＳｉＣエピタキシャル層１４の中間部に対して第２ＳｉＣエピタキシャル層１４の主面（結晶成長面）側の領域およびＳｉＣウエハ１０側の領域に３価元素が注入される。
　ドリフト領域８に対する３価元素の注入深さは、３価元素の注入エネルギ、第２不純物の注入温度、第２不純物の注入角度等を調整することによって精密に調整される。３価元素の注入エネルギは、１０ｋｅＶ以上１０００ｋｅＶ以下（好ましくは１００ｋｅＶ以上）の範囲で調整されてもよい。３価元素の注入温度は、３００℃以上１０００℃以下の範囲で調整されてもよい。
　３価元素の注入角度は、ＳｉＣ単結晶の結晶軸（ｃ軸）を基準（＝０°）として±５°の範囲に設定される。３価元素の注入角度は、±２°の範囲に設定されることが好ましい。この形態では、第２ＳｉＣエピタキシャル層１４（ＳｉＣウエハ１０）が所定のオフ方向Ｄに傾斜したオフ角θを有している。したがって、チャネリングインプラ法では、オフ方向Ｄおよびオフ角θに応じて、第２ＳｉＣエピタキシャル層１４に対する３価元素の注入角度、または、３価元素の注入方向に対する第２ＳｉＣエピタキシャル層１４の傾斜角度が調整される。
　この形態では、オフ方向Ｄ（＝第１方向Ｘ）に延びる複数のコラム領域１９が形成される。この構造によれば、３価元素の注入角度がオフ方向Ｄに対する傾斜角度になるため、第２ＳｉＣエピタキシャル層１４に注入される３価元素のベクトル成分がオフ方向Ｄに沿う。したがって、３価元素は、平面視においてオフ方向Ｄに延びるラインに沿って注入され、オフ方向Ｄに直交する方向の断面視においてＳｉＣ単結晶のｃ面に対してほぼ垂直に注入される。
　チャネリングインプラ法で使用される３価元素は、ホウ素、アルミニウム、ガリウムおよびインジウムのうちの少なくとも１つであってもよい。ただし、ホウ素は、チャネリングインプラ法によって第２ＳｉＣエピタキシャル層１４の深い領域に注入され難い性質を有している。したがって、チャネリングインプラ法で使用される３価元素は、ホウ素以外の３価元素であることが好ましい。
　３価元素の注入後、アニール法によって、３価元素が電気的に活性化されると同時に、第２ＳｉＣエピタキシャル層１４に生じた格子欠陥等が修復される。第２ＳｉＣエピタキシャル層１４のアニール温度は、５００℃以上２０００℃以下であってもよい。３価元素の活性化は、ドリフト領域８の５価元素の活性化と同時に実施されてもよい。これにより、３価元素が形成される。その後、第２ＳｉＣエピタキシャル層１４の主面（結晶成長面）側に、ドリフト領域８および複数のコラム領域１９を利用した機能デバイス９が形成される。以上を含む工程を経て、ＳｉＣ半導体装置１Ｉが製造される。
　以上、ＳｉＣ半導体装置１Ｉの製造方法は、第２ＳｉＣエピタキシャル層１４を用意する第１工程、ｎ型のドリフト領域８を形成する第２工程、および、ｐ型のコラム領域１９を形成する第３工程を含む。第１工程では、低濃度のｎ型の第２ＳｉＣエピタキシャル層１４が用意される。第２ＳｉＣエピタキシャル層１４の不純物濃度は、具体的には、ドリフト領域８の目標濃度未満である。第２工程では、イオン注入法によって第２ＳｉＣエピタキシャル層１４に５価元素（ｎ型不純物）が注入され、目標濃度を有するｎ型のドリフト領域８が形成される。第３工程では、イオン注入法によって第２ＳｉＣエピタキシャル層１４に３価元素（ｐ型不純物）が注入され、ドリフト領域８とｐｎ接合部を形成するｐ型のコラム領域１９が形成される。
　この製造方法によれば、ＳｉＣ半導体装置１Ａの製造方法に対して述べられた効果と同様の効果が奏される。また、ＳｉＣ半導体装置１Ｉの製造方法によれば、ドリフト領域８およびコラム領域１９の間にｐｎ接合部を適切に形成できる。よって、電気的特性（たとえばコラム領域１９に起因した耐圧）を向上できるＳｉＣ半導体装置１Ｉを製造し、提供できる。
　別の視点において、ＳｉＣ半導体装置１Ｉの製造方法は、ｎ型のドリフト領域８が形成された第２ＳｉＣエピタキシャル層１４を用意する第１工程、および、ｐ型のコラム領域１９を形成する第２工程を含む。第２工程では、イオン注入法によって第２ＳｉＣエピタキシャル層１４にホウ素以外の３価元素（ｐ型不純物）が注入され、ドリフト領域８とｐｎ接合部を形成するｐ型のコラム領域１９が形成される。
　ホウ素は、第２ＳｉＣエピタキシャル層１４の深い領域に導入され難い性質を有している。したがって、ホウ素以外の３価元素によってコラム領域１９の不純物濃度を調整することによって、目標濃度に対するコラム領域１９の不純物濃度のばらつきを抑制できる。これにより、ドリフト領域８およびコラム領域１９の間にｐｎ接合部を適切に形成できる。よって、電気的特性（たとえばコラム領域１９に起因した耐圧）を向上できるＳｉＣ半導体装置１Ｉを製造し、提供できる。
　ＳｉＣ半導体装置１Ｉの製造方法において、第１不純物によって調整された不純物濃度を有する第２ＳｉＣエピタキシャル層１４が用意されてもよい。この場合、ドリフト領域８は、第１不純物とは異なる第２不純物を第２ＳｉＣエピタキシャル層１４に注入することによって形成されてもよい。第１不純物は、燐以外の５価元素であることが好ましい。第１不純物は、窒素であることが好ましい。第２不純物は、燐以外の５価元素であることが好ましい。第２不純物は、ヒ素およびアンチモンのうちの少なくとも１つであることが好ましい。
　コラム領域１９の形成工程において、第２ＳｉＣエピタキシャル層１４の結晶軸に沿って３価元素を注入するチャネリングインプラ法が実施されてもよい。チャネリングインプラ法で使用される３価元素は、ホウ素以外の３価元素であることが好ましい。チャネリングインプラ法で使用される３価元素は、アルミニウム、ガリウムおよびインジウムのうちの少なくとも１つであってもよい。
　３価元素は、ＳｉＣ単結晶の結晶軸を基準に±５°以下の注入角度で第２ＳｉＣエピタキシャル層１４に注入されることが好ましい。ＳｉＣ単結晶の結晶軸は、ｃ軸であることが好ましい。第２ＳｉＣエピタキシャル層１４は、ＳｉＣ単結晶のｃ面との間に１０°以下のオフ角θを有していることが好ましい。オフ角θは、ＳｉＣ単結晶のａ軸方向に沿うオフ方向Ｄを有していることが好ましい。
　チャネリングインプラ法では、オフ方向Ｄに沿って延びるコラム領域１９が形成されることが好ましい。この工程によれば、注入される３価元素のベクトル成分がオフ方向Ｄに沿う。これにより、３価元素がオフ方向Ｄに延びるライン上においてＳｉＣ単結晶のｃ面に対してほぼ垂直に注入されるため、コラム領域１９を適切に形成できる。
　図２０は、図１８に対応し、第１０実施形態に係るＳｉＣ半導体装置１Ｊを示す平面図である。以下、第１～第９実施形態において述べられた構造に対応する構造には同一の参照符号が付され、それらの説明は省略される。
　図２０を参照して、ＳｉＣ半導体装置１Ｊは、第２実施形態に係るＳｉＣ半導体装置１Ｂと同様に、ＳｉＣチップ２、ｎ型のベース領域６、ｎ型のバッファ領域７、ｎ型のドリフト領域８および機能デバイス９を含む。ドリフト領域８は、第１領域８ａおよび第２領域８ｂを含む。ＳｉＣ半導体装置１Ｊは、この形態では、ドリフト領域８内に形成されたｐ型の複数のコラム領域１９を含む。
　複数のコラム領域１９は、平面視において第９実施形態に係るコラム領域１９と同様の態様で形成されている。複数のコラム領域１９は、この形態では、ドリフト領域８の第２領域８ｂとｐｎ接合を形成するように第２領域８ｂ内にそれぞれ形成されている。複数のコラム領域１９は、具体的には、断面視において第２領域８ｂの厚さ方向に延びるコラム状に形成され、第２領域８ｂと厚さ方向に沿うｐｎ接合部をそれぞれ形成している。
　複数のコラム領域１９は、第１主面３から中間部ＭＩＤを横切るようにそれぞれ延びていることが好ましい。複数のコラム領域１９は、第１領域８ａから第１主面３側に間隔を空けてそれぞれ形成され、第１領域８ａおよび第２領域８ｂの一部を挟んでバッファ領域７にそれぞれ対向していることが好ましい。複数のコラム領域１９の下端部は、中間部ＭＩＤおよび第１領域８ａの間の領域に位置していることが好ましい。
　複数のコラム領域１９は、第２領域８ｂとスーパージャンクション構造をそれぞれ形成している。つまり、複数のコラム領域１９は、第２領域８ｂの幅方向に空乏層を拡げるように第２領域８ｂの厚さ方向に延びるｐｎ接合部をそれぞれ形成している。複数のコラム領域１９は、一方のコラム領域１９から拡がる空乏層が近接する他方のコラム領域１９から拡がる空乏層に接続される態様で間隔を空けて配列されていることが好ましい。
　複数のコラム領域１９は、この形態では、第２領域８ｂのｎ型不純物濃度を３価元素によってｐ型不純物濃度に置換（相殺）する態様で形成されている。つまり、複数のコラム領域１９は、第２領域８ｂ（基礎濃度ＣＡおよび付加濃度ＣＢ）を構成する５価元素に加えて、第２領域８ｂのｎ型不純物濃度を超えるｐ型不純物濃度で導入された３価元素をそれぞれ有している。複数のコラム領域１９は、第２領域８ｂの濃度勾配に比例したｐ型不純物の濃度勾配を有していることが好ましい。複数のコラム領域１９は、第２領域８ｂとチャージバランスを保持するように調整された不純物濃度を有していることが好ましい。
　機能デバイス９は、この形態では、ドリフト領域８および複数のコラム領域１９を利用して形成されている。つまり、ＳｉＣ半導体装置１Ｊは、スーパージャンクション型の機能デバイス９を含む。
　以上、ＳｉＣ半導体装置１Ｊによっても、第９実施形態に係るＳｉＣ半導体装置１Ｉに対して述べられた効果と同様の効果が奏される。
　図２１Ａおよび図２１Ｂは、図２０に示すＳｉＣ半導体装置１Ｊの製造方法を示す断面図である。図２１Ａを参照して、図４Ａ～図４Ｃおよび図８Ａ～図８Ｂと同様の工程を経て、第２ＳｉＣエピタキシャル層１４にドリフト領域８が形成される。ドリフト領域８は、第１領域８ａおよび第２領域８ｂを含む。
　図２１Ｂを参照して、所定パターンを有するレジストマスクＲＭが、第２ＳｉＣエピタキシャル層１４の上に形成される。レジストマスクＲＭは、ドリフト領域８において複数のコラム領域１９を形成すべき領域を露出させ、それら以外の領域を被覆している。次に、レジストマスクＲＭを介するイオン注入法（この形態ではチャネリングインプラ法）によってドリフト領域８に３価元素（ｐ型不純物）が注入され、目標濃度を有するｐ型の複数のコラム領域１９が形成される。
　この工程では、ホウ素以外の３価元素が第２領域８ｂの厚さ方向途中部まで注入される。３価元素は、具体的には、第１領域８ａから第１主面３側に間隔を空けて第２領域８ｂ内に注入される。ホウ素以外の３価元素は、この形態では、アルミニウム、ガリウムおよびインジウムのうちの少なくとも１つである。
　以上、ＳｉＣ半導体装置１Ｊの製造方法によっても、第９実施形態に係るＳｉＣ半導体装置１Ｉの製造方法に対して述べられた効果と同様の効果が奏される。
　図２２は、図１８に対応し、第１１実施形態に係るＳｉＣ半導体装置１Ｋを示す断面図である。以下、第１～第１０実施形態において述べられた構造に対応する構造には同一の参照符号が付され、それらの説明は省略される。
　図２２を参照して、ＳｉＣ半導体装置１Ｋは、第３実施形態に係るＳｉＣ半導体装置１Ｃと同様に、ＳｉＣチップ２、ｐ型のベース領域１６、ｐ型のバッファ領域１７、ｐ型のドリフト領域１８および機能デバイス９を含む。ＳｉＣ半導体装置１Ｋは、この形態では、ドリフト領域１８内に形成されたｎ型の複数のコラム領域２０（a plurality of column regions）を含む。コラム領域２０は、「不純物領域」と称されてもよい。
　複数のコラム領域２０（the column regions）は、ＳｉＣチップ２の一部を利用して形成されている。複数のコラム領域２０は、３価元素に代えて５価元素を含む点を除いて第９実施形態に係るコラム領域１９と同様の態様で形成されている。複数のコラム領域２０は、この形態では、ドリフト領域１８のｐ型不純物濃度を５価元素によってｎ型不純物濃度に置換する態様で形成されている。つまり、複数のコラム領域２０は、ドリフト領域１８（基礎濃度ＣＡおよび付加濃度ＣＢ）を構成する３価元素に加えて、ドリフト領域１８のｐ型不純物濃度を超えるｎ型不純物濃度で導入された５価元素をそれぞれ有している。
　複数のコラム領域２０は、燐および窒素以外の５価元素を含み、燐および窒素以外の５価元素によって調整された不純物濃度を有している。複数のコラム領域２０は、ヒ素およびアンチモンのうちの少なくとも１つを含むことが好ましい。複数のコラム領域２０は、第１主面３に向けて上昇（具体的には漸増）するように調整された不純物濃度を有している。複数のコラム領域２０は、ドリフト領域１８の濃度勾配に比例したｎ型不純物の濃度勾配を有していることが好ましい。複数のコラム領域２０は、ドリフト領域１８とチャージバランスを保持するように調整された不純物濃度を有していることが好ましい。
　機能デバイス９は、この形態では、ドリフト領域１８および複数のコラム領域２０を利用して形成されている。つまり、ＳｉＣ半導体装置１Ｋは、スーパージャンクション型の機能デバイス９を含む。
　以上、ＳｉＣ半導体装置１Ｋによっても、第９実施形態に係るＳｉＣ半導体装置１Ｉに対して述べられた効果と同様の効果が奏される。ＳｉＣ半導体装置１Ｋは、第９実施形態に係るＳｉＣ半導体装置１Ｉの製造方法（図４Ａ～図４Ｄおよび図１９Ａ～図１９Ｂ）において５価元素を所定の３価元素に置き換えることによって製造される。したがって、ＳｉＣ半導体装置１Ｋの製造方法によっても、第９実施形態に係るＳｉＣ半導体装置１Ｉの製造方法に対して述べられた効果と同様の効果が奏される。
　図２３は、図１８に対応し、第１２実施形態に係るＳｉＣ半導体装置１Ｌを示す平面図である。以下、第１～第１１実施形態において述べられた構造に対応する構造には同一の参照符号が付され、それらの説明は省略される。
　図２０を参照して、ＳｉＣ半導体装置１Ｌは、第４実施形態に係るＳｉＣ半導体装置１Ｄと同様に、ＳｉＣチップ２、ｐ型のベース領域１６、ｐ型のバッファ領域１７、ｐ型のドリフト領域１８および機能デバイス９を含む。ドリフト領域１８は、第１領域１８ａおよび第２領域１８ｂを含む。ＳｉＣ半導体装置１Ｌは、この形態では、ドリフト領域１８内に形成されたｎ型の複数のコラム領域２０を含む。
　複数のコラム領域２０は、３価元素に代えて５価元素を含む点を除いて第１０実施形態（第９実施形態）に係るコラム領域１９と同様の態様で形成されている。また、複数のコラム領域２０は、第１１実施形態と同様の態様で形成されている。複数のコラム領域２０は、この形態では、第２領域１８ｂとｐｎ接合を形成するように第２領域１８ｂ内にそれぞれ形成されている。複数のコラム領域２０は、具体的には、断面視において第２領域１８ｂの厚さ方向に延びるコラム状に形成され、第２領域１８ｂの厚さ方向に沿うｐｎ接合部をそれぞれ形成している。
　複数のコラム領域２０は、第１主面３から中間部ＭＩＤを横切るようにそれぞれ延びていることが好ましい。複数のコラム領域２０は、第１領域１８ａから第１主面３側に間隔を空けてそれぞれ形成され、第１領域１８ａおよび第２領域１８ｂの一部を挟んでバッファ領域１７に対向していることが好ましい。複数のコラム領域２０の下端部は、中間部ＭＩＤおよび第１領域１８ａの間の領域に位置していることが好ましい。
　複数のコラム領域２０は、この形態では、第２領域１８ｂのｐ型不純物濃度を５価元素によってｎ型不純物濃度に置換（相殺）する態様で形成されている。つまり、複数のコラム領域２０は、第２領域１８ｂ（基礎濃度ＣＡおよび付加濃度ＣＢ）を構成する３価元素に加えて、第２領域１８ｂのｐ型不純物濃度を超えるｎ型不純物濃度で導入された５価元素をそれぞれ有している。
　複数のコラム領域２０は、第２領域１８ｂとスーパージャンクション構造をそれぞれ形成している。つまり、複数のコラム領域２０は、第２領域１８ｂの幅方向に空乏層を拡げるように第２領域１８ｂの厚さ方向に延びるｐｎ接合部をそれぞれ形成している。複数のコラム領域２０は、一方のコラム領域２０から拡がる空乏層が近接する他方のコラム領域２０から拡がる空乏層に接続される態様で間隔を空けて配列されていることが好ましい。複数のコラム領域２０は、少なくとも第２領域１８ｂの濃度勾配に比例したｎ型不純物の濃度勾配を有していることが好ましい。複数のコラム領域２０は、第２領域１８ｂとチャージバランスを保持するように調整された不純物濃度を有していることが好ましい。
　機能デバイス９は、この形態では、ドリフト領域１８および複数のコラム領域２０を利用して形成されている。つまり、ＳｉＣ半導体装置１Ｌは、スーパージャンクション型の機能デバイス９を含む。
　以上、ＳｉＣ半導体装置１Ｌによっても、第１０実施形態に係るＳｉＣ半導体装置１Ｊに対して述べられた効果と同様の効果が奏される。ＳｉＣ半導体装置１Ｌは、第１０実施形態に係るＳｉＣ半導体装置１Ｊの製造方法（図４Ａ～図４Ｄおよび図２１Ａ～図２１Ｂ）において５価元素を所定の３価元素に置き換えることによって製造される。したがって、ＳｉＣ半導体装置１Ｌの製造方法によっても、第１０実施形態に係るＳｉＣ半導体装置１Ｊの製造方法に対して述べられた効果と同様の効果が奏される。
　以下、第１～第１２実施形態に適用され得る機能デバイス９の形態例が説明される。以下では、第１～第１２実施形態に係るＳｉＣ半導体装置１Ａ～１Ｌのうちのいずれか１つを用いて、機能デバイス９の具体的な形態例が説明される。
　図２４は、第１実施形態に係るＳｉＣ半導体装置１Ａに第１形態例に係る機能デバイス９が適用された構造を示す平面図である。図２５は、図２４に示すXXV-XXV線に沿う断面図である。図２６は、図２５に示すＳｉＣチップ２の平面図である。以下、第１実施形態において述べられた構造に対応する構造には同一の参照符号が付され、それらの説明は省略される。
　図２４～図２６を参照して、ＳｉＣ半導体装置１Ａは、ＳｉＣチップ２、ｎ型のベース領域６、ｎ型のバッファ領域７、ｎ型のドリフト領域８および機能デバイス９を含む。機能デバイス９は、この形態では、ＳｉＣ－ＳＢＤである。ベース領域６は、この形態では、ＳｉＣ－ＳＢＤのカソード領域として形成されている。ＳｉＣ半導体装置１Ａは、ｐ型のガード領域２１、絶縁膜２２、第１主面電極２３および第２主面電極２４を含む。
　ガード領域２１は、第１主面３の周縁（第１～第４側面５Ａ～５Ｄ）から内方に間隔を空けてドリフト領域８の表層部に形成されている。ガード領域２１は、平面視において第１主面３の周縁に沿って帯状に延びている。ガード領域２１は、この形態では、平面視において第１主面３の内方部を取り囲む環状に形成されている。これにより、ガード領域２１は、ガードリング領域として形成されている。ガード領域２１は、第１主面３の内方部側の内縁部、および、第１主面３の周縁側の外縁部を有している。ガード領域２１のｐ型不純物は、活性化されていてもよいし、活性化されていなくてもよい。
　絶縁膜２２は、第１主面３を被覆している。絶縁膜２２は、具体的には、ガード領域２１の外縁部を被覆するように第１主面３の周縁およびガード領域２１の間の領域を被覆している。絶縁膜２２は、第１主面３の内方部およびガード領域２１の内縁部を露出させる開口２５を有している。
　第１主面電極２３は、第１主面３を被覆している。第１主面電極２３は、具体的には、絶縁膜２２の上から開口２５内に入り込み、開口２５内において第１主面３を被覆している。第１主面電極２３は、開口２５内においてドリフト領域８およびガード領域２１に電気的に接続されている。第１主面電極２３は、この形態では、ドリフト領域８とショットキー接合を形成している。第２主面電極２４は、第２主面４を被覆している。第２主面電極２４は、具体的には、第２主面４のほぼ全域を被覆している。第２主面電極２４は、ベース領域６とオーミック接触を形成している。
　以上、この構造によれば、ドリフト領域８によって電気的特性が向上されたＳｉＣ－ＳＢＤを有するＳｉＣ半導体装置１Ａを提供できる。むろん、第１形態例に係る機能デバイス９（ＳｉＣ－ＳＢＤ）の構造は、第１実施形態を除く第１～第１２実施形態のいずれか１つにも適用できる。
　図２７は、第１０実施形態に係るＳｉＣ半導体装置１Ｊに第２形態例に係る機能デバイス９が適用された構造を示す平面図である。図２８は、図２７に示すXXVIII-XXVIII線に沿う断面図である。図２９は、図２８に示すＳｉＣチップ２の平面図である。以下、第１０実施形態において述べられた構造に対応する構造には同一の参照符号が付され、それらの説明は省略される。
　図２７～図２９を参照して、ＳｉＣ半導体装置１Ｊは、ＳｉＣチップ２、ｎ型のベース領域６、ｎ型のバッファ領域７、ｎ型のドリフト領域８、ｐ型のコラム領域１９および機能デバイス９を含む。ドリフト領域８は、第１領域８ａおよび第２領域８ｂを含む。機能デバイス９は、この形態では、スーパージャンクション型のＳｉＣ－ＳＢＤである。ベース領域６は、この形態では、ＳｉＣ－ＳＢＤのカソード領域として形成されている。
　ＳｉＣ半導体装置１Ｊは、第１形態例に係る機能デバイス９（図２４～図２６参照）と同様に、ｐ型のガード領域２１、絶縁膜２２、第１主面電極２３および第２主面電極２４を含む。以下、第１形態例に係る機能デバイス９（図２４～図２６参照）と異なる点が説明される。
　ガード領域２１は、この形態では、複数のコラム領域１９よりも浅く形成され、複数のコラムの底部に対して第１主面３側の深さ位置形成されている。ガード領域２１は、複数のコラム領域１９の中間部よりも第１主面３側の領域に形成されていることが好ましい。ガード領域２１は、複数のコラム領域１９の長手方向両端部に接続されていてもよい。絶縁膜２２は、この形態では、第１主面３の内方部において複数のコラム領域１９およびガード領域２１の内縁部を露出させる開口２５を有している。第１主面電極２３は、開口２５内においてドリフト領域８、複数のコラム領域１９およびガード領域２１に電気的に接続されている。
　以上、この構造によれば、ドリフト領域８およびコラム領域１９によって電気的特性が向上されたスーパージャンクション型のＳｉＣ－ＳＢＤを有するＳｉＣ半導体装置１Ｊを提供できる。むろん、第２形態例に係る機能デバイス９（スーパージャンクション型のＳｉＣ－ＳＢＤ）の構造は、第１０実施形態を除く第９～第１２実施形態のいずれか１つにも適用できる。
　図３０は、第１実施形態に係るＳｉＣ半導体装置１Ａに第３形態例に係る機能デバイス９が適用された構造を示す平面図である。図３１は、図３０に示すXXXI-XXXI線に沿う断面図である。図３２は、図３０に示す領域XXXIIの拡大図である。図３３は、図３２に示すXXXIII-XXXIII線に沿う断面図である。図３４は、図３１に示す領域XXXIVの拡大図である。以下、第１実施形態において述べられた構造に対応する構造には同一の参照符号が付され、それらの説明は省略される。
　図３０～図３４を参照して、ＳｉＣ半導体装置１Ａは、ＳｉＣチップ２、ｎ型のベース領域６、ｎ型のバッファ領域７、ｎ型のドリフト領域８および機能デバイス９を含む。機能デバイス９は、この形態では、トレンチゲート型のＳｉＣ－ＭＩＳＦＥＴである。ベース領域６は、この形態では、ＳｉＣ－ＭＩＳＦＥＴのドレイン領域として形成されている。
　ＳｉＣ半導体装置１Ａは、第１主面３に形成された活性面３１（active surface）、外側面３２（outside surface）および第１～第４接続面３３Ａ～３３Ｄ（connecting surface）を有している。活性面３１、外側面３２および第１～第４接続面３３Ａ～３３Ｄは、活性台地３４（active mesa）を第１主面３に区画している。活性面３１が「第１面」と称され、外側面３２が「第２面」または「周縁面（peripheral surface）」と称され、活性台地３４が「台地」と称されてもよい。
　活性面３１は、第１主面３の周縁（第１～第４側面５Ａ～５Ｄ）から内方に間隔を空けて形成されている。活性面３１は、第１方向Ｘおよび第２方向Ｙに延びる平坦面を有している。活性面３１は、前述のオフ角θおよびオフ方向Ｄを有している。活性面３１は、この形態では、平面視において第１～第４側面５Ａ～５Ｄに平行な４辺を有する四角形状に形成されている。
　外側面３２は、活性面３１外に位置し、活性面３１からＳｉＣチップ２の厚さ方向（第２主面４側）に窪んでいる。外側面３２は、具体的には、ドリフト領域８を露出させるようにドリフト領域８の厚さ未満の深さで窪んでいる。外側面３２は、平面視において活性面３１に沿って延びる帯状に形成されている。外側面３２は、この形態では、平面視において活性面３１を取り囲む環状（具体的には四角環状）に形成されている。外側面３２は、第１方向Ｘおよび第２方向Ｙに延びる平坦面を有し、活性面３１に対してほぼ平行に形成されている。外側面３２は、活性面３１と同様にオフ角θおよびオフ方向Ｄを有している。外側面３２は、第１～第４側面５Ａ～５Ｄに連通している。
　第１～第４接続面３３Ａ～３３Ｄは、法線方向Ｚに延び、活性面３１および外側面３２を接続している。第１接続面３３Ａは第１側面５Ａ側に位置し、第２接続面３３Ｂは第２側面５Ｂ側に位置し、第３接続面３３Ｃは第３側面５Ｃ側に位置し、第４接続面３３Ｄは第４側面５Ｄ側に位置している。第１接続面３３Ａおよび第２接続面３３Ｂは、第１方向Ｘに延び、第２方向Ｙに対向している。第３接続面３３Ｃおよび第４接続面３３Ｄは、第２方向Ｙに延び、第１方向Ｘに対向している。第１～第４接続面３３Ａ～３３Ｄは、ドリフト領域８を露出させている。
　第１～第４接続面３３Ａ～３３Ｄは、四角柱状の活性台地３４が区画されるように活性面３１および外側面３２の間をほぼ垂直に延びていてもよい。第１～第４接続面３３Ａ～３３Ｄは、四角錘台状の活性台地３４が区画されるように活性面３１から外側面３２に向かって斜め下り傾斜していてもよい。このように、ＳｉＣ半導体装置１Ａは、第１主面３においてドリフト領域８に形成された活性台地３４を含む。活性台地３４は、ドリフト領域８のみに形成され、ベース領域６およびバッファ領域７には形成されていない。
　ＳｉＣ半導体装置１Ａは、活性面３１に形成されたＳｉＣ－ＭＩＳＦＥＴを含む。以下、ＳｉＣ－ＭＩＳＦＥＴの構造が具体的に説明される。ＳｉＣ半導体装置１Ａは、活性面３１の表層部に形成されたｐ型のボディ領域３５を含む。ボディ領域３５は、ＳｉＣ－ＭＩＳＦＥＴのボディダイオードの一部を形成している。ボディ領域３５は、活性面３１の表層部の全域に形成されていてもよい。
　ＳｉＣ半導体装置１Ａは、ボディ領域３５の表層部に形成されたｎ型のソース領域３６を含む。ソース領域３６は、ＳｉＣ－ＭＩＳＦＥＴのソースを形成している。ソース領域３６は、ボディ領域３５の表層部の全域に形成されていてもよい。ソース領域３６は、ドリフト領域８のｎ型不純物濃度を超えるｎ型不純物濃度を有している。ソース領域３６は、ボディ領域３５内においてドリフト領域８とＳｉＣ－ＭＩＳＦＥＴのチャネルＣＨを形成する。
　ＳｉＣ半導体装置１Ａは、活性面３１に形成された複数のトレンチゲート構造３７を含む。複数のトレンチゲート構造３７は、ＳｉＣ－ＭＩＳＦＥＴのゲートを形成し、チャネルＣＨの反転（オン）および非反転（オフ）を制御する。複数のトレンチゲート構造３７は、ボディ領域３５およびソース領域３６を横切ってドリフト領域８に至るように形成されている。
　複数のトレンチゲート構造３７は、平面視において第１方向Ｘに間隔を空けて形成され、第２方向Ｙに延びる帯状にそれぞれ形成されている。各トレンチゲート構造３７は、ドリフト領域８の底部から活性面３１側に間隔を空けて形成され、ドリフト領域８の一部を挟んでバッファ領域７に対向している。
　各トレンチゲート構造３７は、ゲートトレンチ３８、ゲート絶縁膜３９およびゲート電極４０を含む。ゲートトレンチ３８は、活性面３１に形成されている。ゲート絶縁膜３９は、ゲートトレンチ３８の内壁に膜状に形成されている。ゲート電極４０は、ゲート絶縁膜３９を挟んでゲートトレンチ３８に埋設されている。ゲート電極４０は、ゲート絶縁膜３９を挟んでドリフト領域８、ボディ領域３５およびソース領域３６に対向している。ゲート電極４０には、ゲート電位が印加される。
　ＳｉＣ半導体装置１Ａは、活性面３１に形成された複数のトレンチソース構造４１を含む。複数のトレンチソース構造４１は、活性面３１において近接する２つのトレンチゲート構造３７の間の領域にそれぞれ形成されている。複数のトレンチソース構造４１は、平面視において第２方向Ｙに延びる帯状にそれぞれ形成されている。複数のトレンチソース構造４１は、ボディ領域３５およびソース領域３６を横切ってドリフト領域８に至るように形成されている。複数のトレンチソース構造４１は、ドリフト領域８の底部から活性面３１側に間隔を空けて形成され、ドリフト領域８の一部を挟んでバッファ領域７に対向している。
　各トレンチソース構造４１は、トレンチゲート構造３７の深さを超える深さを有している。各トレンチソース構造４１の底壁は、各トレンチゲート構造３７の底壁に対してドリフト領域８の底部側に位置している。各トレンチソース構造４１の底壁は、この形態では、外側面３２とほぼ同一平面上に位置している。むろん、各トレンチソース構造４１は、トレンチゲート構造３７の深さとほぼ等しい深さを有していてもよい。
　各トレンチソース構造４１は、ソーストレンチ４２、ソース絶縁膜４３およびソース電極４４を含む。ソーストレンチ４２は、活性面３１に形成されている。ソース絶縁膜４３は、ソーストレンチ４２の内壁に膜状に形成されている。ソース電極４４は、ソース絶縁膜４３を挟んでソーストレンチ４２に埋設されている。ソース電極４４には、ソース電位が印加される。
　ＳｉＣ半導体装置１Ａは、ドリフト領域８において複数のトレンチソース構造４１に沿う領域にそれぞれ形成された複数のｐ型のコンタクト領域４５を含む。複数のコンタクト領域４５のｐ型不純物濃度は、ボディ領域３５のｐ型不純物濃度を超えている。複数のコンタクト領域４５は、第２方向Ｙに間隔を空けて一対多の対応関係で対応するトレンチソース構造４１をそれぞれ被覆している。複数のコンタクト領域４５は、一対一の対応関係で対応するトレンチソース構造４１をそれぞれ被覆していてもよい。各コンタクト領域４５は、各トレンチソース構造４１の側壁および底壁を被覆し、ボディ領域３５に電気的に接続されている。
　ＳｉＣ半導体装置１Ａは、活性面３１の表層部において複数のトレンチソース構造４１に沿う領域にそれぞれ形成された複数のｐ型のウェル領域４６を含む。複数のウェル領域４６のｐ型不純物濃度は、ボディ領域３５のｐ型不純物濃度を超え、コンタクト領域４５のｐ型不純物濃度未満であることが好ましい。複数のウェル領域４６は、複数のコンタクト領域４５を挟んで対応するトレンチソース構造４１をそれぞれ被覆している。各ウェル領域４６は、対応するトレンチソース構造４１に沿って延びる帯状に形成されていてもよい。各ウェル領域４６は、各トレンチソース構造４１の側壁および底壁を被覆し、ボディ領域３５に電気的に接続されている。
　図３４を参照して、ＳｉＣ半導体装置１Ａは、外側面３２においてドリフト領域８の表層部に形成されたｐ型のアウターコンタクト領域４８を含む。アウターコンタクト領域４８は、ボディ領域３５のｐ型不純物濃度を超えるｐ型不純物濃度を有していることが好ましい。アウターコンタクト領域４８は、平面視において活性面３１の周縁および外側面３２の周縁から間隔を空けて形成されている。アウターコンタクト領域４８は、平面視において活性面３１に沿って延びる帯状に形成されている。アウターコンタクト領域４８は、この形態では、平面視において活性面３１を取り囲む環状（具体的には四角環状）に形成されている。
　アウターコンタクト領域４８は、ドリフト領域８の底部から外側面３２に間隔を空けて形成されている。アウターコンタクト領域４８の全体は、複数のトレンチゲート構造３７の底壁に対してドリフト領域８の底部側に位置している。アウターコンタクト領域４８は、ドリフト領域８との間でｐｎ接合部を形成する。これにより、アウターコンタクト領域４８をアノードとし、ドリフト領域８をカソードとするｐｎ接合ダイオードが形成されている。
　ＳｉＣ半導体装置１Ａは、外側面３２の表層部に形成されたｐ型のアウターウェル領域４９を含む。アウターウェル領域４９は、アウターコンタクト領域４８のｐ型不純物濃度未満のｐ型不純物濃度を有している。アウターウェル領域４９のｐ型不純物濃度は、ウェル領域４６のｐ型不純物濃度とほぼ等しいことが好ましい。アウターウェル領域４９は、平面視において活性面３１の周縁およびアウターコンタクト領域４８の間の領域に形成されている。
　アウターウェル領域４９は、平面視において活性面３１に沿って延びる帯状に形成されている。アウターウェル領域４９は、この形態では、平面視において活性面３１を取り囲む環状（具体的には四角環状）に形成されている。アウターウェル領域４９は、アウターコンタクト領域４８に電気的に接続されている。アウターウェル領域４９は、この形態では、外側面３２から第１～第４接続面３３Ａ～３３Ｄに向けて延び、ＳｉＣチップ２内において第１～第４接続面３３Ａ～３３Ｄを被覆している。アウターウェル領域４９は、活性面３１の表層部においてボディ領域３５に電気的に接続されている。
　アウターウェル領域４９は、アウターコンタクト領域４８よりも深く形成されている。アウターウェル領域４９は、ドリフト領域８の底部から外側面３２に間隔を空けて形成されている。アウターウェル領域４９は、複数のトレンチゲート構造３７の底壁に対してドリフト領域８の底部側に位置している。アウターウェル領域４９は、ドリフト領域８との間でｐｎ接合部を形成している。
　ＳｉＣ半導体装置１Ａは、外側面３２の表層部においてアウターコンタクト領域４８および外側面３２の周縁の間の領域に形成された少なくとも１つ（好ましくは２個以上２０個以下）のｐ型のフィールド領域５０を含む。複数のフィールド領域５０は、外側面３２においてＳｉＣチップ２内の電界を緩和する。フィールド領域５０の個数、幅、深さ、ｐ型不純物濃度等は任意であり、緩和すべき電界に応じて種々の値を取り得る。ＳｉＣ半導体装置１Ａは、この形態では、５個のフィールド領域５０を含む。
　複数のフィールド領域５０は、アウターコンタクト領域４８から外側面３２の周縁に向けて間隔を空けて形成されている。複数のフィールド領域５０は、平面視において活性面３１に沿って延びる帯状に形成されている。複数のフィールド領域５０は、この形態では、平面視において活性面３１を取り囲む環状（具体的には四角環状）に形成されている。これにより、複数のフィールド領域５０は、ＦＬＲ（Field Limiting Ring）領域としてそれぞれ形成されている。
　複数のフィールド領域５０は、ドリフト領域８の底部から外側面３２に間隔を空けて形成されている。複数のフィールド領域５０は、複数のトレンチゲート構造３７の底壁に対してドリフト領域８の底部側に位置している。複数のフィールド領域５０は、アウターコンタクト領域４８よりも深く形成されている。最内のフィールド領域５０は、アウターコンタクト領域４８に接続されていてもよい。最内のフィールド領域５０以外のフィールド領域５０は、電気的に浮遊状態に形成されていてもよい。
　ＳｉＣ半導体装置１Ａは、第１主面３（活性面３１、外側面３２および第１～第４接続面３３Ａ～３３Ｄ）を被覆する主面絶縁膜５１を含む。主面絶縁膜５１は、ゲート絶縁膜３９およびソース絶縁膜４３に連なり、ゲート電極４０およびソース電極４４を露出させている。
　ＳｉＣ半導体装置１Ａは、第１～第４接続面３３Ａ～３３Ｄのうちの少なくとも１つを被覆するように外側面３２の上（above）に形成されたサイドウォール構造５２を含む。サイドウォール構造５２は、具体的には、主面絶縁膜５１の上（on）に形成されている。サイドウォール構造５２は、無機絶縁体またはポリシリコンを含んでいてもよい。
　ＳｉＣ半導体装置１Ａは、主面絶縁膜５１の上に形成された層間絶縁膜５３を含む。層間絶縁膜５３は、活性面３１、外側面３２および第１～第４接続面３３Ａ～３３Ｄを被覆している。層間絶縁膜５３は、サイドウォール構造５２を挟んで主面絶縁膜５１を被覆している。
　ＳｉＣ半導体装置１Ａは、第１主面３の上（層間絶縁膜５３の上）に形成されたゲート主面電極５４（第１主面電極）を含む。ゲート主面電極５４は、外部から入力されたゲート電位を複数のトレンチゲート構造３７（ゲート電極４０）に伝達する。ゲート主面電極５４は、この形態では、活性面３１の上に配置され、外側面３２の上には配置されていない。ゲート主面電極５４は、ゲートパッド電極５５およびゲート配線電極５６を含む。ゲートパッド電極５５は、この形態では、活性面３１の周縁部において第１接続面３３Ａの中央部に近接する領域に配置されている。
　ゲート配線電極５６は、ゲート主面電極５４から層間絶縁膜５３の上に引き出されている。ゲート配線電極５６は、平面視において複数のトレンチゲート構造３７の端部に交差（具体的には直交）するように活性面３１の周縁に沿って延びる帯状に形成されている。ゲート配線電極５６は、層間絶縁膜５３を貫通し、複数のトレンチゲート構造３７（ゲート電極４０）に電気的に接続されている。ゲート配線電極５６は、ゲート主面電極５４に印加されたゲート電位を複数のトレンチゲート構造３７に伝達する。
　ＳｉＣ半導体装置１Ａは、第１主面３の上（層間絶縁膜５３の上）に形成されたソース主面電極５７（第２主面電極）を含む。ソース主面電極５７は、外部から入力されたソース電位を複数のトレンチソース構造４１（ソース電極４４）に伝達する。ソース主面電極５７は、この形態では、活性面３１および外側面３２の上に配置されている。ソース主面電極５７は、ソースパッド電極５８およびソース配線電極５９を含む。ソースパッド電極５８は、ゲート主面電極５４から間隔を空けて活性面３１の上に配置されている。
　ソースパッド電極５８は、この形態では、平面視においてゲート主面電極５４に沿う辺においてゲート主面電極５４に整合するように活性面３１の内方に向けて窪んだ凹部を有する多角形状に形成されている。ソースパッド電極５８は、層間絶縁膜５３を貫通し、複数のトレンチソース構造４１、ソース領域３６および複数のウェル領域４６に電気的に接続されている。ソースパッド電極５８は、外部から入力されたソース電位を複数のトレンチソース構造４１、ソース領域３６および複数のウェル領域４６に伝達する。
　ソース配線電極５９は、ソースパッド電極５８から層間絶縁膜５３の上に引き出され、活性面３１の周縁（第１～第４接続面３３Ａ～３３Ｄ）に沿って延びる帯状に形成されている。ソース配線電極５９は、この形態では、平面視において、ゲート主面電極５４、ソースパッド電極５８およびゲート配線電極５６を一括して取り囲む環状（具体的には四角環状）に形成されている。
　ソース配線電極５９は、層間絶縁膜５３を挟んでサイドウォール構造５２を被覆し、活性面３１側から外側面３２側に引き出されている。ソース配線電極５９は、外側面３２側において層間絶縁膜５３を貫通して、アウターコンタクト領域４８に電気的に接続されている。ソース配線電極５９は、全周に亘ってサイドウォール構造５２の全域およびアウターコンタクト領域４８の全域を被覆していることが好ましい。ソース配線電極５９は、ソースパッド電極５８に印加されたソース電位を複数のアウターコンタクト領域４８に伝達する。
　ＳｉＣ半導体装置１Ａは、第２主面４の上に形成されたドレイン電極６０（第３主面電極）を含む。ドレイン電極６０は、第２主面４の全域を被覆し、第２主面４の周縁（第１～第４側面５Ａ～５Ｄ）に連なっている。ドレイン電極６０は、ベース領域６（第２主面４）とオーミック接触を形成している。ドレイン電極６０は、ベース領域６にドレイン電位を伝達する。
　以上、この構造によれば、ドリフト領域８によって電気的特性が向上されたトレンチゲート型のＳｉＣ－ＭＩＳＦＥＴを有するＳｉＣ半導体装置１Ａを提供できる。むろん、第３形態例に係る機能デバイス９（ＳｉＣ－ＭＩＳＦＥＴ）の構造は、第１実施形態を除く第１～第１２実施形態のいずれか１つにも適用できる。
　たとえば、第３形態例に係る機能デバイス９の構造が第１領域８ａおよび第２領域８ｂを有するドリフト領域８に適用される場合、活性台地３４はドリフト領域８の第２領域８ｂのみに形成され、機能デバイス９は第２領域８ｂに形成される。また、第３形態例に係る機能デバイス９の構造がｐ型のドリフト領域１８に形成される場合、「ｎ型領域」を「ｐ型領域」に置き換え、「ｐ型領域」を「ｎ型領域」に置き換えた構造となる。
　図３５は、第１０実施形態に係るＳｉＣ半導体装置１Ｊに第４形態例に係る機能デバイス９が適用された構造を示す平面図である。図３６は、図３５に示す領域XXXVIの拡大図である。図３７は、図３６に示すXXXVII-XXXVII線に沿う断面図である。以下、第１０実施形態において述べられた構造に対応する構造には同一の参照符号が付され、それらの説明は省略される。
　図３５～図３７を参照して、ＳｉＣ半導体装置１Ｊは、ＳｉＣチップ２、ｎ型のベース領域６、ｎ型のバッファ領域７、ｎ型のドリフト領域８、ｐ型のコラム領域１９および機能デバイス９を含む。ドリフト領域８は、第１０実施形態の場合と同様、第１領域８ａおよび第２領域８ｂを含む。コラム領域１９は、第１０実施形態の場合と同様、第２領域８ｂに形成されている。図３５～図３７では、コラム領域１９が平面視において第１方向Ｘ（ａ軸方向）に間隔を空けて配列され、第２方向Ｙ（ｍ軸方向）に延びる帯状に形成された例が示されている。機能デバイス９は、この形態では、トレンチゲート・スーパージャンクション型のＳｉＣ－ＭＩＳＦＥＴである。以下、ＳｉＣ－ＭＩＳＦＥＴの構造が具体的に説明される。
　ＳｉＣ半導体装置１Ｊは、第１主面３の表層部に形成されたｐ型のボディ領域６１を含む。ボディ領域６１は、ＳｉＣ－ＭＩＳＦＥＴのボディダイオードの一部を形成している。ボディ領域６１は、具体的には、複数のコラム領域１９に接続されるように、複数のコラム領域１９の下端部から第１主面３側に間隔を空けて形成されている。ボディ領域６１は、複数のコラム領域１９の中間部から第１主面３側に間隔を空けて形成されていることが好ましい。
　ＳｉＣ半導体装置１Ｊは、ボディ領域６１の表層部に形成されたｎ型のソース領域６２を含む。ソース領域６２は、ＳｉＣ－ＭＩＳＦＥＴのソースを形成している。ソース領域６２は、ドリフト領域８のｎ型不純物濃度を超えるｎ型不純物濃度を有している。ソース領域６２は、ボディ領域６１内においてドリフト領域８とＳｉＣ－ＭＩＳＦＥＴのチャネルＣＨを形成する。
　ＳｉＣ半導体装置１Ｊは、第１主面３に形成された複数のトレンチゲート構造６３を含む。複数のトレンチゲート構造６３は、ＳｉＣ－ＭＩＳＦＥＴのゲートを形成し、チャネルＣＨの反転（オン）および非反転（オフ）を制御する。複数のトレンチゲート構造６３は、ボディ領域６１およびソース領域６２を横切ってドリフト領域８に至るように形成されている。
　複数のトレンチゲート構造６３は、具体的には、平面視において近接する２つのコラム領域１９の間の領域にそれぞれ形成されている。複数のトレンチゲート構造６３は、平面視において複数のコラム領域１９が延びる方向に延びる帯状にそれぞれ形成されている。つまり、複数のトレンチゲート構造６３は、複数のコラム領域１９に対して平行に延びるストライプ状に配列されている。むろん、複数のトレンチゲート構造６３は、平面視において複数のコラム領域１９に交差（直交）する方向に延びる帯状にそれぞれ形成されている。
　各トレンチゲート構造６３は、ドリフト領域８の底部から第１主面３側に間隔を空けて形成され、ドリフト領域８の一部を挟んでバッファ領域７に対向している。各トレンチゲート構造６３は、具体的には、第１領域８ａから第１主面３側に間隔を空けて第２領域８ｂ内に形成され、第２領域８ｂの一部および第１領域８ａを挟んでバッファ領域７に対向している。
　各トレンチゲート構造６３は、ゲートトレンチ６４、ゲート絶縁膜６５およびゲート電極６６を含む。ゲートトレンチ６４は、第１主面３に形成されている。ゲート絶縁膜６５は、ゲートトレンチ６４の内壁に膜状に形成されている。ゲート電極６６は、ゲート絶縁膜６５を挟んでゲートトレンチ６４に埋設されている。ゲート電極６６は、ゲート絶縁膜６５を挟んでドリフト領域８（第２領域８ｂ）、ボディ領域６１およびソース領域６２に対向している。ゲート電極６６には、ゲート電位が印加される。
　ＳｉＣ半導体装置１Ｊは、ボディ領域６１の表層部に形成された複数のｐ型のコンタクト領域６７を含む。複数のコンタクト領域６７のｐ型不純物濃度は、ボディ領域６１のｐ型不純物濃度を超えている。複数のコンタクト領域６７は、平面視において近接する２つのゲートトレンチ６４の間の領域にそれぞれ形成されている。複数のコンタクト領域６７は、平面視において一対一の対応関係で複数のコラム領域１９にそれぞれ対向している。複数のコンタクト領域６７は、平面視において第２方向Ｙに延びる帯状にそれぞれ形成されている。複数のコンタクト領域６７は、近接する２つのゲートトレンチ６４から第１方向Ｘに間隔を空けてそれぞれ形成されている。
　ＳｉＣ半導体装置１Ｊは、第１主面３を被覆する主面絶縁膜６８を含む。主面絶縁膜６８は、ゲート絶縁膜６５に連なり、ゲート電極６６を露出させている。ＳｉＣ半導体装置１Ｊは、主面絶縁膜６８の上に形成された層間絶縁膜６９を含む。層間絶縁膜６９は、主面絶縁膜６８を挟んで第１主面３を被覆している。
　ＳｉＣ半導体装置１Ｊは、第１主面３の上（層間絶縁膜６９の上）に形成されたゲート主面電極７０（第１主面３電極）を含む。ゲート主面電極７０は、外部から入力されたゲート電位を複数のトレンチゲート構造６３（ゲート電極６６）に伝達する。ゲート主面電極７０は、ゲートパッド電極７１およびゲート配線電極７２を含む。ゲートパッド電極７１は、この形態では、第１主面３の周縁部において第１側面５Ａの中央部に近接する領域に配置されている。
　ゲート配線電極７２は、ゲート主面電極７０から層間絶縁膜６９の上に引き出されている。ゲート配線電極７２は、平面視において複数のトレンチゲート構造６３の端部に交差（具体的には直交）するように第１主面３の周縁に沿って延びる帯状に形成されている。ゲート配線電極７２は、層間絶縁膜６９を貫通し、複数のトレンチゲート構造６３（ゲート電極６６）に電気的に接続されている。ゲート配線電極７２は、ゲート主面電極７０に印加されたゲート電位を複数のトレンチゲート構造６３に伝達する。
　ＳｉＣ半導体装置１Ｊは、第１主面３の上（層間絶縁膜６９の上）に形成されたソース主面電極７３（第２主面電極）を含む。ソース主面電極７３は、外部から入力されたソース電位をソース領域６２および複数のコンタクト領域６７に伝達する。ソース主面電極７３は、ソースパッド電極７４を含む。ソースパッド電極７４は、ゲート主面電極７０から間隔を空けて第１主面３の上に配置されている。
　ソースパッド電極７４は、この形態では、平面視においてゲート主面電極７０に沿う辺においてゲート主面電極７０に整合するように第１主面３の内方に向けて窪んだ凹部を有する多角形状に形成されている。ソースパッド電極７４は、層間絶縁膜６９を貫通し、ソース領域６２および複数のコンタクト領域４５に電気的に接続されている。ソースパッド電極７４は、外部から入力されたソース電位をソース領域６２および複数のコンタクト領域４５に伝達する。
　ＳｉＣ半導体装置１Ｊは、第２主面４の上に形成されたドレイン電極７５（第３主面電極）を含む。ドレイン電極７５は、第２主面４の全域を被覆し、第２主面４の周縁（第１～第４側面５Ａ～５Ｄ）に連なっている。ドレイン電極７５は、ベース領域６（第２主面４）とオーミック接触を形成している。
　以上、この構造によれば、ドリフト領域８および複数のコラム領域１９によって電気的特性が向上されたトレンチゲート・スーパージャンクション型のＳｉＣ－ＭＩＳＦＥＴを有するＳｉＣ半導体装置１Ｊを提供できる。むろん、第４形態例に係る機能デバイス９（ＳｉＣ－ＭＩＳＦＥＴ）の構造は、第１０実施形態を除く第９～第１２実施形態のいずれか１つにも適用できる。たとえば、第４形態例に係る機能デバイス９の構造がｐ型のドリフト領域１８に形成される場合、「ｎ型領域」を「ｐ型領域」に置き換え、「ｐ型領域」を「ｎ型領域」に置き換えた構造となる。
　図３８は、第１０実施形態に係るＳｉＣ半導体装置１Ｊに第５形態例に係る機能デバイス９が適用された構造を示す断面図である。以下、第１０実施形態において述べられた構造に対応する構造には同一の参照符号が付され、それらの説明は省略される。
　図３８を参照して、ＳｉＣ半導体装置１Ｊは、ＳｉＣチップ２、ｎ型のベース領域６、ｎ型のバッファ領域７、ｎ型のドリフト領域８、ｐ型のコラム領域１９および機能デバイス９を含む。ドリフト領域８は、第１０実施形態の場合と同様、第１領域８ａおよび第２領域８ｂを含む。コラム領域１９は、第１０実施形態の場合と同様、第２領域８ｂに形成されている。図３８では、コラム領域１９が平面視において第１方向Ｘ（ａ軸方向）に間隔を空けて配列され、第２方向Ｙ（ｍ軸方向）に延びる帯状に形成された例が示されている。機能デバイス９は、この形態では、プレーナゲート・スーパージャンクション型のＳｉＣ－ＭＩＳＦＥＴである。以下、ＳｉＣ－ＭＩＳＦＥＴの構造が具体的に説明される。
　ＳｉＣ半導体装置１Ｊは、第１主面３の表層部に形成されたｐ型の複数のボディ領域８１を含む。複数のボディ領域８１は、ＳｉＣ－ＭＩＳＦＥＴのボディダイオードの一部を形成している。複数のボディ領域８１は、具体的には、一対一の対応関係で複数のコラム領域１９に接続されるように、複数のコラム領域１９の下端部から第１主面３側に間隔を空けて形成されている。ボディ領域８１は、厚さ方向に関して、複数のコラム領域１９の中間部から第１主面３側に間隔を空けて形成されていることが好ましい。複数のボディ領域８１は、平面視において複数のコラム領域１９に沿って延びる帯状にそれぞれ形成されていてもよい。
　ＳｉＣ半導体装置１Ｊは、複数のボディ領域８１の表層部にそれぞれ形成されたｎ型の複数のソース領域８２を含む。ＳｉＣ－ＭＩＳＦＥＴのソースを形成している。ソース領域８２は、ドリフト領域８のｎ型不純物濃度を超えるｎ型不純物濃度を有している。複数のソース領域８２は、平面視において対応するボディ領域８１の周縁から間隔を空けて対応するボディ領域８１の内方部にそれぞれ形成されている。複数のソース領域８２は、平面視において複数のコラム領域１９に沿って延びる帯状にそれぞれ形成されていてもよい。ソース領域８２は、ボディ領域８１内においてドリフト領域８とＳｉＣ－ＭＩＳＦＥＴのチャネルＣＨを形成する。
　ＳｉＣ半導体装置１Ｊは、複数のボディ領域８１の表層部にそれぞれ形成された複数のｐ型のコンタクト領域８３を含む。複数のコンタクト領域８３のｐ型不純物濃度は、ボディ領域８１のｐ型不純物濃度を超えている。複数のコンタクト領域８３は、対応するソース領域８２を貫通するように対応するボディ領域８１の表層部にそれぞれ形成されている。複数のコンタクト領域８３は、平面視において複数のコラム領域１９に沿って延びる帯状にそれぞれ形成されていてもよい
　ＳｉＣ半導体装置１Ｊは、第１主面３の上に形成された複数のプレーナゲート構造８４を含む。複数のプレーナゲート構造８４は、ＳｉＣ－ＭＩＳＦＥＴのゲートを形成し、チャネルＣＨの反転（オン）および非反転（オフ）を制御する。複数のプレーナゲート構造８４は、ドリフト領域８、ボディ領域８１およびソース領域８２をそれぞれ被覆している。
　複数のプレーナゲート構造８４は、具体的には、平面視において近接する２つのボディ領域８１の間の領域にそれぞれ形成されている。複数のプレーナゲート構造８４は、平面視において複数のコラム領域１９が延びる方向に延びる帯状にそれぞれ形成されている。つまり、複数のプレーナゲート構造８４は、複数のコラム領域１９に対して平行に延びるストライプ状に配列されている。むろん、複数のプレーナゲート構造８４は、平面視において複数のコラム領域１９に交差（直交）する方向に延びる帯状にそれぞれ形成されている。
　各プレーナゲート構造８４は、ゲート絶縁膜８５およびゲート電極８６を含む。ゲート絶縁膜８５は、第１主面３の上においてチャネルＣＨを被覆している。ゲート絶縁膜８５は、具体的には、ドリフト領域８（第２領域８ｂ）、ボディ領域８１およびソース領域８２を被覆している。ゲート電極８６は、ゲート絶縁膜８５を挟んでチャネルＣＨに対向している。ゲート電極８６は、具体的には、ゲート絶縁膜８５を挟んでドリフト領域８（第２領域８ｂ）、ボディ領域８１およびソース領域８２に対向している。ゲート電極８６には、ゲート電位が印加される。
　ＳｉＣ半導体装置１Ｊは、第１主面３の上に形成された層間絶縁膜８７を含む。層間絶縁膜８７は、複数のプレーナゲート構造８４を被覆している。ＳｉＣ半導体装置１Ｊは、第３形態例に係る機能デバイス９と同様に、ゲート主面電極７０（第１主面電極）、ソース主面電極７３（第２主面電極）およびドレイン電極７５を含む。ゲート主面電極７０は、ゲートパッド電極７１およびゲート配線電極７２を含む。ゲート配線電極７２は、層間絶縁膜８７を貫通し、複数のプレーナゲート構造８４（ゲート電極８６）に電気的に接続されている。ソース主面電極７３は、ソースパッド電極７４を含む。ソースパッド電極７４は、層間絶縁膜８７を貫通し、複数のソース領域８２および複数のコンタクト領域４５に電気的に接続されている。
　以上、この構造によれば、ドリフト領域８および複数のコラム領域１９によって電気的特性が向上されたプレーナゲート・スーパージャンクション型のＳｉＣ－ＭＩＳＦＥＴを有するＳｉＣ半導体装置１Ｊを提供できる。むろん、第５形態例に係る機能デバイス９（ＳｉＣ－ＭＩＳＦＥＴ）の構造は、第１０実施形態を除く第９～第１２実施形態のいずれか１つにも適用できる。たとえば、第５形態例に係る機能デバイス９の構造がｐ型のドリフト領域１８に形成される場合、「ｎ型領域」を「ｐ型領域」に置き換え、「ｐ型領域」を「ｎ型領域」に置き換えた構造となる。
　前述の各実施形態はさらに他の形態で実施できる。前述の各実施形態では、第１方向ＸがＳｉＣ単結晶のａ軸方向（［１１－２０］方向）であり、第２方向ＹがＳｉＣ単結晶のｍ軸方向（［１－１００］方向）である構造について説明した。しかし、前述の各実施形態において、第１方向ＸがＳｉＣ単結晶のｍ軸方向（［１－１００］方向）であり、第２方向ＹがＳｉＣ単結晶のａ軸方向（［１１－２０］方向）である構造が採用されてもよい。この場合の具体的な構造は、前述の各実施形態において「ａ軸方向」および「ｍ軸方向」を入れ替えることによって得られる。
　前述の各実施形態では、ＳｉＣチップ２が採用された例について説明した。しかし、ＳｉＣチップ２に代えて、ＳｉＣ以外のＷＢＧ（Wide Band Gap）半導体からなるＷＢＧ半導体チップが採用されてもよい。ＷＢＧ半導体は、Ｓｉ（シリコン）のバンドギャップを超えるバンドギャップを有する半導体である。この場合の具体的な構造は、前述の各実施形態の説明において「ＳｉＣ」を「ＷＢＧ半導体」に置き換えることによって得られる。ＷＢＧ半導体チップは、たとえばＣ単結晶（ダイヤモンド）からなるダイヤモンドチップからなっていてもよい。つまり、ＷＢＧ半導体チップは、Ｃ（炭素）を含むＷＢＧ半導体単結晶からなっていてもよい。
　前述の第９～第１０実施形態では、ドリフト領域８が少なくとも２種の５価元素によって調整された不純物濃度を有し、複数のコラム領域１９がホウ素以外の３価元素によって調整された不純物濃度を有する例について説明した。しかし、前述の第９～第１０実施形態において、ドリフト領域８が少なくとも２種の５価元素によって調整された不純物濃度を有し、複数のコラム領域１９は任意の３価元素によって調整された不純物濃度を有してもよい。また、前述の第９～第１０実施形態において、ドリフト領域８が任意の５価元素によって調整された不純物濃度を有し、複数のコラム領域１９がホウ素以外の３価元素によって調整された不純物濃度を有してもよい。
　前述の第１１～第１２実施形態では、ドリフト領域１８がホウ素以外の３価元素によって調整された不純物濃度を有し、複数のコラム領域２０が燐および窒素以外の５価元素によって調整された不純物濃度を有する例について説明した。しかし、前述の第１１～第１２実施形態において、ドリフト領域１８がホウ素以外の３価元素によって調整された不純物濃度を有し、複数のコラム領域２０が任意の５価元素によって調整された不純物濃度を有してもよい。また、前述の第１１～第１２実施形態において、ドリフト領域１８が任意の５価元素によって調整された不純物濃度を有し、複数のコラム領域２０が燐および窒素以外の５価元素によって調整された不純物濃度を有してもよい。
　以下、この明細書および図面から抽出される特徴の例を示す。以下の［Ａ１］～［Ａ２９］、［Ｂ１］～［Ｂ２２］、［Ｃ１］～［Ｃ３３］および［Ｄ１］～［Ｄ２４］は、電気的特性を向上できる半導体装置を提供する。以下の［Ｅ１］～［Ｅ２２］は、電気的特性を向上できる半導体装置の製造方法を提供する。以下、括弧内の英数字は前述の実施形態における対応構成要素等を表すが、各項目の範囲を実施形態に限定する趣旨ではない。
　［Ａ１］主面（３）を有するＷＢＧ（Wide Band Gap）半導体チップ（２）と、前記主面（３）の表層部に形成され、少なくとも２種の５価元素によって調整された不純物濃度を有するｎ型のドリフト領域（８、１８）と、を含む、半導体装置（１Ａ～１Ｌ）。
　［Ａ２］前記ドリフト領域（８、１８）は、前記主面（３）に向けて上昇するように調整された不純物濃度を有している、Ａ１に記載の半導体装置（１Ａ～１Ｌ）。
　［Ａ３］前記ドリフト領域（８、１８）は、燐以外の５価元素によって調整された不純物濃度を有している、Ａ１またはＡ２に記載の半導体装置（１Ａ～１Ｌ）。
　［Ａ４］前記ドリフト領域（８、１８）は、５価元素としての窒素、および、窒素以外の５価元素を含む、Ａ１～Ａ３のいずれか一つに記載の半導体装置（１Ａ～１Ｌ）。
　［Ａ５］前記ドリフト領域（８、１８）は、５価元素である第１不純物に起因した基礎濃度（ＣＡ）、および、前記第１不純物以外の５価元素である第２不純物に起因した付加濃度（ＣＢ）を有している、Ａ１～Ａ４のいずれか一つに記載の半導体装置（１Ａ～１Ｌ）。
　［Ａ６］前記第１不純物は、燐以外の５価元素であり、前記第２不純物は、燐以外の５価元素である、Ａ５に記載の半導体装置（１Ａ～１Ｌ）。
　［Ａ７］前記第１不純物は、窒素であり、前記第２不純物は、ヒ素およびアンチモンのうちの少なくとも１つである、Ａ６に記載の半導体装置（１Ａ～１Ｌ）。
　［Ａ８］前記付加濃度（ＣＢ）は、前記主面（３）に向けて上昇する濃度分布を有している、Ａ５～Ａ７のいずれか一つに記載の半導体装置（１Ａ～１Ｌ）。
　［Ａ９］前記基礎濃度（ＣＡ）は、厚さ方向にほぼ一定の濃度分布を有している、Ａ５～Ａ８のいずれか一つに記載の半導体装置（１Ａ～１Ｌ）。
　［Ａ１０］主面（３）を有するＷＢＧ（Wide Band Gap）半導体チップ（２）と、前記主面（３）の表層部に形成され、ホウ素以外の３価元素によって調整された不純物濃度を有するｐ型のドリフト領域（８、１８）と、を含む、半導体装置（１Ａ～１Ｌ）。
　［Ａ１１］前記ドリフト領域（８、１８）は、前記主面（３）に向けて上昇するように調整された不純物濃度を有している、Ａ１０に記載の半導体装置（１Ａ～１Ｌ）。
　［Ａ１２］前記ドリフト領域（８、１８）は、アルミニウム、ガリウムおよびインジウムのうちの少なくとも１種の３価元素を含む、Ａ１０またはＡ１１に記載の半導体装置（１Ａ～１Ｌ）。
　［Ａ１３］前記ドリフト領域（８、１８）は、３価元素である第１不純物に起因した基礎濃度（ＣＡ）、および、前記第１不純物と同一のまたは異なる３価元素である第２不純物に起因した付加濃度（ＣＢ）を有している、Ａ１０～Ａ１２のいずれか一つに記載の半導体装置（１Ａ～１Ｌ）。
　［Ａ１４］前記第１不純物は、アルミニウムであり、前記第２不純物は、アルミニウム、ガリウムおよびインジウムのうちの少なくとも１つである、Ａ１３に記載の半導体装置（１Ａ～１Ｌ）。
　［Ａ１５］前記付加濃度（ＣＢ）は、前記主面（３）に向けて上昇する濃度分布を有している、Ａ１３またはＡ１４に記載の半導体装置（１Ａ～１Ｌ）。
　［Ａ１６］前記基礎濃度（ＣＡ）は、厚さ方向にほぼ一定の濃度分布を有している、Ａ１３～Ａ１５のいずれか一つに記載の半導体装置（１Ａ～１Ｌ）。
　［Ａ１７］前記ドリフト領域（８、１８）は、１μｍ以上５μｍ以下、５μｍ以上１０μｍ以下、１０μｍ以上１５μｍ以下、１５μｍ以上２０μｍ以下、および、２０μｍ以上２５μｍ以下のいずれか１つの範囲に属する厚さを有している、Ａ１～Ａ１６のいずれか一つに記載の半導体装置（１Ａ～１Ｌ）。
　［Ａ１８］前記ＷＢＧ半導体チップ（２）は、Ｃ（炭素）を含む、Ａ１～Ａ１７のいずれか一つに記載の半導体装置（１Ａ～１Ｌ）。
　［Ａ１９］前記ＷＢＧ半導体チップ（２）は、ＳｉＣチップ（２）からなる、Ａ１～Ａ１８のいずれか一つに記載の半導体装置（１Ａ～１Ｌ）。
　［Ａ２０］前記ＳｉＣチップ（２）は、六方晶のＳｉＣ単結晶からなり、前記主面（３）は、前記ＳｉＣ単結晶のｃ面に面し、前記ｃ面との間に１０°以下のオフ角（θ）を有している、Ａ１９に記載の半導体装置（１Ａ～１Ｌ）。
　［Ａ２１］前記オフ角（θ）は、前記ＳｉＣ単結晶のａ軸方向に沿うオフ方向（Ｄ）を有している、Ａ２０に記載の半導体装置（１Ａ～１Ｌ）。
　［Ａ２２］前記ドリフト領域（８、１８）は、ＷＢＧ半導体エピタキシャル層に形成されている、Ａ１～Ａ２１のいずれか一つに記載の半導体装置（１Ａ～１Ｌ）。
　［Ａ２３］前記主面（３）に形成された機能デバイス（９）をさらに含む、Ａ１～Ａ２２のいずれか一つに記載の半導体装置（１Ａ～１Ｌ）。
　［Ａ２４］前記機能デバイス（９）は、ダイオードを含む、Ａ２３に記載の半導体装置（１Ａ～１Ｌ）。
　［Ａ２５］前記主面（３）を部分的に露出させるように前記主面（３）を被覆する絶縁膜（２２）と、前記主面（３）に電気的に接続された第１主面電極（２３）と、前記主面（３）とは反対側の面（４）の上に形成された第２主面電極（２４）と、をさらに含む、Ａ２４に記載の半導体装置（１Ａ～１Ｌ）。
　［Ａ２６］前記絶縁膜（２２）は、前記ドリフト領域（８、１８）を露出させ、前記第１主面電極（２３）は、前記ドリフト領域（８、１８）とショットキー接合を形成している、Ａ２５に記載の半導体装置（１Ａ～１Ｌ）。
　［Ａ２７］前記機能デバイス（９）は、トランジスタをさらに含む、Ａ２３に記載の半導体装置（１Ａ～１Ｌ）。
　［Ａ２８］前記ドリフト領域（８、１８）の表層部に形成されたチャネル（ＣＨ）と、前記主面（３）の上に形成され、前記チャネル（ＣＨ）のオンオフを制御するゲート構造（３７、６３、８４）と、をさらに含む、Ａ２７に記載の半導体装置（１Ａ～１Ｌ）。
　［Ａ２９］前記主面（３）の上に配置され、前記ゲート構造（３７、６３、８４）に電気的に接続された第１主面電極（５４、７０）と、前記主面（３）の上に配置され、前記チャネル（ＣＨ）に電気的に接続された第２主面電極（５７、７３）と、前記主面（３）とは反対側の面（４）の上に形成された第３主面電極（６０、７５）と、をさらに含む、Ａ２８に記載の半導体装置（１Ａ～１Ｌ）。
　［Ｂ１］一方の第１主面（３）および他方の第２主面（４）を有するＷＢＧ（Wide Band Gap）半導体チップ（２）と、前記ＷＢＧ半導体チップ（２）内において前記第２主面（４）側の領域に形成され、第１導電型の第１不純物を含み、第１濃度（Ｃ１）を有する第１導電型のベース領域（６、１６）と、前記ＷＢＧ半導体チップ（２）内において前記ベース領域（６、１６）に対して前記第１主面（３）側の領域に形成され、前記第１不純物を含み、前記ベース領域（６、１６）を起点に前記第１濃度（Ｃ１）から第２濃度（Ｃ２）まで下降する濃度分布を有する第１導電型のバッファ領域（７、１７）と、前記ＷＢＧ半導体チップ（２）内において前記第１主面（３）および前記バッファ領域（７、１７）の間の領域に形成され、前記第１不純物および前記第１不純物とは異なる第１導電型の第２不純物を含み、前記バッファ領域（７、１７）を起点に前記第２濃度（Ｃ２）から第３濃度（Ｃ３）まで上昇する濃度分布を有する第１導電型のドリフト領域（８、１８）と、を含む、半導体装置（１Ａ～１Ｌ）。
　［Ｂ２］前記ドリフト領域（８、１８）は、前記第１主面（３）および前記バッファ領域（７、１７）の間の中間部（ＭＩＤ）に対して表層部側の領域および底部側の領域において前記第１不純物および前記第２不純物を含む、Ｂ１に記載の半導体装置（１Ａ～１Ｌ）。
　［Ｂ３］前記第３濃度（Ｃ３）は、前記第１濃度（Ｃ１）未満である、Ｂ１またはＢ２に記載の半導体装置（１Ａ～１Ｌ）。
　［Ｂ４］前記第３濃度（Ｃ３）は、前記第２濃度（Ｃ２）の１０倍以上である、Ｂ１～Ｂ３のいずれか一つに記載の半導体装置（１Ａ～１Ｌ）。
　［Ｂ５］前記ドリフト領域（８、１８）は、前記第１不純物に起因した基礎濃度（ＣＡ）、および、前記第２不純物に起因した付加濃度（ＣＢ）を含む、Ｂ１～Ｂ４のいずれか一つに記載の半導体装置（１Ａ～１Ｌ）。
　［Ｂ６］前記付加濃度（ＣＢ）は、前記第１主面（３）に向けて上昇する濃度分布を有している、Ｂ５に記載の半導体装置（１Ａ～１Ｌ）。
　［Ｂ７］前記基礎濃度（ＣＡ）は、厚さ方向にほぼ一定の濃度分布を有している、Ｂ５またはＢ６に記載の半導体装置（１Ａ～１Ｌ）。
　［Ｂ８］前記第１導電型はｎ型である、Ｂ１～Ｂ７のいずれか一つに記載の半導体装置（１Ａ～１Ｌ）。
　［Ｂ９］前記第１不純物は、燐以外の５価元素である、Ｂ８に記載の半導体装置（１Ａ～１Ｌ）。
　［Ｂ１０］前記第１不純物は、窒素である、Ｂ８またはＢ９に記載の半導体装置（１Ａ～１Ｌ）。
　［Ｂ１１］前記第２不純物は、燐以外の５価元素である、Ｂ８～Ｂ１０のいずれか一つに記載の半導体装置（１Ａ～１Ｌ）。
　［Ｂ１２］前記第２不純物は、ヒ素およびアンチモンのうちの少なくとも１つである、Ｂ８～Ｂ１１のいずれか一つに記載の半導体装置（１Ａ～１Ｌ）。
　［Ｂ１３］前記ベース領域（６、１６）は、第１厚さを有し、前記バッファ領域（７、１７）は、前記第１厚さ未満の第２厚さを有し、前記ドリフト領域（８、１８）は、前記第２厚さ以上の第３厚さを有している、Ｂ１～Ｂ１２のいずれか一つに記載の半導体装置（１Ａ～１Ｌ）。
　［Ｂ１４］前記第３厚さは、前記第１厚さ未満である、Ｂ１３に記載の半導体装置（１Ａ～１Ｌ）。
　［Ｂ１５］前記第３厚さは、１μｍ以上５μｍ以下、５μｍ以上１０μｍ以下、１０μｍ以上１５μｍ以下、１５μｍ以上２０μｍ以下、および、２０μｍ以上２５μｍ以下のいずれか１つの範囲に属する、Ｂ１３またはＢ１４に記載の半導体装置（１Ａ～１Ｌ）。
　［Ｂ１６］前記ＷＢＧ半導体チップ（２）は、Ｃ（炭素）を含む、Ｂ１～Ｂ１５のいずれか一つに記載の半導体装置（１Ａ～１Ｌ）。
　［Ｂ１７］前記ＷＢＧ半導体チップ（２）は、ＳｉＣチップ（２）からなる、Ｂ１～Ｂ１６のいずれか一つに記載の半導体装置（１Ａ～１Ｌ）。
　［Ｂ１８］前記ＳｉＣチップ（２）は、六方晶のＳｉＣ単結晶からなり、前記第１主面（３）は、前記ＳｉＣ単結晶のｃ面に面し、前記ｃ面との間に１０°以下のオフ角（θ）を有している、Ｂ１７に記載の半導体装置（１Ａ～１Ｌ）。
　［Ｂ１９］前記オフ角（θ）は、前記ＳｉＣ単結晶のａ軸方向に沿うオフ方向（Ｄ）を有している、Ｂ１８に記載の半導体装置（１Ａ～１Ｌ）。
　［Ｂ２０］前記ベース領域（６、１６）は、半導体基板に形成され、前記バッファ領域（７、１７）は、エピタキシャル層に形成され、前記ドリフト領域（８、１８）は、エピタキシャル層に形成されている、Ｂ１～Ｂ１９のいずれか一つに記載の半導体装置（１Ａ～１Ｌ）。
　［Ｂ２１］前記第１主面（３）に形成された機能デバイス（９）をさらに含む、Ｂ１～Ｂ２０のいずれか一つに記載の半導体装置（１Ａ～１Ｌ）。
　［Ｂ２２］前記機能デバイス（９）は、ダイオードおよびトランジスタのうちの少なくとも一方を含む、Ｂ２１に記載の半導体装置（１Ａ～１Ｌ）。
　［Ｃ１］主面（３）を有するＷＢＧ（Wide Band Gap）半導体チップ（２）と、前記主面（３）の表層部に形成され、少なくとも２種の５価元素によって調整された不純物濃度を有するｎ型のドリフト領域（８、１８）と、前記ドリフト領域（８、１８）とｐｎ接合部を形成するように前記ドリフト領域（８、１８）内に形成されたｐ型の不純物領域（１９、２０）と、を含む、半導体装置（１Ａ～１Ｌ）。
　［Ｃ２］主面（３）を有するＷＢＧ半導体チップ（２）と、前記主面（３）の表層部に形成されたｎ型のドリフト領域（８、１８）と、前記ドリフト領域（８、１８）とｐｎ接合部を形成するように前記ドリフト領域（８、１８）内に形成され、ホウ素以外の３価元素によって調整された不純物濃度を有するｐ型の不純物領域（１９、２０）と、を含む、半導体装置（１Ａ～１Ｌ）。
　［Ｃ３］前記ドリフト領域（８、１８）は、少なくとも２種の５価元素によって調整された不純物濃度を有している、Ｃ２に記載の半導体装置（１Ａ～１Ｌ）。
　［Ｃ４］前記ドリフト領域（８、１８）は、前記主面（３）に向けて上昇する濃度分布を有し、前記不純物領域（１９、２０）は、前記主面（３）に向けて上昇する濃度分布を有している、Ｃ１～Ｃ３のいずれか一つに記載の半導体装置（１Ａ～１Ｌ）。
　［Ｃ５］前記ドリフト領域（８、１８）は、燐以外の５価元素を含む、Ｃ１～Ｃ４のいずれか一つに記載の半導体装置（１Ａ～１Ｌ）。
　［Ｃ６］前記不純物領域（１９、２０）は、アルミニウム、ガリウムおよびインジウムのうちの少なくとも１種の３価元素を含む、Ｃ１～Ｃ５のいずれか一つに記載の半導体装置（１Ａ～１Ｌ）。
　［Ｃ７］前記不純物領域（１９、２０）は、前記ドリフト領域（８、１８）と前記ｐｎ接合部によってスーパージャンクション構造を形成するように前記ドリフト領域（８、１８）内を厚さ方向に延びている、Ｃ１～Ｃ６のいずれか一つに記載の半導体装置（１Ａ～１Ｌ）。
　［Ｃ８］前記不純物領域（１９、２０）は、前記ドリフト領域（８、１８）の厚さ方向に関して、前記ドリフト領域（８、１８）の中間部（ＭＩＤ）を横切っている、Ｃ１～Ｃ７のいずれか一つに記載の半導体装置（１Ａ～１Ｌ）。
　［Ｃ９］前記不純物領域（１９、２０）は、前記ドリフト領域（８、１８）の底部から前記主面（３）側に間隔を空けて形成されている、Ｃ１～Ｃ８のいずれか一つに記載の半導体装置（１Ａ～１Ｌ）。
　［Ｃ１０］前記ドリフト領域（８、１８）は、５価元素である第１不純物に起因した基礎濃度（ＣＡ）、および、前記第１不純物以外の５価元素である第２不純物に起因した付加濃度（ＣＢ）を含む、Ｃ１～Ｃ９のいずれか一つに記載の半導体装置（１Ａ～１Ｌ）。
　［Ｃ１１］前記ドリフト領域（８、１８）は、前記主面（３）から離間して前記主面（３）の表層部に形成され、前記基礎濃度（ＣＡ）からなる第１領域（８ａ、１８ａ）、ならびに、前記主面（３）および前記第１領域（８ａ、１８ａ）の間の領域に形成され、前記基礎濃度（ＣＡ）および前記付加濃度（ＣＢ）からなる第２領域（８ｂ、１８ｂ）を含み、前記不純物領域（１９、２０）は、前記第２領域（８ｂ、１８ｂ）と前記ｐｎ接合部を形成するように前記第２領域（８ｂ、１８ｂ）内に形成されている、Ｃ１０に記載の半導体装置（１Ａ～１Ｌ）。
　［Ｃ１２］前記不純物領域（１９、２０）は、前記第１領域（８ａ、１８ａ）から前記主面（３）側に間隔を空けて前記第２領域（８ｂ、１８ｂ）内に形成されている、Ｃ１１に記載の半導体装置（１Ａ～１Ｌ）。
　［Ｃ１３］前記付加濃度（ＣＢ）は、前記主面（３）に向けて上昇する濃度分布を有している、Ｃ１０～Ｃ１２のいずれか一つに記載の半導体装置（１Ａ～１Ｌ）。
　［Ｃ１４］前記基礎濃度（ＣＡ）は、厚さ方向にほぼ一定の濃度分布を有している、Ｃ１０～Ｃ１３のいずれか一つに記載の半導体装置（１Ａ～１Ｌ）。
　［Ｃ１５］前記第１不純物は、燐以外の５価元素である、Ｃ１０～Ｃ１４のいずれか一つに記載の半導体装置（１Ａ～１Ｌ）。
　［Ｃ１６］前記第１不純物は、窒素であり、前記第２不純物は、ヒ素およびアンチモンのうちの少なくとも１つである、Ｃ１０～Ｃ１５のいずれか一つに記載の半導体装置（１Ａ～１Ｌ）。
　［Ｃ１７］主面（３）を有するＷＢＧ半導体チップ（２）と、前記主面（３）の表層部に形成され、ホウ素以外の３価元素によって調整された不純物濃度を有するｐ型のドリフト領域（８、１８）と、前記ドリフト領域（８、１８）とｐｎ接合部を形成するように前記ドリフト領域（８、１８）内に形成され、燐および窒素以外の５価元素によって調整された不純物濃度を有するｎ型の不純物領域（１９、２０）と、を含む、半導体装置（１Ａ～１Ｌ）。
　［Ｃ１８］前記ドリフト領域（８、１８）は、前記主面（３）に向けて上昇する濃度分布を有し、前記不純物領域（１９、２０）は、前記主面（３）に向けて上昇する濃度分布を有している、Ｃ１７に記載の半導体装置（１Ａ～１Ｌ）。
　［Ｃ１９］前記不純物領域（１９、２０）は、前記ドリフト領域（８、１８）と前記ｐｎ接合部によってスーパージャンクション構造を形成するように前記ドリフト領域（８、１８）内を厚さ方向に延びている、Ｃ１７またはＣ１８に記載の半導体装置（１Ａ～１Ｌ）。
　［Ｃ２０］前記ドリフト領域（８、１８）は、アルミニウム、ガリウムおよびインジウムのうちの少なくとも１種の３価元素を含み、前記不純物領域（１９、２０）は、ヒ素およびアンチモンのうちの少なくとも１つを含む、Ｃ１７～Ｃ１９のいずれか一つに記載の半導体装置（１Ａ～１Ｌ）。
　［Ｃ２１］前記ドリフト領域（８、１８）は、１μｍ以上５μｍ以下、５μｍ以上１０μｍ以下、１０μｍ以上１５μｍ以下、１５μｍ以上２０μｍ以下、および、２０μｍ以上２５μｍ以下のいずれか１つの範囲に属する厚さを有している、Ｃ１～Ｃ２０のいずれか一つに記載の半導体装置（１Ａ～１Ｌ）。
　［Ｃ２２］前記ＷＢＧ半導体チップ（２）は、Ｃ（炭素）を含む、Ｃ１～Ｃ２１のいずれか一つに記載の半導体装置（１Ａ～１Ｌ）。
　［Ｃ２３］前記ＷＢＧ半導体チップ（２）は、ＳｉＣチップ（２）からなる、Ｃ１～Ｃ２２のいずれか一つに記載の半導体装置（１Ａ～１Ｌ）。
　［Ｃ２４］前記ＳｉＣチップ（２）は、六方晶のＳｉＣ単結晶からなり、前記主面（３）は、前記ＳｉＣ単結晶のｃ面に面し、前記ｃ面との間に１０°以下のオフ角（θ）を有している、Ｃ２３に記載の半導体装置（１Ａ～１Ｌ）。
　［Ｃ２５］前記オフ角（θ）は、前記ＳｉＣ単結晶のａ軸方向に沿うオフ方向（Ｄ）を有し、前記不純物領域（１９、２０）は、平面視において前記ａ軸方向に沿って延びる帯状に形成されている、Ｃ２４に記載の半導体装置（１Ａ～１Ｌ）。
　［Ｃ２６］前記ドリフト領域（８、１８）は、エピタキシャル層に形成されている、Ｃ１～Ｃ２５のいずれか一つに記載の半導体装置（１Ａ～１Ｌ）。
　［Ｃ２７］前記主面（３）に形成された機能デバイス（９）をさらに含む、Ｃ１～Ｃ２６のいずれか一つに記載の半導体装置（１Ａ～１Ｌ）。
　［Ｃ２８］前記機能デバイス（９）は、ダイオードを含む、Ｃ２７に記載の半導体装置（１Ａ～１Ｌ）。
　［Ｃ２９］前記主面（３）を部分的に露出させるように前記主面（３）を被覆する絶縁膜（２２）と、前記主面（３）に電気的に接続された第１主面電極（２３）と、前記主面（３）とは反対側の面（４）の上に形成された第２主面電極（２４）と、をさらに含む、Ｃ２８に記載の半導体装置（１Ａ～１Ｌ）。
　［Ｃ３０］前記絶縁膜（２２）は、前記ドリフト領域（８、１８）を露出させ、前記第１主面電極（２３）は、前記ドリフト領域（８、１８）とショットキー接合を形成している、Ｃ２９に記載の半導体装置（１Ａ～１Ｌ）。
　［Ｃ３１］前記機能デバイス（９）は、トランジスタをさらに含む、Ｃ２７に記載の半導体装置（１Ａ～１Ｌ）。
　［Ｃ３２］前記ドリフト領域（８、１８）の表層部に形成されたチャネル（ＣＨ）と、前記主面（３）の上に形成され、前記チャネル（ＣＨ）のオンオフを制御するゲート構造（３７、６３、８４）と、をさらに含む、Ｃ３１に記載の半導体装置（１Ａ～１Ｌ）。
　［Ｃ３３］前記主面（３）の上に配置され、前記ゲート構造（３７、６３、８４）に電気的に接続された第１主面電極（５４、７０）と、前記主面（３）の上に配置され、前記チャネル（ＣＨ）に電気的に接続された第２主面電極（５７、７３）と、前記主面（３）とは反対側の面（４）の上に形成された第３主面電極（６０、７５）と、をさらに含む、Ｃ３２に記載の半導体装置（１Ａ～１Ｌ）。
　［Ｄ１］一方の第１主面（３）および他方の第２主面（４）を有するＷＢＧ（Wide Band Gap）半導体チップ（２）と、前記ＷＢＧ半導体チップ（２）内において前記第２主面（４）側の領域に形成され、第１導電型の第１不純物を含み、第１濃度（Ｃ１）を有する第１導電型のベース領域（６、１６）と、前記ＷＢＧ半導体チップ（２）内において前記ベース領域（６、１６）に対して前記第１主面（３）側の領域に形成され、前記第１不純物を含み、前記ベース領域（６、１６）を起点に前記第１濃度（Ｃ１）から第２濃度（Ｃ２）まで下降する濃度分布を有する第１導電型のバッファ領域（７、１７）と、前記ＷＢＧ半導体チップ（２）内において前記第１主面（３）および前記バッファ領域（７、１７）の間の領域に形成され、前記第１不純物および前記第１不純物とは異なる第１導電型の第２不純物を含み、前記バッファ領域（７、１７）を起点に前記第２濃度（Ｃ２）から第３濃度（Ｃ３）まで上昇する濃度分布を有する第１導電型のドリフト領域（８、１８）と、前記ドリフト領域（８、１８）とスーパージャンクション構造を形成するように前記ドリフト領域（８、１８）内に形成された複数の第２導電型のコラム領域（１９、２０）と、を含む、半導体装置（１Ａ～１Ｌ）。
　［Ｄ２］前記コラム領域（１９、２０）は、前記ドリフト領域（８、１８）の中間部（ＭＩＤ）を横切るように厚さ方向に向けて延びている、Ｄ１に記載の半導体装置（１Ａ～１Ｌ）。
　［Ｄ３］前記コラム領域（１９、２０）は、前記ドリフト領域（８、１８）の底部から前記第１主面（３）側に間隔を空けて形成されている、Ｄ１またはＤ２に記載の半導体装置（１Ａ～１Ｌ）。
　［Ｄ４］前記コラム領域（１９、２０）は、前記第１主面（３）に向けて上昇する濃度分布を有している、Ｄ１～Ｄ３のいずれか一つに記載の半導体装置（１Ａ～１Ｌ）。
　［Ｄ５］前記ドリフト領域（８、１８）は、前記第１不純物に起因した基礎濃度（ＣＡ）、および、前記第２不純物に起因した付加濃度（ＣＢ）を含む、Ｄ１～Ｄ４のいずれか一つに記載の半導体装置（１Ａ～１Ｌ）。
　［Ｄ６］前記ドリフト領域（８、１８）は、前記第１主面（３）から離間して前記第１主面（３）の表層部に形成され、前記基礎濃度（ＣＡ）からなる第１領域（８ａ、１８ａ）、ならびに、前記第１主面（３）および前記第１領域（８ａ、１８ａ）の間の領域に形成され、前記基礎濃度（ＣＡ）および前記付加濃度（ＣＢ）からなる第２領域（８ｂ、１８ｂ）を含み、前記コラム領域（１９、２０）は、前記第２領域（８ｂ、１８ｂ）と前記スーパージャンクション構造を形成するように前記第２領域（８ｂ、１８ｂ）内に形成されている、Ｄ５に記載の半導体装置（１Ａ～１Ｌ）。
　［Ｄ７］前記コラム領域（１９、２０）は、前記第１領域（８ａ、１８ａ）から前記第１主面（３）側に間隔を空けて前記第２領域（８ｂ、１８ｂ）内に形成されている、Ｄ６に記載の半導体装置（１Ａ～１Ｌ）。
　［Ｄ８］前記付加濃度（ＣＢ）は、前記第１主面（３）に向けて上昇する濃度分布を有している、Ｄ５～Ｄ７のいずれか一つに記載の半導体装置（１Ａ～１Ｌ）。
　［Ｄ９］前記基礎濃度（ＣＡ）は、厚さ方向にほぼ一定の濃度分布を有している、Ｄ５～Ｄ８のいずれか一つに記載の半導体装置（１Ａ～１Ｌ）。
　［Ｄ１０］前記第１導電型はｎ型であり、前記第２導電型はｐ型である、Ｄ１～Ｄ９のいずれか一つに記載の半導体装置（１Ａ～１Ｌ）。
　［Ｄ１１］前記コラム領域（１９、２０）は、ホウ素以外の３価元素を含む、Ｄ１０に記載の半導体装置（１Ａ～１Ｌ）。
　［Ｄ１２］前記コラム領域（１９、２０）は、アルミニウム、ガリウムおよびインジウムのうちの少なくとも１種の３価元素を含む、Ｄ１０またはＤ１１に記載の半導体装置（１Ａ～１Ｌ）。
　［Ｄ１３］前記第１不純物は、燐以外の５価元素であり、前記第２不純物は、燐以外の５価元素である、Ｄ１０～Ｄ１２のいずれか一つに記載の半導体装置（１Ａ～１Ｌ）。
　［Ｄ１４］前記第１不純物は、窒素であり、前記第２不純物は、ヒ素およびアンチモンのうちの少なくとも１つである、Ｄ１０～Ｄ１３のいずれか一つに記載の半導体装置（１Ａ～１Ｌ）。
　［Ｄ１５］前記ベース領域（６、１６）は、第１厚さを有し、前記バッファ領域（７、１７）は、前記第１厚さ未満の第２厚さを有し、前記ドリフト領域（８、１８）は、前記第２厚さ以上の第３厚さを有している、Ｄ１～Ｄ１４のいずれか一つに記載の半導体装置（１Ａ～１Ｌ）。
　［Ｄ１６］前記第３厚さは、前記第１厚さ未満である、Ｄ１５に記載の半導体装置（１Ａ～１Ｌ）。
　［Ｄ１７］前記第３厚さは、１μｍ以上５μｍ以下、５μｍ以上１０μｍ以下、１０μｍ以上１５μｍ以下、１５μｍ以上２０μｍ以下、および、２０μｍ以上２５μｍ以下のいずれか１つの範囲に属する、Ｄ１５またはＤ１６に記載の半導体装置（１Ａ～１Ｌ）。
　［Ｄ１８］前記ＷＢＧ半導体チップ（２）は、Ｃ（炭素）を含む、Ｄ１～Ｄ１７のいずれか一つに記載の半導体装置（１Ａ～１Ｌ）。
　［Ｄ１９］前記ＷＢＧ半導体チップ（２）は、ＳｉＣチップ（２）からなる、Ｄ１～Ｄ１８のいずれか一つに記載の半導体装置（１Ａ～１Ｌ）。
　［Ｄ２０］前記ＳｉＣチップ（２）は、六方晶のＳｉＣ単結晶からなり、前記第１主面（３）は、前記ＳｉＣ単結晶のｃ面に面し、前記ｃ面との間に１０°以下のオフ角（θ）を有している、Ｄ１９に記載の半導体装置（１Ａ～１Ｌ）。
　［Ｄ２１］前記オフ角（θ）は、前記ＳｉＣ単結晶のａ軸方向に沿うオフ方向（Ｄ）を有し、前記コラム領域（１９、２０）は、平面視において前記ａ軸方向に沿って延びる帯状に形成されている、Ｄ２０に記載の半導体装置（１Ａ～１Ｌ）。
　［Ｄ２２］前記ベース領域（６、１６）は、半導体基板に形成され、前記バッファ領域（７、１７）は、エピタキシャル層に形成され、前記ドリフト領域（８、１８）は、エピタキシャル層に形成されている、Ｄ１～Ｄ２１のいずれか一つに記載の半導体装置（１Ａ～１Ｌ）。
　［Ｄ２３］前記第１主面（３）に形成された機能デバイス（９）をさらに含む、Ｄ１～Ｄ２２のいずれか一つに記載の半導体装置（１Ａ～１Ｌ）。
　［Ｄ２４］前記機能デバイス（９）は、ダイオードおよびトランジスタのうちの少なくとも一方を含む、Ｄ２３に記載の半導体装置（１Ａ～１Ｌ）。
　［Ｅ１］ＷＢＧ（Wide Band Gap）半導体単結晶からなり、低濃度に調整された第１導電型のエピタキシャル層（１４）を用意する工程と、イオン注入法によって前記エピタキシャル層（１４）に第１導電型の不純物を注入することにより、目標濃度を有する第１導電型のドリフト領域（８、１８）を形成する工程と、を含む、半導体装置（１Ａ～１Ｌ）の製造方法。
　［Ｅ２］第１不純物によって低濃度に調整された前記エピタキシャル層（１４）が用意され、前記第１不純物とは異なる第１導電型の第２不純物を前記エピタキシャル層（１４）に注入することによって前記ドリフト領域（８、１８）が形成される、Ｅ１に記載の半導体装置（１Ａ～１Ｌ）の製造方法。
　［Ｅ３］前記イオン注入法は、前記ＷＢＧ半導体単結晶の結晶軸（ｃ軸）に沿って前記第２不純物を注入するチャネリングインプラ法である、Ｅ２に記載の半導体装置（１Ａ～１Ｌ）の製造方法。
　［Ｅ４］前記第２不純物は、前記ＷＢＧ半導体単結晶の結晶軸（ｃ軸）を基準に±５°以下の角度で前記エピタキシャル層（１４）に注入される、Ｅ３に記載の半導体装置（１Ａ～１Ｌ）の製造方法。
　［Ｅ５］前記ドリフト領域（８、１８）の形成工程後、イオン注入法によって前記エピタキシャル層（１４）に第２導電型の不純物を注入することにより、前記ドリフト領域（８、１８）とｐｎ接合部を形成する第２導電型の不純物領域（１９、２０）を形成する工程をさらに含む、Ｅ１～Ｅ４のいずれか一つに記載の半導体装置（１Ａ～１Ｌ）の製造方法。
　［Ｅ６］前記イオン注入法は、前記ＷＢＧ半導体単結晶の結晶軸（ｃ軸）に沿って前記第２導電型の不純物を注入するチャネリングインプラ法である、Ｅ５に記載の半導体装置（１Ａ～１Ｌ）の製造方法。
　［Ｅ７］前記第２導電型の不純物は、前記ＷＢＧ半導体単結晶の結晶軸（ｃ軸）を基準に±５°以下の角度で前記エピタキシャル層（１４）に注入される、Ｅ６に記載の半導体装置（１Ａ～１Ｌ）の製造方法。
　［Ｅ８］ＷＢＧ（Wide Band Gap）半導体単結晶からなり、５価元素である窒素によって低濃度に調整されたｎ型のエピタキシャル層（１４）を用意する工程と、イオン注入法によって前記エピタキシャル層（１４）に窒素以外の５価元素を注入することにより、目標濃度を有するｎ型のドリフト領域（８、１８）を形成する工程と、を含む、半導体装置（１Ａ～１Ｌ）の製造方法。
　［Ｅ９］前記イオン注入法は、前記ＷＢＧ半導体単結晶の結晶軸（ｃ軸）に沿って前記５価元素を注入するチャネリングインプラ法である、Ｅ８に記載の半導体装置（１Ａ～１Ｌ）の製造方法。
　［Ｅ１０］燐以外の前記５価元素を注入することによって前記ドリフト領域（８、１８）が形成される、Ｅ８またはＥ９に記載の半導体装置（１Ａ～１Ｌ）の製造方法。
　［Ｅ１１］ヒ素およびアンチモンのうちの少なくとも１種の前記５価元素を注入することによって前記ドリフト領域（８、１８）が形成される、Ｅ８～Ｅ１０のいずれか一つに記載の半導体装置（１Ａ～１Ｌ）の製造方法。
　［Ｅ１２］前記ドリフト領域（８、１８）の形成工程後、イオン注入法によって前記エピタキシャル層（１４）に３価元素を注入することにより、前記ドリフト領域（８、１８）とｐｎ接合部を形成するｐ型のコラム領域（１９、２０）を形成する工程をさらに含む、Ｅ８～Ｅ１１のいずれか一つに記載の半導体装置（１Ａ～１Ｌ）の製造方法。
　［Ｅ１３］前記イオン注入法は、前記ＷＢＧ半導体単結晶の結晶軸（ｃ軸）に沿って前記３価元素を注入するチャネリングインプラ法である、Ｅ１２に記載の半導体装置（１Ａ～１Ｌ）の製造方法。
　［Ｅ１４］ＷＢＧ（Wide Band Gap）半導体単結晶からなり、ｎ型のドリフト領域（８、１８）を含むエピタキシャル層（１４）を用意する工程と、イオン注入法によって前記エピタキシャル層（１４）にホウ素以外の３価元素を注入することにより、前記ドリフト領域（８、１８）とｐｎ接合部を形成するｐ型の不純物領域（１９、２０）を形成する工程と、を含む、半導体装置（１Ａ～１Ｌ）の製造方法。
　［Ｅ１５］前記ドリフト領域（８、１８）とスーパージャンクション構造を形成する前記不純物領域（１９、２０）が形成される、Ｅ１４に記載の半導体装置（１Ａ～１Ｌ）の製造方法。
　［Ｅ１６］複数の前記不純物領域（１９、２０）が形成される、Ｅ１４またはＥ１５に記載の半導体装置（１Ａ～１Ｌ）の製造方法。
　［Ｅ１７］前記イオン注入法は、前記ＷＢＧ半導体単結晶の結晶軸（ｃ軸）に沿って前記３価元素を注入するチャネリングインプラ法である、Ｅ１４～Ｅ１６のいずれか一つに記載の半導体装置（１Ａ～１Ｌ）の製造方法。
　［Ｅ１８］アルミニウム、ガリウムおよびインジウムのうちの少なくとも１種の前記３価元素を注入することによって前記不純物領域（１９、２０）が形成される、Ｅ１４～Ｅ１７のいずれか一つに記載の半導体装置（１Ａ～１Ｌ）の製造方法。
　［Ｅ１９］前記ＷＢＧ半導体単結晶は、Ｃ（炭素）を含む、Ｅ１～Ｅ１８のいずれか一つに記載の半導体装置（１Ａ～１Ｌ）の製造方法。
　［Ｅ２０］前記ＷＢＧ半導体単結晶は、ＳｉＣ単結晶からなる、Ｅ１～Ｅ１９のいずれか一つに記載の半導体装置（１Ａ～１Ｌ）の製造方法。
　［Ｅ２１］前記ＳｉＣ単結晶のｃ面との間に１０°以下のオフ角（θ）を有する前記エピタキシャル層（１４）が用意される、Ｅ２０に記載の半導体装置（１Ａ～１Ｌ）の製造方法。
　［Ｅ２２］前記オフ角（θ）は、ＳｉＣ単結晶のａ軸方向に沿うオフ方向（Ｄ）を有している、Ｅ２１に記載の半導体装置（１Ａ～１Ｌ）の製造方法。
　実施形態について詳細に説明してきたが、これらは技術的内容を明らかにするために用いられた具体例に過ぎず、本発明はこれらの具体例に限定して解釈されるべきではなく、本発明の範囲は添付の請求の範囲によって限定される。
１Ａ　　ＳｉＣ半導体装置
１Ｂ　　ＳｉＣ半導体装置
１Ｃ　　ＳｉＣ半導体装置
１Ｄ　　ＳｉＣ半導体装置
１Ｅ　　ＳｉＣ半導体装置
１Ｆ　　ＳｉＣ半導体装置
１Ｇ　　ＳｉＣ半導体装置
１Ｈ　　ＳｉＣ半導体装置
１Ｉ　　ＳｉＣ半導体装置
１Ｊ　　ＳｉＣ半導体装置
１Ｋ　　ＳｉＣ半導体装置
１Ｌ　　ＳｉＣ半導体装置
２　　　ＳｉＣチップ
３　　　第１主面
４　　　第２主面
６　　　ｎ型のベース領域
７　　　ｎ型のバッファ領域
８　　　ｎ型のドリフト領域
８ａ　　第１領域
８ｂ　　第２領域
９　　　機能デバイス
１４　　第２ＳｉＣエピタキシャル層
１６　　ｐ型のベース領域
１７　　ｐ型のバッファ領域
１８　　ｐ型のドリフト領域
１８ａ　第１領域
１８ｂ　第２領域
１９　　コラム領域（不純物領域）
２０　　コラム領域（不純物領域）
２２　　絶縁膜
２３　　第１主面電極
２４　　第２主面電極
３７　　トレンチゲート構造（ゲート構造）
５４　　ゲート主面電極（第１主面電極）
５７　　ソース主面電極（第２主面電極）
６０　　ドレイン電極（第３主面電極）
６３　　トレンチゲート構造（ゲート構造）
７０　　ゲート主面電極（第１主面電極）
７３　　ソース主面電極（第２主面電極）
７５　　ドレイン電極（第３主面電極）
８４　　プレーナゲート構造（ゲート構造）
Ｃ１　　第１濃度
Ｃ２　　第２濃度
Ｃ３　　第３濃度
ＣＡ　　基礎濃度
ＣＢ　　付加濃度
Ｄ　　　オフ方向
θ　　　オフ角
ＭＩＤ　ドリフト領域の中間部

Claims (20)

  1. 　主面を有するＳｉＣチップと、
    　前記主面の表層部に形成され、少なくとも２種の５価元素によって調整された不純物濃度を有するｎ型のドリフト領域と、を含む、ＳｉＣ半導体装置。
  2. 　前記ドリフト領域は、前記主面に向けて上昇するように調整された不純物濃度を有している、請求項１に記載のＳｉＣ半導体装置。
  3. 　前記ドリフト領域は、燐以外の５価元素によって調整された不純物濃度を有している、請求項１または２に記載のＳｉＣ半導体装置。
  4. 　前記ドリフト領域は、５価元素としての窒素、および、窒素以外の５価元素を含む、請求項１～３のいずれか一項に記載のＳｉＣ半導体装置。
  5. 　前記ドリフト領域は、５価元素である第１不純物に起因した基礎濃度、および、前記第１不純物以外の５価元素である第２不純物に起因した付加濃度を有している、請求項１～４のいずれか一項に記載のＳｉＣ半導体装置。
  6. 　前記第１不純物は、燐以外の５価元素であり、
    　前記第２不純物は、燐以外の５価元素である、請求項５に記載のＳｉＣ半導体装置。
  7. 　前記第１不純物は、窒素であり、
    　前記第２不純物は、ヒ素およびアンチモンのうちの少なくとも１つである、請求項６に記載のＳｉＣ半導体装置。
  8. 　前記付加濃度は、前記主面に向けて上昇する濃度分布を有している、請求項５～７のいずれか一項に記載のＳｉＣ半導体装置。
  9. 　前記基礎濃度は、厚さ方向にほぼ一定の濃度分布を有している、請求項５～８のいずれか一項に記載のＳｉＣ半導体装置。
  10. 　主面を有するＳｉＣチップと、
    　前記主面の表層部に形成され、ホウ素以外の３価元素によって調整された不純物濃度を有するｐ型のドリフト領域と、を含む、ＳｉＣ半導体装置。
  11. 　前記ドリフト領域は、前記主面に向けて上昇するように調整された不純物濃度を有している、請求項１０に記載のＳｉＣ半導体装置。
  12. 　前記ドリフト領域は、アルミニウム、ガリウムおよびインジウムのうちの少なくとも１種の３価元素を含む、請求項１０または１１に記載のＳｉＣ半導体装置。
  13. 　前記ドリフト領域は、３価元素である第１不純物に起因した基礎濃度、および、前記第１不純物と同一のまたは異なる３価元素である第２不純物に起因した付加濃度を有している、請求項１０～１２のいずれか一項に記載のＳｉＣ半導体装置。
  14. 　前記第１不純物は、アルミニウムであり、
    　前記第２不純物は、アルミニウム、ガリウムおよびインジウムのうちの少なくとも１つである、請求項１３に記載のＳｉＣ半導体装置。
  15. 　前記付加濃度は、前記主面に向けて上昇する濃度分布を有している、請求項１３または１４に記載のＳｉＣ半導体装置。
  16. 　前記基礎濃度は、厚さ方向にほぼ一定の濃度分布を有している、請求項１３～１５のいずれか一項に記載のＳｉＣ半導体装置。
  17. 　前記ドリフト領域は、１μｍ以上５μｍ以下、５μｍ以上１０μｍ以下、１０μｍ以上１５μｍ以下、１５μｍ以上２０μｍ以下、および、２０μｍ以上２５μｍ以下のいずれか１つの範囲に属する厚さを有している、請求項１～１６のいずれか一項に記載のＳｉＣ半導体装置。
  18. 　前記ＳｉＣチップは、六方晶のＳｉＣ単結晶からなり、
    　前記主面は、前記ＳｉＣ単結晶のｃ面に面し、前記ｃ面との間に１０°以下のオフ角を有している、請求項１～１７のいずれか一項に記載のＳｉＣ半導体装置。
  19. 　前記オフ角は、前記ＳｉＣ単結晶のａ軸方向に沿うオフ方向を有している、請求項１８に記載のＳｉＣ半導体装置。
  20. 　前記ドリフト領域は、ＳｉＣエピタキシャル層に形成されている、請求項１～１９のいずれか一項に記載のＳｉＣ半導体装置。
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