JP6599001B2 - 半導体装置および半導体装置の製造方法 - Google Patents

半導体装置および半導体装置の製造方法 Download PDF

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Description

本発明は、半導体装置および半導体装置の製造方法に関する。
電力用半導体装置は、片面に電極を形成して水平方向に電流を流す横型半導体装置と、両面に電極を形成して垂直方向に電流を流す縦型半導体装置との２種類に大別される。縦型半導体装置としては、例えば、プレーナゲート型ｎチャネル縦型ＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field Effect Transistor：金属−酸化膜−半導体電界効果トランジスタ）が挙げられる。以下、プレーナゲート型ｎチャネル縦型ＭＯＳＦＥＴのことを縦型ＭＯＳＦＥＴともいう。
縦型ＭＯＳＦＥＴでは、高抵抗のｎ型ドリフト層が、オン状態のときにドリフト電流を垂直方向に流し、オフ状態のときに逆バイアス電圧による空乏層を垂直方向に広げる領域として作用する。ｎ型ドリフト層の電流経路を短くする、すなわちｎ型ドリフト層の厚さを小さくすると、ドリフト抵抗が低くなり、縦型ＭＯＳＦＥＴの実質的なオン抵抗を下げることができるが、ｐ型ウェル領域とｎ型ドリフト層との間で形成されるｐｎ接合から伸展するドレイン−ソース間の空乏層の幅が狭くなるため、比較的低い電圧で半導体の臨界電界強度に達し、縦型ＭＯＳＦＥＴの実質的な耐圧が低下する。一方、ｎ型ドリフト層の厚さを大きくすると、縦型ＭＯＳＦＥＴの耐圧は増加するが、縦型ＭＯＳＦＥＴのオン抵抗が増加して半導体素子としての損失が増大する。このように、縦型ＭＯＳＦＥＴにおけるオン抵抗と耐圧との間には、原理的にトレードオフの関係がある。当該トレードオフの関係は、ＩＧＢＴ（Insulated Gate Bipolar Transistor：絶縁ゲート型バイポーラトランジスタ）、ＢＪＴ（Bipolar Junction Transistor：バイポーラ接合トランジスタ）、ＳＢＤ（Schottky Barrier Diode：ショットキーバリアダイオード）、ＰｉＮ（P-intrinsic-n）ダイオードなど、ＭＯＳＦＥＴ以外の半導体装置においても同様に成立する。
上記のトレードオフの関係を原理的に解決する手法として、ドリフト層を、不純物濃度を高めたｎ型ドリフト領域とｐ型ピラー領域とに分け、当該ｎ型ドリフト領域およびｐ型ピラー領域を水平方向に交互に繰り返し接合した構造である並列ｐｎ構造とした、超接合構造の半導体装置が知られている（例えば、非特許文献１，２参照）。以下、超接合構造のことをスーパージャンクション（ＳＪ：Super Junction）構造という。
スーパージャンクション構造の半導体装置では、並列ｐｎ構造におけるｎ型ドリフト領域およびｐ型ピラー領域の不純物濃度を高くしても、オフ状態のときに、並列ｐｎ構造の垂直方向に伸びる各ｐｎ接合から空乏層が水平方向に進展してドリフト層全体を空乏化することができるため、低オン抵抗化と高耐圧化とを両立することができる。
また、電力用半導体装置に用いる半導体材料として、従来のシリコン（以下、Ｓｉという）に代わるシリコンカーバイド（以下、ＳｉＣという）が注目を集めている。ＳｉＣを用いた半導体装置は、Ｓｉを用いた半導体装置よりも低オン抵抗、すなわち低損失で高速動作および高温動作が可能である。この理由は、ＳｉＣが半導体材料として優れた材料物性を有しているからである。具体的には、ＳｉＣは、バンドギャップが約３ｅＶと大きく、高温でも極めて安定的に使用することができる。ＳｉＣの絶縁破壊電界はＳｉよりも一桁大きいため、低オン抵抗化が可能となる。
ＳｉＣは、Ｓｉの物性限界を超える高い可能性を持つ半導体材料として、今後、電力用半導体装置のなかでも特にＭＯＳＦＥＴへの適用が期待されている。具体的には、低オン抵抗化と高耐圧化とを両立させたＳｉＣ−ＳＪ−ＭＯＳＦＥＴに対する期待が大きい。ここで、ＳｉＣ−ＳＪ−ＭＯＳＦＥＴとは、ＳｉＣを用いたスーパージャンクション構造のＭＯＳＦＥＴのことをいう。なお、以下では、ＳｉＣ−ＳＪ−ＭＯＳＦＥＴとＳｉ−ＳＪ−ＭＯＳＦＥＴとを総称してＳＪ−ＭＯＳＦＥＴという。
一般的なＳｉＣ−ＳＪ−ＭＯＳＦＥＴの断面構造は、Ｓｉ−ＳＪ−ＭＯＳＦＥＴの断面構造と同様である。ＳＪ−ＭＯＳＦＥＴにおいて、耐圧およびアバランシェ耐量は、ＭＯＳＦＥＴがアクティブに動作する領域の構造だけでなく、セル領域を取り囲むように設けられた領域の構造にも依存する。従って、ＳＪ−ＭＯＳＦＥＴでは、セル領域の構造と終端領域の構造とを、それぞれ適切に設計することが求められる。なお、アバランシェ耐量とは、最大定格を超えるような電圧が半導体装置に印加された際に、素子が破壊せずに耐え得るエネルギーのことをいう。また、ＭＯＳＦＥＴがアクティブに動作する領域は、セル領域、活性領域、有効領域、アクティブ領域、または素子領域などと称されるが、以下では代表してセル領域という。セル領域を取り囲むように設けられた領域は、終端領域、周辺領域、接合終端領域、または素子周辺領域などと称されるが、以下では代表して終端領域という。
従来、ソース電極側の表面部にｐ型領域を形成し、終端領域における全てのｐ型ピラー領域とｐ型領域とを電気的に接続した半導体装置が開示されている（例えば、特許文献１参照）。ここで、ｐ型領域は、リサーフ層、ＪＴＥ、空乏層延伸層などと称されるが、以下では代表してリサーフ層という。特許文献１の半導体装置では、ドレイン電極に高電圧を印加した際に、空乏層を素子周縁まで確実に広げることができるため高耐圧が得られる。すなわち、セル領域および終端領域をスーパージャンクション構造にして、終端領域にリサーフ層を形成することによって、セル領域だけでなく終端領域においても安定した高耐圧化を実現することを図っている。
特許第４８４４６０５号公報
Tatsuhiko Fujihira、「Theory of Semiconductor Superjunction Devices」、Japanese Journal of Applied Physics、１９９７年、第３６巻、第１部、第１０号、p.6254-6262 G.Deboy、外５名、「A new generation of high voltage MOSFETs breaks the limit line of silicon」、IEEE International Electron Devices Meeting、（米国）、１９９８年１２月、p.683-685
以下、ＳＪ−ＭＯＳＦＥＴの１つであるプレーナゲート型ＳＪ−ＭＯＳＦＥＴについて考察する。プレーナゲート型ＳＪ−ＭＯＳＦＥＴでは、ｐ型ピラー領域をｐ型ウェル領域の下部に形成する必要がある。また、セル領域において、ｎ型ドリフト領域を介して水平方向に隣り合うｐ型ウェル領域の間隔は、ＳＪ−ＭＯＳＦＥＴのオン抵抗を下げるためにある程度の距離を確保する必要があるため、ｐ型ピラー領域の間隔もある程度の距離を確保する必要がある。このようなｐ型ピラー領域の間隔が広いスーパージャンクション構造では、終端領域にリサーフ層を形成した場合において、ドレイン電極に高電圧を印加した際に終端領域の各ｐ型ピラー領域における電位のバランスが崩れる。従って、ｐ型ピラー領域の端部に高電界が集中して、終端領域の耐圧が大きく低下するという問題がある。この問題は、プレーナゲート型ＳＪ−ＭＯＳＦＥＴに共通しており、ＳｉＣ−ＳＪ−ＭＯＳＦＥＴでも同様の問題が生じると推測される。
本発明は、このような問題を解決するためになされたものであり、スーパージャンクション構造においてセル領域だけでなく終端領域でも良好に耐圧を確保することが可能な半導体装置を提供することを目的とする。
上記の課題を解決するために、本発明による半導体装置は、動作領域であるセル領域と、平面視においてセル領域を囲む終端領域とを有する半導体装置であって、基板と、基板上において厚さ方向に延在し、かつ厚さ方向に対して垂直方向にセル領域から終端領域に渡って交互に形成された第１導電型のドリフト領域および第２導電型のピラー領域と、終端領域において、複数のピラー領域にまたがって形成され、ドリフト領域およびピラー領域の表面から厚さ方向に形成された第２導電型のリサーフ層と、リサーフ層の表面内に形成された、リサーフ層よりも不純物濃度が高い第２導電型の高濃度領域とを備え、高濃度領域の厚さ方向の下方には、ピラー領域が形成されていないことを特徴とする。
また、本発明による半導体装置の製造方法は、動作領域であるセル領域と、平面視においてセル領域を囲む終端領域とを有する半導体装置の製造方法であって、（ａ）基板を準備する工程と、（ｂ）基板上において厚さ方向に延在し、かつ厚さ方向に対して垂直方向にセル領域から終端領域に渡って交互に第１導電型のドリフト領域および第２導電型のピラー領域を形成する工程と、（ｃ）終端領域において、複数のピラー領域にまたがって、ドリフト領域およびピラー領域の表面から厚さ方向に第２導電型のリサーフ層を形成する工程と、（ｄ）リサーフ層の表面内において、リサーフ層よりも不純物濃度が高く、かつ厚さ方向の下方にはピラー領域が形成されないように第２導電型の高濃度領域を形成する工程とを備える。
本発明によると、半導体装置は、動作領域であるセル領域と、平面視においてセル領域を囲む終端領域とを有する半導体装置であって、基板と、基板上において厚さ方向に延在し、かつ厚さ方向に対して垂直方向にセル領域から終端領域に渡って交互に形成された第１導電型のドリフト領域および第２導電型のピラー領域と、終端領域において、複数のピラー領域にまたがって形成され、ドリフト領域およびピラー領域の表面から厚さ方向に形成された第２導電型のリサーフ層と、リサーフ層の表面内に形成された、リサーフ層よりも不純物濃度が高い第２導電型の高濃度領域とを備え、高濃度領域の厚さ方向の下方には、ピラー領域が形成されていないため、スーパージャンクション構造においてセル領域だけでなく終端領域でも良好に耐圧を確保することが可能となる。
また、半導体装置の製造方法は、動作領域であるセル領域と、平面視においてセル領域を囲む終端領域とを有する半導体装置の製造方法であって、（ａ）基板を準備する工程と、（ｂ）基板上において厚さ方向に延在し、かつ厚さ方向に対して垂直方向にセル領域から終端領域に渡って交互に第１導電型のドリフト領域および第２導電型のピラー領域を形成する工程と、（ｃ）終端領域において、複数のピラー領域にまたがって、ドリフト領域およびピラー領域の表面から厚さ方向に第２導電型のリサーフ層を形成する工程と、（ｄ）リサーフ層の表面内において、リサーフ層よりも不純物濃度が高く、かつ厚さ方向の下方にはピラー領域が形成されないように第２導電型の高濃度領域を形成する工程とを備えるため、スーパージャンクション構造においてセル領域だけでなく終端領域でも良好に耐圧を確保することが可能となる。
本発明の目的、特徴、態様、および利点は、以下の詳細な説明と添付図面とによって、より明白となる。
本発明の実施の形態１による半導体装置の構成の一例を示す断面図である。 本発明の実施の形態１による半導体装置の製造工程の一例を示す断面図である。 本発明の実施の形態１による半導体装置の製造工程の一例を示す断面図である。 本発明の実施の形態１による半導体装置の製造工程の一例を示す断面図である。 本発明の実施の形態１による半導体装置の製造工程の一例を示す断面図である。 本発明の実施の形態１による半導体装置の製造工程の一例を示す断面図である。 本発明の実施の形態１による半導体装置の製造工程の一例を示す断面図である。 本発明の実施の形態１による半導体装置の製造工程の一例を示す断面図である。 本発明の実施の形態１による半導体装置の製造工程の一例を示す断面図である。 本発明の実施の形態１による半導体装置の製造工程の一例を示す断面図である。 本発明の実施の形態１による半導体装置の構成の一例を示す平面図である。 本発明の実施の形態１によるドレイン電極に高電圧を印加した際のアバランシェ降伏時における等電位線の様子をシミュレーションした結果を示す図である。 本発明の実施の形態１によるドレイン電極に高電圧を印加した際のアバランシェ降伏時における等電位線の様子をシミュレーションした結果を示す図である。 本発明の実施の形態２による半導体装置の構成の一例を示す断面図である。 本発明の実施の形態３による半導体装置の構成の一例を示す断面図である。 本発明の実施の形態４による半導体装置の構成の一例を示す平面図である。 本発明の実施の形態４によるドレイン電極に高電圧を印加した際のアバランシェ降伏時における等電位線の様子を示す概念図である。 本発明の実施の形態４によるドレイン電極に高電圧を印加した際のアバランシェ降伏時における等電位線の様子を示す概念図である。 本発明の実施の形態５による半導体装置の構成の一例を示す平面図である。 本発明の実施の形態５による半導体装置の構成の一例を示す断面図である。 本発明の実施の形態６による半導体装置の構成の一例を示す断面図である。 本発明の実施の形態７による半導体装置の構成の一例を示す断面図である。
本発明の実施の形態について、図面に基づいて以下に説明する。
＜実施の形態１＞
＜構成＞
まず、本発明の実施の形態１による半導体装置の構成について説明する。本実施の形態１では、半導体材料としてＳｉＣを用いたプレーナゲート型ＳｉＣ−ＳＪ−ＭＯＳＦＥＴを一例として説明する。
図１は、本実施の形態１による半導体装置１の構成の一例を示す断面図であり、プレーナゲート型ＳｉＣ−ＳＪ−ＭＯＳＦＥＴの断面を示している。
図１に示すように、不純物濃度が比較的高い第１導電型のＳｉＣ基板２の一方の主面側には、ＳｉＣ基板２よりも不純物濃度が低い第１導電型のドリフト領域３が形成されている。また、ＳｉＣ基板２の他方の主面側には、ドレイン電極１４が形成されている。ドリフト領域３には、当該ドリフト領域３の表面からＳｉＣ基板２の主面に達しない深さまで、複数の第２導電型のピラー領域４が予め定められた間隔を空けて形成されている。すなわち、ドリフト領域３およびピラー領域４は、ＳｉＣ基板２上において厚さ方向に延在し、かつ厚さ方向に対して垂直方向にセル領域ＣＬから終端領域ＥＴに渡って交互に形成されている。なお、以下では、第１導電型はｎ型であり、第２導電型はｐ型であるものとして説明する。
半導体装置１は、セル領域ＣＬと終端領域ＥＴとに区分けされている。例えば、セル領域ＣＬは平面視において数ｍｍ四方の形状であり、終端領域ＥＴの幅は平面視において数１００μｍである。セル領域ＣＬにおいて、ピラー領域４の上部には、第２導電型のウェル領域５、第２導電型のウェルコンタクト領域６、および第１導電型のソース領域７が形成されている。ゲート電極８は、ゲート絶縁膜を介してウェル領域５から離間して形成されている。ソース電極９は、ウェルコンタクト領域６およびソース領域７の表面上であり、かつ層間絶縁膜１２を介してゲート電極８から離間して形成されている。
終端領域ＥＴにおいて、複数のピラー領域４にまたがって、ドリフト領域３およびピラー領域４の表面から厚さ方向に第２導電型のリサーフ層１０が形成されている。リサーフ層１０の表面内において、リサーフ層１０よりも不純物濃度が高い第２導電型の高濃度領域１１が形成されている。また、高濃度領域１１の厚さ方向の下方には、ピラー領域４が形成されていない。
＜製造工程＞
次に、半導体装置１の製造方法について説明する。図２〜１０は、半導体装置１の製造工程の一例を示す断面図である。
まず、図２に示すように、第１導電型のＳｉＣ基板２の一方側の主面上に、ＳｉＣ基板２よりも不純物濃度が低い第１導電型のドリフト領域３をエピタキシャル成長によって形成する。ドリフト領域３の不純物濃度は、１×１０１５ｃｍ−３〜１×１０１８ｃｍ−３の範囲内であることが望ましい。また、ドリフト領域３の厚さは、２μｍ〜１５０μｍの範囲内であることが望ましい。
次に、図３に示すように、ドリフト領域３の表面からＳｉＣ基板２に達しない深さまで複数の溝（以下、トレンチという）を形成する。トレンチの幅は１μｍ〜５μｍ、各トレンチの間隔は１μｍ〜１５μｍ、トレンチの深さは２μｍ〜１５０μｍの範囲内であることが望ましい。なお、トレンチの底面は、ＳｉＣ基板２に達していないことが望ましいが、ＳｉＣ基板２に達していてもよい。
次に、図４に示すように、ドリフト領域３に形成された複数のトレンチに対して第２導電型のエピタキシャル層を形成した後、ドリフト領域３の表面側から化学機械研磨（ＣＭＰ：Chemical Mechanical Polishing）処理を施す。これにより、ドリフト領域３の表面からＳｉＣ基板２に達しない深さまで、複数の第２導電型のピラー領域４が間隔を空けて形成される。すなわち、ピラー領域４とＳｉＣ基板２との間には、ドリフト領域３が介在している。ピラー領域４の不純物濃度は、１×１０１５ｃｍ−３〜１×１０１８ｃｍ−３の範囲内であることが望ましい。ピラー領域４の厚さは、２μｍ〜１５０μｍの範囲内であることが望ましい。
なお、本実施の形態１では、複数の第２導電型のピラー領域４を形成する方法として、トレンチを形成し、当該トレンチに第２導電型のエピタキシャル層をエピタキシャル成長によって形成する方法を一例として説明したが、これに限るものではない。例えば、第１導電型のドリフト領域３のエピタキシャル成長と、第２導電型の不純物のイオン注入とを繰り返す方法によって複数の第２導電型のピラー領域４を形成してもよい。
次に、図５に示すように、終端領域ＥＴにおけるドリフト領域３の表面の予め定められた領域に対してイオン注入処理を施すことによって、複数のピラー領域４にまたがるように、第２導電型のリサーフ層１０を形成する。リサーフ層１０の不純物濃度は、１×１０１５ｃｍ−３〜１×１０１９ｃｍ−３の範囲内であることが望ましく、ドリフト領域３の不純物濃度よりも高く１×１０１９ｃｍ−３以下であることが望ましい。リサーフ層１０の厚さは、０．５μｍ〜３μｍの範囲内であることが望ましい。なお、リサーフ層１０の不純物濃度がピラー領域４の不純物濃度よりも低い場合は、ピラー領域４はリサーフ層１０の表面に達することになる。
次に、図６に示すように、終端領域ＥＴにおけるドリフト領域３の表面であり、かつ平面視における各ピラー領域４の間の領域に対してイオン注入処理を施すことによって、第２導電型の高濃度領域１１を形成する。高濃度領域１１の厚さ方向の下方には、ピラー領域４が形成されていない。高濃度領域１１は、リサーフ層１０が形成されている全てのピラー領域４間に形成されていてもよい。高濃度領域１１の不純物濃度は、リサーフ層１０の不純物濃度よりも高く、１×１０１７ｃｍ−３〜１×１０２１ｃｍ−３の範囲内であることが望ましい。高濃度領域１１の厚さは、０．５μｍ〜３μｍの範囲内であることが望ましく、リサーフ層１０の厚さよりも小さいことが望ましい。
次に、図７に示すように、セル領域ＣＬおよび終端領域ＥＴにおけるドリフト領域３の表面の予め定められた領域に対してイオン注入処理を施すことによって、第２導電型のウェル領域５を形成する。また、セル領域ＣＬにおけるドリフト領域３の表面の予め定められた領域に対してイオン注入処理を施すことによって、第１導電型のソース領域７、および第２導電型のウェルコンタクト領域６を形成する。ウェル領域５の不純物濃度は、１×１０１７ｃｍ−３〜１×１０１９ｃｍ−３の範囲内であることが望ましい。ソース領域７の不純物濃度は、１×１０１８ｃｍ−３〜１×１０２０ｃｍ−３の範囲内であることが望ましい。ウェルコンタクト領域６の不純物濃度は、１×１０１９ｃｍ−３〜１×１０２１ｃｍ−３の範囲内であることが望ましい。ウェル領域５の厚さは、０．５μｍ〜３μｍの範囲内であることが望ましい。ソース領域７の厚さは、０．２μｍ〜１μｍの範囲内であることが望ましい。ウェルコンタクト領域の厚さは、０．２μｍ〜１μｍの範囲内であることが望ましい。
なお、リサーフ層１０、高濃度領域１１、ウェル領域５、ソース領域７、およびウェルコンタクト領域６を形成する際に行うイオン注入処理は、単一の注入エネルギーで行ってもよく、注入エネルギーを段階的に、例えば高から低へ変化させながら行ってもよい。また、イオン注入処理は、予め定められた領域にイオン注入を施すために注入マスクを介して行う。注入マスクとしては、例えば写真製版用のフォトレジストまたは酸化膜を用いる。イオン注入処理時の注入面の密度は、１×１０１３ｃｍ−２〜１×１０１６ｃｍ−２の範囲内であることが望ましく、注入エネルギーは、１０ｋｅＶ〜１０ＭｅＶの範囲内であることが望ましい。イオン注入処理におけるＳｉＣ基板２の温度は、１０℃〜１０００℃の範囲内であることが望ましい。イオン注入処理に用いられるドーパント原子としては、例えばアルミニウム、ボロン、リン、および窒素などが挙げられる。
図７に示す製造工程の後、ＳｉＣ基板２を加熱する。これにより、イオン注入されたドーパント原子が活性化される。ＳｉＣ基板２の加熱温度は、１４００℃〜１８００℃の範囲内であることが望ましい。
次に、図８に示すように、終端領域ＥＴにおけるドリフト領域３、リサーフ層１０、高濃度領域１１、および一部のウェル領域５を覆うようにフィールド酸化膜１３を形成する。フィールド酸化膜１３の厚さは、例えば５００ｎｍ〜５μｍの範囲内であることが望ましい。
図８に示す製造工程の後、ＳｉＣ基板２を酸素雰囲気中で熱酸化することによって、ゲート絶縁膜を形成する。ゲート絶縁膜の厚さは、例えば１０ｎｍ〜１００ｎｍの範囲内であることが望ましい。なお、本実施の形態１では、ゲート絶縁膜としてＳｉＣの熱酸化膜を用いたが、各種堆積膜をゲート絶縁膜として用いてもよい。
次に、図９に示すように、ゲート絶縁膜の表面の予め定められた領域に、堆積膜としてゲート電極８を形成する。すなわち、ゲート電極８は、ゲート絶縁膜を介してウェル領域５から離間して形成される。ゲート電極８の材料としては、例えばｐｏｌｙ−Ｓｉが用いられる。
次に、図１０に示すように、堆積膜として層間絶縁膜１２を形成した後、ソース電極９を形成する。すなわち、ソース電極９は、層間絶縁膜１２を介してゲート電極８から離間して形成される。ソース電極９の材料としては、例えばアルミニウム、チタン、ニッケル、金、銀、または銅などが用いられる。ソース電極９は、例えば電子ビーム蒸着法またはスパッタ法を用いて形成される。ソース電極９は、ソース領域７およびウェルコンタクト領域６とオーミック性接触がとられている。
図１０に示す製造工程の後、終端領域ＥＴにおけるソース電極９および層間絶縁膜１２上に、堆積膜として絶縁保護膜１５を形成する。また、ＳｉＣ基板２のドリフト領域３とは反対側にドレイン電極１４を形成する。これにより、図１に示す半導体装置１が完成する。図１１は、本実施の形態１による半導体装置１の平面視の例である。ドレイン電極１４の材料としては、例えばアルミニウム、チタン、ニッケル、金、銀、または銅などが用いられる。ドレイン電極１４は、例えば電子ビーム蒸着法またはスパッタ法を用いて形成される。
以上のことから、本実施の形態１によれば、半導体装置１は、セル領域ＣＬおよび終端領域ＥＴに第１導電型のドリフト領域３と第２導電型のピラー領域４とが交互に配列されたスーパージャンクション構造を有しており、終端領域ＥＴにおいて複数のピラー領域４にまたがって形成された第２導電型のリサーフ層１０と、リサーフ層１０の表面内に形成された、リサーフ層１０よりも不純物濃度が高い第２導電型の高濃度領域１１とを備え、高濃度領域１１の厚さ方向の下方には、ピラー領域４が形成されていないため、ドレイン電極１４に対して高電圧を印加した際に高濃度領域１１が空乏化せず、各ピラー領域４で効率良く電位分担することが可能となり、各ピラー領域４における電位バランスが均等に保持され、終端領域ＥＴの耐圧を十分に確保することができる。
上記の効果は、以下に示すシミュレーション結果によって確認されている。発明者が実施したシミュレーションは、半導体装置１としてプレーナゲート型ＳｉＣ−ＳＪ−ＭＯＳＦＥＴの場合を仮定し、第１導電型のドリフト領域３の不純物濃度を３×１０１６ｃｍ−３、ドリフト領域３の厚さを１０μｍ、第２導電型のピラー領域４の不純物濃度を９×１０１６ｃｍ−３、ピラー領域４の厚さを８μｍ、第２導電型の高濃度領域１１の不純物濃度を１×１０１７ｃｍ−３に設定している。ピラー領域４の幅は２μｍであり、各ピラー領域４の間隔は６μｍである。高濃度領域１１の幅は２μｍである。
図１２，１３は、ドレイン電極１４に高電圧を印加した際のアバランシェ降伏時における等電位線の様子をシミュレーションした結果を示す図である。図１２は、各ピラー領域４にリサーフ層１０を形成した構造を示しており、図１３は、リサーフ層１０の表面における各ピラー領域４の間にリサーフ層１０よりも不純物濃度が高い高濃度領域１１を形成した構造を示している。
図１２に示す構造では、最もウェル領域５に近いリサーフ層１０とピラー領域４との接続部近傍において、リサーフ層１０またはピラー領域４からフィールド酸化膜１３を介して絶縁保護膜１５に抜ける等電位線の間隔が密であり、かつ等電位線の曲率半径も小さいことが分かる。すなわち、図１２に示す構造では、アバランシェ降伏時にピラー領域４の上端部に高電界が集中していることが分かる。
一方、図１３に示す構造では、リサーフ層１０またはピラー領域４からフィールド酸化膜１３を介して絶縁保護膜１５に抜ける等電位線の間隔は比較的広く、等電位線の曲率半径も比較的大きいことが分かる。すなわち、図１３に示す構造では、アバランシェ降伏時に高濃度領域１１が空乏化せず、各ピラー領域４で効率良く電位分担することが可能となり、各ピラー領域４における電位バランスが均等に保持されることが分かる。
上記より、図１２に示す構造と図１３に示す構造との違い、すなわちリサーフ層１０の表面内において、各ピラー領域４の間に高濃度領域１１を形成する場合と形成しない場合とによって、アバランシェ降伏電圧が１００Ｖ程度異なることがシミュレーションによって確認された。
上述の通り、終端領域ＥＴのピラー領域４における電位バランスが均等に保持される効果は、高濃度領域１１が空乏化せず、効率良く電位分担することが可能になることによる効果が大きい。従って、高濃度領域１１の不純物濃度は、リサーフ層１０よりも十分（例えば、リサーフ層１０の１０倍以上）高くすることが望ましい。
また、図１３に示すシミュレーション結果から分かるように、高濃度領域１１を形成することによって、複数の高濃度領域１１の下部の等電位線が下方向に押し下げられ、複数の高濃度領域１１の下部における電界が比較的大きくなる。仮に、高濃度領域１１の厚さがリサーフ層１０の厚さよりも大きい場合は、高濃度領域１１の下部に電界が集中することになり好ましくない。従って、高濃度領域１１の厚さは、リサーフ層１０の厚さよりも小さいことが望ましい。特に、ＳｉＣのような不純物拡散が生じにくい半導体材料は、Ｓｉのような不純物拡散が生じやすい半導体材料と比較して、高濃度領域１１の厚さをリサーフ層１０の厚さよりも十分に小さくすることができるため、上記の電界集中の問題が解決され、さらに良好に耐圧を確保することができる。
＜実施の形態２＞
図１４は、本発明の実施の形態２による半導体装置１６の構成の一例を示す断面図であり、半導体材料としてＳｉＣを用いたプレーナゲート型ＳｉＣ−ＳＪ−ＭＯＳＦＥＴの断面を示している。
実施の形態１による半導体装置１は、高濃度領域１１の幅が一定となっている。一方、本実施の形態２による半導体装置１６は、半導体装置１６の周縁である外側に向かうに従って高濃度領域１１の幅が小さくなることを特徴としている。すなわち、高濃度領域１１の幅は、終端領域ＥＴのセル領域ＣＬとは反対側に向かうに従って小さくなる。その他の構成および製造方法は、実施の形態１と同様であるため、ここでは説明を省略する。
以上のことから、本実施の形態２によれば、半導体装置１６の外側に向かうに従って高濃度領域１１の幅が小さくなるため、ドレイン電極１４に高電圧を印加した際に、外側の高濃度領域１１ほど電位分担を小さくすることができる。従って、実施の形態１による半導体装置１よりもさらに効率良く電位分担することが可能となり、各ピラー領域４における電位バランスが均等に保持され、終端領域ＥＴの耐圧をより十分に確保することができる。
＜実施の形態３＞
図１５は、本発明の実施の形態３による半導体装置１７の構成の一例を示す断面図であり、半導体材料としてＳｉＣを用いたプレーナゲート型ＳｉＣ−ＳＪ−ＭＯＳＦＥＴの断面を示している。
実施の形態１，２による半導体装置１，１６は、リサーフ層１０の表面内における各ピラー領域４の間に１つの高濃度領域１１を備えている。一方、本実施の形態３による半導体装置１７は、平面視においてリサーフ層１０を介して隣り合うピラー領域４の間でピラー領域４の間隔方向に複数の高濃度領域１１を備えることを特徴としている。その他の構成および製造方法は、実施の形態１または２と同様であるため、ここでは詳細な説明を省略する。
図１５の例では、半導体装置１７の終端領域ＥＴにおける最もセル領域ＣＬに近い高濃度領域１１を２つに分割している。すなわち、半導体装置１７は、リサーフ層１０の表面内における各ピラー領域４の間に２つの高濃度領域１１を備えている。
以上のことから、本実施の形態３によれば、半導体装置１７の終端領域ＥＴにおける最もセル領域ＣＬに近い高濃度領域１１を２つに分割しているため、ドレイン電極１４に高電圧を印加した際に、分割された各高濃度領域１１の電位分担を小さくすることができる。従って、実施の形態１による半導体装置１と比較して、さらに効率良く電位分担することが可能となり、半導体装置１７の周縁部分も含めた各ピラー領域４における電位バランスが均等に保持され、終端領域ＥＴの耐圧をより十分に確保することができる。
なお、図１５の例では、高濃度領域１１を２つに分割する場合について説明したが、高濃度領域１１を３つ以上に分割してもよい。また、終端領域ＥＴにおける最もセル領域ＣＬに近い高濃度領域１１だけでなく、他の高濃度領域１１も複数に分割してもよい。各高濃度領域１１の分割数を増やすことによって、さらに効率良く電位分担することが可能となる。
＜実施の形態４＞
図１６は、本発明の実施の形態４による半導体装置の構成の一例を示す平面図であり、半導体材料としてＳｉＣを用いてプレーナゲート型ＳｉＣ−ＳＪ−ＭＯＳＦＥＴの断面を示している。
本実施の形態４による半導体装置は、平面視においてリサーフ層１０を介して隣り合うピラー領域４の間で、ピラー領域４の長手方向に対して高濃度領域１１が複数形成されていることを特徴としている。
平面視において、セル領域ＣＬを取り囲むリサーフ層１０の左側および右側では、ピラー領域４の長手方向に対して等電位線は平行する。一方、リサーフ層１０の上側および下側では、ピラー領域４の長手方向に対して等電位線が直交するため、図１７に示すように高濃度領域１１を形成した場合、等電位線が高濃度領域１１の端部で屈曲し、電界集中を招くおそれがある。そこで、図１８に示すように、ピラー領域４の長手方向に対して高濃度領域１１を複数形成（ピラー領域４の長手方向に分割）する。これにより、等電位線が複数の高濃度領域１１の間を通過することが可能となり、等電位線の平滑化および電界緩和を実現することができる。なお、図１７，１８において、破線は等電位線を示している。
以上のことから、本実施の形態４によれば、ドレイン電極１４に高電圧を印加した際に、平面視においてピラー領域４の長手方向に対して等電位線が直交するリサーフ層１０の上側および下側においても、等電位線の平滑化が可能となり、終端領域ＥＴの耐圧をより十分に確保することができる。
＜実施の形態５＞
図１９および図２０は、それぞれ本発明の実施の形態５による半導体装置の構成の一例を示す平面図および断面図であり、半導体材料としてＳｉＣを用いたプレーナゲート型ＳｉＣ−ＳＪ−ＭＯＳＦＥＴの例を示している。
実施の形態１から４による半導体装置は、リサーフ層１０を備えている。一方、本実施の形態５による半導体装置は、複数の耐圧保持構造２０を備えることを特徴としている。耐圧保持構造２０は、リサーフ層１０と同じ第２導電型であり、セル領域ＣＬを囲むようにリング状に、離間して複数形成されている。これにより、ドレイン電極１４に高電圧を印加した際にドリフト領域３およびピラー領域４に伸びる空乏層を終端領域ＥＴの外側まで広げ、電界緩和が可能となる。
プレーナゲート型ＳｉＣ−ＳＪ−ＭＯＳＦＥＴのようにピラー領域４の間隔が広い構造において、各ピラー領域４における電位バランスが崩れるという課題は、リサーフ層１０を用いる場合も複数の耐圧保持構造２０を用いる場合も共通である。
以上のことから、本実施の形態５によれば、セル領域ＣＬおよび終端領域ＥＴに第１導電型のドリフト領域３と第２導電型のピラー領域４とが交互に配列されたスーパージャンクション構造を有しており、終端領域ＥＴにおいて、ドリフト領域３およびピラー領域４の表面から厚さ方向に、セル領域ＣＬを囲むようにリング状に、離間して複数形成された第２導電型の耐圧保持構造２０と、耐圧保持構造２０の表面内に形成された、ドリフト領域３よりも不純物濃度が高い第２導電型の高濃度領域１１とを備え、高濃度領域１１の厚さ方向の下方にはピラー領域４が形成されていないため、ドレイン電極１４に対して高電圧を印加した際に高濃度領域１１が空乏化せず、各ピラー領域４で効率良く電位分担することが可能となり、各ピラー領域４における電位バランスが均等に保持され、終端領域ＥＴの耐圧を十分に確保することができる。
＜実施の形態６＞
図２１は、本発明の実施の形態６による半導体装置１８の構成の一例を示す断面図であり、半導体材料としてＳｉＣを用いたプレーナゲート型ＳｉＣ−ＳＪ−ＭＯＳＦＥＴの断面を示している。
実施の形態１による半導体装置１では、高濃度領域１１を形成するためだけに用いる専用の注入マスクを用いてイオン注入することによって、高濃度領域１１を形成している。一方、本実施の形態６による半導体装置１８では、セル領域ＣＬにウェル領域５を形成する工程と同一工程で高濃度領域１１を形成することを特徴としている。その他の構成および製造方法は、実施の形態１と同様であるため、ここでは詳細な説明を省略する。
具体的には、実施の形態１で説明した図６に示す製造工程を行わず、図７に示す製造工程においてウェル領域５および高濃度領域１１をともに形成する。ウェル領域５の不純物濃度と高濃度領域１１の不純物濃度とは同じであり、１×１０１７ｃｍ−３〜１×１０１９ｃｍ−３の範囲内であることが望ましい。また、ウェル領域５の厚さと高濃度領域１１の厚さとは同じであり、０．５μｍ〜３μｍの範囲内であることが望ましい。
以上のことから、本実施の形態６によれば、実施の形態１による半導体装置１と同様、ドレイン電極１４に高電圧を印加した際に、高濃度領域１１が空乏化せず、効率良く電位分担することが可能となり、各ピラー領域４における電位バランスが均等に保持され、終端領域ＥＴの耐圧を十分に確保することができる。
＜実施の形態７＞
図２２は、本発明の実施の形態７による半導体装置１９の構成の一例を示す断面図であり、半導体材料としてＳｉＣを用いたプレーナゲート型ＳｉＣ−ＳＪ−ＭＯＳＦＥＴの断面を示している。
実施の形態１による半導体装置１では、高濃度領域１１を形成するためだけに用いる専用の注入マスクを用いてイオン注入することによって、高濃度領域１１を形成している。一方、本実施の形態７による半導体装置１９では、セル領域ＣＬにウェルコンタクト領域６を形成する工程と同一工程で高濃度領域１１を形成することを特徴としている。その他の構成および製造方法は、実施の形態１と同様であるため、ここでは詳細な説明を省略する。
具体的には、実施の形態１で説明した図６に示す製造工程を行わず、図７に示す製造工程においてウェルコンタクト領域６および高濃度領域１１をともに形成する。ウェルコンタクト領域６の不純物濃度と高濃度領域１１の不純物濃度とは同じであり、１×１０１９ｃｍ−３〜１×１０２１ｃｍ−３の範囲内であることが望ましい。また、ウェルコンタクト領域６の厚さと高濃度領域１１の厚さとは同じであり、０．２μｍ〜１μｍの範囲内であることが望ましい。
以上のことから、本実施の形態７によれば、実施の形態１による半導体装置１と同様、ドレイン電極１４に高電圧を印加した際に、高濃度領域１１が空乏化せず、効率良く電位分担することが可能となり、各ピラー領域４における電位バランスが均等に保持され、終端領域ＥＴの耐圧を十分に確保することができる。
なお、実施の形態１〜７では、半導体装置としてプレーナゲート型ＭＯＳＦＥＴを一例として説明したが、トレンチゲート型ＭＯＳＦＥＴの場合であっても実施の形態１〜７と同様の構成とすることによって、スーパージャンクション構造における終端領域の耐圧を十分に確保することができる。
ＳｉＣの結晶型および導電型、各層の具体的な厚さおよび不純物濃度などの好適な数値範囲は、当業者によく知られているものであり、実施の形態１〜７で述べたこれらの数値は、適宜に変更が可能である。
上記では、第１導電型はｎ型であり、第２導電型はｐ型であるものとして説明したが、これに限るものではなく、第１導電型はｐ型、第２導電型はｎ型であってもよい。
なお、本発明は、その発明の範囲内において、各実施の形態を自由に組み合わせたり、各実施の形態を適宜、変形、省略することが可能である。
本発明は詳細に説明されたが、上記した説明は、すべての態様において、例示であって、この発明がそれに限定されるものではない。例示されていない無数の変形例が、この発明の範囲から外れることなく想定され得るものと解される。
１ 半導体装置、２ ＳｉＣ基板、３ ドリフト領域、４ ピラー領域、５ ウェル領域、６ ウェルコンタクト領域、７ ソース領域、８ ゲート電極、９ ソース電極、１０ リサーフ層、１１ 高濃度領域、１２ 層間絶縁膜、１３ フィールド酸化膜、１４ ドレイン電極、１５ 絶縁保護膜、１６，１７，１８，１９ 半導体装置、２０ 耐圧保持構造。

Claims (12)

  1. 動作領域であるセル領域（ＣＬ）と、平面視において前記セル領域（ＣＬ）を囲む終端領域（ＥＴ）とを有する半導体装置であって、
    基板（１）と、
    前記基板（１）上において厚さ方向に延在し、かつ前記厚さ方向に対して垂直方向に前記セル領域（ＣＬ）から前記終端領域（ＥＴ）に渡って交互に形成された第１導電型のドリフト領域（３）および第２導電型のピラー領域（４）と、
    前記終端領域（ＥＴ）において、複数の前記ピラー領域（４）にまたがって形成され、前記ドリフト領域（３）および前記ピラー領域（４）の表面から前記厚さ方向に形成された第２導電型のリサーフ層（１０）と、
    前記リサーフ層（１０）の表面内に形成された、前記リサーフ層（１０）よりも不純物濃度が高い第２導電型の高濃度領域（１１）と、
    を備え、
    前記高濃度領域（１１）の前記厚さ方向の下方には、前記ピラー領域（４）が形成されていないことを特徴とする、半導体装置。
  2. 前記高濃度領域（１１）は、前記リサーフ層（１０）が形成されている全ての前記ピラー領域（４）間に形成されていることを特徴とする、請求項１に記載の半導体装置。
  3. 前記高濃度領域（１１）の前記垂直方向の幅は、前記終端領域（ＥＴ）の前記セル領域（ＣＬ）とは反対側に向かうに従って小さくなることを特徴とする、請求項１または２に記載の半導体装置。
  4. 前記高濃度領域（１１）は、平面視において前記リサーフ層（１０）を介して隣り合う前記ピラー領域（４）の間で前記ピラー領域（４）の間隔方向に複数形成されることを特徴とする、請求項１から３のいずれか１項に記載の半導体装置。
  5. 前記高濃度領域（１１）の厚さは、前記リサーフ層（１０）の厚さよりも小さいことを特徴とする、請求項１から４のいずれか１項に記載の半導体装置。
  6. 前記高濃度領域（１１）の不純物濃度は、前記リサーフ層（１０）の不純物濃度よりも１０倍以上高いことを特徴とする、請求項１から５のいずれか１項に記載の半導体装置。
  7. 前記高濃度領域（１１）は、平面視において前記リサーフ層（１０）を介して隣り合う前記ピラー領域（４）の間で、前記ピラー領域（４）の長手方向に対して複数形成されることを特徴とする、請求項１から６のいずれか１項に記載の半導体装置。
  8. 動作領域であるセル領域（ＣＬ）と、平面視において前記セル領域（ＣＬ）を囲む終端領域（ＥＴ）とを有する半導体装置であって、
    基板（１）と、
    前記基板（１）上において厚さ方向に延在し、かつ前記厚さ方向に対して垂直方向に前記セル領域（ＣＬ）から前記終端領域（ＥＴ）に渡って交互に形成された第１導電型のドリフト領域（３）および第２導電型のピラー領域（４）と、
    前記終端領域（ＥＴ）において、前記ドリフト領域（３）および前記ピラー領域（４）の表面から前記厚さ方向に、前記セル領域（ＣＬ）を囲むようにリング状に、離間して複数形成された第２導電型の耐圧保持構造（２０）と、
    前記耐圧保持構造（２０）の表面内に形成された、前記ドリフト領域（３）よりも不純物濃度が高い第２導電型の高濃度領域（１１）と、
    を備え、
    前記高濃度領域（１１）の前記厚さ方向の下方には、前記ピラー領域（４）が形成されていないことを特徴とする、半導体装置。
  9. 前記ピラー領域（４）は、前記表面から前記基板（１）に達するように形成されていることを特徴とする、請求項１から８のいずれか１項に記載の半導体装置。
  10. 動作領域であるセル領域（ＣＬ）と、平面視において前記セル領域（ＣＬ）を囲む終端領域とを有する半導体装置の製造方法であって、
    （ａ）基板（１）を準備する工程と、
    （ｂ）前記基板（１）上において厚さ方向に延在し、かつ前記厚さ方向に対して垂直方向に前記セル領域（ＣＬ）から前記終端領域（ＥＴ）に渡って交互に第１導電型のドリフト領域（３）および第２導電型のピラー領域（４）を形成する工程と、
    （ｃ）前記終端領域（ＥＴ）において、複数の前記ピラー領域（４）にまたがって、前記ドリフト領域（３）および前記ピラー領域（４）の表面から前記厚さ方向に第２導電型のリサーフ層（１０）を形成する工程と、
    （ｄ）前記リサーフ層（１０）の表面内において、前記リサーフ層（１０）よりも不純物濃度が高く、かつ前記厚さ方向の下方には前記ピラー領域（４）が形成されないように前記第２導電型の高濃度領域（１１）を形成する工程と、
    を備える、半導体装置の製造方法。
  11. 前記工程（ｄ）は、前記セル領域（ＣＬ）において、前記ピラー領域（４）の表面から前記厚さ方向に前記第２導電型のウェル領域（５）を形成し、
    前記高濃度領域（１１）は、前記ウェル領域（５）とともに形成されることを特徴とする、請求項１０に記載の半導体装置の製造方法。
  12. 前記工程（ｄ）は、前記セル領域（ＣＬ）において、前記ピラー領域（４）の表面から前記厚さ方向に前記第２導電型のウェルコンタクト領域（６）を形成し、
    前記高濃度領域（１１）は、前記ウェルコンタクト領域（６）とともに形成されることを特徴とする、請求項１０に記載の半導体装置の製造方法。
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