DE112017002912T5 - Halbleitereinheit und Verfahren zur Herstellung einer Halbleitereinheit. - Google Patents

Halbleitereinheit und Verfahren zur Herstellung einer Halbleitereinheit. Download PDF

Info

Publication number
DE112017002912T5
DE112017002912T5 DE112017002912.0T DE112017002912T DE112017002912T5 DE 112017002912 T5 DE112017002912 T5 DE 112017002912T5 DE 112017002912 T DE112017002912 T DE 112017002912T DE 112017002912 T5 DE112017002912 T5 DE 112017002912T5
Authority
DE
Germany
Prior art keywords
region
support
thickness direction
high concentration
conductivity type
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
DE112017002912.0T
Other languages
English (en)
Inventor
Kenji Hamada
Kohei Ebihara
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
Publication of DE112017002912T5 publication Critical patent/DE112017002912T5/de
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/063—Reduced surface field [RESURF] pn-junction structures
    • H01L29/0634—Multiple reduced surface field (multi-RESURF) structures, e.g. double RESURF, charge compensation, cool, superjunction (SJ), 3D-RESURF, composite buffer (CB) structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/0619—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE] with a supplementary region doped oppositely to or in rectifying contact with the semiconductor containing or contacting region, e.g. guard rings with PN or Schottky junction
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/0619—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE] with a supplementary region doped oppositely to or in rectifying contact with the semiconductor containing or contacting region, e.g. guard rings with PN or Schottky junction
    • H01L29/0623—Buried supplementary region, e.g. buried guard ring
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/063—Reduced surface field [RESURF] pn-junction structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0638—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for preventing surface leakage due to surface inversion layer, e.g. with channel stopper
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H01L29/0692—Surface layout
    • H01L29/0696—Surface layout of cellular field-effect devices, e.g. multicellular DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1095—Body region, i.e. base region, of DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/402—Field plates
    • H01L29/404—Multiple field plate structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66053—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide
    • H01L29/66068—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
    • H01L29/7395—Vertical transistors, e.g. vertical IGBT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7811—Vertical DMOS transistors, i.e. VDMOS transistors with an edge termination structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/0445—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising crystalline silicon carbide
    • H01L21/0455—Making n or p doped regions or layers, e.g. using diffusion
    • H01L21/046—Making n or p doped regions or layers, e.g. using diffusion using ion implantation
    • H01L21/0465—Making n or p doped regions or layers, e.g. using diffusion using ion implantation using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/1608—Silicon carbide

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Chemical & Material Sciences (AREA)
  • Composite Materials (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Manufacturing & Machinery (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

Die Aufgabe der vorliegenden Erfindung besteht darin, eine Halbleitereinheit anzugeben, die in der Lage ist, in einer Super-Junction-Struktur eine Durchbruchspannung nicht nur in einem Zellenbereich, sondern auch in einem Randabschlussbereich zufriedenstellend zu gewährleisten. Eine Halbleitereinheit gemäß der vorliegenden Erfindung ist eine Halbleitereinheit (1), die Folgendes aufweist: einen Zellenbereich (CL) und einen Randabschlussbereich (ET) sowie einen Drift-Bereich (3) mit einem ersten Leitfähigkeitstyp und einen Stützbereich (4) mit einem zweiten Leitfähigkeitstyp, wobei sich der Drift-Bereich (3) in der Dickenrichtung auf einem SiC-Substrat (2) erstreckt und sich der Stützbereich (4) in der Dickenrichtung über dem SiC-Substrat (2) erstreckt, wobei der Drift-Bereich (3) und der Stützbereich (4) in einer orthogonalen Richtung in Bezug auf die Dickenrichtung über den Zellenbereich (CL) und den Randabschlussbereich (ET) hinweg abwechselnd ausgebildet sind, wobei eine RESURF-Schicht (10) in dem Randabschlussbereich (ET) über eine Mehrzahl der Stützbereiche (4) hinweg ausgebildet ist und sich in der Dickenrichtung von den Oberflächen des Drift-Bereichs (3) und des Stützbereichs (4) aus erstreckt und wobei ein Bereich (11) mit hoher Konzentration vom zweiten Leitfähigkeitstyp in einer Oberfläche der RESURF-Schicht (10) ausgebildet ist, wobei der Bereich (11) mit hoher Konzentration eine höhere Störstellenkonzentration als die RESURF-Schicht (10) aufweist, wobei in der Dickenrichtung unter dem Bereich (11) mit hoher Konzentration kein Stützbereich (4) ausgebildet ist.

Description

  • TECHNISCHES GEBIET
  • Die vorliegende Erfindung bezieht sich auf eine Halbleitereinheit sowie auf ein Verfahren zur Herstellung einer Halbleitereinheit.
  • STAND DER TECHNIK
  • Leistungs-Halbleitereinheiten werden grob in zwei Typen unterschieden: laterale Halbleitereinheiten, bei denen Elektroden auf der einen Seite ausgebildet sind und ein Strom in einer horizontalen Richtung fließt, und vertikale Halbleitereinheiten, bei der Elektroden auf beiden Seiten ausgebildet sind und ein Strom in einer vertikalen Richtung fließt. Zu Beispielen für vertikale Halbleitereinheiten gehört ein vertikaler Metall-Oxid-Halbleiter-Feldeffekttransistor (MOSFET) mit planarem Gate und n-Kanal. Im Folgenden wird auf einen vertikalen MOSFET mit planarem Gate und n-Kanal auch als einen vertikalen MOSFET Bezug genommen.
  • Bei einem vertikalen MOSFET dient eine Drift-Schicht vom n-Typ mit einem hohen Widerstand als ein Bereich, der in einem Ein-Zustand ermöglicht, dass ein Drift-Strom in der vertikalen Richtung fließt, und in einem Aus-Zustand verursacht, dass sich beim Anlegen einer Sperrvorspannung eine Verarmungsschicht in der vertikalen Richtung verbreitert. Wenn ein Strompfad der Drift-Schicht vom n-Typ verkürzt wird, das heißt, die Dicke der Drift-Schicht vom n-Typ verringert wird, wird ein Drift-Widerstand verringert, so dass eine Verringerung eines erheblichen Ein-Widerstands des vertikalen MOSFET ermöglicht wird.
  • Es wird jedoch auch die Breite einer Verarmungsschicht von Drain zu Source verringert, die sich von einem zwischen einem Muldenbereich vom p-Typ und der Drift-Schicht vom n-Typ ausgebildeten pn-Übergang aus erstreckt, so dass verursacht wird, dass eine kritische elektrische Feldstärke des Halbleiters bei einer vergleichsweise niedrigen Spannung erreicht wird, und somit eine Verringerung einer erheblichen Durchbruchspannung eines vertikalen MOSFET verursacht wird. Im Gegensatz dazu nimmt die Durchbruchspannung eines vertikalen MOSFET zu, wenn die Dicke der Drift-Schicht vom n-Typ vergrößert wird, der Ein-Widerstand eines vertikalen MOSFET nimmt jedoch zu, und somit nehmen die Verluste bei einem Halbleiterelement zu.
  • Wie vorstehend beschrieben, existiert im Prinzip eine Kompromiss-Beziehung zwischen dem Ein-Widerstand und der Durchbruchspannung eines vertikalen MOSFET. Die Kompromiss-Beziehung gilt auch für andere Halbleitereinheiten als einen MOSFET, wie beispielsweise einen Bipolartransistor mit isoliertem Gate (IGBT), einen Bipolartransistor (BJT-Transistor, Bipolar Junction Transistor), eine Schottky-Barrier-Diode (SBD) sowie eine p-intrinsisch-n-Diode (pin-Diode).
  • Als Technik, um im Prinzip das vorstehend beschriebene Problem der Kompromiss-Beziehung zu lösen, ist eine Halbleitereinheit mit einer auf einer Super-Junction-Technik basierenden Struktur bekannt, wobei die auf einer Super-Junction-Technik basierende Struktur einer parallelen pn-Struktur entspricht, bei der die Drift-Schicht in einen Drift-Bereich vom n-Typ und einen Stützbereich vom p-Typ aufgeteilt ist, wobei beide Bereiche eine hohe Konzentration aufweisen und der Drift-Bereich vom n-Typ und der Stützbereich vom p-Typ abwechselnd und wiederholt in der horizontalen Richtung gebondet sind (siehe zum Beispiel die Nicht-Patentdokumente 1 und 2). Im Folgenden wird auf die auf einer Super-Junction-Technik basierende Struktur als eine Super-Junction(SJ)-Struktur Bezug genommen.
  • Auch wenn sowohl der Drift-Bereich vom n-Typ als auch der Stützbereich vom p-Typ in der parallelen pn-Struktur eine hohe Konzentration aufweisen, dehnt sich bei einer Halbleitereinheit mit einer Super-Junction-Struktur im Aus-Zustand eine Verarmungsschicht in der horizontalen Richtung von jedem pn-Übergang aus, der sich in der vertikalen Richtung der parallelen pn-Struktur erstreckt, und verursacht eine Verarmung der gesamten Drift-Schicht, wobei sowohl ein geringer Ein-Widerstand als auch eine hohe Durchbruchspannung erzielt werden.
  • Ferner hat Siliciumcarbid (auf das im Folgenden als SiC Bezug genommen wird) anstelle von herkömmlichem Silicium (auf das im Folgenden als Si Bezug genommen wird) Beachtung als ein Halbleitermaterial gefunden, das für Leistungs-Halbleitereinheiten verwendet wird. Eine aus SiC gebildete Halbleitereinheit ist zu einem Betrieb mit hoher Geschwindigkeit und einem Betrieb mit hoher Temperatur bei einem geringen Ein-Widerstand, das heißt, geringen Verlusten im Vergleich zu einer aus Si gebildeten Halbleitereinheit in der Lage.
  • Dies liegt daran, dass SiC sehr gute physikalische Materialeigenschaften als ein Halbleitermaterial aufweist. Im Einzelnen weist SiC eine große Bandlücke von etwa 3 eV auf und kann auch bei hohen Temperaturen äußerst stabil verwendet werden. Ein elektrisches Feld für dielektrischen Durchschlag von SiC ist um eine Größenordnung höher als ein elektrisches Feld für dielektrischen Durchschlag von Si, so dass ein geringer Ein-Widerstand erzielt wird.
  • Es wird erwartet, dass SiC unter Leistungs-Halbleitereinheiten in der Zukunft insbesondere bei MOSFETs als ein Halbleitermaterial angewendet wird, das eine hohe Wahrscheinlichkeit für das Überschreiten eines physikalischen Limits von Si aufweist. Insbesondere hat man hohe Erwartungen auf einen SiC-SJ-MOSFET gesetzt, der sowohl einen geringen Ein-Widerstand als auch eine hohe Durchbruchspannung erreicht. Hierbei bezieht sich ein SiC-SJ-MOSFET auf einen MOSFET mit einer Super-Junction-Struktur unter Verwendung von SiC. Es ist anzumerken, dass bei der folgenden Beschreibung auf einen SiC-SJ-MOSFET und einen Si-SJ-MOSFET generell als SJ-MOSFET Bezug genommen wird.
  • Der typische SiC-SJ-MOSFET ist in Bezug auf eine Querschnittsstruktur ähnlich wie der Si-SJ-MOSFET. Bei dem SJ-MOSFET werden Durchbruchspannung und Lawinendurchbruch-Widerstand nicht nur durch eine Struktur eines Bereichs, in dem der MOSFET aktiv betrieben wird, sondern auch durch eine Struktur eines Bereichs beeinflusst, der um einen Zellenbereich herum angeordnet ist. Daher ist es erforderlich, dass die Struktur des Zellenbereichs und die Struktur des Randabschlussbereichs des SJ-MOSFET in einer geeigneten Weise ausgelegt werden. Es ist anzumerken, dass sich der Lawinendurchbruch-Widerstand auf eine Energie dahingehend bezieht, dass eine Halbleitereinheit standhält, ohne zerstört zu werden, wenn eine Spannung, die über eine maximale Auslegung hinausgeht, an die Einheit angelegt wird.
  • Ferner wird auf einen Bereich, in dem ein MOSFET aktiv betrieben wird, als einen Zellenbereich, einen aktivierten Bereich, einen wirksamen Bereich, einen aktiven Bereich, einen Elementbereich oder dergleichen Bezug genommen, und es wird auf diesen im Folgenden typischerweise als einen Zellenbereich Bezug genommen. Auf einen Bereich, der um den Zellenbereich herum angeordnet ist, wird als einen Randabschlussbereich, einen peripheren Bereich, einen Junction-Randabschlussbereich, einen peripheren Elementbereich oder dergleichen Bezug genommen, und es wird auf diesen im Folgenden typischerweise als einen Randabschlussbereich Bezug genommen.
  • Herkömmlicherweise ist eine Halbleitereinheit bekannt, bei der ein Bereich vom p-Typ auf einem Oberflächenbereich benachbart zu einer Source-Elektrode ausgebildet ist und sämtliche Stützbereiche vom p-Typ und der Bereich vom p-Typ in einem Randabschlussbereich elektrisch verbunden sind (siehe zum Bespiel das Patentdokument 1). Hierbei wird auf den Bereich vom p-Typ als eine RESURF-Schicht, eine Verbindungsabschlusserweiterung (JTE), eine sich als Verarmungsschicht erstreckende Schicht und dergleichen Bezug genommen, und im Folgenden wird auf diesen typischerweise als eine RESURF-Schicht Bezug genommen.
  • Wenn bei der im Patentdokument 1 offenbarten Halbleitereinheit eine hohe Spannung an die Drain-Elektrode angelegt wird, dehnt sich die Verarmungsschicht sicher bis zu einem Rand der Einheit aus, so dass eine höhere Durchbruchspannung erzielt wird. Das heißt, durch Bildung des Zellenbereichs und des Randabschlussbereichs in einer Super-Junction-Struktur und die Bildung der RESURF-Schicht in einem Randabschlussbereich wird nicht nur in einem Zellenbereich, sondern auch in einem Randabschlussbereich eine höhere stabile Durchbruchspannung erreicht.
  • DOKUMENTE ZUM STAND DER TECHNIK
  • Patentdokument
  • Patentdokument 1: Japanisches Patent JP 4 844 605 B2
  • Nicht-Patentdokumente
    • Nicht-Patentdokument 1: Tatsuhiko Fujihira, „Theory of Semiconductor Superjunction Devices", Japanese Journal of Applied Physics, 1997, Bd. 36, Teil 1, Nr. 10, Seiten 6254 bis 6262
    • Nicht-Patentdokument 2: G. Deboy und fünf weitere, „A new generation of high voltage MOSFETs breaks the limit line of silicon", IEEE International Electron Devices Meeting, (USA), Dezember 1998, Seiten 683 bis 685
  • KURZBESCHREIBUNG
  • Mit der Erfindung zu lösendes Problem
  • Im Folgenden wird ein SJ-MOSFET mit planarem Gate betrachtet, bei dem es sich um einen der SJ-MOSFETs handelt. Bei dem SJ-MOSFET mit planarem Gate ist es erforderlich, dass ein Stützbereich vom p-Typ unter einem Muldenbereich vom p-Typ ausgebildet ist. Ferner ist es erforderlich, dass in einem Zellenbereich ein Abstand zwischen Muldenbereichen vom p-Typ, die in der horizontalen Richtung benachbart zueinander sind, und einem Drift-Bereich vom n-Typ, der zwischen die Muldenbereiche vom p-Typ eingefügt ist, eine bestimmte Größe aufweist, um den Ein-Widerstand des SJ-MOSFET zu verringern; so ist außerdem erforderlich, dass der Abstand zwischen den Stützbereichen vom p-Typ eine bestimmte Größe aufweist.
  • Bei einer derartigen Super-Junction-Struktur, bei welcher der Abstand zwischen den Stützbereichen vom p-Typ groß ist, verursacht das Anlegen einer hohen Spannung an eine Drain-Elektrode in einer Konfiguration, in der in einem Randabschlussbereich eine RESURF-Schicht ausgebildet ist, dass ein Potentialgleichgewicht zwischen den Stützbereichen vom p-Typ in dem Randabschlussbereich verloren geht.
  • Daher besteht ein Problem dahingehend, dass sich ein hohes elektrisches Feld an einem Ende des Stützbereichs vom p-Typ konzentriert und die Durchbruchspannung des Randabschlussbereichs stark abfällt. Dieses Problem besteht häufig bei SJ-MOSFETs mit planarem Gate, und es wird angenommen, dass ein ähnliches Problem in SiC-SJ-MOSFETs auftreten wird.
  • Die vorliegende Erfindung wurde konzipiert, um ein derartiges Problem zu lösen, und die Aufgabe der vorliegenden Erfindung besteht darin, eine Halbleitereinheit anzugeben, die in der Lage ist, in einer Super-Junction-Struktur eine Durchbruchspannung nicht nur in einem Zellenbereich, sondern auch in einem Randabschlussbereich ausreichend zu gewährleisten.
  • Mittel zum Lösen des Problems
  • Um das vorstehende Problem zu lösen, handelt es sich bei einer Halbleitereinheit gemäß der vorliegenden Erfindung um eine Halbleitereinheit mit einem Zellenbereich, der ein Betriebsbereich ist, und einem Randabschlussbereich, der in einer Draufsicht um den Zellenbereich herum angeordnet ist, wobei die Halbleitereinheit Folgendes aufweist: ein Substrat, einen Drift-Bereich mit einem ersten Leitfähigkeitstyp und einen Stützbereich mit einem zweiten Leitfähigkeitstyp, wobei sich der Drift-Bereich in derr Dickenrichtung auf dem Substrat erstreckt und sich der Stützbereich in der Dickenrichtung über dem Substrat erstreckt, wobei der Drift-Bereich und der Stützbereich in einer orthogonalen Richtung in Bezug auf die Dickenrichtung über den Zellenbereich und den Randabschlussbereich hinweg abwechselnd angeordnet sind, eine RESURF-Schicht vom zweiten Leitfähigkeitstyp, die über eine Mehrzahl der Stützbereiche in dem Randabschlussbereich hinweg ausgebildet ist und sich in der Dickenrichtung von Oberflächen des Drift-Bereichs und des Stützbereichs aus erstreckt, sowie einen Bereich mit hoher Konzentration vom zweiten Leitfähigkeitstyp, der in einer Oberfläche der RESURF-Schicht ausgebildet ist, wobei der Bereich mit hoher Konzentration eine höhere Störstellenkonzentration als die RESURF-Schicht aufweist, in der in der Dickenrichtung unter dem Bereich mit hoher Konzentration kein Stützbereich ausgebildet ist.
  • Ferner handelt es sich bei einem Verfahren zur Herstellung einer Halbleitereinheit gemäß der vorliegenden Erfindung um ein Verfahren zur Herstellung einer Halbleitereinheit mit einem Zellenbereich, der ein Betriebsbereich ist, und einem Randabschlussbereich, der in einer Draufsicht um den Zellenbereich herum angeordnet ist, wobei das Verfahren folgende Schritte aufweist:
    1. (a) Herstellen eines Substrats,
    2. (b) Bilden eines Drift-Bereichs mit einem ersten Leitfähigkeitstyp und eines Stützbereichs mit einem zweiten Leitfähigkeitstyp, wobei sich der Drift-Bereich in der Dickenrichtung auf dem Substrat erstreckt und sich der Stützbereich in der Dickenrichtung über dem Substrat erstreckt, wobei der Drift-Bereich und der Stützbereich in einer orthogonalen Richtung in Bezug auf die Dickenrichtung über den Zellenbereich und den Randabschlussbereich hinweg abwechselnd ausgebildet sind,
    3. (c) Bilden einer RESURF-Schicht vom zweiten Leitfähigkeitstyp über eine Mehrzahl der Stützbereiche in dem Randabschlussbereich hinweg, wobei sich die RESURF-Schicht von Oberflächen des Drift-Bereichs und des Stützbereichs aus in der Dickenrichtung erstreckt; und
    4. (d) Bilden eines Bereichs mit hoher Konzentration vom zweiten Leitfähigkeitstyp in einer Oberfläche der RESURF-Schicht, wobei der Bereich mit hoher Konzentration eine höhere Störstellenkonzentration als die RESURF-Schicht aufweist, wobei in der Dickenrichtung unter dem Bereich mit hoher Konzentration kein Stützbereich ausgebildet ist.
  • Effekte der Erfindung
  • Gemäß der vorliegenden Erfindung weist die Halbleitereinheit den Zellenbereich, der ein Betriebsbereich ist, und den Randabschlussbereich auf, der in einer Draufsicht um den Zellenbereich herum angeordnet ist, und weist Folgendes auf: das Substrat, den Driftbereich vom ersten Leitfähigkeitstyp sowie den Stützbereich vom zweiten Leitfähigkeitstyp, wobei sich der Drift-Bereich in der Dickenrichtung auf dem Substrat erstreckt und sich der Stützbereich in der Dickenrichtung über dem Substrat erstreckt, wobei der Drift-Bereich und der Stützbereich in der orthogonalen Richtung in Bezug auf die Dickenrichtung über den Zellenbereich und den Randabschlussbereich hinweg abwechselnd ausgebildet sind, die RESURF-Schicht vom zweiten Leitfähigkeitstyp, die über eine Mehrzahl der Stützbereiche in dem Randabschlussbereich hinweg ausgebildet ist und sich in der Dickenrichtung von Oberflächen des Drift-Bereichs und des Stützbereichs aus erstreckt, sowie den Bereich mit hoher Konzentration vom zweiten Leitfähigkeitstyp, der in einer Oberfläche der RESURF-Schicht ausgebildet ist, wobei der Bereich mit hoher Konzentration eine höhere Störstellenkonzentration als die RESURF-Schicht aufweist, in der in der Dickenrichtung unter dem Bereich mit hoher Konzentration kein Stützbereich ausgebildet ist, so dass in der Super-Junction-Struktur eine ausreichende Gewährleistung einer Durchbruchspannung nicht nur in dem Zellenbereich, sondern auch in dem Randabschlussbereich ermöglicht wird.
  • Ferner weist das Verfahren zur Herstellung einer Halbleitereinheit mit dem Zellenbereich, der ein Betriebsbereich ist, und dem Randabschlussbereich, der in einer Draufsicht um den Zellenbereich herum angeordnet ist, folgende Schritte auf:
    1. (a) Herstellen des Substrats,
    2. (b) Bilden des Drift-Bereichs vom ersten Leitfähigkeitstyp und eines Stützbereichs vom zweiten Leitfähigkeitstyp, wobei sich der Drift-Bereich in der Dickenrichtung auf dem Substrat erstreckt und sich der Stützbereich in der Dickenrichtung über dem Substrat erstreckt, wobei der Drift-Bereich und der Stützbereich in einer orthogonalen Richtung in Bezug auf die Dickenrichtung über den Zellenbereich und den Randabschlussbereich hinweg abwechselnd ausgebildet sind,
    3. (c) Bilden einer RESURF-Schicht vom zweiten Leitfähigkeitstyp über eine Mehrzahl der Stützbereiche in dem Randabschlussbereich hinweg, wobei sich die RESURF-Schicht von Oberflächen des Drift-Bereichs und des Stützbereichs aus in der Dickenrichtung erstreckt; und
    4. (d) Bilden eines Bereichs mit hoher Konzentration vom zweiten Leitfähigkeitstyp in einer Oberfläche der RESURF-Schicht, wobei der Bereich mit hoher Konzentration eine höhere Störstellenkonzentration als die RESURF-Schicht aufweist, wobei in der Dickenrichtung unter dem Bereich mit hoher Konzentration kein Stützbereich ausgebildet ist, so dass in der Super-Junction-Struktur eine ausreichende Gewährleistung einer Durchbruchspannung nicht nur in dem Zellenbereich, sondern auch in dem Randabschlussbereich ermöglicht wird.
  • Die Ziele, Merkmale, Aspekte und Vorteile der vorliegenden Erfindung werden aus der folgenden detaillierten Beschreibung und den beigefügten Zeichnungen noch deutlicher ersichtlich.
  • Figurenliste
  • In den Figuren sind:
    • 1 eine Querschnittsansicht eines Beispiels für eine Struktur einer Halbleitereinheit gemäß einer ersten Ausführungsform der vorliegenden Erfindung;
    • 2 eine Querschnittsansicht eines Beispiels für einen Herstellungsprozess der Halbleitereinheit gemäß der ersten Ausführungsform der vorliegenden Erfindung;
    • 3 eine Querschnittsansicht des Beispiels für den Herstellungsprozess der Halbleitereinheit gemäß der ersten Ausführungsform der vorliegenden Erfindung;
    • 4 eine Querschnittsansicht des Beispiels für den Herstellungsprozess der Halbleitereinheit gemäß der ersten Ausführungsform der vorliegenden Erfindung;
    • 5 eine Querschnittsansicht des Beispiels für den Herstellungsprozess der Halbleitereinheit gemäß der ersten Ausführungsform der vorliegenden Erfindung;
    • 6 eine Querschnittsansicht des Beispiels für den Herstellungsprozess der Halbleitereinheit gemäß der ersten Ausführungsform der vorliegenden Erfindung;
    • 7 eine Querschnittsansicht des Beispiels für den Herstellungsprozess der Halbleitereinheit gemäß der ersten Ausführungsform der vorliegenden Erfindung;
    • 8 eine Querschnittsansicht des Beispiels für den Herstellungsprozess der Halbleitereinheit gemäß der ersten Ausführungsform der vorliegenden Erfindung;
    • 9 eine Querschnittsansicht des Beispiels für den Herstellungsprozess der Halbleitereinheit gemäß der ersten Ausführungsform der vorliegenden Erfindung;
    • 10 eine Querschnittsansicht des Beispiels für den Herstellungsprozess der Halbleitereinheit gemäß der ersten Ausführungsform der vorliegenden Erfindung;
    • 11 eine Draufsicht auf das Beispiel für die Struktur der Halbleitereinheit gemäß der ersten Ausführungsform der vorliegenden Erfindung;
    • 12 eine Abbildung, die ein Simulationsresultat für einen Zustand von Äquipotentiallinien während eines Lawinendurchbruchs zeigt, der durch Anlegen einer hohen Spannung an eine Drain-Elektrode gemäß der ersten Ausführungsform der vorliegenden Erfindung verursacht wird;
    • 13 eine Abbildung, die ein Simulationsresultat für einen Zustand von Äquipotentiallinien während eines Lawinendurchbruchs zeigt, der durch Anlegen einer hohen Spannung an die Drain-Elektrode gemäß der ersten Ausführungsform der vorliegenden Erfindung verursacht wird;
    • 14 eine Querschnittsansicht eines Beispiels für eine Struktur einer Halbleitereinheit gemäß einer zweiten Ausführungsform der vorliegenden Erfindung;
    • 15 eine Querschnittsansicht eines Beispiels für eine Struktur einer Halbleitereinheit gemäß einer dritten Ausführungsform der vorliegenden Erfindung;
    • 16 eine Draufsicht auf ein Beispiel für eine Struktur einer Halbleitereinheit gemäß einer vierten Ausführungsform der vorliegenden Erfindung;
    • 17 eine konzeptionelle Abbildung, die einen Zustand von Äquipotentiallinien während eines Lawinendurchbruchs zeigt, der durch Anlegen einer hohen Spannung an eine Drain-Elektrode gemäß der vierten Ausführungsform der vorliegenden Erfindung verursacht wird;
    • 18 eine konzeptionelle Abbildung, die einen Zustand von Äquipotentiallinien während eines Lawinendurchbruchs zeigt, der durch Anlegen einer hohen Spannung an die Drain-Elektrode gemäß der vierten Ausführungsform der vorliegenden Erfindung verursacht wird;
    • 19 eine Draufsicht auf ein Beispiel für eine Struktur einer Halbleitereinheit gemäß einer fünften Ausführungsform der vorliegenden Erfindung;
    • 20 eine Querschnittsansicht des Beispiels für die Struktur der Halbleitereinheit gemäß der fünften Ausführungsform der vorliegenden Erfindung;
    • 21 eine Querschnittsansicht eines Beispiels für eine Struktur einer Halbleitereinheit gemäß einer sechsten Ausführungsform der vorliegenden Erfindung;
    • 22 eine Querschnittsansicht eines Beispiels für eine Struktur einer Halbleitereinheit gemäß einer siebten Ausführungsform der vorliegenden Erfindung.
  • BESCHREIBUNG VON AUSFÜHRUNGSFORMEN
  • Unter Bezugnahme auf die Zeichnungen werden im Folgenden Ausführungsformen der vorliegenden Erfindung beschrieben.
  • Erste Ausführungsform
  • Struktur
  • Zunächst wird eine Struktur einer Halbleitereinheit gemäß einer ersten Ausführungsform der vorliegenden Erfindung beschrieben. Bei der ersten Ausführungsform wird ein SiC-SJ-MOSFET mit planarem Gate unter Verwendung von SiC als einem Halbleitermaterial als ein Beispiel beschrieben.
  • 1 ist eine Querschnittsansicht eines Beispiels für eine Struktur einer Halbleitereinheit gemäß der ersten Ausführungsform, die einen Querschnitt eines SiC-SJ-MOSFET mit planarem Gate zeigt.
  • Wie in 1 gezeigt, ist auf der einen Hauptoberflächenseite eines SiC-Substrats 2 eines ersten Leitfähigkeitstyps, wobei das SiC-Substrat 2 eine vergleichsweise hohe Störstellenkonzentration aufweist, ein Drift-Bereich 3 vom ersten Leitfähigkeitstyp ausgebildet, der eine geringere Störstellenkonzentration als das SiC-Substrat 2 aufweist. Auf der anderen Hauptoberflächenseite des SiC-Substrats 2 ist eine Drain-Elektrode 14 ausgebildet. In dem Drift-Bereich 3 ist eine Mehrzahl von Stützbereichen 4 eines zweiten Leitfähigkeitstyps mit vorgegebenen Abständen ausgebildet, wobei sich jeder der Stützbereiche 4 von einer Oberfläche des Drift-Bereichs 3 bis in eine Tiefe vor der Hauptoberfläche des SiC-Substrats 2 erstreckt.
  • Das heißt, der Drift-Bereich 3 erstreckt sich in einer Dickenrichtung auf dem SiC-Substrat 2, die Stützbereiche 4 erstrecken sich in der Dickenrichtung über dem SiC-Substrat 2, und der Drift-Bereich 3 und die Stützbereiche 4 sind in einer Richtung orthogonal zu der Dickenrichtung abwechselnd über einen Zellenbereich CL und einen Randabschlussbereich ET hinweg ausgebildet. Es ist anzumerken, dass nachstehend eine Beschreibung unter der Annahme angegeben wird, dass der erste Leitfähigkeitstyp den n-Typ bezeichnet und der zweite Leitfähigkeitstyp den p-Typ bezeichnet.
  • Die Halbleitereinheit 1 ist in den Zellenbereich CL und den Randabschlussbereich ET unterteilt. Der Zellenbereich CL weist in einer Draufsicht zum Beispiel eine Fläche von mehreren Quadratmillimetern auf, und der Randabschlussbereich ET weist in einer Draufsicht eine Breite von mehreren hundert Mikrometern auf. In dem Zellenbereich CL sind auf jedem der Stützbereiche 4 ein Muldenbereich 5 vom zweiten Leitfähigkeitstyp, ein Muldenkontaktbereich 6 vom zweiten Leitfähigkeitstyp und ein Source-Bereich 7 vom ersten Leitfähigkeitstyp ausgebildet.
  • Eine Gate-Elektrode 8 ist getrennt von dem Muldenbereich 5 ausgebildet, wobei eine Gate-Isolierschicht zwischen der Gate-Elektrode 8 und dem Muldenbereich 5 eingefügt ist. Auf den Oberflächen des Muldenkontaktbereichs 6 und des Source-Bereichs 7 und getrennt von der Gate-Elektrode 8 ist eine Source-Elektrode 9 ausgebildet, wobei eine isolierende Zwischenschicht 12 zwischen der Source-Elektrode 9 und der Gate-Elektrode 8 eingefügt ist.
  • In dem Randabschlussbereich ET ist eine Schicht 10 mit reduziertem Oberflächenfeld (RESURF-Schicht) vom zweiten Leitfähigkeitstyp über eine Mehrzahl von Stützbereichen 4 hinweg ausgebildet und erstreckt sich von den Oberflächen des Drift-Bereichs 3 und der Stützbereiche 4 aus in der Dickenrichtung. In einer Oberfläche der RESURF-Schicht 10 sind Bereiche 11 mit hoher Konzentration vom zweiten Leitfähigkeitstyp ausgebildet, die eine höhere Störstellenkonzentration als die RESURF-Schicht 10 aufweisen. Ferner ist in der Dickenrichtung unter jedem der Bereiche 11 mit hoher Konzentration kein Stützbereich 4 ausgebildet.
  • Herstellungsprozess
  • Als Nächstes wird ein Verfahren zur Herstellung der Halbleitereinheit 1 beschrieben. Die 2 bis 10 sind Querschnittsansichten, die ein Beispiel für einen Herstellungsprozess der Halbleitereinheit 1 zeigen.
  • Zunächst wird, wie in 2 gezeigt, auf einer Hauptoberfläche auf der einen Seite des SiC-Substrats 2 vom ersten Leitfähigkeitstyp der Drift-Bereich 3 vom ersten Leitfähigkeitstyp, der eine geringere Störstellenkonzentration als das SiC-Substrat 2 aufweist, durch epitaxiales Aufwachsen gebildet. Die Störstellenkonzentration des Drift-Bereichs 3 liegt wünschenswerterweise in einem Bereich von 1 × 1015 cm-3 bis 1 × 1018 cm-3. Ferner liegt die Dicke des Drift-Bereichs 3 wünschenswerterweise in einem Bereich von 2 µm bis 150 µm.
  • Als Nächstes wird, wie in 3 gezeigt, eine Mehrzahl von Aussparungen (auf die im Folgenden als Gräben Bezug genommen wird) gebildet, die sich von der Oberfläche des Drift-Bereichs 3 bis in eine Tiefe vor dem SiC-Substrat 2 erstrecken. Die Breite der Gräben ist wünschenswerterweise gleich 1 µm bis 5 µm, wobei der jeweilige Abstand zwischen den Gräben wünschenswerterweise gleich 1 µm bis 15 µm ist und die Tiefe der Gräben wünschenswerterweise gleich 2 µm bis 150 µm ist. Wenngleich eine Bodenfläche von dem jeweiligen der Gräben wünschenswerterweise nicht in Kontakt mit dem SiC-Substrat 2 kommt, kann die Bodenfläche in Kontakt mit dem SiC-Substrat 2 kommen.
  • Als Nächstes wird, wie in 4 gezeigt, nach der Bildung einer epitaxialen Schicht vom zweiten Leitfähigkeitstyp in der Mehrzahl von Gräben, die in dem Drift-Bereich 3 ausgebildet sind, ein chemisch-mechanisches Polieren an dem Drift-Bereich 3 von der Oberflächenseite des Drift-Bereichs 3 aus durchgeführt. Im Ergebnis wird die Mehrzahl von Stützbereichen 4 vom zweiten Leitfähigkeitstyp mit Abständen gebildet und erstreckt sich von der Oberfläche des Drift-Bereichs 3 bis in eine Tiefe vor dem SiC-Substrat 2. Mit anderen Worten, der Drift-Bereich 3 ist zwischen jeden von den Stützbereichen 4 und das SiC-Substrat 2 eingefügt. Die Störstellenkonzentration der Stützbereiche 4 liegt wünschenswerterweise in einem Bereich von 1 × 1015 cm-3 bis 1 × 1018 cm-3. Die Dicke der Stützbereiche 4 liegt wünschenswerterweise in einem Bereich von 2 µm bis 150 µm.
  • Es ist anzumerken, dass bei der ersten Ausführungsform als ein Beispiel ein Verfahren, bei dem Gräben gebildet werden und dann die epitaxiale Schicht vom zweiten Leitfähigkeitstyp durch epitaxiales Aufwachsen in den Gräben gebildet wird, als ein Verfahren zum Bilden der Mehrzahl von Stützbereichen 4 mit dem zweiten Leitfähigkeitstyp beschrieben ist. Die erste Ausführungsform der vorliegenden Erfindung ist jedoch nicht auf dieses Verfahren beschränkt.
  • Die Mehrzahl von Stützbereichen 4 vom zweiten Leitfähigkeitstyp kann zum Beispiel durch ein Verfahren gebildet werden, bei dem ein epitaxiales Aufwachsen des Drift-Bereichs 3 vom ersten Leitfähigkeitstyp und eine Ionenimplantation von Störstellen vom zweiten Leitfähigkeitstyp wiederholt werden, um die Stützbereiche 4 zu bilden.
  • Als Nächstes wird, wie in 5 gezeigt, ein Ionenimplantationsprozess an einem vorgegebenen Bereich der Oberfläche des Drift-Bereichs 3 in dem Randabschlussbereich ET durchgeführt, um die RESURF-Schicht 10 vom zweiten Leitfähigkeitstyp zu bilden, die sich über die Mehrzahl von Stützbereichen 4 hinweg erstreckt Die Störstellenkonzentration der RESURF-Schicht 10 liegt wünschenswerterweise in einem Bereich von 1 × 1015 cm-3 bis 1 × 1019 cm-3 und ist wünschenswerterweise höher als die Störstellenkonzentration des Drift-Bereichs 3 und ist gleich oder kleiner als 1 × 1019 cm-3.
  • Die Dicke der RESURF-Schicht 10 liegt wünschenswerterweise in einem Bereich von 0,5 µm bis 3 µm. Wenn die RESURF-Schicht 10 eine geringere Störstellenkonzentration als die Stützbereiche 4 aufweist, erstrecken sich die Stützbereiche 4 bis zu der Oberfläche der RESURF-Schicht 10.
  • Als Nächstes wird, wie in 6 gezeigt, ein Ionenimplantationsprozess an der Oberfläche des Drift-Bereichs 3 in dem Randabschlussbereich ET in einer Draufsicht zwischen den Stützbereichen 4 durchgeführt, um die Bereiche 11 mit hoher Konzentration vom zweiten Leitfähigkeitstyp zu bilden. In der Dickenrichtung ist unter jedem der Bereiche 11 mit hoher Konzentration kein Stützbereich 4 ausgebildet. Die Bereiche 11 mit hoher Konzentration können zwischen sämtlichen Stützbereichen 4 gebildet werden, über die hinweg die RESURF-Schicht 10 ausgebildet ist.
  • Die Störstellenkonzentration der Bereiche 11 mit hoher Konzentration ist höher als die Störstellenkonzentration der RESURF-Schicht 10 und fällt wünschenswerterweise in einen Bereich von 1 × 1017 cm-3 bis 1 × 1021 cm-3. Die Dicke von jedem der Bereiche 11 mit hoher Konzentration liegt wünschenswerterweise in einem Bereich von 0,5 µm bis 3 µm und ist wünschenswerterweise geringer als die Dicke der RESURF-Schicht 10.
  • Als Nächstes wird, wie in 7 gezeigt, der Ionenimplantationsprozess an einem vorgegebenen Bereich an der Oberfläche des Drift-Bereichs 3 in dem Zellenbereich CL und dem Randabschlussbereich ET durchgeführt, um die Muldenbereiche 5 vom zweiten Leitfähigkeitstyp zu bilden. Ferner wird der Ionenimplantationsprozess an einem vorgegebenen Bereich an der Oberfläche des Drift-Bereichs 3 in dem Zellenbereich CL durchgeführt, um den Source-Bereich 7 vom ersten Leitfähigkeitstyp und den Muldenkontaktbereich 6 vom zweiten Leitfähigkeitstyp zu bilden. Die Störstellenkonzentration des Muldenbereichs 5 liegt wünschenswerterweise in einem Bereich von 1 × 1017 cm-3 bis 1 × 1019 cm-3.
  • Eine Störstellenkonzentration des Source-Bereichs 7 liegt wünschenswerterweise in einem Bereich von 1 × 1018 cm-3 bis 1 × 1020 cm-3.
  • Die Störstellenkonzentration des Muldenkontaktbereichs 6 liegt wünschenswerterweise in einem Bereich von 1 × 1019 cm-3 bis 1 × 1021 cm-3. Die Dicke des Muldenbereichs 5 liegt wünschenswerterweise in einem Bereich von 0,5 µm bis 3 µm. Die Dicke des Source-Bereichs 7 liegt wünschenswerterweise in einem Bereich von 0,2 µm bis 1 µm. Die Dicke des Muldenkontaktbereichs 6 liegt wünschenswerterweise in einem Bereich von 0,2 µm bis 1 µm.
  • Es ist anzumerken, dass der Ionenimplantationsprozess, der zur Bildung der RESURF-Schicht 10, des Bereichs 11 mit hoher Konzentration, des Muldenbereichs 5, des Source-Bereichs 7 und des Muldenkontaktbereichs 6 durchgeführt wird, zum Beispiel mit einer einzigen Implantationsenergie durchgeführt werden kann oder mit einer Implantationsenergie durchgeführt werden kann, die stufenweise von hoch zu niedrig geändert wird. Ferner wird der Ionenimplantationsprozess über eine Implantationsmaske durchgeführt, um zu bewirken, dass der vorgegebene Bereich der Ionenimplantation unterzogen wird. Als Implantationsmaske wird zum Beispiel ein Photoresist oder eine Oxidschicht für Photolithographie verwendet.
  • Die Dichte einer Injektionsoberfläche zum Zeitpunkt des Ionenimplantationsprozesses liegt wünschenswerterweise in einem Bereich von 1 × 1013 cm-2 bis 1 × 1016 cm-2, und die Implantationsenergie liegt wünschenswerterweise in einem Bereich von 10 keV bis 10 MeV. Die Temperatur des SiC-Substrats 2 während des Ionenimplantationsprozesses liegt wünschenswerterweise in einem Bereich von 10 °C bis 1000 °C. Beispiele für Dotierstoffatome, die für den Ionenimplantationsprozess verwendet werden, weisen Aluminium, Bor, Phosphor, Stickstoff und dergleichen auf.
  • Nach dem in 7 gezeigten Herstellungsprozess wird das SiC-Substrat 2 erwärmt. Im Ergebnis werden die durch Ionenimplantation eingebrachten Dotierstoffatome aktiviert. Die Temperatur, auf die das SiC-Substrat 2 erwärmt wird, liegt wünschenswerterweise in einem Bereich von 1400 °C bis 1800 °C.
  • Als Nächstes wird, wie in 8 gezeigt, eine Feldoxidschicht 13 gebildet, um den Drift-Bereich 3, die RESURF-Schicht 10, die Bereiche 11 mit hoher Konzentration sowie einen Teil des Muldenbereichs 5 in dem Randabschlussbereich ET abzudecken. Die Dicke der Feldoxidschicht 13 liegt wünschenswerterweise zum Beispiel in einem Bereich von 500 nm bis 5 µm.
  • Nach dem in 8 gezeigten Herstellungsprozess wird das SiC-Substrat 2 in einer Sauerstoffatmosphäre thermisch oxidiert, um eine Gate-Isolierschicht zu bilden. Die Dicke der Gate-Isolierschicht liegt wünschenswerterweise zum Beispiel in einem Bereich von 10 nm bis 100 nm. Es ist anzumerken, dass bei der ersten Ausführungsform eine thermisch oxidierte Schicht aus SiC als Gate-Isolierschicht verwendet wird, es können jedoch verschiedene Abscheidungsschichten als Gate-Isolierschicht verwendet werden.
  • Als Nächstes wird, wie in 9 gezeigt, die Gate-Elektrode 8 als eine Abscheidungsschicht in einem vorgegebenen Bereich an der Oberfläche der Gate-Isolierschicht gebildet. Das heißt, die Gate-Elektrode 8 wird getrennt von dem Muldenbereich 5 gebildet, wobei die Gate-Isolierschicht zwischen der Gate-Elektrode 8 und dem Muldenbereich 5 eingefügt wird. Als Material für die Gate-Elektrode 8 wird zum Beispiel polykristallines Silicium (Poly-Si) verwendet.
  • Als Nächstes wird, wie in 10 gezeigt, nach der Bildung der isolierenden Zwischenschicht 12 als Abscheidungsschicht die Source-Elektrode 9 gebildet. Das heißt, die Source-Elektrode 9 wird getrennt von der Gate-Elektrode 8 gebildet, wobei die isolierende Zwischenschicht 12 zwischen der Source-Elektrode 9 und der Gate-Elektrode 8 eingefügt wird. Als Material für die Source-Elektrode 9 wird zum Beispiel Aluminium, Titan, Nickel, Gold, Silber, Kupfer oder dergleichen verwendet. Die Source-Elektrode 9 wird zum Beispiel mittels Elektronenstrahlverdampfung oder Sputtern gebildet. Bei der Source-Elektrode 9 handelt es sich um einen ohmschen Kontakt mit dem Source-Bereich 7 und dem Muldenkontaktbereich 6.
  • Nach dem in 10 gezeigten Herstellungsprozess wird eine isolierende Schutzschicht 15 als Abscheidungsschicht auf der Source-Elektrode 9 und der isolierenden Zwischenschicht 12 in dem Randabschlussbereich ET gebildet. Ferner wird die Drain-Elektrode 14 auf einer von dem Drift-Bereich 3 entfernten Seite des SiC-Substrats 2 gebildet. Dies resultiert in der in 1 gezeigten Halbleitereinheit 1.
  • 11 zeigt ein Beispiel einer Draufsicht auf die Halbleitereinheit 1 gemäß der ersten Ausführungsform. Als Material für die Drain-Elektrode 14 wird zum Beispiel Aluminium, Titan, Nickel, Gold, Silber, Kupfer oder dergleichen verwendet. Die Drain-Elektrode 14 wird zum Beispiel mittels Elektronenstrahlverdampfung oder Sputtern gebildet.
  • Wie vorstehend beschrieben, weist die Halbleitereinheit 1 gemäß der ersten Ausführungsform eine Super-Junction-Struktur auf, bei welcher der Drift-Bereich 3 vom ersten Leitfähigkeitstyp und jeder der Stützbereiche 4 vom zweiten Leitfähigkeitstyp abwechselnd in dem Zellenbereich CL und dem Randabschlussbereich ET angeordnet sind, und weist die RESURF-Schicht 10 vom zweiten Leitfähigkeitstyp, die über die Mehrzahl von Stützschichten 4 in dem Randabschlussbereich ET hinweg ausgebildet ist, sowie den Bereich 11 mit hoher Konzentration vom zweiten Leitfähigkeitstyp auf, der in der Oberfläche der RESURF-Schicht 10 ausgebildet ist, wobei der Bereich 11 mit hoher Konzentration eine höhere Störstellenkonzentration als die RESURF-Schicht 10 aufweist, und in der Dickenrichtung ist unter dem Bereich 11 mit hoher Konzentration kein Stützbereich 4 ausgebildet, so dass eine Verarmung des Bereichs 11 hoher Konzentration verhindert wird, auch wenn eine hohe Spannung an die Drain-Elektrode 14 angelegt wird, um zu ermöglichen, dass die Stützschichten 4 effizient das Potential gemeinsam nutzen, und um es zu ermöglichen, dass das Potentialgleichgewicht zwischen den Stützschichten 4 gleichmäßig gehalten wird, so dass wiederum eine ausreichende Gewährleistung der Durchbruchspannung des Randabschlussbereichs ET ermöglicht wird.
  • Der vorstehende Effekt wird durch das folgende Simulationsresultat bestätigt. Die von den Erfindern durchgeführte Simulation basiert auf der Annahme, dass die Halbleitereinheit 1 ein SiC-SJ-MOSFET mit planarem Gate ist, bei dem die Störstellenkonzentration des Drift-Bereichs 3 vom ersten Leitfähigkeitstyp mit 3 × 1016 cm-3 vorgegeben ist, die Dicke des Drift-Bereichs 3 mit 10 µm vorgegeben ist, die Störstellenkonzentration von jedem der Stützbereiche 4 vom zweiten Leitfähigkeitstyp mit 9 × 1016 cm-3 vorgegeben ist, die Dicke von jedem der Stützbereiche 4 mit 8 µm vorgegeben ist und die Störstellenkonzentration des Bereichs 11 mit hoher Konzentration vom zweiten Leitfähigkeitstyp mit 1 × 1017 cm-3 vorgegeben ist. Die Breite von jedem der Stützbereiche 4 ist gleich 2 µm, und jeder Abstand zwischen den Stützbereichen 4 ist gleich 6 µm. Eine Breite des Bereichs 11 mit hoher Konzentration ist gleich 2 µm.
  • Die 12 und 13 sind Abbildungen, welche Resultate einer Simulation für einen Zustand von Äquipotentiallinien während eines Lawinendurchbruchs zeigen, der verursacht wird, wenn eine hohe Spannung an die Drain-Elektrode 14 angelegt wird. 12 zeigt eine Struktur, bei der die RESURF-Schicht 10 auf jedem der Stützbereiche 4 ausgebildet ist, und 13 zeigt eine Struktur, bei welcher der Bereich 11 mit hoher Konzentration, der eine höhere Störstellenkonzentration als die RESURF-Schicht 10 aufweist, zwischen den Stützbereichen 4 in der Oberfläche der RESURF-Schicht 10 ausgebildet ist.
  • Die in 12 gezeigte Struktur zeigt, dass Äquipotentiallinien, die von der RESURF-Schicht 10 oder dem Stützbereich 4 durch die Feldoxidschicht 13 hindurch zu der isolierenden Schutzschicht 15 verlaufen, in der Nähe eines Übergangs zwischen der RESURF-Schicht 10 und einem Stützbereich 4, der sich am nächsten bei dem Muldenbereich 5 befindet, geringe Abstände und geringe Krümmungsradien aufweisen. Das heißt, die in 12 gezeigte Struktur zeigt, dass sich während eines Lawinendurchbruchs ein hohes elektrisches Feld an einem oberen Ende des Stützbereichs 4 konzentriert.
  • Im Gegensatz dazu zeigt die in 13 gezeigte Struktur, dass Äquipotentiallinien, die von der RESURF-Schicht 10 oder dem Stützbereich 4 durch die Feldoxidschicht 13 hindurch zu der isolierenden Schutzschicht 15 verlaufen, vergleichsweise große Abstände und vergleichsweise große Krümmungsradien aufweisen. Das heißt, die in 13 gezeigte Struktur zeigt, dass der Bereich 11 mit hoher Konzentration während des Lawinendurchbruchs nicht verarmt wird, so dass ermöglicht wird, dass die Stützbereiche 4 das Potential effizient gemeinsam nutzen, und dass ermöglicht wird, dass das Potentialgleichgewicht zwischen den Stützbereichen 4 gleichmäßig gehalten wird.
  • Gemäß der vorstehenden Beschreibung zeigt die Simulation deutlich, dass ein Unterschied zwischen der in 12 gezeigten Struktur und der in 13 gezeigten Struktur, das heißt ein Unterschied zwischen einer Konfiguration, bei welcher der Bereich 11 mit hoher Konzentration zwischen den Stützbereichen 4 in der Oberfläche der RESURF-Schicht 10 ausgebildet ist, und einer Konfiguration, bei der kein Bereich 11 mit hoher Konzentration ausgebildet ist, in einem Unterschied in Bezug auf die Lawinendurchbruchspannung von etwa 100 V resultiert.
  • Wie vorstehend beschrieben, kann der Effekt, durch den das Potentialgleichgewicht zwischen den Stützbereichen 4 in dem Randabschlussbereich ET gleichmäßig gehalten wird, in hohem Maße der Tatsache zugeschrieben werden, dass der Bereich 11 mit hoher Konzentration nicht verarmt wird und das Potential effizient gemeinsam genutzt wird. Daher weist der Bereich 11 mit hoher Konzentration wünschenswerterweise eine viel höhere Störstellenkonzentration als die RESURF-Schicht 10 auf (zum Beispiel eine um den Faktor 10 oder mehr höhere Störstellenkonzentration als jene der RESURF-Schicht 10).
  • Wie aus dem in 13 gezeigten Simulationsergebnis ersichtlich, verursacht die Mehrzahl der so gebildeten Bereiche 11 mit hoher Konzentration ferner, dass Äquipotentiallinien unter der Mehrzahl von Bereichen 11 mit hoher Konzentration nach unten gedrückt werden, so dass bewirkt wird, dass elektrische Felder unter der Mehrzahl von Bereichen 11 mit hoher Konzentration vergleichsweise groß sind. Wenn der Bereich 11 mit hoher Konzentration eine größere Dicke als die RESURF-Schicht 10 aufweist, konzentriert sich das elektrische Feld unter dem Bereich 11 mit hoher Konzentration, was nicht wünschenswert ist.
  • Daher weist der Bereich 11 mit hoher Konzentration wünschenswerterweise eine geringere Dicke als die RESURF-Schicht 10 auf. Insbesondere ein Halbleitermaterial, wie beispielsweise SiC, bei dem eine Störstellendiffusion im Vergleich zu einem Halbleitermaterial kaum auftritt, wie beispielsweise Si, bei dem es wahrscheinlich ist, dass eine Störstellendiffusion auftritt, ermöglicht es, dass der Bereich 11 mit hoher Konzentration eine viel geringere Dicke als die RESURF-Schicht 10 aufweist, so dass das Problem in Bezug auf eine Konzentration des elektrischen Felds, wie vorstehend beschrieben, gelöst wird und eine zufriedenstellendere Gewährleistung der Durchbruchspannung ermöglicht wird.
  • Zweite Ausführungsform
  • 14 ist eine Querschnittsansicht eines Beispiels für eine Struktur einer Halbleitereinheit 16 gemäß einer zweiten Ausführungsform der vorliegenden Erfindung, die einen Querschnitt eines SiC-SJ-MOSFET unter Verwendung von SiC als einem Halbleitermaterial zeigt.
  • Bei der Halbleitereinheit 1 gemäß der ersten Ausführungsform ist die Breite des Bereichs 11 mit hoher Konzentration konstant. Im Gegensatz dazu weist die Halbleitereinheit 16 gemäß der zweiten Ausführungsform eine Charakteristik dahingehend auf, dass die Breite des Bereichs 11 mit hoher Konzentration nach außen hin, das heißt, in Richtung zu einer Peripherie der Halbleitereinheit 16 abnimmt.
  • Das heißt, die Breite des Bereichs 11 mit hoher Konzentration nimmt in Richtung zu einer von dem Zellenbereich CL entfernten Seite des Randabschlussbereichs ET hin ab. Sonstige Strukturen und das Herstellungsverfahren sind identisch mit den Strukturen und dem Herstellungsverfahren der ersten Ausführungsform; somit werden Beschreibungen der sonstigen Strukturen und des Herstellungsverfahrens hier weggelassen.
  • Wie vorstehend beschrieben, nimmt die Breite des Bereichs 11 mit hoher Konzentration gemäß der zweiten Ausführungsform in Richtung zu der Außenseite der Halbleitereinheit 16 hin ab, so dass es ermöglicht wird, dass ein Bereich 11 mit hoher Konzentration, der sich in Bezug auf die anderen Bereiche 11 mit hoher Konzentration nach außen befindet, weniger Potential gemeinsam nutzt, wenn eine hohe Spannung an die Drain-Elektrode 14 angelegt wird.
  • Daher wird eine gemeinsame Potentialnutzung erzielt, die effizienter als die gemeinsame Potentialnutzung bei der Halbleitereinheit 1 gemäß der ersten Ausführungsform ist, so dass ein gleichmäßiges Halten des Potentialgleichgewichts zwischen den Stützbereichen 4 ermöglicht wird und somit eine in höherem Maße ausreichende Gewährleistung der Durchbruchspannung des Randabschlussbereichs ET ermöglicht wird.
  • Dritte Ausführungsform
  • 15 ist eine Querschnittsansicht eines Beispiels für eine Struktur einer Halbleitereinheit 17 gemäß einer dritten Ausführungsform der vorliegenden Erfindung, die einen Querschnitt eines SiC-SJ-MOSFET mit planarem Gate unter Verwendung von SiC als einem Halbleiermaterial zeigt.
  • Die Halbleitereinheiten 1,16 gemäß der ersten und der zweiten Ausführungsform weisen jeweils einen Bereich 11 mit hoher Konzentration zwischen den Stützbereichen 4 in der Oberfläche der RESURF-Schicht 10 auf. Im Gegensatz dazu weist die Halbleitereinheit 17 gemäß der dritten Ausführungsform eine Charakteristik dahingehend auf, dass die Halbleitereinheit 17 in einer Richtung des Abstands der Stützbereiche 4 eine Mehrzahl von Bereichen 11 mit hoher Konzentration zwischen den Stützbereichen 4 aufweist, die benachbart zueinander sind, wobei die RESURF-Schicht 10 in einer Draufsicht zwischen den Stützbereichen 4 eingefügt ist.
  • Sonstige Strukturen und das Herstellungsverfahren sind identisch mit den Strukturen und dem Herstellungsverfahren der ersten Ausführungsform oder der zweiten Ausführungsform; somit werden Beschreibungen der sonstigen Strukturen und des Herstellungsverfahrens hier weggelassen.
  • Bei dem in 15 gezeigten Beispiel ist ein Bereich 11 mit hoher Konzentration, der sich in dem Randabschlussbereich ET der Halbleitereinheit 17 am nächsten bei dem Zellenbereich CL befindet, in zwei Bereiche unterteilt. Das heißt, die Halbleitereinheit 17 weist zwei Bereiche 11 mit hoher Konzentration zwischen den Stützbereichen 4 in der Oberfläche der RESURF-Schicht 10 auf.
  • Wie vorstehend beschrieben, ist der Bereich 11 mit hoher Konzentration, der sich in dem Randabschlussbereich ET der Halbleitereinheit 17 am nächsten bei dem Zellenbereich CL befindet, in zwei Bereiche unterteilt, so dass es ermöglicht wird, dass jeder von den Bereichen 11 mit hoher Konzentration weniger Potential gemeinsam nutzt, wenn eine hohe Spannung an die Drain-Elektrode 14 angelegt wird.
  • Daher wird eine gemeinsame Potentialnutzung erzielt, die effizienter als die gemeinsame Potentialnutzung bei der Halbleitereinheit 1 gemäß der ersten Ausführungsform ist, so dass ein gleichmäßiges Halten des Potentialgleichgewichts zwischen den Stützbereichen 4 einschließlich der Peripherie der Halbleitereinheit 17 ermöglicht wird und somit eine in höherem Maße ausreichende Gewährleistung der Durchbruchspannung des Randabschlussbereichs ET ermöglicht wird.
  • Es ist anzumerken, dass bei dem in 15 gezeigten Beispiel eine Konfiguration beschrieben ist, bei welcher der Bereich 11 mit hoher Konzentration in zwei Bereiche unterteilt ist, der Bereich 11 mit hoher Konzentration kann jedoch auch in drei oder mehr Bereiche unterteilt sein. Ferner kann nicht nur der Bereich 11 mit hoher Konzentration, der sich in dem Randabschlussbereich ET am nächsten bei dem Zellenbereich CL befindet, sondern auch andere Bereiche 11 mit hoher Konzentration jeweils in eine Mehrzahl von Bereichen unterteilt sein. Eine Erhöhung der Anzahl von Unterteilungen von jedem der Bereiche 11 mit hoher Konzentration ermöglicht eine effizientere gemeinsame Potentialnutzung.
  • Vierte Ausführungsform
  • 16 ist eine Draufsicht auf ein Beispiel für eine Struktur einer Halbleitereinheit gemäß einer vierten Ausführungsform der vorliegenden Erfindung, die einen Querschnitt eines Si-SJ-MOSFET mit planarem Gate unter Verwendung von SiC als einem Halbleitermaterial zeigt.
  • Die Halbleitereinheit gemäß der vierten Ausführungsform weist eine Charakteristik dahingehend auf, dass eine Mehrzahl von Bereichen 11 mit hoher Konzentration zwischen Stützbereichen 4 ausgebildet ist, die benachbart zueinander sind, wobei die RESURF-Schicht 10 in einer Draufsicht in einer Längsrichtung der Stützbereiche 4 zwischen den Stützbereichen 4 eingefügt ist.
  • Auf einer linken Seite und einer rechten Seite der RESURF-Schicht 10, die in einer Draufsicht um den Zellenbereich CL herum angeordnet ist, verlaufen Äquipotentiallinien parallel zu der Längsrichtung der Stützbereiche 4. Im Gegensatz dazu verlaufen Äquipotentiallinien auf einer oberen Seite und einer unteren Seite der RESURF-Schicht 10 orthogonal zu der Längsrichtung der Stützbereiche 4; wenn die Bereiche 11 mit hoher Konzentration ausgebildet sind, wie in 17 gezeigt, können die Äquipotentiallinien somit an den Enden der Bereiche 11 mit hoher Konzentration gekrümmt sein und führen eine Konzentration des elektrischen Felds herbei.
  • Daher ist, wie in 18 gezeigt, eine Mehrzahl von Bereichen 11 mit hoher Konzentration in der Längsrichtung der Stützbereiche 4 ausgebildet (die in der Längsrichtung der Stützbereiche 4 unterteilt sind). Diese Konfiguration ermöglicht es, dass die Äquipotentiallinien zwischen der Mehrzahl von Bereichen 11 mit hoher Konzentration hindurch verlaufen, so dass eine Glättung der Äquipotentiallinien ermöglicht wird und eine Relaxation des elektrischen Felds erreicht wird. Es ist anzumerken, dass die gestrichelten Linien in den 17 und 18 die Äquipotentiallinien anzeigen.
  • Wenn eine hohe Spannung an die Drain-Elektrode 14 angelegt wird, können die Äquipotentiallinien gemäß der vierten Ausführungsform, wie vorstehend beschrieben, auch auf der oberen Seite und der unteren Seite der RESURF-Schicht 10 geglättet werden, wo die Äquipotentiallinien in einer Draufsicht orthogonal zu der Längsrichtung der Stützbereiche 4 verlaufen, und die Durchbruchspannung des Randabschlussbereichs ET ist in höherem Maße ausreichend gewährleistet.
  • Fünfte Ausführungsform
  • Bei den 19 und 20 handelt es sich jeweils um eine Draufsicht und eine Querschnittsansicht eines Beispiels für eine Struktur einer Halbleitereinheit gemäß einer fünften Ausführungsform der vorliegenden Erfindung, die ein Beispiel für einen SiC-SJ-MOSFET mit planarem Gate unter Verwendung von SiC als einem Halbleitermaterial zeigt.
  • Die Halbleitereinheiten gemäß der ersten bis zur vierten Ausführungsform weisen jeweils die RESURF-Schicht 10 auf. Im Gegensatz dazu weist die Halbleitereinheit gemäß der fünften Ausführungsform eine Charakteristik dahingehend auf, dass die Halbleitereinheit eine Mehrzahl von Durchbruchspannungs-Haltestrukturen 20 aufweist. Die Mehrzahl von Durchbruchspannungs-Haltestrukturen 20 weist den zweiten Leitfähigkeitstyp auf, welcher der gleiche ist, den die RESURF-Schicht 10 aufweist, und ist in einer Ringform um den Zellenbereich CL und getrennt voneinander angeordnet.
  • Diese Konfiguration ermöglicht eine Verarmungsschicht, die sich in Richtung zu dem Drift-Bereich 3 und dem Stützbereich 4 ausdehnt, wenn eine hohe Spannung an die Drain-Elektrode 14 angelegt wird, so dass sie zu der Außenseite des Randabschlussbereichs ET expandiert wird, wodurch die Erzielung einer Relaxation des elektrischen Felds ermöglicht wird.
  • Das Problem, dass das Potentialgleichgewicht zwischen den Stützbereichen 4 in einer Struktur verlorengeht, bei der ein Abstand zwischen den Stützbereichen 4 wie bei einem SiC-SJ-MOSFET mit planarem Gate groß ist, tritt auch bei einer Konfiguration, bei der die RESURF-Schicht 10 angeordnet ist, und bei einer Konfiguration auf, bei der eine Mehrzahl von Durchbruchspannungs-Haltestrukturen 20 angeordnet ist.
  • Wie vorstehend beschrieben, wird gemäß der fünften Ausführungsform eine Super-Junction-Struktur eingesetzt, bei welcher der Drift-Bereich 3 vom ersten Leitfähigkeitstyp und der Stützbereich 4 vom zweiten Leitfähigkeitstyp in dem Zellenbereich CL und dem Randabschlussbereich ET abwechselnd angeordnet sind, die Mehrzahl von Durchbruchspannungs-Haltestrukturen 20 mit dem zweiten Leitfähigkeitstyp so ausgebildet sind, dass sie sich in der Dickenrichtung von den Oberflächen des Drift-Bereichs 3 und des Stützbereichs 4 in dem Randabschlussbereich ET aus erstrecken, wobei die Mehrzahl von Durchbruchspannungs-Haltestrukturen 20 in einer Ringform um den Zellenbereich CL und getrennt voneinander angeordnet ist, der Bereich 11 mit hoher Konzentration vom zweiten Leitfähigkeitstyp in Oberflächen der Durchbruchspannungs-Haltestrukturen 20 ausgebildet ist, wobei der Bereich 11 mit hoher Konzentration eine höhere Störstellenkonzentration als der Drift-Bereich 3 aufweist, und in der Dickenrichtung unter dem Bereich 11 mit hoher Spannung kein Stützbereich 4 ausgebildet ist, so dass eine Verarmung des Bereichs 11 mit hoher Konzentration verhindert wird, auch wenn eine hohe Spannung an die Drain-Elektrode 14 angelegt wird, so dass eine effiziente gemeinsame Potentialnutzung der Stützbereiche 4 ermöglicht wird und ein gleichmäßiges Halten des Potentialgleichgewichts zwischen den Stützbereichen 4 ermöglicht wird, was wiederum eine ausreichende Gewährleistung der Durchbruchspannung des Randabschlussbereichs ET ermöglicht.
  • Sechste Ausführungsform
  • 21 ist eine Querschnittsansicht eines Beispiels für eine Struktur einer Halbleitereinheit 18 gemäß einer sechsten Ausführungsform der vorliegenden Erfindung, die einen Querschnitt eines SiC-SJ-MOSFET mit planarem Gate unter Verwendung von SiC als einem Halbleitermaterial zeigt.
  • Bei der Halbleitereinheit 1 gemäß der ersten Ausführungsform wird der Bereich 11 mit hoher Konzentration durch Ionenimplantation unter Verwendung einer zweckbestimmten Implantationsmaske gebildet, die nur zum Bilden des Bereichs 11 mit hoher Konzentration verwendet wird. Im Gegensatz dazu weist die Halbleitereinheit 18 gemäß der sechsten Ausführungsform eine Charakteristik dahingehend auf, dass der Bereich 11 mit hoher Konzentration in einem Prozess gebildet wird, der identisch mit einem Prozess ist, in dem der Muldenbereich 5 in dem Zellenbereich CL gebildet wird.
  • Sonstige Strukturen und das Herstellungsverfahren sind identisch mit den Strukturen und dem Herstellungsverfahren der ersten Ausführungsform; somit werden detaillierte Beschreibungen der sonstigen Strukturen und des Herstellungsverfahrens hier weggelassen.
  • Im Einzelnen werden sowohl der Muldenbereich 5 als auch der Bereich 11 mit hoher Konzentration in dem in 7 gezeigten Herstellungsprozess ohne den in 6 gezeigten Herstellungsprozess gebildet, der bei der ersten Ausführungsform beschrieben ist. Der Muldenbereich 5 ist in Bezug auf die Störstellenkonzentration identisch mit dem Bereich 11 mit hoher Konzentration, und die Störstellenkonzentration liegt wünschenswerterweise in einem Bereich von 1 × 1017 cm-3 bis 1 × 1019 cm-3. Ferner ist der Muldenbereich 5 in Bezug auf die Dicke identisch mit dem Bereich 11 mit hoher Konzentration, und die Dicke liegt wünschenswerterweise in einem Bereich von 0,5 µm bis 3 µm.
  • Wie vorstehend beschrieben, wird der Bereich 11 mit hoher Konzentration gemäß der sechsten Ausführungsform wie bei der Halbleitereinheit 1 gemäß der ersten Ausführungsform nicht verarmt, auch wenn eine hohe Spannung an die Drain-Elektrode 14 angelegt wird, so dass eine effiziente gemeinsame Potentialnutzung und ein gleichmäßiges Halten des Potentialgleichgewichts zwischen den Stützbereichen 4 ermöglicht wird, was wiederum eine ausreichende Gewährleistung der Durchbruchspannung des Randabschlussbereichs ET ermöglicht.
  • Siebte Ausführungsform
  • 22 ist eine Querschnittsansicht eines Beispiels für eine Struktur einer Halbleitervorrichtung 19 gemäß einer siebten Ausführungsform der vorliegenden Erfindung, die einen Querschnitt eines SiC-SJ-MOSFET mit planarem Gate unter Verwendung von SiC als einem Halbleitermaterial zeigt.
  • Bei der Halbleitereinheit 1 gemäß der ersten Ausführungsform wird der Bereich 11 mit hoher Konzentration durch Ionenimplantation unter Verwendung einer zweckbestimmten Implantationsmaske gebildet, die nur zum Bilden des Bereichs 11 mit hoher Konzentration verwendet wird. Im Gegensatz dazu weist die Halbleitereinheit 19 gemäß der siebten Ausführungsform eine Charakteristik dahingehend auf, dass der Bereich 11 mit hoher Konzentration in einem Prozess gebildet wird, der identisch mit einem Prozess ist, in dem der Muldenkontaktbereich 6 in dem Zellenbereich CL gebildet wird.
  • Sonstige Strukturen und das Herstellungsverfahren sind identisch mit den Strukturen und dem Herstellungsverfahren der ersten Ausführungsform; somit werden detaillierte Beschreibungen der sonstigen Strukturen und des Herstellungsverfahrens hier weggelassen.
  • Im Einzelnen werden sowohl der Muldenkontaktbereich 6 als auch der Bereich 11 mit hoher Konzentration in dem in 7 gezeigten Herstellungsprozess ohne den in 6 gezeigten Herstellungsprozess gebildet, der bei der ersten Ausführungsform beschrieben ist. Der Muldenkontaktbereich 6 ist in Bezug auf die Störstellenkonzentration identisch mit dem Bereich 11 mit hoher Konzentration, und die Störstellenkonzentration liegt wünschenswerterweise in einem Bereich von 1 × 1019 cm-3 bis 1 × 1021 cm-3. Ferner ist der Muldenkontaktbereich 6 in Bezug auf die Dicke identisch mit dem Bereich 11 mit hoher Konzentration, und die Dicke liegt wünschenswerterweise in einem Bereich von 0,2 µm bis 1 µm.
  • Wie vorstehend beschrieben, wird der Bereich 11 mit hoher Konzentration gemäß der siebten Ausführungsform wie bei der Halbleitereinheit 1 gemäß der ersten Ausführungsform nicht verarmt, auch wenn eine hohe Spannung an die Drain-Elektrode 14 angelegt wird, so dass eine effiziente gemeinsame Potentialnutzung und ein gleichmäßiges Halten des Potentialgleichgewichts zwischen den Stützbereichen 4 ermöglicht wird, was wiederum eine ausreichende Gewährleistung der Durchbruchspannung des Randabschlussbereichs ET ermöglicht.
  • Es ist anzumerken, dass bei der ersten bis zur siebten Ausführungsform ein MOSFET mit planarem Gate als ein Beispiel der Halbleitereinheit beschrieben wurde, aber auch mit einem MOSFET mit Graben-Gate ermöglicht ein Konfigurieren des MOSFET mit Graben-Gate gemäß irgendeiner von der ersten bis zur siebten Ausführungsform eine ausreichende Gewährleistung der Durchbruchspannung des Randabschlussbereichs in der Sperrschichtstruktur.
  • Kristallform und Leitfähigkeitstyp von SiC sowie bevorzugte Bereiche von numerischen Werten, wie beispielsweise eine spezifische Dicke und Störstellenkonzentration jeder Schicht sind dem Fachmann allgemein bekannt, und die numerischen Werte, die bei der ersten bis zur siebten Ausführungsform beschrieben sind, können in einer geeigneten Weise geändert werden.
  • Bei den vorstehenden Beschreibungen bezeichnet der erste Leitfähigkeitstyp den n-Typ, und der zweite Leitfähigkeitstyp bezeichnet den p-Typ; die siebte Ausführungsform der vorliegenden Erfindung ist jedoch nicht darauf beschränkt. Der erste Leitfähigkeitstyp kann den p-Typ bezeichnen, und der zweite Leitfähigkeitstyp kann den n-Typ bezeichnen.
  • Es ist anzumerken, dass die vorliegende Erfindung auch durch irgendeine beliebige Kombination der Ausführungsformen innerhalb des Umfangs der vorliegenden Erfindung ausgeführt werden kann, und jede der Ausführungsformen kann, soweit es zweckmäßig ist, umgestaltet oder dabei Merkmale weggelassen werden.
  • Obwohl die vorliegende Erfindung im Detail beschrieben wurde, sind die vorstehenden Beschreibungen in sämtlichen Aspekten illustrativ, und die vorliegende Erfindung ist durch die Beschreibungen nicht beschränkt. Es versteht sich, das unzählige nicht dargestellte Modifikationen ins Auge gefasst werden können, ohne von dem Umfang der vorliegenden Erfindung abzuweichen.
  • Bezugszeichenliste
    • 1
    Halbleitereinheit
    2
    SiC-Substrat
    3
    Drift-Bereich
    4
    Stützbereich
    5
    Muldenbereich
    6
    Muldenkontaktbereich
    7
    Source-Bereich
    8
    Gate-Elektrode
    9
    Source-Elektrode
    10
    RESURF-Schicht
    11
    Bereich mit hoher Konzentration
    12
    isolierende Zwischenschicht
    13
    Feldoxidschicht
    14
    Drain-Elektrode
    15
    isolierende Schutzschicht
    16
    Halbleitereinheit
    17
    Halbleitereinheit
    18
    Halbleitereinheit
    19
    Halbleitereinheit
    20
    Durchbruchspannungs-Haltestruktur
  • ZITATE ENTHALTEN IN DER BESCHREIBUNG
  • Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.
  • Zitierte Patentliteratur
    • JP 4844605 B2 [0015]
  • Zitierte Nicht-Patentliteratur
    • Tatsuhiko Fujihira, „Theory of Semiconductor Superjunction Devices“, Japanese Journal of Applied Physics, 1997, Bd. 36, Teil 1, Nr. 10, Seiten 6254 bis 6262 [0015]
    • G. Deboy und fünf weitere, „A new generation of high voltage MOSFETs breaks the limit line of silicon“, IEEE International Electron Devices Meeting, (USA), Dezember 1998, Seiten 683 bis 685 [0015]

Claims (12)

  1. Halbleitereinheit mit einem Zellenbereich (CL), der ein Betriebsbereich ist, und einem Randabschlussbereich (ET), der in einer Draufsicht um den Zellenbereich (CL) herum angeordnet ist, wobei die Halbleitereinheit aufweist: - ein Substrat (1); - einen Drift-Bereich (3) mit einem ersten Leitfähigkeitstyp sowie einen Stützbereich (4) mit einem zweiten Leitfähigkeitstyp, wobei sich der Drift-Bereich (3) in der Dickenrichtung auf dem Substrat (1) erstreckt und sich der Stützbereich (4) in der Dickenrichtung über dem Substrat (1) erstreckt, wobei der Drift-Bereich (3) und der Stützbereich (4) in einer orthogonalen Richtung in Bezug auf die Dickenrichtung über den Zellenbereich (CL) und den Randabschlussbereich (ET) hinweg abwechselnd ausgebildet sind; - eine Schicht (10) mit reduziertem Oberflächenfeld (RESURF-Schicht) vom zweiten Leitfähigkeitstyp, die in dem Randabschlussbereich (ET) über eine Mehrzahl der Stützbereiche (4) hinweg ausgebildet ist und sich in der Dickenrichtung von den Oberflächen des Drift-Bereichs (3) und des Stützbereichs (4) aus erstreckt; und - einen Bereich (11) mit hoher Konzentration vom zweiten Leitfähigkeitstyp, der in einer Oberfläche der RESURF-Schicht (10) ausgebildet ist, wobei der Bereich (11) mit hoher Konzentration eine höhere Störstellenkonzentration als die RESURF-Schicht (10) aufweist, wobei in der Dickenrichtung unter dem Bereich (11) mit hoher Konzentration kein Stützbereich (4) ausgebildet ist.
  2. Halbleitereinheit nach Anspruch 1, wobei der Bereich (11) mit hoher Konzentration zwischen sämtlichen Stützbereichen (4) ausgebildet ist, über die hinweg die RESURF-Schicht (10) ausgebildet ist.
  3. Halbleitereinheit nach Anspruch 1 oder 2, wobei die Breite des Bereichs (11) mit hoher Konzentration in der orthogonalen Richtung zu einer Seite des Randabschlussbereichs (ET) entfernt von dem Zellenbereich (CL) abnimmt.
  4. Halbleitereinheit nach einem der Ansprüche 1 bis 3, wobei eine Mehrzahl der Bereiche (11) mit hoher Konzentration zwischen den Stützbereichen (4) ausgebildet ist, die zueinander benachbart sind, wobei die RESURF-Schicht (10) in einer Draufsicht in der Richtung des Abstands der Stützbereiche (4) zwischen den Stützbereichen (4) eingefügt ist.
  5. Halbleitereinheit nach einem der Ansprüche 1 bis 4, wobei die Dicke des Bereichs (11) mit hoher Konzentration geringer als jene der RESURF-Schicht (10) ist.
  6. Halbleitereinheit nach einem der Ansprüche 1 bis 5, wobei der Bereich (11) mit hoher Konzentration eine um den Faktor 10 oder mehr höhere Störstellenkonzentration als die RESURF-Schicht (10) aufweist.
  7. Halbleitereinheit nach einem der Ansprüche 1 bis 6, wobei eine Mehrzahl der Bereiche (11) mit hoher Konzentration zwischen den Stützbereichen (4) ausgebildet ist, die benachbart zueinander sind, wobei die RESURF-Schicht (10) in einer Draufsicht in einer Längsrichtung der Stützbereiche (4) zwischen den Stützbereichen (4) angeordnet ist.
  8. Halbleitereinheit mit einem Zellenbereich (CL), der ein Betriebsbereich ist, und einem Randabschlussbereich (ET), der in einer Draufsicht um den Zellenbereich (CL) herum angeordnet ist, wobei die Halbleitereinheit Folgendes aufweist: - ein Substrat (1); - einen Drift-Bereich (3) mit einem ersten Leitfähigkeitstyp sowie einen Stützbereich (4) mit einem zweiten Leitfähigkeitstyp, wobei sich der Drift-Bereich (3) in derr Dickenrichtung auf dem Substrat (1) erstreckt, sich der Stützbereich (4) in der Dickenrichtung über dem Substrat (1) erstreckt, wobei der Drift-Bereich (3) und der Stützbereich (4) in einer orthogonalen Richtung in Bezug auf die Dickenrichtung über den Zellenbereich (CL) und den Randabschlussbereich (ET) hinweg abwechselnd ausgebildet sind; - eine Mehrzahl von Durchbruchspannungs-Haltestrukturen (20) vom zweiten Leitfähigkeitstyp, die so ausgebildet sind, dass sie sich in der Dickenrichtung von den Oberflächen des Drift-Bereichs (3) und des Stützbereichs (4) aus in dem Randabschlussbereich (ET) erstrecken, wobei die Mehrzahl von Durchbruchspannungs-Haltestrukturen (20) in einer Ringform um den Zellenbereich (CL) herum und getrennt voneinander angeordnet sind; und - einen Bereich (11) mit hoher Konzentration vom zweiten Leitfähigkeitstyp, der in Oberflächen der Durchbruchspannungs-Haltestrukturen (20) ausgebildet ist, wobei der Bereich (11) mit hoher Konzentration eine höhere Störstellenkonzentration als der Drift-Bereich (3) aufweist, wobei in der Dickenrichtung unter dem Bereich (11) mit hoher Konzentration kein Stützbereich (4) ausgebildet ist.
  9. Halbleitereinheit nach einem der Ansprüche 1 bis 8, wobei der Stützbereich (4) so ausgebildet ist, dass er sich von der Oberfläche bis zu dem Substrat (1) erstreckt.
  10. Verfahren zur Herstellung einer Halbleitereinheit mit einem Zellenbereich (CL), der ein Betriebsbereich ist, und einem Randabschlussbereich, der in einer Draufsicht um den Zellenbereich (CL) herum angeordnet ist, wobei das Verfahren die folgenden Schritte aufweist: (a) Herstellen eines Substrats (1); (b) Bilden eines Drift-Bereichs (3) mit einem ersten Leitfähigkeitstyp und eines Stützbereichs (4) mit einem zweiten Leitfähigkeitstyp, wobei sich der Drift-Bereich (3) in einer Dickenrichtung auf dem Substrat (1) erstreckt und sich der Stützbereich (4) in der Dickenrichtung über dem Substrat (1) erstreckt, wobei der Drift-Bereich (3) und der Stützbereich (4) in einer orthogonalen Richtung in Bezug auf die Dickenrichtung über den Zellenbereich (CL) und den Randabschlussbereich (ET) hinweg abwechselnd angeordnet sind; (c) Bilden einer RESURF-Schicht (10) vom zweiten Leitfähigkeitstyp über eine Mehrzahl der Stützbereiche (4) in dem Randabschlussbereich (ET) hinweg, wobei sich die RESURF-Schicht (10) in der Dickenrichtung von den Oberflächen des Drift-Bereichs (3) und des Stützbereichs (4) aus erstreckt; und (d) Bilden eines Bereichs (11) mit hoher Konzentration vom zweiten Leitfähigkeitstyp in einer Oberfläche der RESURF-Schicht (10), wobei der Bereich (11) mit hoher Konzentration eine höhere Störstellenkonzentration als die RESURF-Schicht (10) aufweist, wobei in der Dickenrichtung unter dem Bereich (11) mit hoher Konzentration kein Stützbereich (4) ausgebildet ist.
  11. Verfahren zur Herstellung einer Halbleitereinheit nach Anspruch 10, wobei im Schritt (d) ein Muldenbereich (5) vom zweiten Leitfähigkeitstyp so gebildet wird, dass er sich in der Dickenrichtung von der Oberfläche des Stützbereichs (4) aus in dem Zellenbereich (CL) erstreckt, und wobei der Bereich (11) mit hoher Konzentration gleichzeitig mit dem Muldenbereich (5) gebildet wird.
  12. Verfahren zur Herstellung einer Halbleitereinheit nach Anspruch 10, wobei im Schritt (d) ein Muldenkontaktbereich (6) vom zweiten Leitfähigkeitstyp so gebildet wird, dass er sich in der Dickenrichtung von der Oberfläche des Stützbereichs (4) aus in dem Zellenbereich (CL) erstreckt, und wobei der Bereich (11) mit hoher Konzentration gleichzeitig mit dem Muldenkontaktbereich (6) gebildet wird.
DE112017002912.0T 2016-06-10 2017-04-10 Halbleitereinheit und Verfahren zur Herstellung einer Halbleitereinheit. Pending DE112017002912T5 (de)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2016-116101 2016-06-10
JP2016116101 2016-06-10
PCT/JP2017/014675 WO2017212773A1 (ja) 2016-06-10 2017-04-10 半導体装置および半導体装置の製造方法

Publications (1)

Publication Number Publication Date
DE112017002912T5 true DE112017002912T5 (de) 2019-02-21

Family

ID=60578556

Family Applications (1)

Application Number Title Priority Date Filing Date
DE112017002912.0T Pending DE112017002912T5 (de) 2016-06-10 2017-04-10 Halbleitereinheit und Verfahren zur Herstellung einer Halbleitereinheit.

Country Status (5)

Country Link
US (1) US10593751B2 (de)
JP (1) JP6599001B2 (de)
CN (1) CN109219889B (de)
DE (1) DE112017002912T5 (de)
WO (1) WO2017212773A1 (de)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7175787B2 (ja) * 2019-02-07 2022-11-21 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
CN113224154B (zh) * 2020-02-06 2023-08-08 联华电子股份有限公司 高电子迁移率晶体管及其制作方法
KR20220028679A (ko) * 2020-08-31 2022-03-08 주식회사 디비하이텍 수퍼 정션 반도체 장치 및 이의 제조 방법
DE112021006727T5 (de) 2021-02-01 2023-10-12 Rohm Co., Ltd. Sic-halbleiterbauelement
JPWO2022163081A1 (de) 2021-02-01 2022-08-04

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4844605B2 (ja) 2008-09-10 2011-12-28 ソニー株式会社 半導体装置

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4728508B2 (ja) * 2001-06-11 2011-07-20 株式会社東芝 縦型電力用半導体素子の製造方法
EP1267415A3 (de) * 2001-06-11 2009-04-15 Kabushiki Kaisha Toshiba Leistungshalbleiterbauelement mit RESURF-Schicht
JP2006278826A (ja) * 2005-03-30 2006-10-12 Toshiba Corp 半導体素子及びその製造方法
JP4865260B2 (ja) 2005-06-23 2012-02-01 株式会社豊田中央研究所 半導体装置
JP2007157797A (ja) 2005-11-30 2007-06-21 Toyota Central Res & Dev Lab Inc 半導体装置
JP2008153620A (ja) * 2006-11-21 2008-07-03 Toshiba Corp 半導体装置
US20080116512A1 (en) * 2006-11-21 2008-05-22 Kabushiki Kaisha Toshiba Semiconductor device and method of making the same
JP2010040973A (ja) * 2008-08-08 2010-02-18 Sony Corp 半導体装置およびその製造方法
JP2010251571A (ja) * 2009-04-16 2010-11-04 Toshiba Corp 半導体装置
JP5863574B2 (ja) * 2012-06-20 2016-02-16 株式会社東芝 半導体装置
CN103021864B (zh) * 2012-12-11 2015-07-01 中国科学院上海微系统与信息技术研究所 一种soi resurf超结器件结构及其制作方法

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4844605B2 (ja) 2008-09-10 2011-12-28 ソニー株式会社 半導体装置

Non-Patent Citations (2)

* Cited by examiner, † Cited by third party
Title
G. Deboy und fünf weitere, „A new generation of high voltage MOSFETs breaks the limit line of silicon", IEEE International Electron Devices Meeting, (USA), Dezember 1998, Seiten 683 bis 685
Tatsuhiko Fujihira, „Theory of Semiconductor Superjunction Devices", Japanese Journal of Applied Physics, 1997, Bd. 36, Teil 1, Nr. 10, Seiten 6254 bis 6262

Also Published As

Publication number Publication date
WO2017212773A1 (ja) 2017-12-14
CN109219889B (zh) 2021-07-06
CN109219889A (zh) 2019-01-15
JPWO2017212773A1 (ja) 2018-11-29
US10593751B2 (en) 2020-03-17
JP6599001B2 (ja) 2019-10-30
US20190148485A1 (en) 2019-05-16

Similar Documents

Publication Publication Date Title
DE102017108738B4 (de) SiC-HALBLEITERVORRICHTUNG MIT EINEM VERSATZ IN EINEM GRABENBODEN UND HERSTELLUNGSVERFAHREN HIERFÜR
DE19702102B4 (de) Halbleitervorrichtung
DE112013004981B4 (de) Halbleiterbauteil und Verfahren zu dessen Herstellung
DE102013112009B4 (de) Superjunction-Halbleitervorrichtungen mit einem Zellengebiet und einem Randgebiet
DE112017002912T5 (de) Halbleitereinheit und Verfahren zur Herstellung einer Halbleitereinheit.
DE102013113939B4 (de) Halbleiterbauelemente mit stufenförmigem Randabschluss und Verfahren zum Fertigen eines Halbleiterbauelements
DE112014007266B4 (de) Halbleitervorrichtung
DE102010016371B4 (de) Halbleitervorrichtung
DE112017004237B4 (de) Halbleitereinheit
DE112016003510T5 (de) HALBLEITERVORRlCHTUNG UND VERFAHREN ZUR HERSTELLUNG EINER HALBLEITERVORRICHTUNG
DE112011103230B4 (de) Non-Punch-Through-Bipolarleistungshalbleiterbauelement und ein Verfahren zum Herstellen eines derartigen Halbleiterbauelements
DE102016219094B4 (de) Halbleiterbauelement und Verfahren zur Herstellung eines Halbleiterbauelements
DE112013006438T5 (de) Siliziumkarbid-Halbleitervorrichtung
DE102015207214A1 (de) Siliziumkarbid-Halbleitervorrichtung
DE112017003667B4 (de) Halbleitereinheit und Verfahren zur Herstellung einer Halbleitereinheit
DE102010011258A1 (de) Halbleitervorrichtung und Verfahren zum Herstellen derselben
DE102014101164A1 (de) Halbleitervorrichtung mit einem randbereich und verfahren zur herstellung einer halbleitervorrichtung
DE112017002113B4 (de) Halbleitereinheit
DE112017003957T5 (de) Halbleiterelement
DE112015002939T5 (de) Siliziumkarbid-Halbleitervorrichtung und Verfahren zur Herstellung derselben
DE112016002613T5 (de) Leistungs-Halbleiterbauelement
DE102014119395A1 (de) Transistorbauelement mit Feldelektrode
DE112014003637T5 (de) Hochspannungs-Halbleitervorrichtung und Herstellungsverfahren derselben
DE102007005347A1 (de) Halbleitervorrichtung
DE112012005039B4 (de) Halbleitervorrichtung

Legal Events

Date Code Title Description
R012 Request for examination validly filed
R084 Declaration of willingness to licence
R016 Response to examination communication