WO2015106863A1 - Sic-trench-transistor und verfahren zu dessen herstellung - Google Patents

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terminal
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doping
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Thomas Jacke
Michael Grieb
Martin Rambach
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Robert Bosch Gmbh
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    • H01L29/7397—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions and a gate structure lying on a slanted or vertical surface or formed in a groove, e.g. trench gate IGBT

Definitions

  • the present invention relates to a SiC trench transistor and a method of manufacturing the same.
  • the gate oxide In the case of SiC-based components, the gate oxide generally has a lower band offset in the conduction band than comparable components made of silicon, so that degradation due to tunnel currents already occurs at lower
  • Gate field strengths occurs.
  • SiC transistors in particular MOSFETs (metal oxide semiconductor field effect transistor)
  • MOSFETs metal oxide semiconductor field effect transistor
  • a meaningful field strength in the gate oxide will be 3 MV / cm. Compliance with this limit is particularly critical in lock-up and makes design measures required, especially in
  • the field strength at the gate oxide can be reduced, for example, by introducing a double trench with a low p implantation.
  • the lower-lying p regions constitute a JFET (junction field effect transistor), which shields the actual trench MOSFET structure.
  • the field strengths at the gate oxide can also be reduced to about 4 MV / cm by introducing p-type p-type regions (p-bubbles) below the gate oxide (J. Tan et al., High Voltage Accumulation Layer, UMOSFETs in 4H-SiC, IEEE ELECTRON DEVICE LETTERS, VOL 19, NO 12, DECEMBER 1998).
  • Double trenches also significantly increased the resistance in the current path.
  • a SiC trench transistor having a first terminal, an epitaxial layer arranged vertically between a gate trench and a second terminal is provided, wherein a horizontally extending compensation layer is provided in the epitaxial layer, which provides an effective doping of opposite type having the doping of the epitaxial layer.
  • the compensation layer allows a reduction of the electric gate field strength without increased space requirement.
  • the core of the invention is a semiconductor structure which reduces the gate field strength and is inserted vertically into the SiC trench structure. Due to the vertical integration, the trench structures can be packed significantly denser and the surface resistivity between drain and source
  • the field strength in the gate region can be adjusted by appropriate choice of doping and spacing. By decoupling the gate-near field region from the epitaxial layer or the drift region, higher n-type dopants can be used in the channel near the drift region without significant disadvantages for the
  • the arithmetic mean of the doping of the compensation layer may correspond to the doping of opposite type. This allows manifold
  • Embodiments of the doping of the compensation layer since only the means must correspond to a certain doping value. Thus, irregular doping is possible.
  • the transistor it is provided that the transistor
  • the first terminal is a source terminal
  • the second terminal is a drain structure
  • the epitaxial layer is a drift zone.
  • the adaptation or adjustment of the gate field strength according to the invention is important.
  • the compensation layer can have passages with a doping of the type of drift zone. These passages allow current to pass through the MOSFET so that the functionality or functionality of the MOSFET is not restricted.
  • the passages may have round or angular outlines and may be arranged at regular or irregular intervals or patterns.
  • the compensation layer has an alternating sequence of p-doped and n-doped regions in a planar direction of the compensation layer.
  • This variant is easy to manufacture and allows a good passage of electricity as well as a simple calculation and Production of the doping of the compensation layer, in particular the
  • the compensation layer comprises an alternating pattern of p-doped and n-doped regions in two
  • the transistor is a SiC trench IGBT (insulated-gate bipolar transistor), the first terminal is a cathode terminal, the second terminal is an anode terminal and the epitaxial layer is a base zone.
  • the compensation layer allows a reduction of the field strength in the gate oxide, which opens up new fields of application for IGBTs.
  • the compensation layer may have a low homogeneous dopant of the opposite type to the doping of the base region. This doping can be easily produced.
  • the compensation layer has a maximum distance of 25% of the drift zone thickness to the gate channel. It has been shown that this
  • Distance range allows an optimal field strength in the gate oxide.
  • the inventive method for producing a SiC trench transistor basically comprises the following steps:
  • the introduction of the compensation layer according to the invention advantageously permits control of the electric field characteristic in the gate trench and / or in the gate Epitaxial layer, so that the transistor can be adjusted exactly to its use.
  • Figure 1 is a schematic sectional view of a SiC trench MOSFETs with compensation layer and associated electric field characteristic
  • Figure 2 shows an embodiment of the compensation layer in one
  • FIG. 3 shows a further embodiment of the compensation layer in a surface direction
  • FIG. 4 shows a further embodiment of the compensation layer in another surface direction
  • FIG. 5 shows a further embodiment of the compensation layer in two surface directions
  • Figure 6 is a schematic sectional view of a SiC trench IGBT with compensation layer and associated electric field profile.
  • Figure 1 shows in cross-section an SIC trench transistor 1 with a
  • an epitaxial layer in the form of a drift zone 4 is arranged below the source terminal 2 and the gate trench 3.
  • a drain connection or a drain structure 5 is arranged below the drift zone 4 .
  • a compensation layer 6 is provided which extends horizontally. The directions given here, such as below or horizontally, refer to the pictorial representation in the figures. Should the transistor 1 be oriented differently than in FIG. 1, these are relative terms
  • the directional references may be more specifically referred to with reference to the gate trench 3
  • Main extension which runs here from top to bottom, to be defined.
  • the compensation layer 6 is perpendicular to the gate trench. 3
  • the drift zone 4 is n-doped and the compensation layer 6 is effectively p-doped, ie with the opposite type or charge type to the drift zone 4.
  • the dopants can also be selected in reverse.
  • the effective doping may be exemplified as the arithmetic mean of the
  • Extension of the compensation layer 6 in a plane, for example the x and y direction, is then usually limited to the cell or the region of the transistor 1.
  • the second curve 8 shows the field intensity profile of the illustrated SIC trench transistor 1 according to the invention.
  • the compensation layer 6 effects a step in the vertical field profile, with the lower level of the field profile lying between the gate 3 and the compensation layer 6 the high field level below the compensation layer 6 more precisely lies in the region of the pn junction between the compensation layer 6 and the drift zone 4.
  • the vertical arrangement of the compensation layer 6, that is in particular the Distance between the compensation layer 6 and the gate trench 3 and / or the thickness of the compensation layer 6 in the vertical direction, the
  • Field strength profile of the transistor 1 can be adjusted or adjusted individually to the respective purposes.
  • FIG. 2 shows a first realization of the compensation layer 6.
  • the compensation layer consists of an alternating sequence of n-doped regions 6a and p-doped regions 6b.
  • the n-doped regions 6a form passages for the current of the transistor 1.
  • the distances of the individual regions or their width or length are greater than that
  • Drift zone length that is the distance between the gate 3 and the
  • Drain structure 5 This results in a typical structure size of 0.1 ... 5 ⁇ .
  • the doped regions 6a and 6b extend in the form of a strip in the direction of the strip-shaped gate trench 3, in this case into the plane of the page.
  • the highest possible doping level is to be striven for under the boundary condition that the effective doping or average doping or, in other words, the volume-weighted difference between the n and the p-
  • Dopant concentration is maintained according to the vertical field strength target profile including the manufacturing tolerances.
  • the design of the pn junctions of the compensation layer 6 can be largely free, that is to pass properties or
  • the periodicity of the compensation layer 6, that is to say the alternating sequence of the n-doped regions 6a and the p-doped regions 6b, is to be selected smaller or in the order of magnitude of the drift zone (typically 1... 10 ⁇ m).
  • FIG. 3 shows a SiC trench transistor 1 with a compensation layer 6 which has a greater periodicity, that is to say that the layer 6 has more pn junctions per cell in comparison to FIG.
  • the compensation layer 6 also has a stripe design parallel to the gate orientation, ie, a surface direction of the stripe design Compensation layer 6 on.
  • the n-regions 6a of the compensation layer 6 are advantageously aligned below the channel region.
  • FIG. 4 shows another example of a SiC trench transistor 1 with a compensation layer 6. Again, there is the compensation layer
  • the doped regions 6a and 6b extend transversely or perpendicularly to the extent of the strip-shaped gate 3
  • the doped regions 6a and 6b may also be arranged at a different angle.
  • FIG. 5 shows a SiC trench transistor with a compensation layer 6, in which an alternating pattern of p-doped regions 6b and n-doped regions 6a is provided in two surface directions of the compensation layer 6.
  • the pattern here is a two-dimensional periodic lattice that is particularly suitable for two-dimensional MOS designs, such as hexagonal cell structures.
  • a checkerboard design is also possible.
  • the n-regions 6a of the compensation layer 6 are advantageously aligned below the channel region, at least as regards the
  • FIG. 6 shows a SiC trench IGBT 10 with a cathode terminal 12 and a gate trench 13. Beneath the gate trench 13 and the cathode terminal 12, a base zone 14 is arranged in the form of an epitaxial layer. Again below the base zone 14, an anode terminal 15 is provided. In the base zone 14 is a horizontally extending
  • Compensating layer 16 is provided to reduce the field strength in the gate oxide. As before, the compensation layer 16 has an effective doping of an opposite type to the doping of the base region 14. In this case,
  • the base region 14 is n-doped while the compensation layer 16 is p-doped. Since no unipolar through-current is required in an IGBT, the compensation layer 16 may be formed as a low-doped homogeneous layer.
  • the field strength curve shown on the right in FIG. 6 corresponds to the profile shown in FIG.
  • the curve 17 shows the course of the field strength for a known IGBT without compensation layer 16. Clearly For example, the amount of field strength in the region of the gate oxide is highest.
  • the curve 18 shows the field strength profile optimized by the compensation layer 16 with significantly lower field strength in the region of the gate oxide.
  • the transistor 10 includes below the base region 14 an optional heavily n-doped layer 19 for limiting or stopping the electric field. Between the layer 19 and the anode 15, a p-doped layer 20 is arranged. Also in this area, the compensation layer 16 changes the course of the field strength. Thus, the field strength course extends through the
  • the compensation layer 6 or 16 is implanted or structured implanted.
  • the gate region body, source or cathode

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Abstract

Es wird ein SiC-Trench-Transistor (1) mit einem ersten Anschluss (2), einer vertikal zwischen einem Gate-Trench (3) und einem zweiten Anschluss (5) angeordneten Epitaxieschicht (4) beschrieben, wobei eine sich horizontal erstreckende Kompensationsschicht (6) in der Epitaxieschicht (4) vorgesehen ist, die eine effektive Dotierung mit entgegengesetztem Typ zu der Dotierung der Epitaxieschicht (4) aufweist. Ferner wird ein Verfahren zur Herstellung eines SiC-Trench-Transistors (1) vorgeschlagen, wobei eine Epitaxieschicht (4) auf einem zweiten Anschluss (5) des SiC-Trench-Transistors (1) vorgesehen wird; eine sich horizontal erstreckende Kompensationsschicht (6) in die Epitaxieschicht (4) implantiert wird, die eine effektive Dotierung mit entgegengesetztem Typ zu der Dotierung der Epitaxieschicht (4) aufweist; und ein erster Anschluss (2) und ein Gate-Trench (3) oberhalb der Kompensationsschicht (6) vorgesehen wird.

Description

Beschreibung
Titel
SiC-Trench-Transistor und Verfahren zu dessen Herstellung Die vorliegende Erfindung betrifft einen SiC-Trench-Transistor und ein Verfahren zu dessen Herstellung.
Stand der Technik Leistungshalbleiter auf Basis von Silizium (Si) sind mittlerweile bei einigen
Anwendungen am Bereich ihrer physikalischen Grenzen. Abhilfe schaffen Verbundhalbleiterwerkstoffe wie etwa Siliziumkarbid (SiC).
Bei SiC basierten Bauelementen weist das Gateoxid grundsätzlich ein geringeres Bandoffset im Leitungsband auf als vergleichbare Bauelemente aus Silizium, so dass Degradation infolge von Tunnelströmen schon bei niedrigeren
Gatefeldstärken auftritt. Für SiC-Transistoren insbesondere MOSFETs (Metall- Oxid-Halbleiter-Feldeffekttransistor) wird eine sinnvolle Feldstärke im Gateoxid bei 3 MV / cm liegen. Die Einhaltung dieses Grenzwerts ist insbesondere im Sperrbetrieb kritisch und macht Designmaßnahmen erforderlich, speziell bei
Trench-Devices.
Der derzeitige Stand der Wissenschaft beziehungsweise Technik ist das double-trench SiC-Device Konzept von Rohm aus dem Jahr 201 1 , das mit 0,79 mOhm*cm2 einen Bestwert für den spezifischen Durchlasswiderstand Ron in der
Spannungsklasse von 600V erreicht.
Die Feldstärke am Gate-Oxid lässt sich zum Beispiel durch Einführung eines Doppeltrenches mit tiefer p-lmplantation reduzieren. Dabei stellen die tiefer liegenden p-Gebiete einen JFET (Sperrschicht-Feldeffekttransistor) dar, der die eigentliche Trench-MOSFET-Struktur abschirmt. Die Feldstärken am Gateoxid können ebenfalls durch Einführung von p-dotierten Bereichen (p-Bubbles) unterhalb des Gateoxids auf etwa 4 MV / cm reduziert werden (J. Tan et al, High-Voltage Accumulation-Layer, UMOSFETs in 4H-SiC, IEEE ELECTRON DEVICE LETTERS, VOL. 19, NO. 12, DECEMBER 1998).
Alternativ können die beiden oben genannten Maßnahmen (double trench , p- Bubbles) kombiniert werden (Quelle 4: Shinsuke Harada et al. , "Determination of optimum structure of 4H-SiC Trench MOSFET" .Proceedings of the 2012 24th International Symposium on Power Semiconductor Devices and ICs, pp. 253ff).
Die bisher bekannten Maßnahmen zur Reduktion der Gateoxid-Feldstärke sind teilweise nur bedingt wirksam oder weisen erhebliche Nachteile auf, wie zum Beispiel erhöhten Flächenbedarf, elektrischen Widerstand und/oder Prozess- Komplexität. Insbesondere die "double trench" Struktur benötigt erheblichen
Platzbedarf, da die erforderliche Trenchstruktur neben dem Trench-Gate angeordnet ist. Damit steigt der spezifische Flächenwiderstand Ron*A und beschränkt den Technologiefortschritt durch höhere Integrationsdichte.
Neben dem erhöhten Flächenbedarf wird durch den JFET Effekt des
Doppeltrenches auch der Widerstand im Strompfad zum Teil deutlich erhöht.
Offenbarung der Erfindung
Erfindungsgemäß wird ein SiC-Trench-Transistor mit einem ersten Anschluss, einer vertikal zwischen einem Gate-Trench und einem zweiten Anschluss angeordneten Epitaxieschicht zur Verfügung gestellt, wobei eine sich horizontal erstreckende Kompensationsschicht in der Epitaxieschicht vorgesehen ist, die eine effektive Dotierung mit entgegengesetztem Typ zu der Dotierung der Epitaxieschicht aufweist. Die Kompensationsschicht erlaubt eine Reduktion der elektrischen Gate-Feldstärke ohne erhöhten Flächenbedarf. Diese zusätzliche
Schicht bewirkt eine Stufe im vertikalen Feldprofil, wobei das niedrigere Niveau zwischen Body und Kompensationsschicht liegt (Gate-naher Bereich) und das hohe Feldniveau unterhalb der Kompensationsschicht liegt (Epitaxieschicht beziehungsweise Driftregion). So kann das insbesondere bei Siliziumkarbid (SiC) basierten Bauelementen geringere Bandoffset im Leitungsband des Gateoxids kompensiert werden. Kern der Erfindung ist eine Halbleiterstruktur, welche die Gate-Feldstärke herabsetzt und vertikal in die SiC-Trench Struktur eingefügt ist. Durch die vertikale Integration können die Trench Strukturen erheblich dichter gepackt werden und der spezifische Flächenwiderstand zwischen Drain und Source
Rdson*A sinkt entsprechend. Zweitens kann die Feldstärke im Gate-Bereich durch entsprechende Wahl der Dotierungen und Abstände eingestellt werden. Durch die Entkopplung des Gate-nahen Feldbereichs von der Epitaxieschicht beziehungsweise vom Driftbereich können im Kanal nahen Driftbereich höhere n-Dotierungen verwendet werden ohne signifikante Nachteile für die
Spannungsaufnahmefähigkeit der Driftzone. Vorteil ist hier die Reduktion von ohmschen Verlusten im Kanal-nahen Bereich („current spreading").
Das arithmetische Mittel der Dotierung der Kompensationsschicht kann der Dotierung mit entgegengesetztem Typ entsprechen. Dies erlaubt vielfältige
Gestaltungen der Dotierung der Kompensationsschicht, da lediglich das Mittel einem bestimmten Dotierungswert entsprechen muss. Somit sind unregelmäßige Dotierungen möglich. In einer besonderen Ausführungsform ist vorgesehen, dass der Transistor ein
SiC-Trench-MOSFET ist, der erste Anschluss ein Source-Anschluss, der zweite Anschluss eine Drainstruktur und die Epitaxieschicht eine Driftzone ist.
Insbesondere bei MOSFETs ist die erfindungsgemäße Anpassung oder Einstellung der Gate-Feldstärke wichtig.
Die Kompensationsschicht kann Durchgänge mit einer Dotierung vom Typ der Driftzone aufweisen. Diese Durchgänge erlauben einen Stromdurchgang für den MOSFET, sodass die Funktionsweise beziehungsweise Funktionsfähigkeit des MOSFETs nicht eingeschränkt ist. Die Durchgänge können runde oder eckige Umrisse aufweisen und in regelmäßigen oder unregelmäßigen Abständen beziehungsweise Mustern angeordnet sein.
Es ist mit Vorteil vorgesehen, dass die Kompensationsschicht eine alternierende Folge von p-dotierten und n-dotierten Gebieten in einer Flächenrichtung der Kompensationsschicht aufweist. Diese Variante ist einfach herzustellen und erlaubt einen guten Stromdurchgang sowie eine einfache Berechnung und Herstellung der Dotierung der Kompensationsschicht, insbesondere die
Berechnung und Umsetzung des arithmetischen Mittels der Dotierung.
Alternativ ist mit Vorteil vorgesehen, dass die Kompensationsschicht ein alternierendes Muster von p-dotierten und n-dotierten Gebieten in zwei
Flächenrichtungen der Kompensationsschicht aufweist. Diese zweidimensionale Anordnung der Gebiete erlaubt im Vergleich zu der zuvor genannten
eindimensionalen Anordnung eine noch feinere Einstellung von Dotierung und Stromdurchgang und damit der Gate-Feldstärke.
Auch ist es möglich, dass der Transistor ein SiC-Trench-IGBT (insulated-gate bipolar transistor) ist, der erste Anschluss ein Kathoden-Anschluss, der zweite Anschluss ein Anoden-Anschluss und die Epitaxieschicht eine Basiszone ist. Hier erlaubt die Kompensationsschicht eine Absenkung der Feldstärke im Gateoxid, was neue Einsatzgebiete für IGBTs eröffnet.
Die Kompensationsschicht kann eine niedrige homogene Dotierung vom entgegengesetzten Typ zu der Dotierung der Basiszone aufweisen. Diese Dotierung kann einfach hergestellt werden.
Vorzugsweise hat die Kompensationsschicht einen Abstand von maximal 25% der Driftzonendicke zum Gatekanal. Es hat sich gezeigt, dass dieser
Abstandsbereich eine optimale Feldstärke im Gateoxid erlaubt.
Das erfindungsgemäße Verfahren zur Herstellung eines SiC-Trench-Transistors umfasst grundsätzlich folgende Schritte:
- Vorsehen einer Epitaxieschicht auf einen zweiten Anschluss des
SiC-Trench-Transistors;
- Implantieren einer sich horizontal erstreckenden Kompensationsschicht in die Epitaxieschichtm, die eine effektive Dotierung mit entgegengesetztem Typ zu der Dotierung der Epitaxieschicht aufweist;
und
- Vorsehen eines ersten Anschlusses und eines Gate-Trenchs oberhalb der Kompensationsschicht.
Die erfindungsgemäße Einbringung der Kompensationsschicht erlaubt vorteilhaft eine Steuerung des elektrischen Feldverlaufs im Gate-Trench und/oder in der Epitaxieschicht, sodass der Transistor genau auf seine Verwendung eingestellt werden kann.
Vorteilhafte Weiterbildungen der Erfindung sind in den Unteransprüchen angegeben und in der Beschreibung beschrieben.
Zeichnungen
Ausführungsbeispiele der Erfindung werden anhand der Zeichnungen und der nachfolgenden Beschreibung näher erläutert. Es zeigen:
Figur 1 eine schematische Schnittdarstellung eines SiC-Trench-MOSFETs mit Kompensationsschicht und dazugehörigem elektrischem Feldverlauf;
Figur 2 ein Ausführungsbeispiel der Kompensationsschicht in einer
Flächenrichtung;
Figur 3 ein weiteres Ausführungsbeispiel der Kompensationsschicht in einer Flächenrichtung;
Figur 4 ein weiteres Ausführungsbeispiel der Kompensationsschicht in einer anderen Flächenrichtung;
Figur 5 ein weiteres Ausführungsbeispiel der Kompensationsschicht in zwei Flächenrichtungen; und
Figur 6 eine schematische Schnittdarstellung eines SiC-Trench-IGBTs mit Kompensationsschicht und dazugehörigem elektrischem Feldverlauf.
Ausführungsformen der Erfindung
Figur 1 zeigt im Querschnitt einen SIC-Trench-Transistor 1 mit einem
Sourceanschluss 2 und einem Gate-Trench 3. Unterhalb des Sourceanschlusses 2 und des Gate-Trenches 3 ist eine Epitaxieschicht in Form einer Driftzone 4 angeordnet. Unterhalb der Driftzone 4 befindet sich ein Drainanschluss oder eine Drainstruktur 5. In der zwischen dem Gate 3 und der Drainstruktur 5 angeordneten Driftzone 4 ist eine Kompensationsschicht 6 vorgesehen, die sich horizontal erstreckt. Die hier gemachten Richtungsangaben, wie zum Beispiel unterhalb oder horizontal, beziehen sich auf die bildliche Darstellung in den Figuren. Sollte der Transistor 1 anders als in Figur 1 ausgerichtet sein, sind diese relativen Begriffe
entsprechend umzudefinieren. Die Richtungsbezüge können andererseits auch unter Bezugnahme auf den Gate-Trench 3 genauer gesagt auf dessen
Haupterstreckung, die hier von oben nach unten verläuft, definiert werden.
Demnach verläuft die Kompensationsschicht 6 senkrecht zu dem Gate-Trench 3.
In dem in Figur 1 dargestellten Beispiel des SIC-Trench-Transistors 1 ist die Driftzone 4 n-dotiert und die Kompensationsschicht 6 ist effektiv p-dotiert, also mit dem entgegengesetzten Typ oder Ladungstyp zu der Driftzone 4.
Selbstverständlich können die Dotierungen auch umgekehrt ausgewählt werden. Die effektive Dotierung kann beispielsweise als das arithmetische Mittel der
Dotierung in der Kompensationsschicht 6 definiert sein. Die räumliche
Erstreckung der Kompensationsschicht 6 in einer Ebene, beispielsweise der x- und y-Richtung, ist dann üblicherweise auf die Zelle beziehungsweise den Bereich des Transistors 1 begrenzt.
Rechts neben dem Transistor 1 ist in einem Diagramm der Betrag der elektrischen Feldstärke E über die vertikale Erstreckung des Transistors 1 aufgetragen. Eine erste gestrichelt dargestellte Kurve 7 zeigt den
Feldstärkenverlauf für einen bekannten SIC-Trench-Transistor ohne
Kompensationsschicht. Hier liegt das Maximum der elektrischen Feldstärke im
Bereich des pn-Überganges zwischen dem Sourcebereich und der Driftzone 4, was zu einer hohen Gate-Feldstärke führt. Die zweite Kurve 8 hingegen zeigt den Feldstärkenverlauf des dargestellten erfindungsgemäßen SIC-Trench-Transistors 1. Wie zu sehen ist, bewirkt die Kompensationsschicht 6 eine Stufe im vertikalen Feldprofil, wobei das niedrigere Niveau des Feldverlaufs zwischen dem Gate 3 und der Kompensationsschicht 6 liegt, während das hohe Feldniveau unterhalb der Kompensationsschicht 6 genauer gesagt im Bereich des pn-Überganges zwischen der Kompensationsschicht 6 und der Driftzone 4 liegt.
Über die Höhe der effektiven Dotierung der Kompensationsschicht 6, die vertikale Anordnung der Kompensationsschicht 6, das heißt insbesondere der Abstand zwischen der Kompensationsschicht 6 und dem Gate-Trench 3 und/oder die Dicke der Kompensationsschicht 6 in vertikaler Richtung kann das
Feldstärkeprofil des Transistors 1 individuell auf die jeweiligen Einsatzzwecke angepasst oder eingestellt werden.
In Figur 2 ist eine erste Realisierung der Kompensationsschicht 6 dargestellt. Hier besteht die Kompensationsschicht aus einer alternierenden Folge von n- dotierten Gebieten 6a und p-dotierten Gebieten 6b. Die n-dotierten Gebiete 6a bilden dabei Durchgänge für den Strom des Transistors 1. Die Abstände der einzelnen Gebiete beziehungsweise deren Breite oder Länge sind grösser als die
Raumladungszonen und klein (idealerweise kleiner 1/10) gegenüber der
Driftzonenlänge, das heißt dem Abstand zwischen dem Gate 3 und der
Drainstruktur 5. Damit ergibt sich eine typische Strukturgröße von 0.1 ... 5μηι. Die dotierten Gebiete 6a und 6b erstrecken sich streifenförmig in Richtung des streifenförmigen Gate-Trenches 3, hier also in die Blattebene hinein.
Für die Stromleitfähigkeit der Kompensationsschicht 6 im Durchlassfall des Transistors 1 ist ein möglichst hohes Dotierniveau anzustreben unter der Randbedingung, dass die effektive Dotierung oder mittlere Dotierung oder anders ausgedrückt die volumengewichtete Differenz zwischen der n- und der p-
Dotierstoffkonzentration entsprechend dem vertikalen Feldstärkezielverlauf inklusive dem Fertigungstoleranzen eingehalten wird.
Die Ausgestaltung der pn-Übergänge der Kompensationsschicht 6 kann weitgehend frei erfolgen, das heißt auf Durchlasseigenschaften beziehungsweise
Fertigungsmöglichkeiten optimiert. Die Periodizität der Kompensationsschicht 6, das heißt die alternierende Abfolge der n-dotierten Gebiete 6a und der p- dotierten Gebiete 6b ist kleiner oder in der Größenordnung der Driftzone zu wählen (typischerweise 1... 10μηι).
In Figur 3 ist ein SiC-Trench-Transistor 1 mit einer Kompensationsschicht 6 gezeigt, die eine größere Periodizität aufweist, das heißt, dass die Schicht 6 pro Zelle mehr pn-Übergänge im Vergleich zu Figur 2 aufweist. Bei dem hier gezeigten Gate-Streifendesign weist auch die Kompensationsschicht 6 ein Streifendesign parallel zu der Gateorientierung also einer Flächenrichtung der Kompensationsschicht 6 auf. Hierbei sind vorteilhafterweise die n-Gebiete 6a der Kompensationsschicht 6 unter dem Kanalbereich ausgerichtet.
In Figur 4 ist ein weiteres Beispiel eines SiC-Trench-Transistors 1 mit einer Kompensationsschicht 6 dargestellt. Auch hier besteht die Kompensationsschicht
6 aus einer alternierenden Folge von p-dotierten Gebieten 6b und n-dotierten Gebieten 6a entlang einer Flächenrichtung der Kompensationsschicht 6. Im Unterschied zu den Figuren 2 und 3 verlaufen hier die dotierten Gebiete 6a und 6b quer oder senkrecht zu der Erstreckung des streifenförmigen Gates 3. Die dotierten Gebiete 6a und 6b können auch unter einem anderen Winkel angeordnet sein.
In Figur 5 ist ein SiC-Trench-Transistor mit einer Kompensationsschicht 6 dargestellt, bei der ein alternierendes Muster von p-dotierten Gebieten 6b und n-dotierten Gebieten 6a in zwei Flächenrichtungen der Kompensationsschicht 6 vorgesehen ist. Das Muster ist hier ein zweidimensionales periodisches Gitter, das sich im Speziellen für zweidimensionale MOS-Designs wie zum Beispiel hexagonale Zellstrukturen eignet. Ein Schachbrettdesign ist ebenfalls möglich. Auch hier sind vorteilhafterweise die n-Gebiete 6a der Kompensationsschicht 6 unter dem Kanalbereich ausgerichtet, zumindest hinsichtlich der
Längserstreckung des Gate-Trenchs 3.
In Figur 6 ist ein SiC-Trench-IGBT 10 dargestellt, mit einem Kathoden-Anschluss 12 und einem Gate-Trench 13. Unterhalb des Gate-Trenches 13 und des Kathodenanschlusses 12 ist in Form einer Epitaxieschicht eine Basiszone 14 angeordnet. Wiederum unterhalb der Basiszone 14 ist ein Anoden-Anschluss 15 vorgesehen. In der Basiszone 14 ist eine sich horizontal erstreckende
Kompensationsschicht 16 vorgesehen, um die Feldstärke im Gateoxid zu verringern. We zuvor hat die Kompensationsschicht 16 eine effektive Dotierung mit einem entgegengesetzten Typ zu der Dotierung der Basiszone 14. In diesem
Fall ist die Basiszone 14 n-dotiert, während die Kompensationsschicht 16 p-dotiert ist. Da bei einem IGBT kein unipolarer Durchgangsstrom benötigt wird, kann die Kompensationsschicht 16 als eine niedrig dotierte homogene Schicht ausgebildet sein. Der in der Figur 6 rechts dargestellte Feldstärkenverlauf entspricht dem in Figur 1 dargestellten Verlauf. Die Kurve 17 zeigt den Verlauf der Feldstärke für einen bekannten IGBT ohne Kompensationsschicht 16. Dabei ist der Betrag der Feldstärke im Bereich des Gate-Oxids am höchsten. Die Kurve 18 zeigt den durch die Kompensationsschicht 16 optimierten Feldstärkeverlauf mit deutlich geringerer Feldstärke im Bereich des Gate-Oxids. Der Transistor 10 enthält unterhalb der Basiszone 14 eine optionale stark n-dotierte Schicht 19 zum Begrenzen beziehungsweise Stoppen des elektrischen Feldes. Zwischen der Schicht 19 und der Anode 15 ist eine p-dotierte Schicht 20 angeordnet. Auch in diesem Bereich verändert die Kompensationsschicht 16 den Verlauf der Feldstärke. So erstreckt sich der Feldstärkeverlauf durch die
Kompensationsschicht 16 weiter in Richtung der Anode 15.
Die technologische Umsetzung beziehungsweise Herstellung der oben gezeigten Bauelemente in Form von SiC-Trench-Transistoren 1 , 10 erfolgt in zwei
Epitaxieschritten, wobei nach der ersten Epitaxie, bei der auf einem zweiten Anschluss (Drain 5, Anode 15) die Epitaxieschicht (Driftzone 4, Basiszone 14) aufgebracht wird, die Kompensationsschicht 6 beziehungsweise 16 implantiert beziehungsweise strukturiert implantiert wird. In einem zweiten Epitaxieschritt oder sonstigem Schritt wird anschließend der Gatebereich (Body, Source beziehungsweise Katode) hergestellt.

Claims

Ansprüche
SiC-Trench-Transistor mit einem ersten Anschluss (2; 12), einer vertikal zwischen einem Gate-Trench (3; 13) und einem zweiten Anschluss (5; 15) angeordneten Epitaxieschicht (4; 14), dadurch gekennzeichnet, dass eine sich horizontal erstreckende Kompensationsschicht (6; 16) in der
Epitaxieschicht (4; 14) vorgesehen ist, die eine effektive Dotierung mit entgegengesetztem Typ zu der Dotierung der Epitaxieschicht (4; 14) aufweist.
SiC-Trench-Transistor nach Anspruch 1 , wobei das arithmetische Mittel der Dotierung der Kompensationsschicht (6; 16) der Dotierung mit
entgegengesetztem Typ entspricht.
SiC-Trench-Transistor nach Anspruch 1 oder 2, wobei der Transistor (1) ein SiC-Trench-MOSFET ist, der erste Anschluss ein Source-Anschluss (2), der zweite Anschluss eine Drainstruktur (5) und die Epitaxieschicht eine
Driftzone (4) ist.
SiC-Trench-Transistor nach Anspruch 3, wobei die Kompensationsschicht (6) Durchgänge (6a) mit einer Dotierung vom Typ der Driftzone aufweist.
SiC-Trench-Transistor nach Anspruch 3 oder 4, wobei die
Kompensationsschicht (6) eine alternierende Folge von p-dotierten (6b) und n-dotierten (6a) Gebieten in einer Flächenrichtung der
Kompensationsschicht (6) aufweist.
SiC-Trench-Transistor nach einem der Ansprüche 3 bis 5, wobei die
Kompensationsschicht (6) ein alternierendes Muster von p-dotierten (6b) und n-dotierten (6a) Gebieten in zwei Flächenrichtungen der
Kompensationsschicht (6) aufweist.
7. SiC-Trench-Transistor nach Anspruch 1 oder 2, wobei der Transistor (10) ein SiC-Trench-IGBT ist, der erste Anschluss ein Kathoden-Anschluss (12), der zweite Anschluss ein Anoden-Anschluss (15) und die Epitaxieschicht eine Basiszone (14) ist.
8. SiC-Trench-Transistor nach Anspruch 7, wobei die Kompensationsschicht (16) eine niedrige homogene Dotierung vom entgegengesetzten Typ aufweist.
SiC-Trench-Transistor nach Anspruch 3 oder 7 oder 8, wobei die
Kompensationsschicht (16) einen Abstand von maximal 25% der
Driftzonendicke (4; 14) zum Gate-Trench (13) aufweist.
10. Verfahren zur Herstellung eines SiC-Trench-Transistors (1 ; 10), mit den
folgenden Schritten:
- Vorsehen einer Epitaxieschicht (4; 14) auf einen zweiten Anschluss (5;
15) des SiC-Trench-Transistors (1 ; 10);
- Implantieren einer sich horizontal erstreckenden Kompensationsschicht (6; 16) in die Epitaxieschicht (4; 14), die eine effektive Dotierung mit entgegengesetztem Typ zu der Dotierung der Epitaxieschicht (4; 14) aufweist; und
- Vorsehen eines ersten Anschlusses (2; 12) und eines Gate-Trenchs (3;
13) oberhalb der Kompensationsschicht (6; 16).
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