DE102021132174A1 - Sic-vorrichtungen mit abschirmstruktur - Google Patents

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Michael Hell
Rudolf Elpelt
Caspar Leendertz
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Infineon Technologies AG
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Abstract

Eine Halbleitervorrichtung enthält: ein SiC-Substrat (102); eine Vorrichtungsstruktur in oder auf dem SiC-Substrat (102), das während eines Betriebs der Halbleitervorrichtung einem elektrischen Feld ausgesetzt ist; ein Stromleitungsgebiet (122) eines ersten Leitfähigkeitstyps im SiC-Substrat (102), das an die Vorrichtungsstruktur grenzt; und ein Abschirmgebiet (124) eines zweiten Leitfähigkeitstyps, das dem Stromleitungsgebiet (122) lateral benachbart und dafür konfiguriert ist, die Vorrichtungsstruktur zumindest teilweise von dem elektrischen Feld abzuschirmen. Das Abschirmgebiet (124) weist eine höhere Netto-Dotierungskonzentration als das Stromleitungsgebiet (122) auf und hat eine Länge (L), die von einer ersten Position, die einer Unterseite der Vorrichtungsstruktur entspricht, bis zu einer zweiten Position gemessen wird, die einer Unterseite des Abschirmgebiets (124) entspricht. Das Stromleitungsgebiet (122) weist eine Breite (d) auf, die zwischen gegenüberliegenden lateralen Seiten des Stromleitungsgebiets (122) gemessen wird, und L/d liegt in einem Bereich von 1 bis 10.

Description

  • HINTERGRUND
  • SiC-(Siliziumcarbid)-Leistungsvorrichtungen stellen im Vergleich zu Si-Leistungsvorrichtungen einen reduzierten Driftzonenwiderstand bereit, da SiC-Leistungsvorrichtungen größere elektrische Felder tolerieren können, bevor ein Durchbruch stattfindet. Aufgrund dieser größeren elektrischen Felder ist eine geeignete bzw. angemessene Abschirmung des GateOxids von SiC-Leistungs-FETs (Feldeffekttransistoren) wie etwa MOSFETs (Metall-Oxid-Halbleiter-Feldeffekttransistoren), JFETs (Junction- bzw. Sperrschicht-FETs), FinFETs (finFETs) ein limitierender Faktor beim Erreichen einer langfristigen Zuverlässigkeit bzw. Betriebssicherheit. Im Prinzip ist eine Abschirmung für Vorrichtungen mit planaren Gates erforderlich und besonders entscheidend für Vorrichtungen mit Graben-Gates. Ein Graben-Gate reicht tiefer in das SiC-Substrat und weist abgerundete Ecken auf, was zu einem verstärkten Zusammendrängen eines Feldes bzw. Field-Crowding führt.
  • Eine Gate-Oxidabschirmung für n-Kanal-SiC-Leistungsvorrichtungen wird typischerweise durch eine vergrabene Implantation vom p-Typ realisiert. Jedoch führen Beschränkungen der Implantationsenergie für Aluminium (Dotierstoff vom p-Typ) in großen Dosen zu einer sehr begrenzten Tiefe von etwa nur 500 nm (Nanometer) unterhalb des Gate-Grabenbodens für die Abschirmgebiete vom p-Typ. Zwischen benachbarten Abschirmgebieten vom p-Typ gibt es ein Gebiet vom n-Typ, durch das Strom fließt, wenn die SiC-Vorrichtung eingeschaltet ist. Dieses Gebiet vom n-Typ hat eine typische Breite von zumindest 1 µm (Mikrometer) oder mehr. Dementsprechend hängt das elektrische Feld beim Gate-Oxid empfindlich von der Gate-Grabentiefe, der Breite des Gebiets vom n-Typ zwischen benachbarten Abschirmgebieten vom p-Typ und dem Drainpotential ab.
  • Dieses Problem verschärft sich für Dual-Kanal-Designs, welche beide Gate-Grabenseitenwände als Kanalgebiete nutzen. Dual-Kanal-Designs erfordern eine vergrößerte Breite des Gebiets vom n-Typ zwischen benachbarten Abschirmgebieten vom p-Typ. Um eine angemessene Abschirmung sicherzustellen, muss jedoch der laterale Abstand zwischen dem Rand der Abschirmgebiete vom p-Typ und jeder Grabenseitenwand im Vergleich zu einem einseitigen Kanal-Design reduziert werden. Dies führt zu einer zusätzlichen Herausforderung, die Schwellenspannung des SiC-FET stabil zu halten, da es einen p-Implantationsausläufer am Rand der Maske gibt, die die p-Dotierstoffimplantation im Gebiet vom n-Typ während der Implantation blockiert. Dieser Ausläufer reicht vom lateralen Rand der p-Dotierstoffimplantation bis zur Oberfläche des SiC-Substrats. Der Ausläufer kann den Grabenseitenwänden nahekommen und macht die Kanaldotierung empfindlich gegenüber der Grabenbreite und der Breite des Gebiets vom n-Typ zwischen benachbarten Abschirmgebieten vom p-Typ. Die Sicherstellung, dass dieser Ausläufer von den Grabenseitenwänden ferngehalten wird, ist eine wesentliche technische Herausforderung für die Realisierung von Dual-Kanal-Designs.
  • Eine andere Möglichkeit, das Gate-Oxid bei einem Graben-Design mit zweiseitigem Kanal abzuschirmen, ist eine Implantation vom p-Typ unterhalb des Grabens. In diesem Fall muss jedoch die Implantation vom p-Typ mit dem Sourcekontakt verbunden sein, was eine Unterbrechung des Kanalgebiets in der Richtung entlang dem Graben erfordert. Dies erhöht den RonA (EIN-Widerstand pro Einheitsfläche), und derartige dreidimensionale Designs machen die Herstellung der Struktur komplizierter.
  • Folglich besteht ein Bedarf an einer verbesserten Abschirmstruktur für SiC-Vorrichtungen.
  • ZUSAMMENFASSUNG
  • Die Erfindung ist in den unabhängigen Ansprüchen definiert. Weitere Ausführungsformen sind in den abhängigen Ansprüchen definiert. Gemäß einer Ausführungsform einer Halbleitervorrichtung weist die Halbleitervorrichtung auf: ein SiC-Substrat; eine Vorrichtungsstruktur in oder auf dem SiC-Substrat, die während eines Betriebs der Halbleitervorrichtung einem elektrischen Feld ausgesetzt ist; ein Stromleitungsgebiet eines ersten Leitfähigkeitstyps im SiC-Substrat, das an die Vorrichtungsstruktur grenzt; und ein Abschirmgebiet eines zweiten Leitfähigkeitstyps, das dem Stromleitungsgebiet lateral benachbart und dafür konfiguriert ist, die Vorrichtungsstruktur zumindest teilweise von dem elektrischen Feld abzuschirmen, wobei das Abschirmgebiet eine höhere Netto-Dotierungskonzentration als das Stromleitungsgebiet aufweist, wobei das Abschirmgebiet eine Länge (L) aufweist, die von einer ersten Position, die einer Unterseite der Vorrichtungsstruktur entspricht, bis zu einer zweiten Position gemessen wird, die einer Unterseite des Abschirmgebiets entspricht, wobei das Stromleitungsgebiet eine Breite (d) aufweist, die zwischen gegenüberliegenden lateralen Seiten des Stromleitungsgebiets gemessen wird, wobei L/d in einem Bereich von 1 bis 10 liegt.
  • Gemäß einer Ausführungsform eines Verfahrens zum Herstellen einer Halbleitervorrichtung weist das Verfahren auf: ein Ausbilden einer Vorrichtungsstruktur in oder auf dem SiC-Substrat, wobei die Vorrichtungsstruktur während eines Betriebs der Halbleitervorrichtung einem elektrischen Feld ausgesetzt ist; ein Ausbilden eines Stromleitungsgebiets eines ersten Leitfähigkeitstyps in dem SiC-Substrat, das an die Vorrichtungsstruktur grenzt; und ein Ausbilden eines Abschirmgebiets eines zweiten Leitfähigkeitstyps, das dem Stromleitungsgebiet lateral benachbart ist, wobei das Abschirmgebiet dafür konfiguriert ist, die Vorrichtungsstruktur zumindest teilweise von dem elektrischen Feld abzuschirmen, wobei das Stromleitungsgebiet und das Abschirmgebiet so ausgebildet sind, dass: das Abschirmgebiet eine höhere Netto-Dotierungskonzentration als das Stromleitungsgebiet aufweist; das Abschirmgebiet eine Länge (L) aufweist, die von einer ersten Position, die einer Unterseite der Vorrichtungsstruktur entspricht, bis zu einer zweiten Position gemessen wird, die einer Unterseite des Abschirmgebiets entspricht; das Stromleitungsgebiet eine Breite (d) aufweist, die zwischen gegenüberliegenden lateralen Seiten des Stromleitungsgebiets gemessen wird; und L/d in einem Bereich von 1 bis 10 liegt.
  • Der Fachmann wird zusätzliche Merkmale und Vorteile beim Lesen der folgenden detaillierten Beschreibung und beim Betrachten der beiliegenden Zeichnungen erkennen.
  • Figurenliste
  • Die Elemente der Zeichnungen sind nicht notwendigerweise zueinander maßstabsgetreu. Gleiche Bezugszeichen bezeichnen entsprechende ähnliche Teile. Die Merkmale der verschiedenen veranschaulichten Ausführungsformen können kombiniert werden, es sei denn, sie schließen einander aus. Ausführungsformen sind in den Zeichnungen dargestellt und werden in der Beschreibung, die folgt, im Detail erläutert.
    • 1 bis 8 veranschaulichen jeweilige partielle Querschnittsansichten verschiedener Ausführungsformen von Halbleitervorrichtungen mit einer Abschirmstruktur.
    • 9 veranschaulicht partielle Querschnittsansichten einer Ausführungsform eines Verfahrens zum Herstellen der in 1 bis 8 dargestellten Abschirmstruktur.
    • 10 veranschaulicht partielle Querschnittsansichten einer anderen Ausführungsform eines Verfahrens zum Herstellen der in 1 bis 8 dargestellten Abschirmstruktur.
    • 11 veranschaulicht eine vereinfachte partielle Draufsicht von oben einer Ausführungsform, gemäß der ein Stromleitungsgebiet und ein Abschirmgebiet der Vorrichtung parallel zum Gate-Graben angeordnet sind.
    • 12 veranschaulicht eine vereinfachte partielle Draufsicht von oben einer Ausführungsform, gemäß der das Stromleitungsgebiet und das Abschirmgebiet quer zum Gate-Graben angeordnet sind.
  • DETAILLIERTE BESCHREIBUNG
  • Hierin wird eine verbesserte Abschirmstruktur für SiC-Vorrichtungen beschrieben. SiC-Vorrichtungen, die die Abschirmstruktur enthalten, können Transistoren mit planaren Gates oder Graben-Gates oder Dioden wie etwa Schottky-Dioden sein. Im Fall einer SiC-Vorrichtung mit Graben-Gates kann ein Kanalgebiet entlang einer oder beiden Seitenwänden der Gate-Gräben vorgesehen sein. In einigen Fällen kann die SiC-Vorrichtung eine Superjunction-(SJ-)Struktur aufweisen, die abwechselnde Gebiete eines Halbleitermaterials vom n-Typ und p-Typ, die im SiC-Substrat ausgebildet sind, enthält. Die Superjunction-Struktur ermöglicht, dass die Vorrichtung ihre volle Spannung durch Ausgleichen einer zusätzlichen Ladung in der Driftzone (z. B. n-Ladung für eine n-Kanal-Vorrichtung) durch benachbart positionierte Gebiete des entgegengesetzten Leitfähigkeitstyps (z. B. p-Typ für eine n-Kanal-Vorrichtung) blockiert bzw. sperrt, was zumindest zwei Freiheitsgrade beim Einstellen bzw. Festlegen des Durchlass- bzw. Einschaltwiderstands und der Sperrspannung der Vorrichtung erlaubt. Für jeden Typ einer SiC-Vorrichtung werden tiefere Implantationen genutzt, um die Abschirmstruktur mit Abmessungen auszubilden, die die als Ziel gesetzte Abschirmung, z. B. Gate-Oxidabschirmung, verbessern.
  • Als Nächstes werden verschiedene Ausführungsformen der Abschirmstruktur für verschiedene Arten von SiC-Vorrichtungen detaillierter beschrieben. Während die Abschirmstruktur im Zusammenhang mit SiC als das Basishalbleitermaterial beschrieben wird, können statt SiC andere Arten von Halbleitern mit breiter Bandlücke verwendet werden. Der Begriff „Halbleiter mit breiter Bandlücke“, wie er hierin verwendet wird, bezieht sich auf jedes beliebige Halbleitermaterial mit einer größeren Bandlücke als 1,5 eV. Beispielsweise schließt der Begriff „Halbleiter mit breiter Bandlücke“ SiC und GaN (Galliumnitrid) ein. Es können noch andere Halbleitermaterialien mit breiter Bandlücke verwendet werden. In den folgenden Ausführungsformen ist für eine n-Kanal-Vorrichtung der erste Leitfähigkeitstyp ein n-Typ und ist der zweite Leitfähigkeitstyp ein p-Typ, und für eine p-Kanal-Vorrichtung ist der erste Leitfähigkeitstyp ein p-Typ und ist der zweite Leitfähigkeitstyp ein n-Typ.
  • 1 veranschaulicht eine partielle Querschnittsansicht einer Ausführungsform einer Halbleitervorrichtung 100, die ein SiC-Substrat 102 enthält. Das SiC-Substrat 102 kann einen Basishalbleiter und eine oder mehr auf dem Basishalbleiter aufgewachsene epitaktische Schichten enthalten. Eine in oder auf dem SiC-Substrat 102 ausgebildete Vorrichtungsstruktur ist während des Betriebs der Halbleitervorrichtung 100 einem elektrischen Feld ausgesetzt. Gemäß der in 1 veranschaulichten Ausführungsform ist die Vorrichtungsstruktur eine im SiC-Substrat 102 ausgebildete Graben-Transistor- Gate-Struktur.
  • Die Graben-Transistor-Gate-Struktur enthält einen z. B. durch Ätzen im SiC-Substrat 102 ausgebildeten Gate-Graben 104, ein Gate-Dielektrikum 106, das die Seitenwände 108 und den Boden 110 des Gate-Grabens 104 auskleidet, und eine Gate-Elektrode 112, die durch das Gate-Dielektrikum 106 vom SiC-Substrat 102 getrennt ist. Gemäß der in 1 veranschaulichten Ausführungsform ist die Halbleitervorrichtung 100 ein Transistor mit Graben-Gate, und die Graben-Transistor-Gate-Struktur ist Teil einer Transistorzelle. Die Halbleitervorrichtung 100 kann einige 10, einige 100, einige 1000 oder noch mehr dieser Transistorzellen enthalten, um einen Leistungs-FET wie etwa einen MOSFET, JFET, FinFET etc. auszubilden. Jede Transistorzelle enthält auch ein Sourcegebiet 114 eines ersten Leitfähigkeitstyps und ein Bodygebiet 116 eines dem ersten Leitfähigkeitstyp entgegengesetzten zweiten Leitfähigkeitstyps, die entlang den Seitenwänden 108 des Gate-Grabens 104 angeordnet sind. Das Bodygebiet 116 trennt das Sourcegebiet 114 von einer Driftzone 118 des ersten Leitfähigkeitstyps. Ein Draingebiet 120 des ersten Leitfähigkeitstyps grenzt an der dem Sourcegebiet 114 entgegengesetzten Seite des SiC-Substrats 102 an die Driftzone 118. Gemäß der in 1 veranschaulichten Ausführungsform bildet sich ferner ein Kanalgebiet im Bodygebiet 116 entlang beiden Seitenwänden 108 des Gate-Grabens 104 aus, wenn an die Gate-Elektrode 112 eine geeignete Spannung angelegt wird.
  • Die Halbleitervorrichtung 100 enthält auch ein Stromleitungsgebiet 122 des ersten Leitfähigkeitstyps im SiC-Substrat 102 unterhalb der Vorrichtungsstruktur und an diese angrenzend. Gemäß der in 1 veranschaulichten Ausführungsform grenzt das Stromleitungsgebiet 122 an den Boden 110 des Gate-Grabens 104 und ist ein JFET-(Junction-Feldeffekttransistor-)Gebiet.
  • Die Halbleitervorrichtung 100 enthält auch ein Abschirmgebiet 124 des zweiten Leitfähigkeitstyps. Das Abschirmgebiet 124 ist dem Stromleitungsgebiet 122 lateral benachbart und dafür konfiguriert, die Vorrichtungsstruktur während eines Betriebs der Halbleitervorrichtung 100 zumindest teilweise von einem elektrischen Feld abzuschirmen. Gemäß der in 1 veranschaulichten Ausführungsform ist das Abschirmgebiet 124 dafür konfiguriert, während eines Betriebs der Halbleitervorrichtung 100 das Gate-Dielektrikum 106 im Gate-Graben 104 zumindest teilweise von einem elektrischen Feld abzuschirmen. Der Gate-Graben 104 kann abgerundete Ecken aufweisen, was zu einem verstärkten Field-Crowding führt, und das Abschirmgebiet 124 begrenzt das elektrische Feld in diesem Gebiet der Graben-Transistor-Gate-Struktur.
  • Das Abschirmgebiet 124 weist eine höhere Netto-(Gesamt-) Dotierungskonzentration als das Stromleitungsgebiet 122 auf, so dass, wenn die Halbleitervorrichtung 100 durch Anlegen einer positiven Spannung an das Draingebiet 120 abgereichert bzw. verarmt wird, das Stromleitungsgebiet 122, aber nicht das Abschirmgebiet 124 in der lateralen (horizontalen) Richtung verarmt wird. Das Abschirmgebiet 124 weist auch eine Länge (L) auf, die von einer ersten Position, die einer Unterseite der Vorrichtungsstruktur entspricht, bis zu einer zweiten Position gemessen wird, die einer Unterseite 126 des Abschirmgebiets 124 entspricht. Gemäß der in 1 veranschaulichten Ausführungsform entspricht die erste Position, von der aus die Länge des Abschirmgebiets 124 gemessen wird, dem Boden 110 des Gate-Grabens 104. Das Stromleitungsgebiet 122 weist eine Breite (d) auf, die zwischen gegenüberliegenden lateralen Seiten 128 des Stromleitungsgebiets 122 gemessen wird. Das Verhältnis L/d liegt in einem Bereich von 1 bis 10, um eine effektive Abschirmung durch das Abschirmgebiet 124 sicherzustellen. In einer Ausführungsform beträgt das Verhältnis L/d 5 oder weniger.
  • Eine effektive Abschirmung in 1 meint, dass das Abschirmgebiet 124 sicherstellt, dass die Größe des elektrischen Feldes, das das Gate-Dielektrikum 106 während eines Betriebs der Halbleitervorrichtung 100 durchdringt, eine kritische Größe des elektrischen Feldes des Gate-Dielektrikums 106 nicht übersteigt, was somit einen Durchbruch des Gate-Dielektrikums 106 während der Lebensdauer der Halbleitervorrichtung 100 vermeidet. Falls L/d zu gering (z. B. <1) ist, ist die Abschirmung des Gate-Dielektrikums 106 gegen das Drainpotential weniger effektiv und kann ein dielektrischer Durchbruch auftreten. Falls L/d zu groß (z. B. > 10) ist, ist das Stromleitungsgebiet 122 erweitert und wird somit RonA ohne eine weitere Verbesserung der Gate-Oxidabschirmung erhöht. Falls jedoch ein niedriger Sättigungsstrom erwünscht ist, kann L/d aus dem Bereich 1 bis 10 fallen.
  • Die hierin beschriebene L/d-Designregel gilt unabhängig vom genauen Design des oberen Teils der Vorrichtungszelle, wie etwa eines einseitigen Kanals, eines zweiseitigen Kanals oder Modifikationen in der Driftzone 118 wie etwa durch Einbeziehen einer Superjunction-Struktur. Vorrichtungsstrukturen mit planaren Gates können ebenfalls aus den L/d-Design-Kriterien Nutzen ziehen. Allerdings kann eine zu starke Reduzierung der Gate-Drain-Kapazität (CGD) zu Schwierigkeiten beim Steuern des Schaltverhaltens der Transistorvorrichtung führen. In diesem Fall kann die Netto-Dotierungskonzentration Nsh des Abschirmgebiets 124 reduziert werden und/oder kann die Länge „L“ des Stromleitungsgebiets 122 reduziert werden, um CGD abzustimmen, so dass eine geeignete Steuerung der Vorrichtung erzielt wird.
  • Im Fall einer Begrenzung durch L kann die Breite „d“ des Stromleitungsgebiets 122 so klein wie möglich gemacht werden, um sicherzustellen, dass L/d in einem Bereich von 1 bis 10 liegt. Falls L größer sein kann, kann man d größer machen, was wiederum das hierin vorher beschriebene Problem eines Implantationsausläufers reduziert/vermeidet. Falls das Abschirmgebiet 124 und das Stromleitungsgebiet 122 unter Ausnutzung von mehr als einer epitaktischen Schicht ausgebildet werde, kann das Problem des Implantationsausläufers ebenfalls vermieden werden, indem man die epitaktische Schicht bis zum Boden 110 des Gate-Grabens 104 wachsen lässt, was den Ausläufer nahe dem Gate-Dielektrikum 106, insbesondere an der Seitenwand 108, vermeiden sollte.
  • Die durch das Abschirmgebiet 124 gelieferte Abschirmeffektivität kann auf mehrere Weisen definiert werden. Beispielsweise können Dotierstoffe des zweiten Leitfähigkeitstyps so in das Abschirmgebiet 124 implantiert werden, dass Nsh/Ndev in einem Bereich von 1,5 bis 100 liegt, wobei Nsh die Netto-Dotierungskonzentration des Abschirmgebiets 124 ist und Ndev die Netto-Dotierungskonzentration des Stromleitungsgebiets 122 ist. Mit 1, 5 ≤ Nsh/Ndev ≤ 100 und während einer Anlegung einer positiven Spannung an das Draingebiet 120 wird das Stromleitungsgebiet 122 in der lateralen Richtung, nicht aber das Abschirmgebiet 124 verarmt. In einer Ausführungsform kann Nsh/Ndev in einem Bereich von 3 bis 30 liegen.
  • In einem anderen Beispiel können Dotierstoffe des zweiten Leitfähigkeitstyps so in das Abschirmgebiet 124 implantiert werden, dass die Netto-Dotierungskonzentration (Nsh) des Abschirmgebiets 124 größer ist als Ncrit, wobei Ncrit = E-crit•ε0εr/ (e•L) gilt, Ecrit ein kritisches elektrisches Feld für einen Lawinendurchbruch des SiC-Substrats ist, ε0 die Vakuum-Permittivität ist, εr eine Dielektrizitätskonstante ist und e die Elektronenladung ist. Mit Nsh > Ncrit und während eine Spannung an das Draingebiet 120 angelegt ist, wird das Abschirmgebiet 124 von unten in der vertikalen Richtung nicht verarmt. In einer Ausführungsform liegt Nsh/Ncrit in einem Bereich 1,5 bis 100.
  • 2 veranschaulicht eine partielle Querschnittsansicht einer anderen Ausführungsform einer Halbleitervorrichtung 200 mit dem Abschirmgebiet 124. Die in 2 dargestellte Ausführungsform ist der in 1 dargestellten Ausführungsform ähnlich. Im Unterschied dazu enthält jedoch die Halbleitervorrichtung 200 von 2 ferner eine Superjunction-(SJ-)Struktur.
  • Die Superjunction-Struktur umfasst ein erstes Gebiet 202 des ersten Leitfähigkeitstyps unterhalb des Stromleitungsgebiets 122 und an dieses angrenzend und ein zweites Gebiet 204 des zweiten Leitfähigkeitstyps unterhalb des Abschirmgebiets 124 und an dieses angrenzend. Das erste SJ-Gebiet 202 des ersten Leitfähigkeitstyps ist durch horizontale Linien in 2 abgegrenzt, um die Position des ersten SJ-Gebiets 202 in Bezug auf das Stromleitungsgebiet 122, die Driftzone 118 und das zweite SJ-Gebiet 204 des zweiten Leitfähigkeitstyps anzugeben. Jedoch kann das erste SJ-Gebiet 202 mit dem Stromleitungsgebiet 122 und der Driftzone 118 des gleichen Leitfähigkeitstyps integral bzw. einteilig ausgebildet sein, kann aber eine andere Dotierungskonzentration als das Stromleitungsgebiet 122 und/oder die Driftzone 118 aufweisen.
  • Ein Ladungsausgleich ist zwischen den entgegengesetzt dotierten Halbleitergebieten 202, 204 der Superjunction-Struktur vorgesehen, um einen niedrigeren Widerstand (eine höhere Dotierung) der Driftzone 118 und somit einen niedrigeren RonA zu ermöglichen. Beispielsweise können die entgegengesetzt dotierten Halbleitergebiete 202, 204 der Superjunction-Struktur eine durchschnittliche Dotierungskonzentration von 1e16/cm3 bis 5e17/cm3 aufweisen. Der Ladungsausgleich kann erzielt werden, indem die Abmessungen, die Form und/oder Dotierungskonzentrationen der ersten und zweiten Gebiete 202, 204 der Superjunction-Struktur eingestellt werden. Insbesondere ist Na die Dotierungskonzentration des ersten SJ-Gebiets 202 des ersten Leitfähigkeitstyps, ist Wa die (horizontale) Breite des ersten SJ-Gebiets 202, ist Nb die Dotierungskonzentration des zweiten SJ-Gebiets 204 des zweiten Leitfähigkeitstyps und ist Wb die (horizontale) Breite des zweiten SJ-Gebiets 204, wobei in 2 Wb = Wb1 + Wb2 gilt. Während die Breite Wa des ersten SJ-Gebiets 202 in den Figuren gleich der Breite d des Stromleitungsgebiets 122 dargestellt ist, muss dies nicht der Fall sein. Wa kann größer oder kleiner als d sein.
  • In einer Ausführungsform gilt Na*Wa = Δ*Nb*Wb entlang zumindest einem Teil der Superjunction-Struktur und liegt Δ in einem Bereich von 2/3 bis 3/2. Das Design der Superjunction-Struktur kann ein beabsichtigtes Dotierungsprofil der Säulen 202, 204 in der vertikalen Richtung realisieren. Beispielsweise kann die Dotierung im oberen Teil der zweiten SJ-Gebiete 204 größer sein als im unteren Teil der zweiten SJ-Gebiete 204. Dementsprechend gilt für jeden horizontalen Querschnitt, der durch die Superjunction-Struktur in einer zur vorderen Hauptoberfläche des SiC-Substrats 102 parallelen Richtung genommen wird, Na*Wa = Δ*Nb*Wb, können/kann aber Na, Wa, Nb und/oder Wb in einer zur vorderen Hauptoberfläche des SiC-Substrats 102 senkrechten Richtung vertikal variieren.
  • Der Ladungsausgleich kann erzielt werden, indem die Abmessungen, die Form und/oder Dotierungskonzentrationen der ersten und zweiten Gebiete 202, 204 der Superjunction-Struktur eingestellt werden. Das SJ-Säulendesign kann symmetrisch oder asymmetrisch sein, wobei die Dotierungskonzentrationen Na, Nb der ersten und zweiten SJ-Gebiete 202, 204 dementsprechend eingestellt sind.
  • 3 veranschaulicht eine partielle Querschnittsansicht einer anderen Ausführungsform einer Halbleitervorrichtung 300 mit dem Abschirmgebiet 124. Die in 3 dargestellte Ausführungsform ist der in 1 dargestellten Ausführungsform ähnlich. Im Unterschied dazu weist jedoch die Halbleitervorrichtung 300 von 3 ein Transistor-Kanalgebiet an nur einer der Seitenwände 108 des Gate-Grabens 104 auf. Eine Erweiterung 302 des Abschirmgebiets 124 nimmt den Bereich des SiC-Substrats 102 zwischen der anderen Seitenwand 108 des Gate-Grabens 104 und dem benachbarten Abschirmgebiet 124 ein. Die Erweiterung 302 des Abschirmgebiets kann sich auch zumindest teilweise unter dem Boden 110 des Gate-Grabens 104 lateral erstrecken, wie in 3 dargestellt ist.
  • Alternativ dazu kann die Erweiterung 302 weggelassen werden und kann sich das Abschirmgebiet 124 unterhalb des Gate-Grabens 104 erstrecken, wobei zumindest ein Teil des Abschirmgebiets 124 mit der Oberfläche verbunden gehalten wird, um einen Kontakt auszubilden.
  • 4 veranschaulicht eine partielle Querschnittsansicht einer anderen Ausführungsform einer Halbleitervorrichtung 400 mit dem Abschirmgebiet 124. Die in 4 dargestellte Ausführungsform repräsentiert eine Kombination oder Verschmelzung der in 2 und 3 dargestellten Ausführungsformen insofern, als die Halbleitervorrichtung 400 von 4 eine Superjunction-Struktur wie in 2 dargestellt und ein Transistor-Kanalgebiet an nur einer der Seitenwände 108 des Gate-Grabens 104 mit einer Erweiterung 302 des Abschirmgebiets 124 aufweist, die den Bereich des SiC-Substrats 102 zwischen der anderen Seitenwand 108 des Gate-Grabens 104 und dem benachbarten Abschirmgebiet 124 einnimmt, wie in 3 dargestellt ist. Die Erweiterung 302 des Abschirmgebiets kann sich ebenfalls zumindest teilweise unter dem Boden 110 des Gate-Grabens 104 lateral erstrecken, wie oben erläutert wurde.
  • 5 veranschaulicht eine partielle Querschnittsansicht einer anderen Ausführungsform einer Halbleitervorrichtung 500 mit dem Abschirmgebiet 124. Die in 5 dargestellte Ausführungsform ist der in 1 dargestellten Ausführungsform ähnlich. Im Unterschied dazu ist jedoch die Vorrichtungsstruktur der Halbleitervorrichtung 500 von 5 eine planare Transistor-Gate-Struktur. Die planare Transistor-Gate-Struktur umfasst ein auf einer ersten Hauptoberfläche 504 des SiC-Substrats 102 ausgebildetes Gate-Dielektrikum 502 und eine Gate-Elektrode 504, die auf dem Gate-Dielektrikum 502 ausgebildet und durch das Gate-Dielektrikum 502 von der ersten Hauptoberfläche 504 des SiC-Substrats 102 getrennt ist. Gemäß der in 5 veranschaulichten Ausführungsform grenzt an der Grenzfläche zwischen der Hauptoberfläche 504 des SiC-Substrats 102 und dem Gate-Dielektrikum 502 das Stromleitungsgebiet 122 an die Unterseite 508 des Gate-Dielektrikums 502. Ferner entspricht gemäß der in 5 veranschaulichten Ausführungsform die erste Position, von der aus die Länge L des Abschirmgebiets 124 gemessen wird, der Unterseite 508 des Gate-Dielektrikums 502. Das Abschirmgebiet 124 kann sich ebenfalls unter dem Bodygebiet 116 lateral erstrecken.
  • 6 veranschaulicht eine partielle Querschnittsansicht einer anderen Ausführungsform einer Halbleitervorrichtung 600 mit dem Abschirmgebiet 124. Gemäß dieser Ausführungsform ist die in 6 veranschaulichte Halbleitervorrichtung 600 eine Schottky-Diode und ist die Vorrichtungsstruktur der Halbleitervorrichtung 600 ein auf der ersten Hauptoberfläche 504 des SiC-Substrats 102 ausgebildeter Metallkontakt 602. Das Stromleitungsgebiet 122 grenzt an den Metallkontakt 602, um einen Schottky-Übergang 604 auszubilden. Beispielsweise kann der Metallkontakt 602 Pt, Ti, Ni, Cr, Mo, W, WSi und/oder Au aufweisen. Noch andere Metall- und/oder Metalllegierungskombinationen können für den Metallkontakt 602 genutzt werden. Gemäß der in 6 veranschaulichten Ausführungsform entspricht die erste Position, von der aus die Länge L des Abschirmgebiets 124 gemessen wird, dem Schottky-Übergang 604 und stellt die durch das Abschirmgebiet 124 bereitgestellte Abschirmung sicher, dass das elektrische Feld am Metallkontakt 602 nicht übermäßig groß wird, was zu Tunnelströmen über den Schottky-Übergang 604 führen kann.
  • 7 veranschaulicht eine partielle Querschnittsansicht einer anderen Ausführungsform einer Halbleitervorrichtung 700 mit dem Abschirmgebiet 124. Gemäß dieser Ausführungsform ist die in 7 veranschaulichte Vorrichtungsstruktur eine vertikale JFET-Struktur, bei der das Stromleitungsgebiet 122 den vertikalen Kanal 702 eines vertikalen JFET bereitstellt. Die Vorrichtungsstruktur umfasst ein hochdotiertes Gebiet (z. B. n++) 704 des ersten Leitfähigkeitstyps, das das Sourcegebiet des vertikalen JFET bildet, mit dem Draingebiet 120 an der entgegengesetzten Seite des Substrats 102. Die Vorrichtungsstruktur umfasst auch ein hochdotiertes Gebiet (z. B. p+) 706 des zweiten Leitfähigkeitstyps, das den vertikalen Kanal 702 von der Seite her berührt, um das Gate des vertikalen JFET bereitzustellen. Ein Teil 708 des Stromleitungsgebiets 122 kann sich unterhalb des Abschirmgebiets 124 erstrecken, um eine Stromspreizung in einer zur Driftzone 118 weisenden Richtung zu liefern.
  • 8 veranschaulicht eine partielle Querschnittsansicht einer anderen Ausführungsform einer Halbleitervorrichtung 800 mit dem Abschirmgebiet 124. Gemäß dieser Ausführungsform ist die in 8 veranschaulichte Vorrichtungsstruktur eine vertikale JFET-Struktur mit lateralem Kanal, bei der das Stromleitungsgebiet 122 sowohl eine laterale Kanalkomponente 802 als auch eine vertikale Kanalkomponente 804 eines vertikalen JFET mit lateralem Kanal vorsieht. Die Vorrichtungsstruktur enthält ein erstes hochdotiertes Gebiet (z. B. p+) 806 des zweiten Leitfähigkeitstyps, das die laterale Kanalkomponente 802 berührt, und ein zweites hochdotiertes Gebiet (z. B. p+) 808 des zweiten Leitfähigkeitstyps, das die vertikale Kanalkomponente 804 berührt, um das Gate des vertikalen JFET mit lateralem Kanal bereitzustellen. Die Vorrichtungsstruktur enthält auch ein hochdotiertes Gebiet (z. B. n++) 810 des ersten Leitfähigkeitstyps, das im zweiten hochdotierten Gebiet 808 des zweiten Leitfähigkeitstyps ausgebildet ist, und das das Sourcegebiet des vertikalen JFET mit lateralem Kanal bildet. Ein Teil 708 des Stromleitungsgebiets 122 kann sich unterhalb des Abschirmgebiets 124 erstrecken, um eine Stromspreizung in einer zur Driftzone 118 weisenden Richtung zu liefern.
  • Als Nächstes werden Ausführungsformen zum Ausbilden des Abschirmgebiets 124 beschrieben. Diese Ausführungsformen können genutzt werden, um die in 1 bis 8 dargestellten Halbleitervorrichtungen herzustellen.
  • 9 veranschaulicht eine erste Ausführungsform zum Ausbilden des Abschirmgebiets 124. Gemäß der in 9 veranschaulichten Ausführungsform wird das Abschirmgebiet 124 ausgebildet, indem eine Vielzahl epitaktischer Schichten des ersten Leitfähigkeitstyps aufgewachsen und eine maskierte Implantation von Dotierstoffen des zweiten Leitfähigkeitstyps in jede der epitaktischen Schichten in einer lateral ausgerichteten Art und Weise durchgeführt wird. Diese Ausführungsform kann im Fall einer begrenzten Implantationsenergie vorteilhaft sein. Alternativ dazu können die epitaktischen Schichten mit oder ohne niedrige beabsichtigte Dotierung aufgewachsen werden, gefolgt von einer Implantation von Dotierstoffen eines Leitfähigkeitstyps (flächendeckend oder maskiert) in die epitaktischen Schichten und einer anschließenden Implantation von Dotierstoffen des entgegengesetzten Leitfähigkeitstyps in die epitaktischen Schichten.
  • Schritt (a) zeigt einen SiC-Basiskörper 900 und eine auf dem SiC-Basiskörper 900 aufgewachsene, erste epitaktische Schicht 902 des ersten Leitfähigkeitstyps. Jeder beliebige standardmäßige epitaktische Prozess kann genutzt werden, um die erste epitaktische Schicht 902 auf dem SiC-Basiskörper 900 aufzuwachsen. In einer Ausführungsform ist der SiC-Basiskörper 900 ein SiC-Wafer und wird eine Vielzahl von Halbleitervorrichtungen, die jeweils das Abschirmgebiet 124 aufweisen, unter Verwendung des SiC-Wafers ausgebildet.
  • Schritt (b) zeigt einen ersten Implantationsprozess 904, währenddessen Dotierstoffe des ersten und zweiten Leitfähigkeitstyps in die erste epitaktische Schicht 902 implantiert werden. Die Dotierstoffe des ersten Leitfähigkeitstyps wie etwa Phosphor, Stickstoff etc. bilden das Stromleitungsgebiet 122 und das erste SJ-Gebiet 202 der optionalen Superjunction-Struktur in der ersten epitaktischen Schicht 902. Die Dotierstoffe des zweiten Leitfähigkeitstyps wie etwa Aluminium oder Bor bilden das Abschirmgebiet 124 und das zweite SJ-Gebiet 204 der optionalen Superjunction-Struktur in der ersten epitaktischen Schicht 902. Die Dotierstoffe des zweiten Leitfähigkeitstyps können mit Energien, z. B. bis zu etwa 1,7 MeV, bis zu 30 MeV oder höher, implantiert werden.
  • Schritt (c) zeigt eine auf der ersten epitaktischen Schicht 902 aufgewachsene, zweite epitaktische Schicht 906 des ersten Leitfähigkeitstyps. Jeder beliebige standardmäßige epitaktische Prozess kann genutzt werden, um die zweite epitaktische Schicht 906 auf der ersten epitaktischen Schicht 902 aufzuwachsen.
  • Schritt (d) zeigt einen zweiten Implantationsprozess 908, währenddessen Dotierstoffe des ersten und zweiten Leitfähigkeitstyps in die zweite epitaktische Schicht 902 implantiert werden. Die Dotierstoffe des ersten Leitfähigkeitstyps erweitern jeweils das Stromleitungsgebiet 122 und das erste SJ-Gebiet 202 der optionalen Superjunction-Struktur in die zweite epitaktische Schicht 906 und vertikal ausgerichtet mit dem Stromleitungsgebiet 122 und dem ersten SJ-Gebiet 202 der optionalen Superjunction-Struktur in der ersten epitaktischen Schicht 902. Die Dotierstoffe des zweiten Leitfähigkeitstyps erweitern jeweils ähnlich das Abschirmgebiet 124 und das zweite SJ-Gebiet 204 der optionalen Superjunction-Struktur in die zweite epitaktische Schicht 906 und vertikal ausgerichtet mit dem Abschirmgebiet 124 und des zweiten SJ-Gebiets 204 der optionalen Superjunction-Struktur in der zweiten epitaktischen Schicht 906. Schritte (c) und (d) können nach Wunsch viele Male wiederholt werden, um die gewünschte Länge „L“ für das Abschirmgebiet 124 zu ergeben.
  • Justierungs- bzw. Ausrichtungsmarkierungen können genutzt werden, um eine korrekte laterale Ausrichtung der Superjunction-Strukturen in den ersten und zweiten epitaktischen Schichten 902, 906 sicherzustellen. Die Ausrichtungsmarkierungen stellen sicher, dass die n- und p-Segmente verschiedener epitaktischer Schichten 902, 906 in Bezug aufeinander nicht lateral (horizontal) verschoben sind. Die p- und n-Segmente der sukzessiven epitaktischen Schichten 902, 906 werden miteinander verbunden, indem die Spitzen bzw. Peaks in die Tiefe der Vorrichtung ausgerichtet werden, z. B. durch Steuern der Dicke der epitaktischen Schichten. Das Abschirmgebiet 124 kann jedoch in der vertikalen Richtung über die kombinierte Dicke der epitaktischen Schichten 902, 906 nicht perfekt ausgerichtet sein. Eine solche Fehlausrichtung kann beabsichtigt sein, indem eine Stufe zwischen gestapelten Gebieten absichtlich ausgebildet wird, indem man eine absichtliche Fehlausrichtung ausnutzt. In jedem Fall (einer absichtlichen oder unabsichtlichen Fehlausrichtung) kann die resultierende Stufe ein kleineres „d“ (Breite des Stromleitungsgebiets 122) ergeben, um den Sättigungsstrom zu verringern.
  • Zusätzliche Merkmale werden dann im oberen Teil jeder Vorrichtungszelle ausgebildet. Beispielsweise kann im Fall einer Transistorvorrichtung mit planarem Gate ein Gate-Dielektrikum auf der obersten epitaktischen SiC-Schicht 906 ausgebildet werden und kann eine Gate-Elektrode auf dem Gate-Dielektrikum z. B. wie hierin vorher in Verbindung mit 5 beschrieben ausgebildet werden. Im Fall einer Transistorvorrichtung mit Graben-Gate kann ein Gate-Graben in eine oder mehrere der epitaktischen SiC-Schichten 902, 906 geätzt werden, können Seitenwände und der Boden des Gate-Grabens mit einem Gate-Dielektrikum ausgekleidet werden und kann eine Gate-Elektrode im Gate-Graben und vom umgebenden SiC-Material, z. B. wie hierin vorher in Verbindung mit 1 bis 4 vorher beschrieben, durch das Gate-Dielektrikum getrennt ausgebildet werden. Im Fall einer Schottky-Diode wird ein Metallkontakt auf der obersten epitaktischen SiC-Schicht 906 ausgebildet und grenzt das Stromleitungsgebiet 122 an den Metallkontakt, um einen Schottky-Übergang auszubilden, z. B. wie hierin vorher in Verbindung mit 6 beschrieben wurde. Im Fall eines JFET werden das Gate des zweiten Leitfähigkeitstyps und die Kanal- und Sourcegebiete des ersten Leitfähigkeitstyps in einer oder mehreren der epitaktischen SiC-Schichten 902, 906 realisiert, z. B. wie hierin vorher in Verbindung mit 7 und 8 beschrieben wurde. Im Fall eines FinFET ist die Gate-Struktur in einer oder mehreren der epitaktischen SiC-Schichten 902, 906 an zwei, drei oder vier Seiten des Kanals angeordnet oder um den Kanal gewickelt.
  • 10 veranschaulicht eine zweite Ausführungsform zum Ausbilden des Abschirmgebiets 124. Gemäß der in 10 veranschaulichten Ausführungsform wird das Abschirmgebiet 124 in einer einzigen epitaktischen Schicht des ersten Leitfähigkeitstyps ausgebildet.
  • Schritt (a) zeigt einen SiC-Basiskörper 1000 und eine auf dem SiC-Basiskörper 1000 aufgewachsene einzige epitaktische Schicht 1002 des ersten Leitfähigkeitstyps. Jeder beliebige standardmäßige epitaktische Prozess kann genutzt werden, um die epitaktische Schicht 1002 auf dem SiC-Basiskörper 1000 aufzuwachsen. In einer Ausführungsform ist der SiC-Basiskörper 1000 ein SiC-Wafer und wird eine Vielzahl von Halbleitervorrichtungen, die jeweils das Abschirmgebiet 124 aufweisen, unter Verwendung des SiC-Wafers ausgebildet.
  • Schritt (b) zeigt einen Implantationsprozess 1004, währenddessen Dotierstoffe des ersten und zweiten Leitfähigkeitstyps in die einzige epitaktische Schicht 1002 implantiert werden. Die Dotierstoffe des ersten Leitfähigkeitstyps bilden das Stromleitungsgebiet 122 und das erste SJ-Gebiet 202 der optionalen Superjunction-Struktur in der einzigen epitaktischen Schicht 1002 aus. Die Dotierstoffe des zweiten Leitfähigkeitstyps bilden das Abschirmgebiet 124 und das zweite SJ-Gebiet 204 der optionalen Superjunction-Struktur in der einzigen epitaktischen Schicht 1002 aus. Die Dotierstoffe des zweiten Leitfähigkeitstyps werden mit Energien mit mehreren Spitzen oder mit einem kontinuierlichen Energiespektrum implantiert. Beispielsweise erfordert eine Implantationstiefe für Aluminium von 5 µm eine Energie von etwa 20 MeV. In einer Ausführungsform reicht die Implantationsenergie für die Dotierstoffe des zweiten Leitfähigkeitstyps von wenigen (1, 2, 3 etc.) MeV bis einige 10 MeV. Das resultierende Abschirmgebiet 124 kann tiefer in der Vorrichtung aufgrund lateraler Streuung der implantierten Ionen breiter (weiter) sein.
  • Zusätzliche Merkmale der Vorrichtung werden dann im oberen Teil jeder Vorrichtungszelle ausgebildet. Im Fall einer Transistorvorrichtung mit planarem Gate kann beispielsweise ein Gate-Dielektrikum auf der einzigen epitaktischen SiC-Schicht 1002 ausgebildet werden und kann eine Gate-Elektrode auf dem Gate-Dielektrikum ausgebildet werden, z. B. wie hierin vorher in Verbindung mit 5 beschrieben wurde. Im Fall einer Transistorvorrichtung mit Graben-Gate kann ein Gate-Graben in der einzigen epitaktischen SiC-Schicht 1002 geätzt werden, können Seitenwände und der Boden des Gate-Grabens mit einem Gate-Dielektrikum ausgekleidet werden und kann eine Gate-Elektrode in dem Gate-Graben und, z. B. wie hierin vorher in Verbindung mit 1 bis 4 beschrieben, durch das Gate-Dielektrikum vom umgebenden SiC-Material getrennt ausgebildet werden. Im Fall einer Schottky-Diode wird ein Metallkontakt auf der einzigen epitaktischen SiC-Schicht 1002 ausgebildet und grenzt das Stromleitungsgebiet 122 an den Metallkontakt, um einen Schottky-Kontakt auszubilden, z. B. wie hierin zuvor in Verbindung mit 6 beschrieben wurde. Im Fall eines JFET werden das Gate des zweiten Leitfähigkeitstyps und die Kanal- und Sourcegebiete des ersten Leitfähigkeitstyps in der einzigen epitaktischen SiC-Schicht 1002 implementiert, z. B. wie hierin zuvor in Verbindung mit 7 und 8 beschrieben wurde. Im Fall eines FinFET wird die Gate-Struktur in der einzigen epitaktischen SiC-Schicht 1002 an zwei, drei oder vier Seiten des Kanals angeordnet oder um den Kanal gewickelt.
  • In 1 bis 5 sind die Gate-Strukturen als planare oder rechteckige Kanäle dargestellt. Im Allgemeinen kann die Gate-Elektrode auch eine unterschiedliche Form wie etwa eine V-Form aufweisen. In jedem Fall liegt das untere Ende einer FET-Vorrichtung dort, wo der niedrigste Punkt des Gate-Dielektrikums liegt.
  • Darüber hinaus können das Stromleitungsgebiet 122 und das Abschirmgebiet 124 parallel oder quer zum Gate-Graben 104 angeordnet werden.
  • 11 zeigt eine vereinfachte partielle Draufsicht von oben einer Ausführungsform, gemäß der das Stromleitungsgebiet 122 und das Abschirmgebiet 124 parallel zum Gate-Graben 104 angeordnet sind.
  • 12 zeigt eine vereinfachte partielle Draufsicht von oben einer Ausführungsform, gemäß der das Stromleitungsgebiet 122 und das Abschirmgebiet 124 quer zum Gate-Graben 104 angeordnet sind. Diese Ausführungsform kann z. B. in Superjunction-Vorrichtungen und dort genutzt werden, worin der Pitch der oberen Zelle und der Pitch der Superjunction nicht gleich sind.
  • Die hierin beschriebenen Ausführungsformen von Abschirmgebieten liefern zumindest die folgenden Vorteile:
    • - Für das gleiche maximale elektrische Feld Egox im Gate-Dielektrikum 106 im Sperrmodus, d. h. für eine große Source-Drain-Spannung VDS, kann die Dotierung (Ndev) im Stromleitungsgebiet 122 im Vergleich zu herkömmlichen Vorrichtungen größer sein, was RonA reduziert.
    • - Der Einfluss der Breite „d“ des Stromleitungsgebiets 122 auf Egox ist stark reduziert, was wiederum prozessinduzierte Variationen von Egox reduziert.
    • - Das elektrische Feld Egox des Gateoxids wird nahezu unabhängig von der angelegten Drainspannung, wenn das Stromleitungsgebiet 122 verarmt ist. Auf diese Weise kann die Gate-Drain-Kapazität CGD bei großen Spannungen VDS reduziert werden.
    • - Das minimale erreichbare Egox mit zunehmender Dotierung (Nsh) des Abschirmgebiets 124 für eine gegebene Breite „d“ des Stromleitungsgebiets 122 ist geringer als jenes, das herkömmlicherweise erreicht wurde, was die Zuverlässigkeit des GateOxids im Sperrmodus verbessert und möglicherweise eine Reduzierung der Dicke des Gate-Dielektrikums ermöglicht, was zu einem niedrigeren RonA führen kann.
    • - Das reduzierte erzielbare minimale Egox kann alternativ dazu genutzt werden, um das Stromleitungsgebiet 122 zu vergrößern, was dabei helfen kann, durch Prozessvariationen wie oben beschrieben induzierte Fluktuationen der Schwellenspannung zu reduzieren.
    • - Der reduzierte Einfluss des Drainpotentials auf den Kanal bei großer VDS kann die drain-induzierte Barrierenabsenkung (drain-induced barrier lowering, DIBL) reduzieren. Darüber hinaus kann die DIBL als Funktion von VDS sättigen, wenn das Stromleitungsgebiet 122 einmal verarmt ist. Der Sättigungswert kann dann durch die Dotierung Ndev des Stromleitungsgebiets 122, die Gate-Grabentiefe und die Gate-Grabenbreite abgestimmt werden.
    • - Ein schmaleres Stromleitungsgebiet 122 kann dabei helfen, den Sättigungsstrom zu reduzieren und somit die Kurzschlusszeit zu erhöhen. In diesem Fall können Verhältnisse von L/d > 2 oder abweichende Bedingungen bei den Dotierungskonzentrationen vorteilhaft werden, um niedrige Sättigungsströme zu erreichen.
  • Obgleich die vorliegende Offenbarung nicht so beschränkt ist, zeigen die folgenden nummerierten Beispiele einen oder mehrere Aspekte der Offenbarung.
  • Beispiel 1. Eine Halbleitervorrichtung, aufweisend: ein SiC-Substrat; eine Vorrichtungsstruktur in oder auf dem Substrat, die während eines Betriebs der Halbleitervorrichtung einem elektrischen Feld ausgesetzt ist; ein Stromleitungsgebiet eines ersten Leitfähigkeitstyps im SiC-Substrat, das an die Vorrichtungsstruktur grenzt; und ein Abschirmgebiet eines zweiten Leitfähigkeitstyps, das dem Stromleitungsgebiet lateral benachbart und dafür konfiguriert ist, die Vorrichtungsstruktur zumindest teilweise von dem elektrischen Feld abzuschirmen, wobei das Abschirmgebiet eine höhere Netto-Dotierungskonzentration als das Stromleitungsgebiet aufweist, wobei das Abschirmgebiet eine Länge (L) aufweist, die von einer ersten Position, die einer Unterseite der Vorrichtungsstruktur entspricht, bis zu einer zweiten Position gemessen wird, die einer Unterseite des Abschirmgebiets entspricht, wobei das Stromleitungsgebiet eine Breite (d) aufweist, die zwischen gegenüberliegenden lateralen Seiten des Stromleitungsgebiets gemessen wird, wobei L/d in einem Bereich von 1 bis 10 liegt.
  • Beispiel 2. Die Halbleitervorrichtung des Beispiels 1, wobei L/d 5 oder geringer ist.
  • Beispiel 3. Die Halbleitervorrichtung des Beispiels 1 oder 2, wobei Nsh/Ndev in einem Bereich von 1,5 bis 100 liegt, wobei Nsh die Netto-Dotierungskonzentration des Abschirmgebiets ist und Ndev die Netto-Dotierungskonzentration des Stromleitungsgebiets ist.
  • Beispiel 4. Die Halbleitervorrichtung des Beispiels 3, wobei Nsh/Ndev in einem Bereich von 3 bis 30 liegt.
  • Beispiel 5. Die Halbleitervorrichtung eines der Beispiele 1 bis 4, wobei die Netto-Dotierungskonzentration (Nsh) des Abschirmgebiets größer ist als Ncrit, wobei Ncrit = Ecrit• ε0εr/ (e•L) gilt, Ecrit eine kritische elektrische Feldstärke für einen Lawinendurchbruch des SiC-Substrats ist, ε0 die Vakuum-Permittivität ist, εr eine Dielektrizitätskonstante ist und e die Elektronenladung ist.
  • Beispiel 6. Die Halbleitervorrichtung des Beispiels 5, wobei Nsh/Ncrit in einem Bereich von 1,5 bis 100 liegt.
  • Beispiel 7. Die Halbleitervorrichtung eines der Beispiele 1 bis 6, wobei die Vorrichtungsstruktur eine planare Transistor-Gate-Struktur aufweist, die ein Gate-Dielektrikum auf einer ersten Hauptoberfläche des SiC-Substrats und eine durch das Gate-Dielektrikum von der ersten Hauptoberfläche getrennte Gate-Elektrode aufweist, wobei das Stromleitungsgebiet an eine Unterseite des Gate-Dielektrikums an einer Grenzfläche zwischen der ersten Hauptoberfläche des SiC-Substrats und dem Gate-Dielektrikum grenzt und wobei die erste Position, von der aus die Länge des Abschirmgebiets gemessen wird, der Unterseite des Gate-Dielektrikums entspricht.
  • Beispiel 8. Die Halbleitervorrichtung eines der Beispiele 1 bis 6, wobei die Vorrichtungsstruktur eine Graben-Transistor-Gate-Struktur aufweist, die einen Gate-Graben im SiC-Substrat, ein Seitenwände und einen Boden des Gate-Grabens auskleidendes Gate-Dielektrikum und eine durch das Gate-Dielektrikum vom SiC-Substrat getrennte Gate-Elektrode aufweist, wobei das Stromleitungsgebiet an den Boden des Gate-Grabens grenzt und wobei die erste Position, von der aus die Länge des Abschirmgebiets gemessen wird, dem Boden des Gate-Grabens entspricht.
  • Beispiel 9. Die Halbleitervorrichtung des Beispiels 8, ferner aufweisend ein Transistor-Kanalgebiet an beiden Seitenwänden des Gate-Grabens.
  • Beispiel 10. Die Halbleitervorrichtung eines der Beispiele 1 bis 6, wobei die Vorrichtungsstruktur einen Metallkontakt auf einer ersten Hauptoberfläche des SiC-Substrats aufweist, wobei das Stromleitungsgebiet an den Metallkontakt grenzt, um einen Schottky-Übergang auszubilden, und wobei die erste Position, von der aus die Länge des Abschirmgebiets gemessen wird, dem Schottky-Übergang entspricht.
  • Beispiel 11. Die Halbleitervorrichtung eines der Beispiele 1 bis 10, ferner aufweisend eine Superjunction-Struktur, die ein erstes Gebiet des ersten Leitfähigkeitstyps aufweist, das unterhalb des Stromleitungsgebiets liegt und an dieses grenzt, und ein zweites Gebiet des zweiten Leitfähigkeitstyps, das unterhalb des Abschirmgebiets liegt und an dieses grenzt, wobei Na eine Dotierungskonzentration des ersten Gebiets ist und Wa eine Breite des ersten Gebiets ist, wobei Nb eine Dotierungskonzentration des zweiten Gebiets ist und Wb eine Breite des zweiten Gebiets ist, wobei Na*Wa = Δ*Nb*Wb in einem horizontalen Querschnitt der Superjunction-Struktur gilt und wobei Δ in einem Bereich von 2/3 bis 3/2 liegt.
  • Beispiel 12. Die Halbleitervorrichtung eines der Beispiele 1 bis 11, wobei die Vorrichtungsstruktur ein JFET-Gate des zweiten Leitfähigkeitstyps aufweist und wobei das Stromleitungsgebiet an das JFET-Gate des zweiten Leitfähigkeitstyps grenzt.
  • Beispiel 13. Ein Verfahren zum Herstellen einer Halbleitervorrichtung, wobei das Verfahren aufweist: ein Ausbilden einer Vorrichtungsstruktur in oder auf dem SiC-Substrat, wobei die Vorrichtungsstruktur während eines Betriebs der Halbleitervorrichtung einem elektrischen Feld ausgesetzt ist; ein Ausbilden eines Stromleitungsgebiets eines ersten Leitfähigkeitstyps in dem SiC-Substrat, das an die Vorrichtungsstruktur grenzt; und ein Ausbilden eines Abschirmgebiets eines zweiten Leitfähigkeitstyps, das dem Stromleitungsgebiet lateral benachbart ist, wobei das Abschirmgebiet dafür konfiguriert ist, die Vorrichtungsstruktur zumindest teilweise von dem elektrischen Feld abzuschirmen, wobei das Stromleitungsgebiet und das Abschirmgebiet so ausgebildet sind, dass: das Abschirmgebiet eine höhere Netto-Dotierungskonzentration als das Stromleitungsgebiet aufweist; das Abschirmgebiet eine Länge (L) aufweist, die von einer ersten Position, die einer Unterseite der Vorrichtungsstruktur entspricht, bis zu einer zweiten Position gemessen wird, die einer Unterseite des Abschirmgebiets entspricht; das Stromleitungsgebiet eine Breite (d) aufweist, die zwischen gegenüberliegenden lateralen Seiten des Stromleitungsgebiets gemessen wird; und L/d in einem Bereich von 1 bis 10 liegt.
  • Beispiel 14. Das Verfahren des Beispiels 13, wobei ein Ausbilden der Vorrichtungsstruktur aufweist: ein Ausbilden eines Gate-Dielektrikums auf einer ersten Hauptoberfläche des SiC-Substrats; und ein Ausbilden einer Gate-Elektrode auf dem Gate-Dielektrikum, wobei das Stromleitungsgebiet an eine Unterseite des Gate-Dielektrikums an einer Grenzfläche zwischen der ersten Hauptoberfläche des SiC-Substrats und dem Gate-Dielektrikum grenzt, wobei die erste Position, von der aus die Länge des Abschirmgebiets gemessen wird, der Unterseite des Gate-Dielektrikums entspricht.
  • Beispiel 15. Das Verfahren des Beispiels 13, wobei ein Ausbilden der Vorrichtungsstruktur aufweist: ein Ätzen eines Gate-Grabens im SiC-Substrat; ein Auskleiden von Seitenwänden und eines Bodens des Gate-Grabens mit einem Gate-Dielektrikum; und ein Ausbilden einer Gate-Elektrode im Gate-Graben und durch das Gate-Dielektrikum vom SiC-Substrat getrennt, wobei das Stromleitungsgebiet an den Boden des Gate-Grabens grenzt, wobei die erste Position, von der aus die Länge des Abschirmgebiets gemessen wird, dem Boden des Gate-Grabens entspricht.
  • Beispiel 16. Das Verfahren eines der Beispiele 13 bis 15, wobei ein Ausbilden der Vorrichtungsstruktur aufweist: ein Ausbilden eines Metallkontakts auf einer ersten Hauptoberfläche des SiC-Substrats, wobei das Stromleitungsgebiet an den Metallkontakt grenzt, um einen Schottky-Übergang auszubilden, wobei die erste Position, von der aus die Länge des Abschirmgebiets gemessen wird, dem Schottky-Übergang entspricht.
  • Beispiel 17. Das Verfahren eines der Beispiele 13 bis 16, ferner aufweisend: ein Ausbilden einer Superjunction-Struktur, die ein erstes Gebiet des ersten Leitfähigkeitstyps aufweist, das unterhalb des Stromleitungsgebiets liegt und an dieses grenzt, und ein zweites Gebiet des zweiten Leitfähigkeitstyps, das unterhalb des Abschirmgebiets liegt und an dieses grenzt, wobei Na eine Dotierungskonzentration des ersten Gebiets ist und Wa eine Breite des ersten Gebiets ist, wobei Nb eine Dotierungskonzentration des zweiten Gebiets ist und Wb eine Breite des zweiten Gebiets ist, wobei Na*Wa = Δ*Nb*Wb in einem horizontalen Querschnitt der Superjunction-Struktur gilt und wobei Δ in einem Bereich von 2/3 bis 3/2 liegt.
  • Beispiel 18. Das Verfahren eines der Beispiele 13 bis 17, wobei ein Ausbilden des Abschirmgebiets aufweist: ein Implantieren von Dotierstoffen des zweiten Leitfähigkeitstyps in das Abschirmgebiet, sodass Nsh/Ndev in einem Bereich von 1,5 bis 100 liegt, wobei Nsh die Netto-Dotierungskonzentration des Abschirmgebiets ist und Ndev die Netto-Dotierungskonzentration des Stromleitungsgebiets ist.
  • Beispiel 19. Das Verfahren eines der Beispiele 13 bis 18, wobei ein Ausbilden des Abschirmgebiets aufweist: ein Implantieren von Dotierstoffen des zweiten Leitfähigkeitstyps in das Abschirmgebiet, sodass die Netto-Dotierungskonzentration (Nsh) des Abschirmgebiets größer ist als Ncrit und Ncrit = E-crit• ε0εr/ (e•L) gilt, wobei Ecrit eine kritische elektrische Feldstärke für einen Lawinendurchbruch des SiC-Substrats ist, ε0 die Vakuum-Permittivität ist, εr eine Dielektrizitätskonstante ist und e die Elektronenladung ist.
  • Beispiel 20. Das Verfahren eines der Beispiele 13 bis 19, wobei ein Ausbilden des Abschirmgebiets aufweist: ein Aufwachsen einer Vielzahl epitaktischer Schichten des ersten Leitfähigkeitstyps; und ein maskiertes Implantieren von Dotierstoffen des zweiten Leitfähigkeitstyps in jede der epitaktischen Schichten in einer lateral ausgerichteten Art und Weise.
  • Beispiel 21. Das Verfahren eines der Beispiele 13 bis 19, wobei ein Ausbilden des Abschirmgebiets aufweist: ein Aufwachsen einer Vielzahl epitaktischer Schichten; ein Implantieren von Dotierstoffen eines Leitfähigkeitstyps in die epitaktischen Schichten; und ein Implantieren von Dotierstoffen des entgegengesetzten Leitfähigkeitstyps in die epitaktischen Schichten.
  • Beispiel 22. Das Verfahren eines der Beispiele 13 bis 19, wobei ein Ausbilden der Abschirmgebiete aufweist: ein Aufwachsen einer einzigen epitaktischen Schicht des ersten Leitfähigkeitstyps; und ein Implantieren von Dotierstoffen des zweiten Leitfähigkeitstyps mit Energien mit mehreren Spitzen bzw. Peaks oder mit einem kontinuierlichen Energiespektrum.
  • Begriffe wie etwa „erster“, „zweiter“ und dergleichen werden verwendet, um verschiedene Elemente, Gebiete, Sektionen etc. zu beschreiben, und sollen nicht einschränkend sein. Gleiche Begriffe beziehen sich die Beschreibung hindurch auf gleiche Elemente.
  • Wie hierin verwendet sind die Begriffe „haben“, „enthalten“, „umfassen“, „aufweisen“ und dergleichen offene Begriffe, die das Vorhandensein der festgestellten Elemente oder Merkmale angeben, aber zusätzliche Elemente oder Merkmale nicht ausschließen. Die unbestimmten Artikel und die bestimmten Artikel sollen sowohl den Plural als auch den Singular umfassen, falls sich aus dem Zusammenhang nicht klar etwas anderes ergibt.
  • Obwohl spezifische Ausführungsformen hierin veranschaulicht und beschrieben sind, ist es für den Fachmann selbstverständlich, dass eine Vielzahl von alternativen und/oder äquivalenten Gestaltungen für die gezeigten und beschriebenen spezifischen Ausführungsformen herangezogen werden kann, ohne von dem Umfang der vorliegenden Erfindung abzuweichen. Diese Anmeldung soll daher jegliche Anpassungen oder Veränderungen der hier diskutierten spezifischen Ausführungsformen abdecken. Daher ist beabsichtigt, dass diese Erfindung lediglich durch die Patentansprüche und deren Äquivalente begrenzt ist.

Claims (22)

  1. Halbleitervorrichtung, aufweisend: ein SiC-Substrat (102); eine Vorrichtungsstruktur in oder auf dem SiC-Substrat, die während eines Betriebs der Halbleitervorrichtung einem elektrischen Feld ausgesetzt ist; ein Stromleitungsgebiet (122) eines ersten Leitfähigkeitstyps im SiC-Substrat (102), das an die Vorrichtungsstruktur grenzt; und ein Abschirmgebiet (124) eines zweiten Leitfähigkeitstyps, das dem Stromleitungsgebiet (122) lateral benachbart und dafür konfiguriert ist, die Vorrichtungsstruktur zumindest teilweise von dem elektrischen Feld abzuschirmen, wobei das Abschirmgebiet (124) eine höhere Netto-Dotierungskonzentration als das Stromleitungsgebiet (122) aufweist, wobei das Abschirmgebiet (124) eine Länge (L) aufweist, die von einer ersten Position, die einer Unterseite der Vorrichtungsstruktur entspricht, bis zu einer zweiten Position gemessen wird, die einer Unterseite des Abschirmgebiets (124) entspricht, wobei das Stromleitungsgebiet (122) eine Breite (d) aufweist, die zwischen gegenüberliegenden lateralen Seiten des Stromleitungsgebiets (122) gemessen wird, wobei L/d in einem Bereich von 1 bis 10 liegt.
  2. Halbleitervorrichtung nach Anspruch 1, wobei L/d 5 oder weniger beträgt.
  3. Halbleitervorrichtung nach einem der vorhergehenden Ansprüche, wobei Nsh/Ndev in einem Bereich von 1,5 bis 100 liegt, wobei Nsh die Netto-Dotierungskonzentration des Abschirmgebiets (124) ist und Ndev die Netto-Dotierungskonzentration des Stromleitungsgebiets (122) ist.
  4. Halbleitervorrichtung nach Anspruch 3, wobei Nsh/Ndev in einem Bereich von 3 bis 30 liegt.
  5. Halbleitervorrichtung nach einem der vorhergehenden Ansprüche, wobei die Netto-Dotierungskonzentration (Nsh) des Abschirmgebiets (124) größer ist als Ncrit, wobei Ncrit = E-crit • ε0εr/ (e • L) gilt, Ecrit eine kritische elektrische Feldstärke für einen Lawinendurchbruch des SiC-Substrats ist, ε0 die Vakuum-Permittivität ist, εr eine Dielektrizitätskonstante ist und e die Elektronenladung ist.
  6. Halbleitervorrichtung nach Anspruch 5, wobei Nsh/Ncrit in einem Bereich von 1,5 bis 100 liegt.
  7. Halbleitervorrichtung nach einem der vorhergehenden Ansprüche, wobei die Vorrichtungsstruktur eine planare Transistor-Gate-Struktur aufweist, die ein Gate-Dielektrikum (502) auf einer ersten Hauptoberfläche (504) des SiC-Substrats (102) und eine durch das Gate-Dielektrikum (502) von der ersten Hauptoberfläche (504) getrennte Gate-Elektrode (506) aufweist, wobei das Stromleitungsgebiet (122) an eine Unterseite (508) des Gate-Dielektrikums (502) an einer Grenzfläche zwischen der ersten Hauptoberfläche (504) des SiC-Substrats (102) und dem Gate-Dielektrikum (502) grenzt und wobei die erste Position, von der aus die Länge des Abschirmgebiets (124) gemessen wird, der Unterseite (508) des Gate-Dielektrikums (502) entspricht.
  8. Halbleitervorrichtung nach einem der Ansprüche 1 bis 6, wobei die Vorrichtungsstruktur eine Graben-Transistor-Gate-Struktur aufweist, die einen Gate-Graben (104) im SiC-Substrat (102), ein Seitenwände (108) und einen Boden (110) des Gate-Grabens (104) auskleidendes Gate-Dielektrikum (106) und eine durch das Gate-Dielektrikum (106) vom SiC-Substrat (102) getrennte Gate-Elektrode (112) aufweist, wobei das Stromleitungsgebiet (122) an den Boden des Gate-Grabens (104) grenzt und wobei die erste Position, von der aus die Länge des Abschirmgebiets (124) gemessen wird, dem Boden (110) des Gate-Grabens (104) entspricht.
  9. Halbleitervorrichtung nach Anspruch 8, ferner aufweisend ein Transistor-Kanalgebiet an beiden Seitenwänden (108) des Gate-Grabens (104).
  10. Halbleitervorrichtung nach einem der Ansprüche 1 bis 6, wobei die Vorrichtungsstruktur einen Metallkontakt auf einer ersten Hauptoberfläche des SiC-Substrats (102) aufweist, wobei das Stromleitungsgebiet (122) an den Metallkontakt grenzt, um einen Schottky-Übergang auszubilden, und wobei die erste Position, von der aus die Länge des Abschirmgebiets (124) gemessen wird, dem Schottky-Übergang entspricht.
  11. Halbleitervorrichtung nach einem der vorhergehenden Ansprüche, ferner aufweisend eine Superjunction-Struktur, die ein erstes Gebiet (202) des ersten Leitfähigkeitstyps aufweist, das unterhalb des Stromleitungsgebiets (122) liegt und an dieses grenzt, und ein zweites Gebiet (204) des zweiten Leitfähigkeitstyps, das unterhalb des Abschirmgebiets (124) liegt und an dieses grenzt, wobei Na eine Dotierungskonzentration des ersten Gebiets (202) ist und Wa eine Breite des ersten Gebiets (202) ist, wobei Nb eine Dotierungskonzentration des zweiten Gebiets (204) ist und Wb eine Breite des zweiten Gebiets (204) ist, wobei Na*Wa = Δ*Nb*Wb in einem horizontalen Querschnitt der Superjunction-Struktur gilt und wobei Δ in einem Bereich von 2/3 bis 3/2 liegt.
  12. Halbleitervorrichtung nach einem der vorhergehenden Ansprüche, wobei die Vorrichtungsstruktur ein JFET-Gate des zweiten Leitfähigkeitstyps aufweist und wobei das Stromleitungsgebiet (122) an das JFET-Gate des zweiten Leitfähigkeitstyps grenzt.
  13. Verfahren zum Herstellen einer Halbleitervorrichtung, wobei das Verfahren aufweist: ein Ausbilden einer Vorrichtungsstruktur in oder auf einem SiC-Substrat (102), wobei die Vorrichtungsstruktur während des Betriebs der Halbleitervorrichtung einem elektrischen Feld ausgesetzt ist; ein Ausbilden eines Stromleitungsgebiets (122) eines ersten Leitfähigkeitstyps im SiC-Substrat (102), das an die Vorrichtungsstruktur grenzt; und ein Ausbilden eines Abschirmgebiets (124) eines zweiten Leitfähigkeitstyps, das dem Stromleitungsgebiet (122) lateral benachbart ist, wobei das Abschirmgebiet (124) dafür konfiguriert ist, die Vorrichtungsstruktur zumindest teilweise von dem elektrischen Feld abzuschirmen, wobei das Stromleitungsgebiet (122) und das Abschirmgebiet (124) so ausgebildet sind, dass: das Abschirmgebiet (124) eine höhere Netto-Dotierungskonzentration als das Stromleitungsgebiet (122) aufweist; das Abschirmgebiet (124) eine Länge (L) aufweist, die von einer ersten Position, die einer Unterseite der Vorrichtungsstruktur entspricht, bis zu einer zweiten Position gemessen wird, die einer Unterseite des Abschirmgebiets (124) entspricht; das Stromleitungsgebiet (122) eine Breite (d) aufweist, die zwischen gegenüberliegenden lateralen Seiten des Stromleitungsgebiets (122) gemessen wird; und L/d in einem Bereich von 1 bis 10 liegt.
  14. Verfahren nach Anspruch 13, wobei ein Ausbilden der Vorrichtungsstruktur aufweist: ein Ausbilden eines Gate-Dielektrikums (502) auf einer ersten Hauptoberfläche (504) des SiC-Substrats (102); und ein Ausbilden einer Gate-Elektrode (506) auf dem Gate-Dielektrikum (502), wobei das Stromleitungsgebiet (122) an eine Unterseite des Gate-Dielektrikums (502) an einer Grenzfläche zwischen der ersten Hauptoberfläche (504) des SiC-Substrats (102) und dem Gate-Dielektrikum (502) grenzt, wobei die erste Position, von der aus die Länge des Abschirmgebiets (124) gemessen wird, dem Boden (508) des Gate-Dielektrikums (502) entspricht.
  15. Verfahren nach Anspruch 13, wobei ein Ausbilden der Vorrichtungsstruktur aufweist: ein Ätzen eines Gate-Grabens (104) im SiC-Substrat (102); ein Auskleiden von Seitenwänden (108) und eines Bodens (110) des Gate-Grabens (104) mit einem Gate-Dielektrikum (106); und ein Ausbilden einer Gate-Elektrode (112) in dem Gate-Graben (104) und durch das Gate-Dielektrikum (106) vom SiC-Substrat (102) getrennt, wobei das Stromleitungsgebiet (122) an den Boden des Gate-Grabens (104) grenzt, wobei die erste Position, von der aus die Länge des Abschirmgebiets (124) gemessen wird, dem Boden (110) des Gate-Grabens (104) entspricht.
  16. Verfahren nach einem der Ansprüche 13 bis 15, wobei ein Ausbilden der Vorrichtungsstruktur aufweist: ein Ausbilden eines Metallkontakts auf einer ersten Hauptoberfläche des SiC-Substrats, wobei das Stromleitungsgebiet an den Metallkontakt grenzt, um einen Schottky-Übergang auszubilden, wobei die erste Position, von der aus die Länge des Abschirmgebiets gemessen wird, dem Schottky-Übergang entspricht.
  17. Verfahren nach einem der Ansprüche 13 bis 16, ferner aufweisend: ein Ausbilden einer Superjunction-Struktur, die ein erstes Gebiet (202) des ersten Leitfähigkeitstyps aufweist, das unterhalb des Stromleitungsgebiets (122) liegt und an dieses grenzt, und ein zweites Gebiet (204) des zweiten Leitfähigkeitstyps, das unterhalb des Abschirmgebiets (124) liegt und an dieses grenzt, wobei Na eine Dotierungskonzentration des ersten Gebiets ist und Wa eine Breite des ersten Gebiets (202) ist, wobei Nb eine Dotierungskonzentration des zweiten Gebiets ist und Wb eine Breite des zweiten Gebiets (204) ist, wobei Na*Wa = Δ*Nb*Wb in einem horizontalen Querschnitt der Superjunction-Struktur gilt und wobei Δ in einem Bereich von 2/3 bis 3/2 liegt.
  18. Verfahren nach einem der Ansprüche 13 bis 17, wobei ein Ausbilden des Abschirmgebiets aufweist: ein Implantieren von Dotierstoffen des zweiten Leitfähigkeitstyps in das Abschirmgebiet (124), sodass Nsh/Ndev in einem Bereich von 1,5 bis 100 liegt, wobei Nsh die Netto-Dotierungskonzentration des Abschirmgebiets (124) ist und Ndev die Netto-Dotierungskonzentration des Stromleitungsgebiets (122) ist.
  19. Verfahren nach einem der Ansprüche 13 bis 18, wobei ein Ausbilden des Abschirmgebiets aufweist: ein Implantieren von Dotierstoffen des zweiten Leitfähigkeitstyps in das Abschirmgebiet (124), sodass die Netto-Dotierungskonzentration (Nsh) des Abschirmgebiets (124) größer ist als Ncrit und Ncrit = Ecrit • ε0εr/ (e•L) gilt, wobei Ecrit ein kritisches elektrisches Feld für einen Lawinendurchbruch des SiC-Substrats (102) ist, ε0 die Vakuum-Permittivität ist, εr eine Dielektrizitätskonstante ist und e die Elektronenladung ist.
  20. Verfahren nach einem der Ansprüche 13 bis 19, wobei ein Ausbilden des Abschirmgebiets (124) aufweist: ein Aufwachsen einer Vielzahl epitaktischer Schichten des ersten Leitfähigkeitstyps; und ein maskiertes Implantieren von Dotierstoffen des zweiten Leitfähigkeitstyps in jede der epitaktischen Schichten in einer lateral ausgerichteten Art und Weise.
  21. Verfahren nach einem der Ansprüche 13 bis 19, wobei ein Ausbilden des Abschirmgebiets aufweist: ein Aufwachsen einer Vielzahl epitaktischer Schichten; ein Implantieren von Dotierstoffen eines Leitfähigkeitstyps in die epitaktischen Schichten; und ein Implantieren von Dotierstoffen des entgegengesetzten Leitfähigkeitstyps in die epitaktischen Schichten.
  22. Verfahren nach einem der Ansprüche 13 bis 19, wobei ein Ausbilden des Abschirmgebiets aufweist: ein Aufwachsen einer einzigen epitaktischen Schicht des ersten Leitfähigkeitstyps; und ein Implantieren von Dotierstoffen des zweiten Leitfähigkeitstyps mit Energien mit mehreren Spitzen oder mit einem kontinuierlichen Energiespektrum.
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