CN117316979A - 一种深槽电荷屏蔽的碳化硅场效应晶体管及其制备方法 - Google Patents

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Abstract

本发明公开了一种深槽电荷屏蔽的碳化硅场效应晶体管及制备方法，属于半导体技术领域，该所述深槽电荷屏蔽的碳化硅场效应晶体管包括：衬底层；外延层；体区；源区；屏蔽栅槽；控制栅槽；离子注入区。本发明通过将控制栅结构和屏蔽栅结构分别制作在不同的沟槽内，利用控制栅槽底部的第二导电类型的离子注入区和分布于离子注入区周围的第一导电类型的外延层之间形成第一空间电荷区，引入第一电场峰值。在相邻结构的两个屏蔽栅槽中的屏蔽栅结构分别接通源极电位后，在两个屏蔽栅槽之间和外延层形成第二空间电荷区，引入第二电场峰值，使栅极不易击穿，提高了碳化硅MOSFET的可靠性，降低了导通电阻，减少了导通损耗。

Description

一种深槽电荷屏蔽的碳化硅场效应晶体管及其制备方法
技术领域
本发明涉及半导体技术领域，尤其涉及一种深槽电荷屏蔽的碳化硅场效应晶体管及其制备方法。
背景技术
深槽电荷屏蔽的碳化硅场效应晶体管在半导体技术领域扮演着不可或缺的角色，对于集成电路设计、电子器件制造和半导体技术的发展至关重要。然而，由于半导体技术领域的高度复杂性，传统的硅(Silicon)基MOSFET器件存在沟道中的电子迁移率较低，沟道电阻较高，导通电阻比例较大，增大了导通损耗，且栅氧耐压时的强电场会降低器件可靠性的问题。
因此，如何提高碳化硅外延层的掺杂浓度来降低其导通电阻，减少导通损耗，成为亟待解决的问题。
发明内容
基于此，本申请实施例提供了一种深槽电荷屏蔽的碳化硅场效应晶体管及其制备方法，以解决当前碳化硅场效应晶体管存在沟道中电子迁移率较低，沟道电阻较高致使导通损耗增大，且栅氧耐压时的强电场会降低器件可靠性的问题。
第一方面，本申请实施例提供一种深槽电荷屏蔽的碳化硅场效应晶体管，包括：
第一导电类型的衬底层；
第一导电类型的外延层，所述外延层位于所述衬底层上；
第二导电类型的体区，所述体区位于所述外延层上；
第一导电类型的源区，所述源区位于部分所述体区上；
屏蔽栅槽，所述屏蔽栅槽沿深度方向贯穿所述体区，并延伸至所述外延层内部，所述屏蔽栅槽中设置有屏蔽栅结构；
控制栅槽，所述控制栅槽沿深度方向贯穿所述体区，并延伸至所述外延层内部，所述控制栅槽中设置控制栅结构，所述控制栅槽分布于所述屏蔽栅槽周围；
第二导电类型的离子注入区，所述离子注入区位于所述控制栅结构的下方。
可选的，所述控制栅结构在宽度方向上形成方形元胞。
可选的，所述控制栅槽的深度小于所述屏蔽栅槽的深度，所述控制栅结构的长度小于所述屏蔽栅结构的长度。
可选的，所述控制栅结构包括：形成在所述控制栅槽的内壁上的第二介质层，所述控制栅槽侧壁的第一介质层，以及位于所述第二介质层上的第一栅极。
可选的，所述控制栅槽底部的第二介质层的厚度为预设厚度。
可选的，所述屏蔽栅结构包括：形成在所述屏蔽栅槽的内壁上的第三介质层，以及位于所述第三介质层内部的第二栅极。
可选的，金属层，位于所述体区、所述屏蔽栅结构和所述控制栅结构上。
第二方面，本申请实施例提供一种深槽电荷屏蔽的碳化硅场效应晶体管的制备方法，包括：
提供第一导电类型的衬底层；
在所述衬底层上形成第一导电类型的外延层；
形成沿深度方向上延伸至所述外延层内部的屏蔽栅槽，在所述屏蔽栅槽中形成屏蔽栅结构；
形成沿深度方向上延伸至所述外延层内部的控制栅槽，在所述控制栅槽的下方形成第二导电类型的离子注入区；在所述控制栅槽中形成控制栅结构，使得所述控制栅槽分布于所述屏蔽栅槽周围；
在所述外延层上形成第二导电类型的体区，使所述屏蔽栅槽和所述控制栅槽贯穿于所述体区；
在部分所述体区上形成第一导电类型的源区。
可选的，形成沿深度方向上延伸至所述外延层内部的控制栅槽，在所述控制栅槽的下方形成第二导电类型的离子注入区，在所述控制栅槽中形成控制栅结构，使得所述控制栅槽分布于所述屏蔽栅槽周围包括：
在沿深度方向上形成延伸至所述外延层内部的控制栅槽，且所述控制栅槽在宽度方向上呈方形结构；
在所述方形结构的控制栅槽的下方形成第二导电类型的离子注入区；
在所述方形结构的控制栅槽中形成控制栅结构，得到所述控制栅结构的方形元胞。
可选的，在所述控制栅槽中形成控制栅结构包括：
在所述控制栅槽中的内壁上生长预设厚度的第二介质层；对所述第二介质层进行刻蚀，保留位于所述控制栅槽底部的所述第二介质层；在所述控制栅槽的侧壁上生长第一介质层；
在所述第一介质层和所述第二介质层上淀积第一栅极，刻蚀部分所述第一栅极，得到所述控制栅结构。
可选的，在所述屏蔽栅槽中形成屏蔽栅结构包括：
在所述屏蔽栅槽的内壁上生长第三介质层；
在所述第三介质层上淀积第二栅极；对部分所述第二栅极和部分所述第三介质层分别进行刻蚀得到所述屏蔽栅结构。
本申请实施例相对于现有技术相比存在的有益效果是：通过将控制栅结构和屏蔽栅结构分别制作在不同的沟槽内，利用控制栅槽底部的第二导电类型的离子注入区和分布于离子注入区周围的第一导电类型的外延层之间形成第一空间电荷区，引入第一电场峰值。同时，在相邻结构的两个屏蔽栅槽中的屏蔽栅结构分别接通源极电位后，在两个屏蔽栅槽之间的外延层形成第二空间电荷区，引入第二电场峰值，使栅极不易击穿，提高了碳化硅的可靠性，同时引入的横向电场产生的电荷平衡效应，可以在不降低器件耐压的情况下，通过提高碳化硅外延层的掺杂浓度来降低其导通电阻，减少导通损耗。
附图说明
为了更清楚地说明本发明实施例的技术方案，下面将对本发明实施例的描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。
图1为本发明一实施例提供的一种深槽电荷屏蔽的碳化硅场效应晶体管结构的示意图；
图2为本发明一实施例提供的一种深槽电荷屏蔽的碳化硅场效应晶体管的立体结构图；
图3是本发明一实施例提供的一种深槽电荷屏蔽的碳化硅场效应晶体管的各个制备过程下得到的相应结构示意图；
图4是本发明一实施例提供的一种深槽电荷屏蔽的碳化硅场效应晶体管的制备方法流程图；
图5-图12是本发明一实施例提供的一种深槽电荷屏蔽的碳化硅场效应晶体管的各个制备过程下得到的相应结构示意图；
图13-图15是本发明一实施例提供的一种深槽电荷屏蔽的碳化硅场效应晶体管的制备方法流程图；
标号说明：
301、衬底层；302、外延层；303、体区；304、源区；305、屏蔽栅槽；306、控制栅槽；307、屏蔽栅结构；308、控制栅结构；309、第一介质层；310、第二介质层；311、第一栅极；312、第三介质层；313、第二栅极；314、离子注入区；315、接触孔；316、金属层。
具体实施方式
以下描述中，为了说明而不是为了限定，提出了诸如特定系统结构、技术之类的具体细节，以便透彻理解本申请实施例。然而，本领域的技术人员应当清楚，在没有这些具体细节的其它实施例中也可以实现本申请。在其它情况中，省略对众所周知的系统、装置、电路以及方法的详细说明，以免不必要的细节妨碍本申请的描述。
应当理解，当在本申请说明书和所附权利要求书中使用时，术语“包括”指示所描述特征、整体、步骤、操作、元素和/或组件的存在，但并不排除一个或多个其它特征、整体、步骤、操作、元素、组件和/或其集合的存在或添加。
还应当理解，在本申请说明书和所附权利要求书中使用的术语“和/或”是指相关联列出的项中的一个或多个的任何组合以及所有可能组合，并且包括这些组合。
如在本申请说明书和所附权利要求书中所使用的那样，术语“如果”可以依据上下文被解释为“当...时”或“一旦”或“响应于确定”或“响应于检测到”。类似地，短语“如果确定”或“如果检测到[所描述条件或事件]”可以依据上下文被解释为意指“一旦确定”或“响应于确定”或“一旦检测到[所描述条件或事件]”或“响应于检测到[所描述条件或事件]”。
另外，在本申请说明书和所附权利要求书的描述中，术语“第一”、“第二”、“第三”等仅用于区分描述，而不能理解为指示或暗示相对重要性。
在本申请说明书中描述的参考“一个实施例”或“一些实施例”等意味着在本申请的一个或多个实施例中包括结合该实施例描述的特定特征、结构或特点。由此，在本说明书中的不同之处出现的语句“在一个实施例中”、“在一些实施例中”、“在其他一些实施例中”、“在另外一些实施例中”等不是必然都参考相同的实施例，而是意味着“一个或多个但不是所有的实施例”，除非是以其他方式另外特别强调。术语“包括”、“包含”、“具有”及它们的变形都意味着“包括但不限于”，除非是以其他方式另外特别强调。
应理解，以下实施例中各步骤的序号的大小并不意味着执行顺序的先后，各过程的执行顺序应以其功能和内在逻辑确定，而不应对本申请实施例的实施过程构成任何限定。
为了说明本申请的技术方案，下面通过具体实施例来进行说明。
在一实施例中，如图1所示，提供的一种深槽电荷屏蔽的碳化硅场效应晶体管，包括：
第一导电类型的衬底层301；
第一导电类型的外延层302，所述外延层302位于所述衬底层301上；
第二导电类型的体区303，所述体区303位于所述外延层302上；
第一导电类型的源区304，所述源区304位于部分所述体区303上；
屏蔽栅槽305，所述屏蔽栅槽305沿深度方向贯穿所述体区303，并延伸至所述外延层302内部；所述屏蔽栅槽305中设置有屏蔽栅结构307；
控制栅槽306，所述控制栅槽306沿深度方向贯穿所述体区303，并延伸至所述外延层302内部；所述控制栅槽306中设置控制栅结构308；且所述控制栅槽306分布于所述屏蔽栅槽305周围。
第二导电类型的离子注入区314，所述离子注入区314位于所述控制栅结构308的下方。
上述的碳化硅场效应晶体管中，衬底层301通常是半导体器件制造的基础，它可以是硅(Si)、碳化硅(SiC)等半导体材料。衬底层301的导电类型被定义为第一导电类型，可以是N型半导体材料或P型半导体材料。
上述碳化硅场效应晶体管中，外延层302通常是单晶硅，外延层302的导电类型与衬底层301相同，也是第一导电类型。例如，如果衬底301是N型，那么外延层302也是N型。
上述的碳化硅场效应晶体管中，体区303可以通过离子注入扩散等掺杂技术形成。体区303通常是半导体材料构成，体区303的电导类型通常是通过在半导体材料中掺入杂质来控制的。例如，在N型体区中，通常添加磷(P)等掺杂物质，而在P型体区中，通常添加硼(B)等掺杂物质。体区303通常具有与外延层302相反的导电类型，例如，如果外延层302是N型，那么体区303可以是P型。
上述的碳化硅场效应晶体管中，源区304通常是N型，源区304的形成通常包括再次进行离子注入或其他掺杂过程，其导电类型与衬底层301和外延层302相同，也是第一导电类型。
上述的碳化硅场效应晶体管中，屏蔽栅槽305可以从所述外延层302的表面开始沿深度方形延伸至外延层302内的预设深度。可选的，屏蔽栅槽305的底部形状可以为弧形，也可以为方形。
上述的碳化硅场效应晶体管中，控制栅槽306可以从所述外延层302的表面开始沿深度方形延伸至外延层302内的预设深度。可选的，控制栅槽306的底部形状可以为方形，也可以为弧形。
上述的碳化硅场效应晶体管中，所述第二导电类型的离子注入区314用于和分布于所述离子注入区314周围的第一导电类型的外延层302之间形成第一空间电荷区，从而引入新的第一电场峰值，离子注入区314的导电类型和衬底301、外延层302的导电类型相反，在衬底301为N型时，离子注入区314可以通过从控制栅槽底部处外延层302的表面向其内部注入P型离子来得到，例如，可以通过注入P型杂质硼来形成离子注入区314。
本实施例中，如图1所示，控制栅槽306的左边和右边分别设置一个屏蔽栅槽305，并且两个屏蔽栅槽305与控制栅槽306的水平间距均为预设距离L。
本实施例中，相邻结构的两个屏蔽栅槽305中的所述屏蔽栅结构307用于：在各个所述屏蔽栅结构307分别接通源极电位后，在所述两个屏蔽栅槽305之间的外延层302形成第二空间电荷区，从而引入新的第二电场峰值。
本申请实施例的一种碳化硅场效应晶体管，设置屏蔽栅槽305和控制栅槽306，使屏蔽栅结构307和控制栅结构308分别制作在不同的沟槽中，利用控制栅槽306底部的第二导电类型的离子注入区314和分布于离子注入区314周围的第一导电类型的衬底层302之间形成第一空间电荷区，引入新的第一电场峰值。同时，在相邻结构的两个屏蔽栅槽305中的屏蔽栅结构307分别接通源极电位后，在所述两个屏蔽栅槽305之间和外延层302形成第二空间电荷区，引入新的第二电场峰值，使栅极不易击穿，提高了碳化硅器件的可靠性。
同时，在体区和外延层之间构成常规PN结耐压可产生垂直方向电场的基础上，在两个屏蔽栅槽305之间引入水平方向的横向电场，该横向电场产生的电荷平衡效应可以在不降低器件耐压的情况下，通过提高碳化硅衬底层302的掺杂浓度来降低其导通电阻，减少导通损耗。
在一实施例中，所述控制栅结构308在宽度方向上形成方形元胞。
具体地，如图2所示，控制栅结构308上的元胞为方形，还可以是直角方形或椭圆角方形、圆形或者其他多边形形状的元胞，如三角形、六边形或五边形等。
本申请实施例的一种碳化硅场效应晶体管，通过在控制栅结构308上形成方形元胞，有助于平衡各个方向的应力，提高了整体的抗翘曲能力，有利于制造出大尺寸的晶圆。
在一实施例中，所述控制栅槽306的深度小于所述屏蔽栅槽305的深度，所述控制栅结构308的长度小于所述屏蔽栅结构307的长度。
如图3所示，控制栅槽306设置有控制栅结构308，屏蔽栅槽305设置有屏蔽栅结构307，其中，屏蔽栅槽305和控制栅槽306的深度、屏蔽栅结构307和控制栅结构308的长度，可以根据具体的使用情况预设。
本申请实施例的一种深槽电荷屏蔽的碳化硅场效应晶体管，通过预设栅槽的深度、结构的长度以形成屏蔽栅槽之间水平方向的横向电场，从而达到该横向电场产生的电荷平衡效应可以在不降低器件耐压的情况下，通过提高碳化硅衬底层302的掺杂浓度来降低其导通电阻，减少导通损耗。
在一实施例中，所述控制栅结构308包括：形成在所述控制栅槽306的内壁上的第二介质层310，控制栅槽306的侧壁的第一介质层309，以及位于所述第二介质层310内部的第一栅极311。
具体地，可以通过炉管法在控制栅槽306的内壁上生长第二介质层310，在形成第二介质层310之后，对第二介质层310进行刻蚀，保留底部的对第二介质层310，生长侧壁上的第一介质层309，形成位于第二介质层310的第一栅极311，第一介质层309和第二介质层310可以是氧化硅(SiO2)氮化硅(Si3N4)等，第一栅极311可以是多晶硅，也可以是铝、铜等材料。具体材料的选取通常取决于器件的设计需求和性能目标。
本申请实施例的一种深槽电荷屏蔽的碳化硅场效应晶体管，通过在控制栅槽306的内壁上形成第一介质层309、第二介质层310，在第二介质层310上形成第一栅极311，第一栅极311可以降低Cgd电容，提高开关速度。
在一实施例中，如图3所示，所述第二介质层310的厚度为预设厚度。
具体地，可以根据具体情况设置第二介质层310的生长厚度，例如，预设第二介质层310的厚度范围为500埃-1000埃。
本申请实施例的一种深槽电荷屏蔽的碳化硅场效应晶体管，通过预设介质层的厚度可以更好的降低Cgd电容，提高开关速度，确保器件的可靠性。
在一实施例中，如图3所示，所述屏蔽栅结构307包括：形成在所述屏蔽栅槽305的内壁上的第三介质层312，以及位于所述第三介质层312内部的第二栅极313。
具体地，第三介质层312可以是二氧化硅(SiO2)或氮化硅(Si3N4)等材料，第二栅极313可以是多晶硅，也可以是铝、铜等金属材料。
本申请实施例的一种深槽电荷屏蔽的碳化硅场效应晶体管，第三介质层312可以隔离和绝缘屏蔽栅结构307，确保其中的电子通道不受外部干扰，同时也有助于调整电容等电性特性。第二栅极313可以通过施加适当的电场来控制或调节电子通道的导通和截止，从而实现器件的开关操作。
在一实施例中，如图1所示，提供的一种碳化硅场效应晶体管还包括：金属层316，位于所述体区303、所述屏蔽栅结构307和所述控制栅结构308上。
具体地，金属层316通常用于引出电子流，以便将电流输入或输出到半导体器件。
本申请实施例的一种深槽电荷屏蔽的碳化硅场效应晶体管，金属层316通常用于连接、引线、控制电子通道或提供外部连接，金属层316通常会被精确的制造和排列，以确保器件的正常运行和可靠性。
在一实施例中，如图4所示，所述碳化硅场效应晶体管制备方法包括以下步骤：
步骤S21，提供第一导电类型的衬底层301；
具体地，如图5所示，提供第一导电类型的衬底层301，第一导电类型的衬底层301为重掺杂N型，衬底层301可以是硅(Si)、碳化硅(SiC)等半导体材料，第一导电类型的衬底层301可以是N型半导体材料或者P型半导体材料。当衬底层301是N型半导体材料时，在所述衬底层301上形成第一导电类型的外延层302也是N型半导体材料。
步骤S22，在所述衬底层301上形成第一导电类型的外延层302；
如图5所示，第一导电类型的外延层302为轻掺杂的N型外延层，外延层302与衬底层301具有相同的导电类型。
步骤S23，形成沿深度方向上延伸至所述外延层302内部的屏蔽栅槽305，在所述屏蔽栅槽305中形成屏蔽栅结构307；
如图6所示，在半导体器件外延层302的内部刻蚀得到屏蔽栅槽305，在屏蔽栅槽305的内壁上形成第三介质层312，第三介质层312可以是二氧化硅，也可以是氮化硅，然后在第三介质层312上淀积第二栅极313，第二栅极313可以是多晶硅，也可以是铝或铜。如图7所示，对部分第三介质层312和部分第二栅极313分别进行多晶硅刻蚀，再对部分第三介质层312和部分第二栅极313的表面氧化层进行刻蚀得到如图8所示的屏蔽栅结构307。
步骤S24，形成沿深度方向上延伸至所述外延层302内部的控制栅槽306，在所述控制栅槽306的下方形成第二导电类型的离子注入区314；在所述控制栅槽306中形成控制栅结构308，使得所述控制栅槽306分布于所述屏蔽栅槽305周围；
如图9所示，在所述控制栅槽306的下方形成第二导电类型的离子注入区314，在控制栅槽306的内壁上生长第二介质层310，然后对第二介质层310进行刻蚀，保留控制栅槽306底部的第二介质层310，并在所述控制栅槽306侧壁上生长第一介质层309，在第一介质层309和第二介质层310上淀积第一栅极311，所述第一栅极311可以是多晶硅，刻蚀部分第一栅极310，得到控制栅结构308。
步骤S25，在所述外延层302上形成第二导电类型的体区303，使所述屏蔽栅槽305和所述控制栅槽306贯穿于所述体区303；
如图10所示，在外延层302上形成第二导电类型的体区303，第二导电类型的体区303为重掺杂的p型体区。
步骤S26，在部分所述体区303上形成第一导电类型的源区304。
如图11所示，可以通过注入离子至第二导电类型的体区303中形成第一导电类型的源区304，如图12所示，对第一导电类型的源区304进行淀积，然后刻蚀出接触孔315，最后在接触孔315中淀积金属。
本实施例中，如图12所示，相邻结构的两个屏蔽栅槽305中的所述屏蔽栅结构307用于：在各个所述屏蔽栅结构分别接通源极电位后，在所述两个屏蔽栅槽305之间的外延层302形成第二空间电荷区，从而引入新的第二电场峰值。
本实施例中，如图12所示，第二导电类型的离子注入区314位于控制栅槽306的下方，所述离子注入区314周围的第一导电类型的外延层302之间形成第一空间电荷区，从而引入新的第一电场峰值，离子注入的深度可根据不同的注入深度要求调整离子注入的能量和剂量。离子注入之后，也可以进行热退火的工艺，使注入的离子更好的分散。
本实施例的制备方法，设置屏蔽栅槽305和控制栅槽306，使屏蔽栅结构307和控制栅结构308分别制作在不同的沟槽中，利用控制栅槽306底部的第二导电类型的离子注入区314和分布于离子注入区314周围的第一导电类型的衬底层302之间形成第一空间电荷区，引入新的第一电场峰值。同时，在相邻结构的两个屏蔽栅槽305中的屏蔽栅结构分别接通源极电位后，在所述两个屏蔽栅槽305之间的外延层302形成第二空间电荷区，引入新的第二电场峰值，使栅极不易击穿，提高了碳化硅器件的可靠性，同时引入的横向电场产生的电荷平衡效应可以在不降低器件耐压的情况下，通过提高碳化硅衬底层302的掺杂浓度来降低其导通电阻，减少导通损耗。
在一实施例中，如图13所示，步骤S24中，形成沿深度方向上延伸至所述外延层302内部的控制栅槽306，在所述控制栅槽306的下方形成第二导电类型的离子注入区314，在所述控制栅槽306中形成控制栅结构308，使得所述控制栅槽306分布于所述屏蔽栅槽305周围包括：
步骤S241，在沿深度方向上形成延伸至所述外延层302内部的控制栅槽306，且所述控制栅槽306在宽度方向上呈方形结构；
其中，控制栅槽306的宽度方向是指图2中碳化硅场效应晶体管的顶部截面方向，可以看出控制栅槽306呈方形结构。
步骤S242，在所述方形结构的控制栅槽306的下方形成第二导电类型的离子注入区314；
如图11所示，所述第二导电类型的离子注入区314用于和分布于所述离子注入区314周围的第一导电类型的衬底层302之间形成第一空间电荷区，从而引入新的第一电场峰值。所述第二导电类型的离子注入区314的形状可以根据具体使用预设，所述离子注入区314的离子注入的深度可根据不同的注入深度要求调整离子注入的能量和剂量。离子注入之后，也可以进行热退火的工艺，使注入的离子更好的分散。
步骤S243，在所述方形结构的控制栅槽306中形成控制栅结构308，得到所述控制栅结构308的方形元胞。
具体地，如图2所示，所述控制栅结构308的元胞可以是方形，也可以是圆形，或者其他不规则多边形，所述元胞可以是方形，也可以是圆形。
本申请实施例的制备方法，通过限定控制栅槽306延伸的方向、控制栅槽306的形状、元胞的形状等，可以平衡各个方向的应力，提高了整体的抗翘曲能力，有利于制造出大尺寸的晶圆。通过在控制栅槽306下形成的离子注入区314可以引入第一电场峰值，使栅极不易击穿，提高了碳化硅MOSFET的可靠性。
在一实施例中，如图14所示，步骤S243中，在所述控制栅槽306中形成控制栅结构308还包括：
步骤S2431，在所述控制栅槽306的内壁上生长预设厚度的第二介质层310；对所述第二介质层310进行刻蚀，保留位于所述控制栅槽306底部的所述第二介质层310；在所述控制栅槽306的侧壁上生长第一介质层309；
具体地，生长和刻蚀的高度、厚度、时间、次数可以根据具体使用情况预设。
步骤S2432，在所述第二介质层310上淀积第一栅极311，刻蚀部分所述第一栅极311，得到所述控制栅结构308。
具体地，第一栅极311可以是多晶硅、金属等材料，淀积的程度和量可以根据具体地情况进行预设，例如，多晶硅的厚度为1μm～5μm。
本申请实施例的制备方法，通过生长、刻蚀第一介质层309和第二介质层310，得到控制栅结构308，可以进一步提升沟道密度，从而降低导通电阻。
在一实施例中，如图15所示，步骤S23中，在所述屏蔽栅槽305中形成屏蔽栅结构307包括：
步骤S231，在所述屏蔽栅槽305的内壁上生长第三介质层312；
具体地，第三介质层312通常是通过物理沉积或化学沉积等过程来实现，可以在屏蔽栅槽305内壁的上下方位上生长第三介质层312，也可以在屏蔽栅槽305内壁的左右方位生长第三介质层312，生长第三介质层312的厚度通常是通过制造工艺来控制的。可以通过工艺参数和条件，如生长时间、生长速率、材料的化学成分等，来调整实现所需的介质层厚度。
步骤S232，在所述第三介质层312上淀积第二栅极313；对部分所述第二栅极313和部分所述第三介质层312分别进行刻蚀得到所述屏蔽栅结构307。
具体地，先淀积第二栅极313，再分别刻蚀第三介质层312和第二栅极313，其中，可以通过化学气相沉积(CVD)、物理气相沉积(PVD)或其他沉积技术来实现淀积，第二栅极313的材料通常是多晶硅或金属。可以通过使用化学刻蚀或物理刻蚀技术，通过控制刻蚀条件，选择性地去除所需的部分材料，以便形成屏蔽栅结构307。
本实施例的制备方法，通过物理沉积或化学沉积形成第三介质层312、第二栅极313，对部分第二栅极313和部分第三介质层312分别进行刻蚀，最终得到所述屏蔽栅结构307，以便得到符合设计要求的结构和性能。
以上所述实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的精神和范围，均应包含在本发明的保护范围之内。

Claims (11)

1.一种深槽电荷屏蔽的碳化硅场效应晶体管，其特征在于，包括：
第一导电类型的衬底层；
第一导电类型的外延层，所述外延层位于所述衬底层上；
第二导电类型的体区，所述体区位于所述外延层上；
第一导电类型的源区，所述源区位于部分所述体区上；
屏蔽栅槽，所述屏蔽栅槽沿深度方向贯穿所述体区，并延伸至所述外延层内部，所述屏蔽栅槽中设置有屏蔽栅结构；
控制栅槽，所述控制栅槽沿深度方向贯穿所述体区，并延伸至所述外延层内部，所述控制栅槽中设置控制栅结构，所述控制栅槽分布于所述屏蔽栅槽周围；
第二导电类型的离子注入区，所述离子注入区位于所述控制栅结构的下方。
2.如权利要求1所述的深槽电荷屏蔽的碳化硅场效应晶体管，其特征在于，所述控制栅结构在宽度方向上形成方形元胞。
3.如权利要求1或2所述的深槽电荷屏蔽的碳化硅场效应晶体管，其特征在于，所述控制栅槽的深度小于所述屏蔽栅槽的深度，所述控制栅结构的长度小于所述屏蔽栅结构的长度。
4.如权利要求3所述的深槽电荷屏蔽的碳化硅场效应晶体管，其特征在于，所述控制栅结构包括：形成在所述控制栅槽的内壁上的第二介质层，所述控制栅槽侧壁的第一介质层，以及位于所述第二介质层上的第一栅极。
5.如权利要求4所述的深槽电荷屏蔽的碳化硅场效应晶体管，其特征在于，所述第二介质层的厚度为预设厚度。
6.如权利要求3所述的深槽电荷屏蔽的碳化硅场效应晶体管，其特征在于，所述屏蔽栅结构包括：形成在所述屏蔽栅槽的内壁上的第三介质层，以及位于所述第三介质层内部的第二栅极。
7.如权利要求1或2所述的深槽电荷屏蔽的碳化硅场效应晶体管，其特征在于，还包括：
金属层，位于所述体区、所述屏蔽栅结构和所述控制栅结构上。
8.一种深槽电荷屏蔽的碳化硅场效应晶体管的制备方法，其特征在于，包括以下步骤：
提供第一导电类型的衬底层；
在所述衬底层上形成第一导电类型的外延层；
形成沿深度方向上延伸至所述外延层内部的屏蔽栅槽，在所述屏蔽栅槽中形成屏蔽栅结构；
形成沿深度方向上延伸至所述外延层内部的控制栅槽，在所述控制栅槽的下方形成第二导电类型的离子注入区；在所述控制栅槽中形成控制栅结构，使得所述控制栅槽分布于所述屏蔽栅槽周围；
在所述外延层上形成第二导电类型的体区，使所述屏蔽栅槽和所述控制栅槽贯穿于所述体区；
在部分所述体区上形成第一导电类型的源区。
9.如权利要求8所述的制备方法，其特征在于，形成沿深度方向上延伸至所述外延层内部的控制栅槽，在所述控制栅槽的下方形成第二导电类型的离子注入区，在所述控制栅槽中形成控制栅结构，使得所述控制栅槽分布于所述屏蔽栅槽周围包括：
在沿深度方向上形成延伸至所述外延层内部的控制栅槽，且所述控制栅槽在宽度方向上呈方形结构；
在所述方形结构的控制栅槽的下方形成第二导电类型的离子注入区；
在所述方形结构的控制栅槽中形成控制栅结构，得到所述控制栅结构的方形元胞。
10.如权利要求9所述的制备方法，其特征在于，在所述控制栅槽中形成控制栅结构包括：
在所述控制栅槽中的内壁上生长预设厚度的第二介质层；对所述第二介质层进行刻蚀，保留位于所述控制栅槽底部的所述第二介质层；在所述控制栅槽的侧壁上生长第一介质层；
在所述第一介质层和所述第二介质层上淀积第一栅极，刻蚀部分所述第一栅极，得到所述控制栅结构。
11.如权利要求8所述的制备方法，其特征在于，在所述屏蔽栅槽中形成屏蔽栅结构包括：
在所述屏蔽栅槽的内壁上生长第三介质层；
在所述第三介质层上淀积第二栅极；对部分所述第二栅极和部分所述第三介质层分别进行刻蚀得到所述屏蔽栅结构。
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Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105633132A (zh) * 2014-11-26 2016-06-01 英飞凌科技奥地利有限公司 具有栅沟槽下方的电荷补偿区的半导体器件
CN106024895A (zh) * 2016-06-27 2016-10-12 电子科技大学 一种集成肖特基二极管的积累型屏蔽栅mosfet
US20200212218A1 (en) * 2018-12-27 2020-07-02 Texas Instruments Incorporated Vertical trench gate mosfet with deep well region for junction termination
KR102217856B1 (ko) * 2019-10-15 2021-02-19 주식회사 예스파워테크닉스 트렌치 게이트 하부에 쉴드를 형성하는 방법
US20210320202A1 (en) * 2020-04-10 2021-10-14 Nami MOS CO., LTD. Super Shielded Gate Trench MOSFET Having Superjunction Structure
US20220199766A1 (en) * 2020-12-21 2022-06-23 Infineon Technologies Ag SiC Devices with Shielding Structure
CN115831759A (zh) * 2023-02-22 2023-03-21 南京华瑞微集成电路有限公司 一种集成sbd结构的sgt mosfet及其制作方法

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105633132A (zh) * 2014-11-26 2016-06-01 英飞凌科技奥地利有限公司 具有栅沟槽下方的电荷补偿区的半导体器件
CN106024895A (zh) * 2016-06-27 2016-10-12 电子科技大学 一种集成肖特基二极管的积累型屏蔽栅mosfet
US20200212218A1 (en) * 2018-12-27 2020-07-02 Texas Instruments Incorporated Vertical trench gate mosfet with deep well region for junction termination
KR102217856B1 (ko) * 2019-10-15 2021-02-19 주식회사 예스파워테크닉스 트렌치 게이트 하부에 쉴드를 형성하는 방법
US20210320202A1 (en) * 2020-04-10 2021-10-14 Nami MOS CO., LTD. Super Shielded Gate Trench MOSFET Having Superjunction Structure
US20220199766A1 (en) * 2020-12-21 2022-06-23 Infineon Technologies Ag SiC Devices with Shielding Structure
CN115831759A (zh) * 2023-02-22 2023-03-21 南京华瑞微集成电路有限公司 一种集成sbd结构的sgt mosfet及其制作方法

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