JP2011505709A - フローティングアイランドを形成するための雛壇状のトレンチを備えた電圧維持層を有するパワー半導体デバイスの製造方法 - Google Patents
フローティングアイランドを形成するための雛壇状のトレンチを備えた電圧維持層を有するパワー半導体デバイスの製造方法 Download PDFInfo
- Publication number
- JP2011505709A JP2011505709A JP2010537046A JP2010537046A JP2011505709A JP 2011505709 A JP2011505709 A JP 2011505709A JP 2010537046 A JP2010537046 A JP 2010537046A JP 2010537046 A JP2010537046 A JP 2010537046A JP 2011505709 A JP2011505709 A JP 2011505709A
- Authority
- JP
- Japan
- Prior art keywords
- trench
- region
- annular
- platform
- portions
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 30
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 17
- 238000000034 method Methods 0.000 claims abstract description 60
- 239000000758 substrate Substances 0.000 claims abstract description 28
- 239000012535 impurity Substances 0.000 claims abstract description 24
- 239000000463 material Substances 0.000 claims abstract description 20
- 230000004888 barrier function Effects 0.000 claims abstract description 7
- 210000000746 body region Anatomy 0.000 claims description 33
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 21
- 238000005530 etching Methods 0.000 claims description 10
- 235000012239 silicon dioxide Nutrition 0.000 claims description 10
- 239000000377 silicon dioxide Substances 0.000 claims description 10
- 239000003989 dielectric material Substances 0.000 claims description 8
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical group [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 claims description 4
- 229910052796 boron Inorganic materials 0.000 claims description 4
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 3
- 239000000945 filler Substances 0.000 claims description 3
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 3
- 238000000151 deposition Methods 0.000 claims 3
- 230000015572 biosynthetic process Effects 0.000 abstract description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 8
- 229910052710 silicon Inorganic materials 0.000 description 8
- 239000010703 silicon Substances 0.000 description 8
- 238000002513 implantation Methods 0.000 description 7
- 230000015556 catabolic process Effects 0.000 description 5
- 238000009792 diffusion process Methods 0.000 description 5
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 5
- 230000005684 electric field Effects 0.000 description 4
- 230000000873 masking effect Effects 0.000 description 4
- 229920005591 polysilicon Polymers 0.000 description 4
- 230000002411 adverse Effects 0.000 description 2
- 229910052785 arsenic Inorganic materials 0.000 description 2
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 2
- 238000001312 dry etching Methods 0.000 description 2
- 230000005669 field effect Effects 0.000 description 2
- 229910044991 metal oxide Inorganic materials 0.000 description 2
- 150000004706 metal oxides Chemical class 0.000 description 2
- 238000001020 plasma etching Methods 0.000 description 2
- 125000004122 cyclic group Chemical group 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 235000012489 doughnuts Nutrition 0.000 description 1
- 238000012423 maintenance Methods 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000036961 partial effect Effects 0.000 description 1
- 230000000149 penetrating effect Effects 0.000 description 1
- 229920002120 photoresistant polymer Polymers 0.000 description 1
- 238000012545 processing Methods 0.000 description 1
- 230000002829 reductive effect Effects 0.000 description 1
- 230000002441 reversible effect Effects 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
- H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
- H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
- H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
- H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
- H01L29/0619—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE] with a supplementary region doped oppositely to or in rectifying contact with the semiconductor containing or contacting region, e.g. guard rings with PN or Schottky junction
- H01L29/0623—Buried supplementary region, e.g. buried guard ring
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
- H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
- H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
- H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
- H01L29/063—Reduced surface field [RESURF] pn-junction structures
- H01L29/0634—Multiple reduced surface field (multi-RESURF) structures, e.g. double RESURF, charge compensation, cool, superjunction (SJ), 3D-RESURF, composite buffer (CB) structures
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66234—Bipolar junction transistors [BJT]
- H01L29/66272—Silicon vertical transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66234—Bipolar junction transistors [BJT]
- H01L29/66325—Bipolar junction transistors [BJT] controlled by field-effect, e.g. insulated gate bipolar transistors [IGBT]
- H01L29/66333—Vertical insulated gate bipolar transistors
- H01L29/66348—Vertical insulated gate bipolar transistors with a recessed gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/66712—Vertical DMOS transistors, i.e. VDMOS transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/66712—Vertical DMOS transistors, i.e. VDMOS transistors
- H01L29/66734—Vertical DMOS transistors, i.e. VDMOS transistors with a step of recessing the gate electrode, e.g. to form a trench gate electrode
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Chemical & Material Sciences (AREA)
- Composite Materials (AREA)
- Electrodes Of Semiconductors (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Element Separation (AREA)
Abstract
【選択図】 図5g
Description
本出願は、2001年10月4日に出願された特許文献1、現在特許文献2に関連する、2001年10月4日に出願された、特許文献3、現在特許文献4の分割出願である、2003年11月13日に出願された、特許文献5、現在特許文献6の部分継続出願、である。上記の出願の各々は、全体として本願明細書に引用したものとする。
402 n+シリコン基板
405、405a、405b pボディ領域
407 n+ソース領域
410、41011、41012、41013、・・・、4101m、41011、41021、41031、410m1 フローティングアイランド
412 ソース−ボディ電極
418 絶縁ゲート電極
501 n型エピタキシャル層
502 n+にドープされた基板
520、5201〜5204 トレンチ
5241、5242 二酸化シリコン層
528 不純物
540 酸化層
5461〜5463 環状の棚
5501〜5504 フローティングアイランド
555 トレンチ底部
Claims (41)
- パワー半導体デバイスの製造方法であって、以下の工程、すなわち、
A.第2の導電型の基板を準備する工程と、
B.前記基板上に電圧維持領域を形成する工程であって、
1.前記基板上に、第1の導電型を有するエピタキシャル層を成長させる工程と、
2.前記エピタキシャル層内に、幅が異なる複数の部分を有し、前記部分間に少なくとも1つの環状の棚を画定する少なくとも1つの雛壇状のトレンチを形成する工程と、
3.前記トレンチの壁および底部に沿ってバリア材を堆積させる工程と、
4.前記少なくとも1つの環状の棚および前記トレンチの底部に堆積された前記バリア層を介して、隣接する前記エピタキシャル層の部分に第2の導電型の不純物を打ち込む工程と、
5.前記不純物を拡散させ、前記エピタキシャル層内に少なくとも1つの環状のドープ領域と、前記エピタキシャル層内の前記環状のドープ領域の下方に位置する少なくとも1つの他の領域とを形成する工程と、
6.前記雛壇状のトレンチ内にフィラ材料を堆積させ、前記雛壇状のトレンチを実質的に埋め込む工程と、による工程と、
C.前記電圧維持領域上に、前記第2の導電型の少なくとも1つの領域を形成し、それらの間に接合を画定する工程と、を有する方法。 - 請求項1に記載の方法であって、前記少なくとも1つの雛壇状のトレンチを形成する工程が、最も幅広の部分から最も幅狭の部分の順に、前記雛壇状のトレンチの複数の部分を順次エッチングする工程を有する、ことを特徴とする方法。
- 請求項2に記載の方法であって、前記最も幅狭の部分が、前記エピタキシャル層内において、前記最も幅広の部分より前記基板に近い深さに位置することを特徴とする方法。
- 請求項1に記載の方法であって、前記雛壇状のトレンチの複数の部分が、互いに同軸的に配置されていることを特徴とする方法。
- 請求項1に記載の方法であって、前記雛壇状のトレンチの複数の部分が、少なくとも2つの環状の棚を画定する、互いに幅が異なる少なくとも3つの部分を含み、前記少なくとも1つの環状のドープ領域が、少なくとも2つの環状のドープ領域を含むことを特徴とする方法。
- 請求項4に記載の方法であって、前記雛壇状のトレンチの複数の部分が、少なくとも2つの環状の棚を画定する、互いに幅が異なる少なくとも3つの部分を含み、前記少なくとも1つの環状のドープ領域が、少なくとも2つの環状のドープ領域を含むことを特徴とする方法。
- 請求項6に記載の方法であって、前記少なくとも1つの雛壇状のトレンチを形成する工程が、最も幅広の部分から最も幅狭の部分の順に、前記雛壇状のトレンチの前記少なくとも3つの部分を順次エッチングする工程を有することを特徴とする方法。
- 請求項7に記載の方法であって、前記最も幅狭の部分が、前記エピタキシャル層内において、前記最も幅広の部分より前記基板に近い深さに位置することを特徴とする方法。
- 請求項1に記載の方法であって、前記工程Cが更に、
ゲート誘電体領域上にゲート導電層を形成する工程と、
前記エピタキシャル層内に第2の導電型を有する第1および第2のボディ領域を形成し、それらの間にドリフト領域を画定する工程と、
前記第1および第2のボディ領域内に前記第1の導電型を有する第1および第2のソース領域をそれぞれ形成する工程とを含むことを特徴とする方法。 - 請求項1に記載の方法であって、前記バリア材が、酸化物材料であることを特徴とする方法。
- 請求項10に記載の方法であって、前記酸化物材料が、二酸化シリコンであることを特徴とする方法。
- 請求項1に記載の方法であって、前記エピタキシャル層が、所定の厚みを有し、xを前記電圧維持領域に形成すべき環状のドープ領域の所定数以上の整数として、前記所定の厚みの実質的に1/(x+1)に等しい距離分前記雛壇状のトレンチの第1の部分をエッチングする工程を更に備える方法。
- 請求項1に記載の方法であって、前記トレンチに埋め込む材料が、誘電体材料であることを特徴とする方法。
- 請求項13に記載の方法であって、前記誘電体材料が、二酸化シリコンであることを特徴とする方法。
- 請求項13に記載の方法であって、前記誘電体材料が、窒化シリコンであることを特徴とする方法。
- 請求項1に記載の方法であって、前記不純物が、ホウ素であることを特徴とする方法。
- 請求項9に記載の方法であって、前記ボディ領域が、深いボディ領域を含むことを特徴とする方法。
- 請求項1に記載の方法であって、前記雛壇状のトレンチが、前記複数の部分のうちの少なくとも第1の部分を画定するマスク層を設け、前記マスク層によって画定された前記第1の部分をエッチングすることによって形成されることを特徴とする方法。
- 請求項18に記載の方法であって、前記雛壇状のトレンチの第1の部分の壁に沿って、所定の厚さの酸化層を堆積させる工程を更に備える方法。
- 請求項19に記載の方法であって、前記酸化層が、第2のマスク層として機能し、前記雛壇状のトレンチの第1の部分の底面を介して、前記第2のマスク層によって画定された前記雛壇状のトレンチの第2の部分をエッチングする工程を更に備える方法。
- 請求項20に記載の方法であって、前記酸化層の前記所定の厚さが、前記環状の棚の表面積と、非環状の領域の表面積とが互いに実質的に等しくなるように選択されることを特徴とする方法。
- 請求項9に記載の方法であって、前記ボディ領域が、前記基板に不純物を打ち込み、拡散させることによって形成されることを特徴とする方法。
- 請求項1に記載の方法であって、前記パワー半導体デバイスが、縦型DMOS、V溝DMO、トレンチDMOS MOSFET、IGBT、およびバイポーラトランジスタからなる群から選択されることを特徴とする方法。
- 請求項1に記載の方法に基づいて製造されたパワー半導体デバイス。
- 請求項7に記載の方法に基づいて製造されたパワー半導体デバイス。
- 請求項9に記載の方法に基づいて製造されたパワー半導体デバイス。
- パワー半導体デバイスであって、
第2の導電型の基板と、
前記基板上に形成された電圧維持領域と、を備え、前記電圧維持領域が、
第1の導電型を有するエピタキシャル層と、
前記エピタキシャル層内に形成された、幅が異なる複数の部分を有し、前記部分間に少なくとも1つの環状の棚を画定する少なくとも1つの雛壇状のトレンチと、
前記エピタキシャル層内の前記環状の棚の下方のおよび隣接する部分に形成された、第2の導電型の不純物がドープされた少なくとも1つの環状のドープ領域と、
前記雛壇状のトレンチに実質的に埋め込まれたフィラ材料と、
前記電圧維持領域上に形成され、それの間に接合を画定する、前記第2の導電型の少なくとも1つのアクティブ領域と、を含むデバイス。 - 請求項27に記載のデバイスであって、前記雛壇状のトレンチの複数の部分が、最も幅狭の部分と、最も幅広の部分とを含み、前記最も幅狭の部分が、前記エピタキシャル層内において、前記最も幅広の部分より前記基板に近い深さに位置することを特徴とするデバイス。
- 請求項28に記載のデバイスであって、前記雛壇状のトレンチの複数の部分が、互いに同軸的に配置されていることを特徴とするデバイス。
- 請求項27に記載のデバイスであって、前記雛壇状のトレンチの複数の部分が、少なくとも2つの環状の棚を画定する、互いに幅が異なる少なくとも3つの部分を含み、前記少なくとも1つの環状のドープ領域が、少なくとも2つの環状のドープ領域を含むことを特徴とするデバイス。
- 請求項29に記載のデバイスであって、前記雛壇状のトレンチの複数の部分が、少なくとも2つの環状の棚を画定する、互いに幅が異なる少なくとも3つの部分を含み、前記少なくとも1つの環状のドープ領域が、少なくとも2つの環状のドープ領域を含むことを特徴とするデバイス。
- 請求項27に記載のデバイスであって、前記エピタキシャル層が、所定の厚みを有し、xを前記電圧維持領域に形成すべき環状のドープ領域の所定数以上の整数として、前記所定の厚みの実質的に1/(x+1)に等しい距離分エッチングされて形成された、前記雛壇状のトレンチの第1の部分を備えることを特徴とするデバイス。
- 請求項27に記載のデバイスであって、前記トレンチに埋め込む材料が、誘電体材料であることを特徴とするデバイス。
- 請求項33に記載のデバイスであって、前記誘電体材料が、二酸化シリコンであることを特徴とするデバイス。
- 請求項33に記載のデバイスであって、前記誘電体材料が、窒化シリコンであることを特徴とするデバイス。
- 請求項27に記載のデバイスであって、前記不純物が、ホウ素であることを特徴とするデバイス。
- 請求項31に記載のデバイスであって、前記少なくとも2つの環状の棚の表面積が、互いに実質的に等しいことを特徴とするデバイス。
- 請求項27に記載のデバイスであって、前記少なくとも1つのアクティブ領域が、
ゲート誘電体および前記ゲート誘電体上に形成されたゲート導電層と、
前記エピタキシャル層内に形成され、第2の導電型を有し、その間にドリフト領域を画定する第1および第2のボディ領域と、
前記第1および第2のボディ領域内にそれぞれ形成された、前記第1の導電型の第1および第2のソース領域とを備えることを特徴とするデバイス。 - 請求項38に記載のデバイスであって、前記ボディ領域が、深いボディ領域を含むことを特徴とするデバイス。
- 請求項27に記載のデバイスであって、前記雛壇状のトレンチが、円形の断面を有することを特徴とするデバイス。
- 請求項27に記載のデバイスであって、前記雛壇状のトレンチが、正方形、長方形、八角形、および六角形からなる群から選択される断面形状を有していることを特徴とするデバイス。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US11/950,156 US7736976B2 (en) | 2001-10-04 | 2007-12-04 | Method for fabricating a power semiconductor device having a voltage sustaining layer with a terraced trench facilitating formation of floating islands |
PCT/US2008/085509 WO2009073773A1 (en) | 2007-12-04 | 2008-12-04 | Method for fabricating a power semiconductor device having a voltage sustaining layer with a terraced trench facilitating formation of floating islands |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2011505709A true JP2011505709A (ja) | 2011-02-24 |
Family
ID=39526093
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2010537046A Pending JP2011505709A (ja) | 2007-12-04 | 2008-12-04 | フローティングアイランドを形成するための雛壇状のトレンチを備えた電圧維持層を有するパワー半導体デバイスの製造方法 |
Country Status (7)
Country | Link |
---|---|
US (2) | US7736976B2 (ja) |
EP (1) | EP2232536A4 (ja) |
JP (1) | JP2011505709A (ja) |
KR (1) | KR20100109920A (ja) |
CN (1) | CN101889327A (ja) |
TW (1) | TWI497604B (ja) |
WO (1) | WO2009073773A1 (ja) |
Families Citing this family (21)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2011528187A (ja) * | 2008-07-14 | 2011-11-10 | エヌエックスピー ビー ヴィ | トランジスタデバイス及びその製造方法 |
CN101752225B (zh) * | 2008-12-04 | 2011-09-28 | 上海华虹Nec电子有限公司 | 超深沟槽的多级刻蚀与填充方法 |
US8415729B2 (en) * | 2011-04-07 | 2013-04-09 | Nanya Technology Corp. | Power device with trenched gate structure and method of fabricating the same |
US8680607B2 (en) * | 2011-06-20 | 2014-03-25 | Maxpower Semiconductor, Inc. | Trench gated power device with multiple trench width and its fabrication process |
CN102431965A (zh) * | 2011-12-15 | 2012-05-02 | 上海先进半导体制造股份有限公司 | 凸柱结构的制造方法 |
US8766235B2 (en) | 2012-03-08 | 2014-07-01 | Micron Technology, Inc. | Bipolar junction transistors and memory arrays |
US8765609B2 (en) | 2012-07-25 | 2014-07-01 | Power Integrations, Inc. | Deposit/etch for tapered oxide |
TWI458097B (zh) * | 2012-12-12 | 2014-10-21 | Beyond Innovation Tech Co Ltd | 溝渠式閘極金氧半場效電晶體及其製造方法 |
US8785907B2 (en) * | 2012-12-20 | 2014-07-22 | Intel Corporation | Epitaxial film growth on patterned substrate |
US9240476B2 (en) | 2013-03-13 | 2016-01-19 | Cree, Inc. | Field effect transistor devices with buried well regions and epitaxial layers |
US9142668B2 (en) | 2013-03-13 | 2015-09-22 | Cree, Inc. | Field effect transistor devices with buried well protection regions |
US9012984B2 (en) | 2013-03-13 | 2015-04-21 | Cree, Inc. | Field effect transistor devices with regrown p-layers |
US9306061B2 (en) | 2013-03-13 | 2016-04-05 | Cree, Inc. | Field effect transistor devices with protective regions |
KR101437275B1 (ko) * | 2013-03-25 | 2014-10-27 | 고려대학교 산학협력단 | 다수의 fli 구조를 갖는 반도체 소자 |
KR101514537B1 (ko) | 2013-08-09 | 2015-04-22 | 삼성전기주식회사 | 전력 반도체 소자 및 그 제조 방법 |
DE102014112371B4 (de) * | 2014-08-28 | 2023-11-23 | Infineon Technologies Austria Ag | Halbleitervorrichtung und elektronische anordnung mit einer halbleitervorrichtung |
US9837394B2 (en) | 2015-12-02 | 2017-12-05 | International Business Machines Corporation | Self-aligned three dimensional chip stack and method for making the same |
CN105575781B (zh) * | 2016-01-29 | 2018-06-19 | 上海华虹宏力半导体制造有限公司 | 沟槽型超级结的制造方法 |
US10326013B2 (en) * | 2016-11-23 | 2019-06-18 | Microchip Technology Incorporated | Method of forming a field-effect transistor (FET) or other semiconductor device with front-side source and drain contacts |
CN108376647B (zh) * | 2018-04-19 | 2021-04-30 | 济南安海半导体有限公司 | 屏蔽栅场效应晶体管及其制造方法 |
US10886226B2 (en) * | 2018-07-31 | 2021-01-05 | Taiwan Semiconductor Manufacturing Co, Ltd. | Conductive contact having staircase barrier layers |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS62203380A (ja) * | 1986-01-10 | 1987-09-08 | ゼネラル・エレクトリツク・カンパニイ | 半導体素子の製造方法 |
JP2005505918A (ja) * | 2001-10-04 | 2005-02-24 | ゼネラル セミコンダクター,インク. | フローティングアイランドを形成するための雛壇状のトレンチを有する電圧維持層を備える半導体パワーデバイスの製造方法 |
Family Cites Families (32)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US204A (en) * | 1837-05-22 | Construction of and mode of | ||
US1140558A (en) * | 1914-02-27 | 1915-05-25 | Richard Henry Annison | Driving-hood for piles. |
US4140558A (en) | 1978-03-02 | 1979-02-20 | Bell Telephone Laboratories, Incorporated | Isolation of integrated circuits utilizing selective etching and diffusion |
GB2089119A (en) * | 1980-12-10 | 1982-06-16 | Philips Electronic Associated | High voltage semiconductor devices |
US4569701A (en) * | 1984-04-05 | 1986-02-11 | At&T Bell Laboratories | Technique for doping from a polysilicon transfer layer |
USH204H (en) | 1984-11-29 | 1987-02-03 | At&T Bell Laboratories | Method for implanting the sidewalls of isolation trenches |
US4711017A (en) * | 1986-03-03 | 1987-12-08 | Trw Inc. | Formation of buried diffusion devices |
US4719185A (en) * | 1986-04-28 | 1988-01-12 | International Business Machines Corporation | Method of making shallow junction complementary vertical bipolar transistor pair |
US4893160A (en) * | 1987-11-13 | 1990-01-09 | Siliconix Incorporated | Method for increasing the performance of trenched devices and the resulting structure |
JPH01136369A (ja) * | 1987-11-21 | 1989-05-29 | Toshiba Corp | 過電圧保護機能付半導体装置の製造方法 |
JP2733271B2 (ja) * | 1988-12-23 | 1998-03-30 | シャープ株式会社 | 半導体装置の製造方法 |
CN1019720B (zh) * | 1991-03-19 | 1992-12-30 | 电子科技大学 | 半导体功率器件 |
US5488236A (en) * | 1994-05-26 | 1996-01-30 | North Carolina State University | Latch-up resistant bipolar transistor with trench IGFET and buried collector |
JP3291957B2 (ja) * | 1995-02-17 | 2002-06-17 | 富士電機株式会社 | 縦型トレンチmisfetおよびその製造方法 |
EP1408554B1 (de) * | 1996-02-05 | 2015-03-25 | Infineon Technologies AG | Durch Feldeffekt steuerbares Halbleiterbauelement |
US5719409A (en) * | 1996-06-06 | 1998-02-17 | Cree Research, Inc. | Silicon carbide metal-insulator semiconductor field effect transistor |
US6097076A (en) * | 1997-03-25 | 2000-08-01 | Micron Technology, Inc. | Self-aligned isolation trench |
JP3342412B2 (ja) * | 1997-08-08 | 2002-11-11 | 三洋電機株式会社 | 半導体装置およびその製造方法 |
DE19843959B4 (de) * | 1998-09-24 | 2004-02-12 | Infineon Technologies Ag | Verfahren zum Herstellen eines Halbleiterbauelements mit einem sperrenden pn-Übergang |
US6078078A (en) * | 1998-10-01 | 2000-06-20 | Advanced Micro Devices, Inc. | V-gate transistor |
US6194741B1 (en) * | 1998-11-03 | 2001-02-27 | International Rectifier Corp. | MOSgated trench type power semiconductor with silicon carbide substrate and increased gate breakdown voltage and reduced on-resistance |
DE19854915C2 (de) * | 1998-11-27 | 2002-09-05 | Infineon Technologies Ag | MOS-Feldeffekttransistor mit Hilfselektrode |
US6316336B1 (en) | 1999-03-01 | 2001-11-13 | Richard A. Blanchard | Method for forming buried layers with top-side contacts and the resulting structure |
US6191447B1 (en) * | 1999-05-28 | 2001-02-20 | Micro-Ohm Corporation | Power semiconductor devices that utilize tapered trench-based insulating regions to improve electric field profiles in highly doped drift region mesas and methods of forming same |
US6380569B1 (en) * | 1999-08-10 | 2002-04-30 | Rockwell Science Center, Llc | High power unipolar FET switch |
JP4371521B2 (ja) | 2000-03-06 | 2009-11-25 | 株式会社東芝 | 電力用半導体素子およびその製造方法 |
GB0010041D0 (en) * | 2000-04-26 | 2000-06-14 | Koninkl Philips Electronics Nv | Trench semiconductor device manufacture |
US6468847B1 (en) * | 2000-11-27 | 2002-10-22 | Power Integrations, Inc. | Method of fabricating a high-voltage transistor |
US6608350B2 (en) * | 2000-12-07 | 2003-08-19 | International Rectifier Corporation | High voltage vertical conduction superjunction semiconductor device |
US6869888B1 (en) * | 2001-07-11 | 2005-03-22 | Advanced Micro Devices, Inc. | E-beam flood exposure of spin-on material to eliminate voids in vias |
US6686244B2 (en) * | 2002-03-21 | 2004-02-03 | General Semiconductor, Inc. | Power semiconductor device having a voltage sustaining region that includes doped columns formed with a single ion implantation step |
DE10245049B4 (de) * | 2002-09-26 | 2007-07-05 | Infineon Technologies Ag | Kompensationshalbleiterbauelement |
-
2007
- 2007-12-04 US US11/950,156 patent/US7736976B2/en not_active Expired - Fee Related
-
2008
- 2008-12-02 TW TW097146809A patent/TWI497604B/zh not_active IP Right Cessation
- 2008-12-04 JP JP2010537046A patent/JP2011505709A/ja active Pending
- 2008-12-04 WO PCT/US2008/085509 patent/WO2009073773A1/en active Application Filing
- 2008-12-04 KR KR1020107014818A patent/KR20100109920A/ko not_active Application Discontinuation
- 2008-12-04 EP EP08858220A patent/EP2232536A4/en not_active Withdrawn
- 2008-12-04 CN CN2008801196888A patent/CN101889327A/zh active Pending
-
2010
- 2010-05-03 US US12/772,258 patent/US8049271B2/en not_active Expired - Fee Related
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS62203380A (ja) * | 1986-01-10 | 1987-09-08 | ゼネラル・エレクトリツク・カンパニイ | 半導体素子の製造方法 |
JP2005505918A (ja) * | 2001-10-04 | 2005-02-24 | ゼネラル セミコンダクター,インク. | フローティングアイランドを形成するための雛壇状のトレンチを有する電圧維持層を備える半導体パワーデバイスの製造方法 |
Also Published As
Publication number | Publication date |
---|---|
EP2232536A4 (en) | 2011-04-13 |
US20080142880A1 (en) | 2008-06-19 |
WO2009073773A1 (en) | 2009-06-11 |
US8049271B2 (en) | 2011-11-01 |
US7736976B2 (en) | 2010-06-15 |
EP2232536A1 (en) | 2010-09-29 |
TWI497604B (zh) | 2015-08-21 |
TW200941593A (en) | 2009-10-01 |
CN101889327A (zh) | 2010-11-17 |
US20100207198A1 (en) | 2010-08-19 |
KR20100109920A (ko) | 2010-10-11 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP4743744B2 (ja) | フローティングアイランド電圧維持層を有する半導体パワーデバイス | |
JP4786872B2 (ja) | 単一のイオン注入工程によって形成されたドープされたコラムを含む電圧維持領域を有するパワー半導体デバイス及びそれらの製造方法 | |
JP2011505709A (ja) | フローティングアイランドを形成するための雛壇状のトレンチを備えた電圧維持層を有するパワー半導体デバイスの製造方法 | |
JP4615217B2 (ja) | フローティングアイランドを形成するための雛壇状のトレンチを有する電圧維持層を備える半導体パワーデバイスの製造方法 | |
JP4833517B2 (ja) | 迅速な拡散によって形成されるドープカラムを含む電圧維持領域を有する高電圧電力mosfetを製造する方法 | |
JP4741187B2 (ja) | ドープカラムを含む高電圧電力mosfet |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20111205 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20130214 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20131112 |
|
A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20140207 |
|
A602 | Written permission of extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A602 Effective date: 20140217 |
|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20140708 |