TWI497604B - 以梯狀溝槽形成浮島之製造具有電壓保持層之功率半導體裝置之方法 - Google Patents

以梯狀溝槽形成浮島之製造具有電壓保持層之功率半導體裝置之方法 Download PDF

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Description

以梯狀溝槽形成浮島之製造具有電壓保持層之功率半導體裝置之方法
本申請案之美國對應申請案係2003年11月13日所申請之名稱為「以梯狀溝槽形成浮島之製造具有電壓保持層之功率半導體裝置之方法」且申請案號為10/712,810，目前為美國專利案號7,304,347之部分繼續申請案，該專利案號7,304,347係2001年10月4日所申請之名稱為「以梯狀溝槽形成浮島之製造具有電壓保持層之功率半導體裝置之方法」，申請案號為09/970,758，目前為美國專利案號6,649,477之分割案，該美國專利案號6,649,477與2001年10月4日所申請，名稱為「製造具有浮島電壓保持層之功率半導體裝置之方法」，申請案號為09/970,972，目前為美國專利案號6,465,304有關。在此倂提以上申請案之每一者之全文俾供參考。
本發明一般係有關半導體功率裝置，尤有關諸如MOSFET之半導體功率裝置及使用相對摻雜材料之浮島以形成電壓保持層之其它功率裝置。
諸如直立DMOS、V形溝DMO、溝槽DMOS MOSFET、IGBT、二極體及雙極電晶體被用於諸如汽車電系統、電源、馬達驅動器之用途及其它動力控制用途。在導通狀態中，高電流密度下具有低導通電阻或低壓降時，需要此等裝置於切斷狀態下維持高壓。
第1圖顯示用於N通道功率MOSFET之典型構造。形成於N+摻雜矽基板102上方之N-外延矽層101包含用於裝置中兩MOSFET晶胞之p-本體區域105a及106a及N+源極區域107及108。p-本體區域105及106亦可包含深p-本體區域105b及106b。源極本體電極112延伸越過外延層101之某些表面部分以接觸源極及本體區域。用於兩晶胞之N-型汲極由延伸至第1圖中上半導體表面之N-外延層101之部分形成。汲極電極設在N+摻雜基板102之底部。包括絕緣及導電層，例如氧化物及聚矽層之絕緣閘極電極118置於本體上方，其中通道形成於外延層之汲極部分上方。
第1圖所示習知MOSFET之導通電阻大部分由外延層101之中的漂移帶所決定。有時候，外延層101亦稱為電壓保持層，此乃因為施加於N+摻雜基板與P+摻雜深層本體區域間之相反電壓藉外延層101保持。漂移帶電阻跟著以摻雜濃度及外延層101之厚度決定。然而，為增加裝置之擊穿電壓，外延層101之摻雜濃度必須減小，而層厚則增加。第2圖之曲線顯示作為習知MOSFET之擊穿電壓之函數之每單位面積的導通電阻。不幸的是，如曲線顯示，當擊穿電壓增加時，裝置之導通電阻快速增加。該快速增加在MOSFET於更高電壓下，特別是在大於數百伏特之電壓下操作時出現問題。
第3圖顯示設計成在較高電壓下以減低之導通電阻操作之MOSFET構造。該MOSFET構造揭示於謝雜扎克等人於2000年5月之Proceedings of the ISPSD第69-72頁以及陳等人於2000年6月卷47第6期之IEEE Transactions on Electro Devices第1280-1285頁，在此倂提其全文俾供參考。該MOSFET除了其包含位於電壓保持層301之漂移區域之一系列縱向分隔之P摻雜層3101 ,3102 ,3103 ,…,310n (所謂「浮島」)，類似於第1圖所示習知MOSFET構造。此等浮島3101 ,3102 ,3103 ,…,310n 產生較無浮島之構造低之電場。較低電場容許將較高摻雜濃度用於外延層，該外延層局部形成電壓保持層301。此等浮島產生鋸齒形電場輪廓，其全體導致藉較用於習知裝置之濃度更高之摻雜濃度獲得保持電壓。此種較高摻雜濃度跟著產生一種裝置，其具有較無一層或多層浮島之裝置更低的導通電阻。
第3圖所示構造可藉包含多重外延沉積步驟之製程順序製成，此等外延沉積步驟各接續適當摻雜劑之導入。不幸的是，外延沉積步驟進行起來很昂貴，並因此，使用多重外延沉積步驟之構造製造起來很昂貴。
因此，較佳係提供諸如第3圖所示MOSFET構造之功率半導體裝置之製造方法，該方法僅需最小數量的外延沉積步驟，俾裝置可更低廉地製造。
根據本發明，提供一種形成功率半導體裝置之方法。該方法一開始提供第二導電型基板，接著，於該基板上形成電壓保持區域。藉由沉積第一導電型之外延層於該基板上成，並形成至少一個梯狀溝槽於該外延層中，形成該電壓保持區域。該梯狀溝槽具有複數個寬度不同部分以在其間界定至少一個環形架。沿該溝槽之壁及底部沉積障壁層材料。透過襯入該至少一個環形架、該溝槽底部與該外延層之相鄰部分之間的障壁層材料注入第二導電型摻雜劑。擴散該摻雜劑以在該外延層中形成至少一個環形摻雜區域。亦形成位於該外延層中該環形摻雜區域下方之至少一個其它區域。沉積充填材料於該梯狀溝槽中以實質上充填該溝槽，從而完成電壓保持區域。於該電壓保持區域的上方形成該第二導電型之至少一個區域以界定其間之接合面。
藉由本發明方法形成之功率半導體裝置可選自包含直立DMOS、V形溝DMO、溝槽DMOS MOSFET、IGBT、雙極電晶體及二極體之群組。
第4圖顯示一種功率半導體裝置，其具有揭示於美國共同申請案[GS 158]之類型的浮島。於本裝置中，假設溝槽為圓形，並因此將浮島繪成甜甜圈狀。當然，溝槽可具有諸如正方形，矩形，六角形等形狀，其跟著決定浮島之形狀。形成於N+矽基板402上方之N-型外延矽層401含有p-本體區域405，以及用於裝置中二MOSFET晶胞之N+源極區域407。如圖所示，p-本體區域405a亦可包含深p-本體區域405b。源極本體電極412延伸越過外延層401之某些表面部分以接觸源極和本體區域。用於兩晶胞之N-型汲極由延伸至上半導體表面之N-外延層401形成。汲極電極設在N+基板402之底部。包括氧化物及聚矽層之絕緣閘極電極418置於本體之通道及汲極部分上方。一系列浮島410位於由外延矽層401所界定之裝置之電壓保持區域內。從裝置之頂部看來，浮島被配置成陣列。例如，於第4圖中，沿“y”方向，浮島以參考符號41011 ,41012 ,41013 ,…,4101m 標示，且沿“z”方向，浮島以參考符號41011 ,41021 ,41031 ,…,410m1 標示。雖然可或不可使用位於閘極418下方之浮島410列，惟其等較佳地用在裝置外形及外延層401之電阻需要時。
於第4圖之裝置中，在個別注入步驟中，形成諸如41011 ,41012 ,41013 ,…,4101m 之橫行浮島。雖然該製造技術相較於有關第3圖所討論之習知製造技術，有利地減少所需外延沉積步驟數目，較佳卻係藉由減少所需注入步驟數，進一步簡化製程。
根據本發明之實施例，p-型浮島構成為一系列同軸之環形架。形成此種浮島於半導體功率裝置之電壓保持層中的方法一般可如以下說明。首先，梯狀溝槽形成於待形成裝置之電壓保持區域之外延層中。梯狀溝槽由兩個或更多同軸之溝槽形成，此等溝槽於外延層中蝕刻不同深度。各溝槽之直徑大於位在外延層中更深處之溝槽的直徑。相鄰溝槽於水平面中相接以界定環形架，該等環形架自相鄰溝槽之直徑不同處升起。於單一注入步驟中，將p-型摻雜材料注入環形架及最深溝槽底部兩者內。必要的話，底部溝槽可持續形成摻雜劑之底部環形環。所注入材料擴散進入緊鄰而在諸架和溝槽底部下方之電壓保持區域部分內。如此，所注入材料形成一系列浮島，此等浮島構形成同軸環形環。最後，溝槽充填不會負面影響裝置之特徵之材料。可用於充填溝槽之材料之例示性材料包含高阻抗聚矽、諸如二氧化矽之介電質或其它材料及材料組合。
本發明之功率半導體裝置可根據第5(a)至5(f)圖所示以下例示性步驟製造。
首先，N-型摻雜外延層501成長在習知N+型摻雜基板502上。就具有5-40歐姆-c m電阻之400-800V裝置而言，外延層1典型地厚度為15-50微米。其次，藉由以介電質層覆蓋外延層501之表面，形成介電質掩模層，其接著以傳統方式曝光並圖案化，以留下界定溝槽5201 之位置之掩模部分。溝槽5201 透過掩模開口，藉由反應離子蝕刻至5-15微米之初始深度，予以乾蝕刻。特別是，若“x”為所欲浮島之等距隔開的橫行數目，溝槽520即應一開始蝕刻至後續形成之本體區域底部與N+摻雜基板之頂部間之外延層502部分之厚度的約1/(x+1)之深度。必要的話，可使各溝槽之側壁平滑。首先，可使用化學乾蝕刻，從溝槽之側壁移除薄氧化物層(典型地500-1000A)，以消除反應離子蝕刻程序所造成的損壞。其次，於溝槽5201 上方成長犧牲二氧化矽層。藉由緩衝氧化物蝕刻或HF蝕刻移除，俾所形成溝槽側壁盡可能平滑。
於第5(b)圖中，二氧化矽層5241 成長於溝槽5201 中。二氧化矽層5241 之厚度決定溝槽5201 與後續將形成之溝槽間的直徑(並因此所形成環形架之徑寬)差。自溝槽5201 之底部移除二氧化矽層5241 。
於第5(c)圖中，第二溝槽5202 蝕穿溝槽5201 之露出底部。於本發明之該實施例中，溝槽5202 之厚度與溝槽5201 之厚度相同。亦即，溝槽5202 蝕刻量約等於位在本體區域底部與N+-摻雜基板間之外延層501部分之厚度的1/(x+1)。因此，溝槽5202 之底部位於本體區域之底部之2/(x+1)深度處。
其次，於第5(d)圖中，可藉由首先成長氧化物層5242 於溝槽5202 之壁上，形成第三溝槽5203 (於第3(e)及3(f)圖中最清晰)。再度，氧化物層5242 之厚度決定溝槽5202 與溝槽5203 間的直徑(並因此所形成環形架之徑寬)差。自溝槽5202 之底部移除氧化物層5242 。該程序可依需要重覆若干次以形成所欲數目之溝槽，其跟著決定待形成之環形架數目。例如，於第5(d)圖中，形成四個溝槽5201 -5204 (於第3(e)圖中最清晰)。
於第5(e)圖中，藉由蝕刻移除側壁上之各個氧化物材料層，以確立環形架5461 -5463 。其次，實質上厚度均勻之氧化物層540成長於溝槽5201 -5204 中。氧化物層540之厚度足以防止所注入原子經由溝槽之側壁穿入相鄰矽，同時容許所注入原子經由位於架5461 -5463 上之氧化物層540部分及溝槽底部555穿過。
須選擇溝槽5201 -5204 之直徑，使所形成環形架5461 -5463 及溝槽底部均具有相同表面積。以此方式，當將摻雜劑導入架及溝槽底部時，浮島之各形成之水平面具有相同總電荷。
其次，於第5(f)圖中，透過位於架5461 -5463 上之氧化物層540之部分及溝槽底部555注入諸如硼之摻雜劑。須選擇摻雜劑之總劑量及注入能量，俾在進行後續擴散步驟之後留在外延層501中的摻雜劑量滿足所製成裝置之擊穿要件。進行高溫擴散步驟以縱向及橫向推入所注入之摻雜劑，從而確立共軸之浮島5501 -5504 。
其次，由個別溝槽5201 -5204 構成之梯狀溝槽充填不會負面影響裝置特徵之材料。例示性材料包含，惟不限於熱成長之二氧化矽、諸如二氧化矽、氮化矽之沉積介電質或熱成長及沉積之此等層或其它材料之組合。最後，構造之表面如於第5(f)圖所示平坦化。第5(g)圖顯示第5(f)圖之構造，惟底部溝槽進一步蝕刻以形成摻雜劑之底部環形環。
形成於第5(f)及5(g)圖所示構造之上述製程步驟提供具有一系列環形浮島之電壓保持層，於該等浮島上可製造多數不同功率半導體裝置之任一個。如前述，此等功率半導體裝置包含直立DMOS、V形溝DMO、溝槽DMOS MOSFET、IGBT及其它MOS閘控裝置。例如，第4圖顯示可形成於第5圖之電壓保持區域上之MOSFET例子。須知，雖然第5圖顯示單一梯狀溝槽，本發明卻涵蓋具有單一或多數梯狀溝槽以形成任一列數之環形浮島之電壓保持區域。
一旦電壓保持區域及浮島如第5圖形成，第4圖所示MOSFET即可如以下方式形成。在形成主動區域掩模之後成長閘極氧化物。其次，沉積、摻雜及氧化一層聚晶矽。接著，掩蔽聚矽層以形成多數閘極區域。使用習知掩蔽、注入及擴散步驟形成P+摻雜深層本體區域405b。例如，P+摻雜深層本體區域以約1×1014 至5×1015 /cm2 劑量注入20至200KeV之硼。淺本體區域405a以類似方式形成。該區域之注入劑量在20至100KeV之能量下為1×1013 至5×1014 /cm2 。
其次，使用光阻掩蔽程序來形成界定源極區域407之圖案化掩模層。接著，藉由注入及擴散程序形成源極區域407。例如，源極區域可藉砷在20至100KeV下注入至典型地為2×1015 至1.2×1016 /cm2 之濃度。在注入後，將砷擴散至約0.5至2.0微米之深度。本體區域之深度典型地約1-3微米，P+摻雜深層本體區域(如果有)略深。最後，以習知方式移除掩模層。利用習知方式，藉由蝕刻氧化物層以在前表面上形成接觸開口，完成DMOS電晶體。亦沉積及掩蔽金屬化層以界定源極本體及閘極電極。亦使用焊墊掩模來確立焊墊接觸。最後在基板之底部表面上形成汲極接觸層。
須知，雖揭示一種用來製造功率MOSFET之具體製程順序，卻可在保持於本發明之範疇內同時使用其它製程順序。例如，深P+摻雜本體區域可在確立閘極域之前形成。亦可在形成溝槽之前形成深P+摻雜本體區域。於某些DMOS構造中，P+摻雜深層本體區域可較P-摻雜深層本體區域更淺，或者，於某些情況下，甚至可無P+摻雜深層本體區域。
須知，雖然於以上和第5圖有關之例子中，基板502及摻雜之外延層501具有相同導電型，於本發明之其它實施例中可形成一種功率半導體裝置，其中基板502及摻雜之外延層501具有相反導電型。
雖然在此具體顯示及說明各實施例，惟須知以上教示涵蓋本發明之更改及變化，且在不悖離本發明之精神及意圖範疇下，均在後附申請項之範圍內。例如，可提供一種根據本發明實施之功率半導體裝置，其中各半導體區域之導電性與在此所說明者相反。甚而，雖曾使用直立DMOS來顯示製造根據本發明實施之裝置所需之例示性步驟，惟亦可依此等教示製造其它DMOSFET、諸如二極體、雙極電晶體、功率JFET、IGBT、MCT之其它功率半導體裝置以及其它MOS閘極功率裝置。
1．．．外延層
401．．．N-型外延矽層
402．．．N+矽基板
405．．．p-本體區域
405a．．．p-本體區域
405b．．．p-本體區域
407．．．N+源極區域
410．．．浮島
41011 ,41021 ,41031 ,…,410m1 ,41011 ,41021 ,41031 ,…,410m1 ．．．浮島
412．．．源極本體電極
418．．．絕緣閘極電極
501．．．N-型摻雜外延層
502．．．外延層
520．．．溝槽
5201 -5204 ．．．溝槽
5242 ．．．氧化物層
540．．．氧化物層
5461 -5463 ．．．環形架
555．．．溝槽底部
第1圖係習知功率MOSFET構造之橫剖視圖。
第2圖顯示作為用於習知功率MOSFET之擊穿電壓之函數的每單位體積導通電阻。
第3圖顯示一種MOSFET構造，其包含於本體區域下方具有多數浮島之電壓保持區域，設計成在相同電壓下以較第1圖所示構造更低之每單位體積導通電阻操作。
第4圖顯示一種MOSFET構造，其包含於本體區域下方及之間具有多數浮島之電壓保持區域。
第5(a)至5(g)圖顯示可用來製造根據本發明構成之電壓保持區域之例示製程步驟順序。
501．．．N-型摻雜外延層
502．．．外延層
520．．．溝槽
5201 -5204 ．．．溝槽
5242 ．．．氧化物層
540．．．氧化物層
5461 -5463 ．．．環形架
555．．．溝槽底部

Claims (36)

  1. 一種形成功率半導體裝置之方法，包括以下步驟：A.提供第二導電型基板；B.藉由以下步驟，於該基板上形成電壓保持區域：1.沉積外延層於該基板上，該外延層具有第一導電型；2.形成至少一個梯狀溝槽於該外延層中，該梯狀溝槽具有複數個寬度不同部分以在其間界定至少一個環形架；3.沿該溝槽之壁及底部沉積障壁層材料；形成電壓保持區域；4.透過襯入該至少一個環形架、該溝槽底部與該外延層之相鄰部分之間的障壁層材料注入第二導電型掺雜劑，其中該溝槽之該壁內未注入摻雜劑；5.擴散該掺雜劑以在該外延層中形成至少一個環形掺雜區域，以及位於該外延層中該環形掺雜區域下方之至少一個其它區域；以及6.沉積充填材料於該梯狀溝槽中以實質上充填該溝槽；以及C.於該電壓保持區域的上方形成該第二導電型之至少一個區域以界定其間之接合面，其中步驟(C)進一步包含以下步驟：形成包含氧化物及多晶矽層之絕緣閘極電極； 形成第一及第二本體區域於該外延層中以界定一漂移區域於其間，該等第一及第二本體區域具有第二導電型；以及分別形成該第一導電型之第一及第二源極區域於該等第一及第二本體區域中，其中該等第一及第二本體區域包含延伸比該等第一及第二源極區之深度更深之區域。
  2. 如申請專利範圍第1項之方法，其中，形成該至少一個梯狀溝槽之步驟包含連續蝕刻始於寬度最大部分及終於寬度最小部分之該梯狀溝槽之複數個部分。
  3. 如申請專利範圍第2項之方法，其中，該寬度最小部分位於該外延層之深處，使其較該寬度最大部分更接近該基板。
  4. 如申請專利範圍第1項之方法，其中，該梯狀溝槽之該等複數個部分相互同軸定位。
  5. 如申請專利範圍第1項之方法，其中，該梯狀溝槽之該等複數個部分包含寬度彼此不同之至少三個部分，以界定至少兩個環形架，且該至少一個環形掺雜區域包含至少兩個環形掺雜區域。
  6. 如申請專利範圍第4項之方法，其中，該梯狀溝槽之該等複數個部分包含寬度彼此不同之至少三個部分，以界定至少兩個環形架，且該至少一個環形掺雜區域包含至少兩個環形掺雜區域。
  7. 如申請專利範圍第6項之方法，其中，形成該至 少一個梯狀溝槽之步驟包含連續蝕刻始於寬度最大部分及終於寬度最小部分之該梯狀溝槽之至少三個部分。
  8. 如申請專利範圍第7項之方法，其中，該寬度最小部分位於該外延層之深處，使其較該寬度最大部分更接近該基板。
  9. 如申請專利範圍第1項之方法，其中該障壁層材料係氧化物材料。
  10. 如申請專利範圍第9項之方法，其中，該氧化物材料係二氧化矽。
  11. 如申請專利範圍第1項之方法，其中，該外延層具有一給定厚度，並進一步包括蝕刻該梯狀溝槽之第一部分達實質上等於該給定厚度之1/(x+1)之量的步驟，其中x等於或大於待形成於該電壓保持區域中之預定數目的環形掺雜區域。
  12. 如申請專利範圍第1項之方法，其中，該溝槽充填材料係介電質材料。
  13. 如申請專利範圍第12項之方法，其中，該介電質材料係二氧化矽。
  14. 如申請專利範圍第12項之方法，其中，該介電質材料係氮化矽。
  15. 如申請專利範圍第1項之方法，其中，該掺雜劑係硼。
  16. 如申請專利範圍第1項之方法，其中，該梯狀溝槽藉由提供界定該等複數個部分之至少第一個之掩蔽層以 及蝕刻該掩蔽層所界定之該第一部分形成。
  17. 如申請專利範圍第16項之方法，進一步包括沿該梯狀溝槽之該第一部分之壁沉積預定厚度之氧化物層。
  18. 如申請專利範圍第17項之方法，其中，該氧化物層用來作為第二掩蔽層，並進一步包括透過該梯狀溝槽之該第一部分的底面蝕刻該第二掩蔽層所界定該梯狀溝槽之第二部分的步驟。
  19. 如申請專利範圍第18項之方法，其中，選擇該氧化物層之該預定厚度，使該環形架與該溝槽之底部之表面積實質上彼此相等。
  20. 如申請專利範圍第1項之方法，其中，藉由將掺雜劑注入及擴散入該基板而形成該第一及第二本體區域。
  21. 一種功率半導體裝置，包括：第二導電型之基板；電壓保持區域，配置於該基板上，該電壓保持區域包含：外延層，具有第一導電型；至少一個梯狀溝槽，位於該外延層中，該梯狀溝槽具有寬度不同之複數個側壁和複數個部分以界定至少一個環形架於其間；至少一個環形掺雜區域，具有第二導電型之掺雜劑，該環形掺雜區域位於該外延層中該環形架下方及附近，其中該複數個側壁並沒有掺雜劑注入其內；充填材料，實質上充填該梯狀溝槽；以及 該第二導電型之至少一個主動區域，配置於該電壓保持區域上方，以界定接合面於其間。
  22. 如申請專利範圍第21項之裝置，其中，該梯狀溝槽之該等複數個部分包含寬度最小部分及寬度最大部分，該寬度最小部分位於該外延層之深處，使其較該寬度最大部分更接近該基板。
  23. 如申請專利範圍第21項之裝置，其中，該梯狀溝槽之該等複數個部分包含寬度彼此不同之至少三個部分，以界定至少兩個環形架，且該至少一個環形掺雜區域包含至少兩個環形掺雜區域。
  24. 如申請專利範圍第22項之裝置，其中，該梯狀溝槽之該等複數個部分包含寬度彼此不同之至少三個部分，以界定至少兩個環形架，且該至少一個環形掺雜區域包含至少兩個環形掺雜區域。
  25. 如申請專利範圍第21項之裝置，其中，該外延層具有一給定厚度，並進一步包括蝕刻該梯狀溝槽之第一部分達實質上等於該給定厚度之1/(x+1)之量的步驟，其中x等於或大於待形成於該電壓保持區域中之預定數目的環形掺雜區域。
  26. 如申請專利範圍第21項之裝置，其中，該溝槽充填材料係介電質材料。
  27. 如申請專利範圍第26項之裝置，其中，該介電質材料係二氧化矽。
  28. 如申請專利範圍第26項之裝置，其中，該介電 質材料係氮化矽。
  29. 如申請專利範圍第21項之裝置，其中，該掺雜劑係硼。
  30. 如申請專利範圍第24項之裝置，其中，至少兩個環形架之表面積實質上彼此相等。
  31. 如申請專利範圍第21項之裝置，其中，該至少一個主動區域進一步包含：閘極介電質及配置於該閘極介電質上方之閘極導體；第一及第二本體區域，位於該外延層中以界定漂移區域於其間，該等本體區域具有第二導電型；以及第一導電型之第一及第二源極區域，分別位於該等第一及第二本體區域中。
  32. 如申請專利範圍第21項之裝置，其中，該梯狀溝槽具有圓形截面。
  33. 如申請專利範圍第21項之裝置，其中，該梯狀溝槽具有選自包含正方形、矩形、八角形及六角形之群組之截面。
  34. 一種功率半導體裝置，根據包括以下步驟之方法來製造：A.提供第二導電型基板；B.藉由以下步驟，於該基板上形成電壓保持區域：1.沉積外延層於該基板上，該外延層具有第一導電型；2.形成至少一個梯狀溝槽於該外延層中， 該梯狀溝槽具有複數個寬度不同部分以在其間界定至少一個環形架；3.沿該溝槽之壁及底部沉積障壁層材料；形成電壓保持區域；4.透過襯入該至少一個環形架、該溝槽底部與該外延層之相鄰部分之間的障壁層材料注入第二導電型掺雜劑，其中該溝槽之該壁內未注入摻雜劑；5.擴散該掺雜劑以在該外延層中形成至少一個環形掺雜區域，以及位於該外延層中該環形掺雜區域下方之至少一個其它區域；以及6.沉積充填材料於該梯狀溝槽中以實質上充填該溝槽；以及C.於該電壓保持區域的上方形成該第二導電型之至少一個區域以界定其間之接合面，其中步驟(C)進一步包含以下步驟：形成包含氧化物及多晶矽層之絕緣閘極電極；形成第一及第二本體區域於該外延層中以界定一漂移區域於其間，該等第一及第二本體區域具有第二導電型；以及分別形成該第一導電型之第一及第二源極區域於該等第一及第二本體區域中，其中該等第一及第二本體區域包含延伸比該等第一及第二源極區之深度更深之區域。
  35. 如申請專利範圍第34項之功率半導體裝置，其 中，該梯狀溝槽之該複數個部分相互同軸定位；該梯狀溝槽之該等複數個部分包含寬度彼此不同之至少三個部分，以界定至少兩個環形架，且該至少一個環形掺雜區域包含至少兩個環形掺雜區域；且其中，形成該至少一個梯狀溝槽之步驟包含連續蝕刻始於寬度最大部分及終於寬度最小部分之該梯狀溝槽之該至少三個部分。
  36. 如申請專利範圍第34項之功率半導體裝置，其中，步驟(C)進一步包含以下步驟：形成閘極導體於閘極介電質區域上方；形成第一及第二本體區域於該外延層中，以界定漂移區域於其間，該等第一及第二本體區域具有第二導電型；以及分別形成該第一導電型之第一及第二源極區域於該等第一及第二本體區域中。
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