KR100990294B1 - 도핑된 칼럼들을 포함하는 고전압 전력 ｍｏｓｆｅｔ - Google Patents

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Abstract

전력 반도체 소자는 제 1 도전형의 기판(502), 및 상기 기판상에 배치된 전압 유지 영역을 포함한다. 전압 유지 영역은 제 1 도전형을 갖는 에피택셜층(501)과 상기 에피택셜층에 위치한 적어도 하나의 트렌치(520)를 포함한다. 제 2 도전형의 도펀트를 갖는 적어도 하나의 도핑 칼럼(540)은 상기 에피택셜층에 위치하고, 트렌치의 측벽에 인접한다. 칼럼은 하나가 다른 하나의 상부에 수직으로 배치되고 서로 확산되는 다수의 도핑층들(528, 530, 532, 534)로 형성된다. 또한, 대체로 트렌치를 충진시키는 충진 물질이 제공된다. 제 2 도전성의 적어도 하나의 영역은 그 사이에 접합부를 형성하도록 전압 유지 영역 상부에 배치된다.

Description

도핑된 칼럼들을 포함하는 고전압 전력 ＭＯＳＦＥＴ{HIGH VOLTAGE POWER MOSFET INCLUDES DOPED COLUMNS}
본 출원은 "Method for Fabricating a Power Semiconductor Device Having a Floating Island Voltage Sustaining Layer"라는 발명의 명칭으로 2001년 10월 4일자에 미국 특허 및 상표 청에 제출된 미국 특허출원 시리얼 넘버 09/970,972에 관한 것이다.
본 출원은 "Method For Fabricating A High Voltage Power MOSFET Having A Voltage Sustaining Region That Includes Doped Columns Formed By Rapid Diffusion"이라는 발명의 명칭으로 2001년 12월 31일자로 미국 특허 및 상표청에 제출된 미국 특허출원 시리얼 넘버 10/039,068에 관한 것이다.
본 발명은 일반적으로 반도체 소자들에 관한 것으로서, 특히 전력 MOSFET 소자들에 관한 것이다.
전력 MOSFET 소자들은 자동차 전기 시스템, 전력 공급기, 및 전력 관리 어플리케이션들과 같은 어플리케이션들에 사용된다. 이러한 소자들은 오프-상태에서 고전압을 유지하는 반면에, 온-상태에서는 낮은 전압 강하와 높은 전류 흐름을 가진다.
도 1은 N-채널 전력 MOSFET의 통상적인 구조를 도시한다. N+ 실리콘 기판(2)상에 형성된 에피택셜 실리콘 층(1)은 소자의 2개의 MOSFET 셀들에서 p-몸체 영역들(5a, 6a)과 N+ 소스 영역들(7, 8)을 포함한다. p-몸체 영역들(5, 6)은 또한 깊은 p-몸체 영역들(5b, 6b)을 포함할 수 있다. 소스-몸체 전극(12)은 소스 및 몸체 영역들과 접촉되도록 에피택셜층(1)의 특정 표면 부분들에 대해 연장된다. 2개의 셀들의 N-형 드레인은 도 1의 상부 반도체 표면으로 연장되는 N-에피택셜층(1)의 부분으로 형성된다. 드레인 전극은 N+ 기판(2)의 바닥부에 제공된다. 통상 폴리실리콘으로 이루어진 절연된 게이트 전극(18)은 유전체의 박막, 종종 실리콘이산화물에 의해 상기 몸체 및 드레인으로부터 분리된, 상기 소자의 드레인 부분들과 상기 몸체 상부에 주로 놓인다. 상기 소스와 몸체 전극에 대해 적정 (+) 전압이 게이트에 인가되면, 몸체 영역의 표면에서 소스와 드레인 사이에 채널이 형성된다.
도 1에 도시된 종래기술의 MOSFET의 온-저항은 대부분 에피택셜층(1)의 표류 영역(drift zone) 저항에 의해 결정된다. 표류 영역 저항은 에피택셜층(1)의 도핑 및 층 두께에 의해 교대로 결정된다. 그러나, 소자의 항복 전압을 증가시키기 위해, 에피택셜층(1)의 도핑 농도는 감소되어야 하는 반면, 층 두께는 증가되어야 한다. 도 2의 곡선(20)은 종래의 MOSFET에 대한 항복 전압의 함수로서, 단위 면적당 온-저항을 나타낸다. 불행히도, 곡선(20)에서 나타내는 것처럼, 소자의 온-저항은 그 항복 전압이 증가함에 따라 급격히 증가한다. 이러한 급격한 저항의 증가는 MOSFET가 더 높은 전압, 특히 수백 볼트보다 더 높은 전압에서 동작될 때 문제를 일으킨다.
도 3은 감소된 온-저항으로 보다 높은 전압들에서 동작되도록 설계된 MOSFET를 나타낸다. 이러한 MOSFET는 1998년, "Proceedings of the IEDM"의 p.683, 페이퍼 No. 26.2에 개시된다. 이러한 MOSFET는 도 1에서 몸체 영역들(5, 6)의 아래로부터 소자의 표류 영역으로 연장되는 p-형 도핑된 영역들(40, 42)을 포함한다는 것을 제외하고는, 도 1에 도시된 종래의 MOSFET와 유사하다. p-형 도핑된 영역들(40, 42)은 p-도핑된 영역들(40, 42)과 인접한 에피택셜층(1)의 부분들에 의해 형성되는, n-형 도핑된 칼럼들에 의해 분리되는 표류 영역의 칼럼들을 형성한다. 반대로 도핑된 형태의 교번하는 칼럼들은 종래의 MOSFET에서처럼 수직 방향으로 뿐만 아니라, 수평 방향으로도 역전압이 형성되도록 한다. 따라서, 이러한 소자는 에피택셜층(1)의 감소된 층 두께와 표류 영역의 증가되는 도핑 농도를 통해 종래의 소자에서와 동일한 역전압을 얻을 수 있다. 도 2의 곡선(25)은 도 3에 도시된 MOSFET의 항복 전압의 함수로서 단위 면적당 온-저항을 나타낸다. 명백히, 더 높은 동작 전압들에서, 이러한 소자의 온-저항은 필수적으로 항복 전압과 선형으로 증가되는 도 1에 도시된 소자에 비해 대체로 감소된다.
도 3에 도시된 소자의 개선된 동작 특성들은 트랜지스터의 표류 영역에서 전하 보상을 기반으로 한다. 즉, 표류 영역의 도핑은 예를 들어, 몇배 이상으로 대체로 증가되고, 부가적인 전하는 반대로 도핑된 형태의 칼럼들의 부가에 의해 상쇄된다. 따라서, 트랜지스터의 차단 전압이 변경되지 않고 유지된다. 전하 보상 칼럼들은 소자가 온 상태에 있을 때 전류를 전도하지 않는다. 트랜지스터의 이러한 바람직한 특성들은 반대 도핑 형태의 인접 칼럼들 사이에 발생되는 전하 보상 정도에 따라 크게 좌우된다. 불행히도, 칼럼들의 도펀트 변화의 불균일성들은 제조시 처리 파라미터들의 제어에서 제한들의 결과로서 방지하기 어려울 수 있다. 예를 들어, 칼럼들과 기판 사이의 인터페이스, 및 칼럼들과 p-몸체 영역 사이의 인터페이스에 대한 확산은 상기 인터페이스들 근처의 칼럼들 부분들에서 도펀트 농도의 변화를 일으킨다.
도 3에 도시된 구조는 각각 적절한 도펀트의 도입 이후에, 다수의 에피택셜 증착 단계들을 포함하는 처리 시퀀스로 제조될 수 있다. 그러나, 에피택셜 증착 단계들을 수행하는데 비용이 많이 들기 때문에, 이러한 구조물은 제조 비용이 비싸다. 이러한 소자들을 제조하기 위한 다른 기술은 미국 특허출원 시리얼 넘버 09/970,972에 개시되어 있고, 여기서는 트렌치가 서로 다른 깊이로 연속 에칭된다. 전체적으로 도 3에 도시된 p-형 도핑 영역들(40, 42)과 같이 기능하는 일련의 도핑 영역들(소위, "플로팅 섬(floating island)들")을 형성하기 위한 각각의 에칭 단계 이후에, 도펀트 물질이 주입되어 트렌치의 바닥부를 통해 확산된다. 그러나, 플로팅 섬 기술을 이용하는 소자의 온-저항은 연속적인 칼럼들을 이용하는 동일한 소자만큼 낮지 않다.
따라서, 최소의 에피택셜 증착 단계들을 필요로 하는 도 3에 도시된 MOSFET 구조를 제조하는 방법을 제공함으로써, 비용을 절감하여 제조할 수 있는 동시에, 처리 파라미터들을 충분히 제어할 수 있도록 하여, 소자의 표류 영역의 반대 도핑 형태의 인접 칼럼들에서 높은 범위의 전하 보상을 이룰 수 있도록 하는 것이 바람직하다.
본 발명에 따라, 전력 반도체 소자를 형성하는 방법이 제공된다. 상기 방법은 제 1 도전형의 기판을 제공한 후, 기판상에 전압 유지 영역(voltage sustaining region)을 형성함으로써 시작된다. 전압 유지 영역은 기판상에 제 1 도전형의 에피택셜층을 증착하고 에피택셜층에 적어도 하나의 트렌치를 형성함으로써, 형성된다. 배리어(barrier) 물질은 트렌치의 측벽들을 따라 증착된다. 제 2 도전형의 도펀트는 트렌치에 인접한 트렌치의 바닥부 아래의 에피택셜층의 일부로 배리어 물질을 통해 주입된다. 도펀트는 에피택셜층에 제 1 도핑층을 형성하도록 확산되고, 배리어 물질은 적어도 트렌치의 바닥부로부터 제거된다. 트렌치는 제 1 도핑층을 통해 에칭된다. 제 2 도핑층은 제 1 도핑층과 동일한 방식으로 형성된다. 제 2 도핑층은 상기 제 1 도핑층 아래로 수직으로 위치된다. 충진 물질은 대체로 트렌치를 충진하기 위해 트렌치에 증착된다. 제 1 및 제 2 도핑층들의 도펀트는 제 1 및 제 2 도핑층들이 서로 오버랩되도록 확산되어, 전압 유지 영역이 완성된다. 마지막으로, 제 2 도전형의 적어도 하나의 영역이 전압 유지 영역 상부에 형성되어, 그 사이에 접합부(junction)를 형성한다.
본 발명에 따른 방법에 의해 형성되는 전력 반도체 소자는 수직형(vertical) DMOS, V-홈(groove) DMOS, 및 트렌치 DMOS MOSFET, IGBT, 바이폴라 트랜지스터, 및 다이오드로 이루어진 그룹으로부터 선택될 수 있다.
본 발명의 다른 실시예에 따라, 전력 반도체 소자가 제공된다. 상기 소자는 제 1 도전형의 기판, 및 기판상에 배치되는 전압 유지 영역을 포함한다. 전압 유지 영역은 제 1 도전형을 갖는 에피택셜층 및 에피택셜층에 위치한 적어도 하나의 트렌치를 포함한다. 제 2 도전형의 도펀트를 갖는 적어도 하나의 도핑된 칼럼이 에피택셜층에, 상기 트렌치의 측벽에 인접하게 위치된다. 칼럼은 하나가 다른 하나의 상부에 수직으로 배치되고 서로에게로 확산되는 다수의 도핑층들로 형성된다. 또한, 충진 물질이 대체로 트렌치를 충진하도록 제공된다. 제 2 도전성의 적어도 하나의 영역이 전압 유지 영역 상부에 배치되어 그 사이에 접합부를 형성한다.
도 1은 종래기술의 전력 MOSFET 구조의 횡단면도를 나타낸다.
도 2는 종래기술의 전력 MOSFET에 대한 항복 전압의 함수로서 단위 면적당 온-저항을 나타낸다.
도 3은 동일 전압에서 도 1의 구조보다 더 낮은 온-저항으로 동작되도록 설계되고, 몸체 영역 아래에 위치한 p-형 도펀트의 칼럼들을 갖는 전압 유지 영역을 포함하는 MOSFET 구조를 나타낸다.
도 4a 내지 도 4f는 본 발명에 따라 구성되는 전압 유지 영역을 제조하기 위해 사용될 수 있는 예시적인 처리 단계들의 시퀀스를 나타낸다.
본 발명에 따른 반도체 전력 소자의 전압 유지층에 p-형 칼럼들을 형성하는 방법은 이하에서 기술된다. 우선, 하나 이상의 트렌치들이 소자의 전압 유지 영역을 형성하기 위한 n-형 도핑된 에피택셜층에서 에칭된다. 각각의 트렌치는 도핑 칼럼이 위치된 곳의 중심에 있다. 칼럼의 제 1 도핑부는 p-형 도펀트 물질을 상기 트렌치의 바닥부로 주입시킴으로써 형성된다. 주입된 물질은 트렌치 바닥부에 바로 인접하고 트렌치 바닥부 아래에 위치한 전압 유지 영역 부분으로 확산된다. 트렌치들은 더 깊은 깊이로 순차적으로 에칭되어, p-형 도펀트 물질을 다시 주입 및 확산시킴으로써 칼럼의 제 2 도핑부가 형성된다. 전술한 프로세스는 원하는 개수의 수직으로 배치된 각 칼럼의 세그먼트들이 형성될 때까지 반복된다. 트렌치들은 소자의 특성들에 악영향을 미치지 않는 물질로 충진된다. 트렌치들을 충진시키는 물질로 사용될 수 있는 예시적인 물질들은 높은 비저항(resisitivity) 폴리실리콘, 실리콘이산화물과 같은 유전체, 또는 다른 물질들 및 상기 물질들의 조합물들을 포함한다. 마지막으로, 인접한 도핑부가 서로 오버랩되도록 열 확산 단계가 수행되어, 도 3에 도시된 형태의 연속적인 도핑 칼럼을 형성한다.
도 3에 도시된 전력 반도체 소자는 도 4a-4f에 도시된 이하의 예시적인 단계들에 따라 제조될 수 있다.
우선, N-형 도핑 실리콘 에피택셜층(501)은 통상적으로 N+ 도핑된 기판(502)상에 성장된다. 에피택셜층(501)은 통상 5-40Ω-㎝의 비저항을 갖는 400-800V 소자에 대해 15-50 마이크론의 두께이다. 그 다음, 에피택셜층(501)의 표면을 유전체 층으로 커버함으로써, 유전체 마스킹 층이 형성되고, 그 후 트렌치(520)의 위치를 정의하는 마스크 부분을 남겨두도록 통상 노출되어 패턴화된다. 트렌치(520)는 예를 들어, 5-15 마이크론 범위일 수 있는 초기 깊이로 반응성 이온 에칭에 의해 마스크 개구들을 통해 건식 에칭된다. 일반적으로, 트렌치 깊이는 제조 프로세스의 끝에서 최종 확산 단계가 수행된 후, 서로 다른 도핑부들이 인접 도핑부들을 오버랩시키도록 선택된다. 일반적으로, 트렌치 깊이, 도펀트 양 및 크기, 및 확산 처리의 주기는 원하는 전하 보상을 얻을 수 있도록 선택되어야 한다.
필요시 각각의 트렌치 측벽들은 평활(smooth)해 질 수 있다. 우선, 반응성 이온 에칭 프로세스에 의해 발생되는 손상을 없애기 위해 트렌치 측벽들로부터 산화물의 박막(통상 약 500-1000Å)을 제거하도록 건식 화학적 에칭이 이용될 수 있다. 그 다음, 희생적인 실리콘이산화물층이 트렌치(520) 상부에 성장된다. 희생적인 층은 버퍼 산화물 에칭 또는 HF 에칭에 의해 제거되어, 최종 트렌치 측벽들은 가능한 평활해진다.
도 4b에서, 실리콘이산화물층(524)이 트렌치(520)에 성장된다. 실리콘이산화물층(524)의 두께는, 트렌치(520)와 인접한 트렌치(520)의 측벽들 아래에서 주입된 원자들이 실리콘을 관통하는 것을 방지하기에 충분해야 하는 반면에, 주입된 원자들은 트렌치 바닥부에 인접한 트렌치 바닥부 아래의 실리콘으로 증착될 수 있도록, 주입된 원자들이 트렌치(520)의 바닥부에서 산화물층(524)을 관통할 수 있도록 해야 한다. 그 다음, 붕소와 같은 도펀트(528)가 트렌치(520)의 바닥부에서 산화물층을 통해 주입된다. 도펀트의 전체 양과 주입 에너지는 순차적인 확산 및 에칭 단계들이 수행된 후에 에피택셜층(501)에 남겨진 도펀트의 양이 최종 소자의 항복 조건들을 충족시키도록 선택되어야 한다. 그 다음, 도 4c에서, 주입된 도펀트(528)를 수직 및 측방향으로 "드라이브-인(drive-in)"하도록 고온의 확산 단계가 수행된다. 산화물층(524)은 트렌치(520)의 바닥부로부터 제거된다. 산화물층(524)은 트렌치(520)의 측벽들로부터 제거될 수 있고, 제거되지 않을 수도 있다.
도 4d에서, 트렌치(520)의 깊이는 제조 프로세스의 끝에 최종 확산 단계가 수행된 후에 순차적으로 형성된 도핑부들이 서로 오버랩되는 것보다 더 큰 양만큼 증가된다. 그 다음, 트렌치 벽들상에 산화물층의 성장, 트렌치의 바닥부를 통한 도펀트 주입 및 확산, 및 트렌치의 바닥부로부터 산화물층 제거 단계들을 반복함으로써, 칼럼의 제 2 도핑부가 제조된다. 이러한 프로세스는 원하는 항복 전압을 제공하기 위해 적정 수의 도핑 세그먼트들을 형성하는데 필요한 회수만큼 반복될 수 있다. 예를 들어, 도 4d에서, 이러한 4개의 도핑 세그먼트들(528, 530, 532, 534)이 도시된다. 도 4d(i)에 도시된 것처럼, 트렌치 에칭 프로세스는 최종 도핑 세그먼트(534)의 형성 이전에 종료된다. 선택적으로, 도 4d(ii)에서 도시된 것처럼, 최종 도핑 세그먼트(534)가 형성된 후, 트렌치는 최종 도핑 세그먼트(534)를 에칭하는 다른 에칭 단계를 수행함으로써, 적절한 전체 전하량과 도핑 세그먼트들의 오버랩을 달성할 수 있다.
마지막으로, 트렌치(520)는 소자의 특성들에 악영향을 미치지 않는 물질로 충진된다. 예시적인 물질들은 이들에 제한됨이 없이, 열적 성장된 실리콘이산화물, 실리콘이산화물, 실리콘질화물, 또는 이러한 물질들 또는 다른 물질로 이루어진 열적 성장되고 증착된 층들의 조합과 같은 증착되는 유전체, 높은 비저항 단결정 실리콘, 높은 비저항 폴리실리콘, 또는 열적 산화물, 증착되는 유전체, 및 높은 비저항 폴리실리콘의 삽입물을 포함할 수 있다. 트렌치는 그 자체로 전술한 물질들 중 임의의 하나 이상의 조합으로 침전된 유리로 충진될 수도 있다. 높은 비저항 폴리실리콘이 사용되면, 고온의 어닐링 단계와 같은 재결정화 과정을 이용하여 단결정 실리콘으로 변환될 수 있다.
최종적으로, 도 4f(i) 및 도 4f(ii)에 도시된 것처럼, 구조물의 표면을 평탄화한 후, 도핑 세그먼트들이 오버랩되어 연속적인 도핑 칼럼(540)이 형성되도록, 상기 구조물에 고온의 확산 단계를 수행한다.
도 4f(i) 및 도 4f(ii)에 도시된 구조물들을 형성하는 전술한 시퀀스의 처리 단계들은 임의의 많은 서로 다른 전력 반도체 소자들의 제조시, 전압 유지층에 p-형 도핑 칼럼들을 제공한다. 전술한 바와 같이, 이러한 전력 반도체 소자들은 수직형 DMOS, V-홈 DMOS, 및 드렌치 DMOS MOSFET들, IGBT 및 다른 MOS-게이트 소자들을 포함한다. 예를 들어, 도 3은 본 발명의 원리들에 따라 구성되는 도핑 칼럼들을 갖는 전압 유지층을 포함하는 MOSFET의 일 예를 도시한다. 도 4는 도핑 칼럼을 형성하는데 사용되는 단일 트렌치를 도시하지만, 본 발명은 임의의 수의 도핑 칼럼들을 형성하기 위해 단일 또는 다수의 트렌치들을 갖는 전압 유지 영역들을 포함한다는 것을 주의해야 한다. 예를 들어, 도핑 칼럼 또는 칼럼들은 소자의 온-저항을 적절히 감소시킬 때 게이트의 중심 아래에 위치하거나 다른 위치들에 위치할 수 있다.
전압 유지 영역과 도핑 칼럼 또는 칼럼들이 도 4에 도시된 것처럼 형성되면, 도 3에 도시된 것과 유사한 MOSFET가 이하의 방식으로 완성될 수 있다. 액티브 영역 마스크가 형성된 후, 게이트 산화물이 성장된다. 그 다음, 다결정 실리콘층이 증착, 도핑, 및 산화된다. 그리고, 상기 폴리실리콘층은 게이트 영역들을 형성하도록 마스킹된다. 종래의 마스킹, 주입 및 확산 단계들을 이용하여, p+ 도핑된 깊은 몸체 영역들(5b, 6b)이 형성된다. 예를 들어, p+ 도핑된 깊은 몸체 영역들에 20 내지 200KeV에서 약 1×1014 내지 5×1015/㎠의 양의 붕소가 주입된다. 얕은 몸체 영역들(5a, 6a)은 유사한 방식으로 형성된다. 이들 영역에 대한 주입 양은 20 내지 100KeV의 에너지에서 1×1013 내지 5×1014/㎠이다.
그 다음, 소스 영역들(7, 8)을 형성하는 패턴화된 마스킹층을 형성하기 위해, 포토레지스트 마스킹 프로세스가 사용된다. 그리고, 주입 및 확산 프로세스에 의해 소스 영역들(7, 8)이 형성된다. 예를 들어, 산화물층이 표면상에 형성된 후, 소스 영역들에는 통상 20 내지 100KeV에서 2×1015 내지 1.2×1016/㎠의 농도로 비소가 주입될 수 있다. 주입 후, 비소는 약 0.5 내지 2.0 마이크론의 깊이로 확산된다. 몸체 영역의 깊이는 통상 약 1-3 마이크론 범위이고, P+ 도핑된 깊은 몸체 영역(만약 있다면)은 약간 더 깊다. DMOS 트랜지스터는 전면상에 콘택 개구들을 형성하도록 산화물층을 에칭함으로써 종래 방식으로 완성된다. 또한, 소스-몸체와 게이트 전극들을 형성하기 위해 금속화 층이 증착 및 마스킹된다. 또한, 패드 콘택들을 형성하기 위해 패드 마스크가 사용된다. 마지막으로, 드레인 콘택층이 기판의 바닥부 상에 형성된다.
전력 MOSFET를 제조하기 위한 특정 처리 시퀀스가 개시되지만, 본 발명의 범주내에서 다른 처리 시퀀스들이 사용될 수 있다. 예를 들어, 깊은 p+ 도핑된 몸체 영역은 게이트 영역이 형성되기 이전에 형성될 수 있다. 트렌치들을 형성하기 이전에 깊은 p+ 도핑된 몸체 영역을 형성할 수 있다. 몇몇 DMOS 구조물들에 있어서, P+ 도핑된 깊은 몸체 영역은 P-도핑된 몸체 영역보다 더 얕을 수 있거나, 몇몇 경우들에 있어서, P+ 도핑된 몸체 영역이 없을 수도 있다.
다양한 실시예들이 구체적으로 도시되고 설명되었지만, 본 발명의 수정 및 변형들은 상기한 설명에 의해 커버되며, 본 발명의 사상과 의도된 범주를 벗어남이 없이 첨부된 청구항들의 범위내에 있다. 예를 들어, 본 발명에 따른 전력 반도체 소자에서 다양한 반도체 영역들의 도전성들은 본 발명에서 기술된 것과 반대로 제공될 수 있다. 더욱이, 수직형 DMOS 트랜지스터가 본 발명에 따른 소자를 제조하는데 필요한 예시적인 단계들을 도시하는데 사용되었지만, 다이오드, 바이폴라 트랜지스터, 전력 JFET, IGBT, MCT, 및 다른 MOS-게이트 전력 소자들과 같은, 다른 DMOS FET와 다른 전력 반도체 소자들도 본 발명에 따라 제조될 수 있다.

Claims (27)

  1. 전력 반도체 소자를 형성하는 방법으로서,
    (A) 제 1 도전형 또는 제 2 도전형의 기판을 제공하는 단계;
    (B) 1. 상기 기판상에 제 1 도전형을 갖는 에피택셜층을 증착하는 단계,
    2. 상기 에피택셜층에 적어도 하나의 트렌치를 형성하는 단계,
    3. 상기 트렌치의 벽들을 따라 배리어 물질을 증착하는 단계,
    4. 상기 트렌치의 바닥부에 인접하고 상기 트렌치의 바닥부 아래에 있는 상기 에피택셜층의 일부로 상기 배리어 물질을 통해 제 2 도전형의 도펀트를 주입하는 단계,
    5. 상기 에피택셜층에 제 1 도핑층을 형성하기 위해 상기 도펀트를 확산시키는 단계,
    6. 적어도 상기 트렌치의 바닥부로부터 상기 배리어 물질을 제거하는 단계,
    7. 상기 제 1 도핑층 아래에 수직으로 제 2 도핑층을 형성하기 위해, 상기 제 1 도핑층을 관통하게 상기 트렌치를 에칭하고, 상기 3 내지 6 단계들을 반복하는 단계,
    8. 상기 트렌치를 충진하기 위해, 상기 트렌치에 충진 물질(filler material)을 증착하는 단계, 및
    9. 상기 제 1 도핑층 및 상기 제 2 도핑층이 서로 오버랩되도록, 상기 제 1 도핑칭 및 상기 제 2 도핑층에서 상기 도펀트를 확산시키는 단계
    에 의해 상기 기판 상에 전압 유지 영역을 형성하는 단계 ; 및
    (C) 상기 전압 유지 영역과 상기 제 2 도전형의 적어도 하나의 영역 사이에 접합부(junction)를 형성하기 위해, 상기 전압 유지 영역 위로, 상기 제 2 도전형의 적어도 하나의 영역을 형성하는 단계
    를 포함하는, 전력 반도체 소자 형성 방법.
  2. 제 1 항에 있어서,
    상기 제 2 도핑층을 관통하게 상기 트렌치를 에칭하는 단계를 더 포함하는, 전력 반도체 소자 형성 방법.
  3. 제 1 항에 있어서,
    상기 (C) 단계는,
    게이트 유전체 영역 상부에 게이트 전도체를 형성하는 단계;
    제 1 몸체 영역과 제 2 몸체 영역 사이에 표류(drift) 영역을 형성하기 위해, 상기 에피택셜층에 상기 제 1 몸체 영역 및 상기 제 2 몸체 영역을 형성하는 단계 ― 상기 몸체 영역들은 상기 제 2 도전형을 가짐 ―; 및
    상기 제 1 몸체 영역 및 상기 제 2 몸체 영역에 각각 상기 제 1 도전형의 제 1 소스 영역 및 제 2 소스 영역을 형성하는 단계
    를 더 포함하는, 전력 반도체 소자 형성 방법.
  4. 제 1 항에 있어서,
    상기 배리어 물질은 산화물 물질인, 전력 반도체 소자 형성 방법.
  5. 제 4 항에 있어서,
    상기 산화물 물질은 실리콘이산화물인, 전력 반도체 소자 형성 방법.
  6. 제 1 항에 있어서,
    상기 트렌치를 충진시키는 물질은 폴리실리콘인, 전력 반도체 소자 형성 방법.
  7. 제 1 항에 있어서,
    상기 트렌치를 충진시키는 물질은 유전체 물질인, 전력 반도체 소자 형성 방법.
  8. 제 7 항에 있어서,
    상기 유전체 물질은 실리콘이산화물인, 전력 반도체 소자 형성 방법.
  9. 제 7 항에 있어서,
    상기 유전체 물질은 실리콘질화물인, 전력 반도체 소자 형성 방법.
  10. 제 1 항에 있어서,
    상기 도펀트는 붕소인, 전력 반도체 소자 형성 방법.
  11. 제 3 항에 있어서,
    상기 몸체 영역들에 추가 몸체 영역들이 형성되며, 상기 추가 몸체 영역들의 깊이는 상기 몸체 영역들의 깊이 보다 깊은, 전력 반도체 소자 형성 방법.
  12. 제 1 항에 있어서,
    상기 트렌치는 적어도 하나의 트렌치를 한정하는(defining) 마스킹층을 제공하고 상기 마스킹층에 의해 한정된 상기 트렌치를 에칭함으로써 형성되는, 전력 반도체 소자 형성 방법.
  13. 제 3 항에 있어서,
    상기 몸체 영역은 상기 기판속으로 도펀트를 주입 및 확산시킴으로써 형성되는, 전력 반도체 소자 형성 방법.
  14. 제 1 항에 있어서,
    상기 전력 반도체 소자는 수직형 DMOS, V-홈 DMOS, 및 트렌치 DMOS MOSFET, IGBT, 및 바이폴라 트랜지스터로 이루어진 그룹으로부터 선택되는, 전력 반도체 소자 형성 방법.
  15. 청구항 제1항의 방법에 따라 제조된 전력 반도체 소자.
  16. 청구항 제6항의 방법에 따라 제조된 전력 반도체 소자.
  17. 청구항 제14항의 방법에 따라 제조된 전력 반도체 소자.
  18. 전력 반도체 소자로서,
    제 1 도전형 또는 제 2 도전형의 기판; 및
    상기 기판상에 배치된 전압 유지 영역
    을 포함하며, 상기 전압 유지 영역은,
    제 1 도전형을 갖는 에피택셜(epitaxial) 층;
    상기 에피택셜층에 위치한 적어도 하나의 트렌치;
    제 2 도전형의 도펀트를 갖는 적어도 하나의 도핑 칼럼 ― 상기 칼럼은 서로 확산되는 다수의 도핑층들로부터 형성되고, 상기 도핑층들은 상기 트렌치의 측벽에 인접한 상기 에피택셜층에 위치되며 하나가 다른 하나의 상부에 수직으로 배열됨 ―
    상기 트렌치를 충진하는 충진 물질; 및
    상기 전압 유지 영역과 상기 제 2 도전형의 적어도 하나의 영역 사이에 접합부(junction)를 형성하기 위해, 상기 전압 유지 영역 위에 배치되는 상기 제 2 도전형의 적어도 하나의 영역
    을 포함하는, 전력 반도체 소자.
  19. 제 18 항에 있어서,
    상기 적어도 하나의 영역은,
    게이트 유전체 및 상기 게이트 유전체 상부에 배치되는 게이트 전도체;
    제 1 몸체 영역과 제 2 몸체 영역 사이에 표류(drift) 영역을 형성하기 위해, 상기 에피택셜층에 위치되는 제 1 몸체 영역 및 제 2 몸체 영역 ― 상기 몸체 영역들은 제 2 도전형을 가짐 ―; 및
    상기 제 1 몸체 영역 및 상기 제 2 몸체 영역에 각각 위치된 상기 제 1 도전형의 제 1 소스 영역 및 제 2 소스 영역
    을 더 포함하는, 전력 반도체 소자.
  20. 제 18 항에 있어서,
    상기 트렌치를 충진하는 물질은 폴리실리콘인, 전력 반도체 소자.
  21. 제 18 항에 있어서,
    상기 트렌치를 충진하는 물질은 유전체 물질인, 전력 반도체 소자.
  22. 제 21 항에 있어서,
    상기 유전체 물질은 실리콘이산화물인, 전력 반도체 소자.
  23. 제 21 항에 있어서,
    상기 유전체 물질은 실리콘질화물인, 전력 반도체 소자.
  24. 제 18 항에 있어서,
    상기 도펀트는 붕소인, 전력 반도체 소자.
  25. 제 20 항에 있어서,
    몸체 영역들에 추가 몸체 영역들이 형성되며, 상기 추가 몸체 영역들의 깊이는 상기 몸체 영역들의 깊이보다 깊은, 전력 반도체 소자.
  26. 제 18 항에 있어서,
    상기 트렌치는 원형 단면을 갖는, 전력 반도체 소자.
  27. 제 18 항에 있어서,
    상기 트렌치는 정사각형, 직사각형, 팔각형, 및 육각형으로 이루어진 그룹으로부터 선택되는 단면 형상을 갖는, 전력 반도체 소자.
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