CN111725318B - 一种功率半导体器件的元胞结构及其制作方法 - Google Patents

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Abstract

本发明公开了一种功率半导体器件的元胞结构、器件及其制作方法，其中所述元胞结构包括：位于衬底表面上的外延层，其中外延层包括设置于衬底表面自下而上的第一外延层、第二外延层、第三外延层；位于第二外延层内两端的第二导电类型埋区；位于第三外延层内两端的掺杂区，掺杂区包括设置于所述第三外延层内自下而上指定结深的第二导电类型第一基区、第二导电类型增强基区、以及第二导电类型第二基区、第一导电类型增强源区和第二导电类型增强短路区；位于外延层上表面中央栅极绝缘层，位于所述栅极绝缘层之上的多晶硅层及栅极；位于所述外延层上表面两端的源极。本发明提供的器件提升了功率半导体器件的短路承受能力，提高了短路承受时间。

Description

一种功率半导体器件的元胞结构及其制作方法
技术领域
本发明涉及功率半导体器件技术领域，尤其涉及一种功率半导体器件的元胞结构及其制作方法。
背景技术
功率MOSFET在实际应用中，不仅要工作在额定状态，而且也会遇到故障条件，例如负载短路。因此，对于电路系统而言，功率MOSFET的可靠性就显得尤为重要。
当负载短路时，器件处于导通状态，且漏极源极两端承受大电压(比如：母线电压)使得输出电流达到饱和，功率MOSFET同时承受高压和大电流的考验，短时间内芯片温度骤升、热量(电流)集聚，最终导致器件发生烧毁。
由于应用环境对功率MOSFET的短路承受能力有要求，为了给外部保护电路留有响应时间，在短路情况下将功率MOSFET器件关断，一般要求器件本身具有一定的短路承受时间(比如：不低于6us)，所以短路承受时间tsc的大小，成为衡量器件短路承受能力的标准，tsc越大，表明器件抗短路能力越强。故需要具有更强短路承受能力的功率半导体器件，以满足更多应用环境的需求。
传统功率MOSFET的结构如图1所示，包括：衬底1，第一外延层21，第二外延层22，第二导电类型第一基区41，第一导电类型增强源区5，第二导电类型增强短路区6，栅极绝缘层7，多晶硅层8，源极9，栅极10，漏极(未示出)。
发明内容
本发明提供了一种短路承受能力更高的功率半导体器件，解决了传统功率半导体器件短路承受能力还不够高的问题。
本发明提供了一种功率半导体器件的元胞结构，包括：
位于第一导电类型衬底表面上的第一导电类型外延层，其中外延层包括设置于所述衬底表面自下而上的第二外延层、第三外延层；
位于所述第二外延层内两端指定结深处且靠近所述第二外延层上表面设置的第二导电类型埋区；
位于所述第三外延层内两端且靠近所述第三外延层上表面设置的掺杂区，其中，所述掺杂区包括设置于所述第三外延层内自下而上指定结深的第二导电类型第一基区、第二导电类型增强基区、以及与所述第三外延层上表面齐平的第二导电类型第二基区、第一导电类型增强源区和第二导电类型增强短路区；
位于所述第三外延层上表面中央且与所述第三外延层部分上表面、第二导电类型第二基区及第一导电类型增强源区同时接触的栅极绝缘层，及位于所述栅极绝缘层之上的栅极结构；
位于所述第三外延层上表面两端的源极。
在本发明的实施例中，
所述第二导电类型第二基区、第二导电类型增强基区和第二导电类型第一基区的指定结深基于所述第三外延层上表面向下依次变深；
所述栅极结构包括多晶硅层和多晶硅层之上的栅极。
在本发明的实施例中，
在平行于衬底表面方向上，所述第二导电类型增强基区比所述第二导电类型第一基区更靠近所述栅极，所述第二导电类型第二基区比所述第二导电类型增强基区更靠近所述栅极。
在本发明的实施例中，
所述源极同时与位于所述第三外延层内靠近上表面的所述第一导电类型增强源区及第二导电类型增强短路区接触，所述第一导电类型增强源区和第二导电类型增强短路区相互接触。
在本发明的实施例中，
所述第一导电类型增强源区比所述第二导电类型增强短路区更靠近所述栅极，所述第一导电类型增强源区下部与所述第二导电类型增强基区、第二导电类型第一基区接触；
所述第一导电类型增强源区和所述第二导电类型增强短路区的指定结深相等；
所述外延层还包括设置于所述衬底表面与所述第二外延层之间的第一外延层。
在本发明的实施例中，
所述衬底的电阻率为0.01～0.03Ω·cm，厚度为200～400μm；
所述第一外延层掺杂浓度为5e16～2e18cm-3；
所述第二外延层和所述第三外延层掺杂浓度均为5e14～5e16cm-3；
所述第二导电类型埋区基于所述第二外延层表面的指定结深为0.6～1.5μm，掺杂浓度为1e18～5e20cm-3；
所述第二导电类型第一基区基于所述第三外延层表面的指定结深为0.6～1.5μm，掺杂浓度为1e18～5e19cm-3；
所述第二导电类型增强基区基于所述第三外延层表面的指定结深为0.4～1μm，掺杂浓度为1e19～5e20cm-3；
所述第二导电类型第二基区基于所述第三外延层表面的指定结深为0.09～0.2μm，掺杂浓度为1e16～5e17cm-3；
所述第一导电类型增强源区和所述第二导电类型增强短路区基于第三外延层表面的的指定结深均为0.2～0.5μm，掺杂浓度均为5e18～5e20cm-3。
所述第二导电类型埋区设置为方形或条形时，所述元胞结构中横向及纵向设置的第二导电类型埋区数量均大于等于2。
本发明提供了一种功率半导体器件，其特征在于，
包括若干如以上内容中任一项所述的功率半导体器件的元胞结构。
在本发明的实施例中，
所述元胞结构的形状包括条形、四边形、六边形、八边形、圆形、或者晶格阵列、或者以上各种形状的任意组合。
本发明提供了一种功率半导体器件的元胞结构的制造方法，其特征在于，包括以下步骤：
在衬底表面之上形成第二外延层；
通过光刻后向所述第二外延层上表面注入离子在指定结深处形成第二导电类型埋区；
在所述第二外延层表面上形成第三外延层；
通过光刻后向所述第三外延层上表面注入离子形成基于所述第三外延层表面向下指定结深逐步变浅的第二导电类型第一基区、第二导电类型增强基区、第二导电类型第二基区；
通过光刻后向所述第二导电类型第一基区和第二导电类型增强基区上方注入离子在指定结深处形成相互接触的第一导电类型增强源区及第二导电类型增强短路区；
在所述第三外延层表面形成与所述第三外延层、第二导电类型第二基区及第一导电类型增强源区同时接触的栅极绝缘层，在所述栅极绝缘层上形成栅极结构，所述栅极结构包括多晶硅层及所述多晶硅层之上的栅极；
在所述述第三外延层表面形成与所述第一导电类型增强源区、第二导电类型增强短路区同时接触的源极；在所述衬底下方制作漏极金属。
在本发明的实施例中，
在所述衬底表面与所述第二外延层之间形成第一外延层。
与现有技术相比，本发明的一个或多个实施例可以具有如下优点：
1、本发明通过在第二外延层设置第二导电类型埋区，当器件发生短路故障时，其与外延层形成PN结反偏，其耗尽区扩展或交叠，夹断或窄化电流通路，大大提高了导通路径电阻，限制了短路饱和电流。
2、本发明通过在第三外延层设置第二导电类型第二基区及第二导电类型增强基区，在不影响正常工作的前提下，短路时引入了纵向耗尽区电场，增加JFET区域通流面积，减缓了电流集聚，且该区域的横向耗尽区电场与纵向耗尽区电场同时存在，使得外延沟道区通流路径提前夹断或变窄，大幅降低了饱和电流，提升了短路能力；同时，第二导电类型增强基区避免了正向阻断时，寄生NPN晶体管发生穿通。
3、由于沟道区注入能量降低，对SiC表面的破坏程度减小，提升了沟道迁移率，器件导通电阻呈现正温度系数，在电流密度增加的时候同时也有利于短路能力的提升。
本发明的其它特征和优点将在随后的说明书中阐述，并且部分地从说明书中变得显而易见，或者通过实施本发明而了解。本发明的目的和其他优点可通过在说明书、权利要求书以及附图中所特别指出的结构来实现和获得。
附图说明
附图用来提供对本发明的进一步理解，并且构成说明书的一部分，与本发明的实施例共同用于解释本发明，并不构成对本发明的限制。在附图中：
图1示出了现有功率MOSFET器件结构剖面图；
图2是本发明一实施例功率MOSFET器件结构剖面示意图；
图3是本发明一实施例功率MOSFET器件结构p基区剖面放大示意图；
图4是本发明一实施例功率MOSFET器件结构条形掺杂区俯视示意图；
图5是本发明一实施例功率MOSFET器件结构及导通电流扩展示意图；
图6是本发明一实施例功率MOSFET器件结构及器件短路时耗尽区扩展示意图；
图7是本发明一实施例功率MOSFET器件结构条形浮空p埋区俯视示意图；
图8是本发明一实施例功率MOSFET器件结构方形浮空p埋区俯视示意图；
图9是本实施例功率MOSFET器件的元胞结构的制作方法流程示意图；
图10是本发明一实施例功率MOSFET器件在执行工艺步骤2后的剖面示意图；
图11本发明一实施例功率MOSFET器件在执行工艺步骤4中形成第二导电类型第一基区后的剖面示意图；
图12本发明一实施例功率MOSFET器件在执行工艺步骤4中形成第二导电类型增强基区后的剖面示意图；
图13本发明一实施例功率MOSFET器件在执行工艺步骤4中形成第二导电类型第二基区后的剖面示意图。
具体实施方式
为使本发明的目的、技术方案和优点更加清楚，以下结合附图对本发明作进一步地详细说明，借此对本发明如何应用技术手段来解决技术问题，并达成技术效果的实现过程能充分理解并据以实施。需要说明的是，只要不构成冲突，本发明中的各个实施例以及各实施例中的各个特征可以相互结合，所形成的技术方案均在本发明的保护范围之内。
第一实施例
图2是本实施例功率MOSFET器件结构剖面示意图；
图3是本实施例功率MOSFET器件结构p基区剖面放大示意图；
图4是本实施例功率MOSFET器件结构条形掺杂区俯视示意图；
图5是本实施例功率MOSFET器件结构及导通电流扩展示意图；
图6是本实施例功率MOSFET器件结构及器件短路时耗尽区扩展示意图；
图7是本实施例功率MOSFET器件结构条形浮空p埋区俯视示意图；
图8是本实施例功率MOSFET器件结构方形浮空p埋区俯视示意图；
本实施例的功率半导体器件，如图2所示，包括：第一导电类型衬底1、第一导电类型外延层2(包括第一外延层21、第二外延层22、第三外延层23)、第二导电类型埋区3、第二导电类型第一基区41、第二导电类型增强基区42、第二导电类型第二基区43、第一导电类型增强源区5、第二导电类型增强短路区6、栅极绝缘层7、多晶硅层8、源极9、栅极10、漏极(未示出)。
本实施例中各部分的采用的导电类型可设置为第一导电类型或第二导电类型，第一导电类型和第二导电类型为互补的导电类型。本实施例中设置N型为第一导电类型，P型为第二导电类型。
其中，功率半导体器件包括MOSFET或IGBT，本实施例以MOSFET为例进行实施方式说明。衬底材料包括半导体元素，例如单晶、多晶或非晶结构的硅或硅锗，也包括混合的半导体材料，例如碳化硅、氮化镓、三氧化二镓、合金半导体或其组合，在此不做限定。在本实施例中的所述第一导电类型衬底1为已经掺杂的衬底，本实施例中的衬底1优选采用碳化硅衬底，可采用N型或P型碳化硅衬底，在本实施例中以已掺杂的N型衬底为例进行说明，N型衬底1的电阻率范围为0.01Ω·cm～0.03Ω·cm，厚度范围为200μm～400μm。外延层2材料包括硅、碳化硅、氮化镓或三氧化二镓，不做限定。
本实施例提供了一种功率半导体器件的元胞结构，包括：
位于第一导电类型衬底1表面上的第一导电类型外延层2，其中外延层2包括设置于衬底表面自下而上的第二外延层22、第三外延层23；
位于第二外延层22内两端指定结深处且靠近第二外延层22上表面设置的第二导电类型埋区3；
位于第三外延层23内两端且靠近第三外延层23上表面设置的掺杂区，其中，掺杂区包括设置于第三外延层23内自下而上指定结深的第二导电类型第一基区41、第二导电类型增强基区42、以及与第三外延层23上表面齐平的第二导电类型第二基区43、第一导电类型增强源区5和第二导电类型增强短路区6；
位于第三外延层23上表面中央且与第三外延层23部分上表面、第二导电类型第二基区43及第一导电类型增强源区5同时接触的栅极绝缘层7，及位于栅极绝缘层7之上的栅极结构，栅极结构包括多晶硅层8及多晶硅层8之上的栅极10；
位于第三外延层23上表面两端的源极9。
具体地，在本实施例中，在第一导电类型衬底1表面上设置第一导电类型外延层2，外延层2包括设置于衬底表面自下而上的第一外延层21、第二外延层22、第三外延层23，其中，第一外延层掺杂浓度范围设置为5e16cm-3～2e18cm-3，第二外延层和第三外延层掺杂浓度范围均设置为5e14cm-3～5e16cm-3。
在第二外延层22内两端指定结深处，且靠近第二外延层22上表面设置第二导电类型埋区3，其中第二导电类型埋区基于第二外延层表面的指定结深设置为0.6μm～1.5μm，其掺杂浓度设置为1e18cm-3～5e20cm-3，当第二导电类型埋区3设置为方形时，在元胞结构中横向及纵向设置的数量均大于等于2，意味着一个元胞结构中第二导电类型埋区3设置的数量大于等于4；当第二导电类型埋区3设置为条形时，在元胞结构中横向或纵向设置的数量大于等于2，意味着一个元胞结构中条形第二导电类型埋区3设置的数量大于等于2，如图7和图8所示。
在第三外延层23内两端且靠近第三外延层23上表面设置有掺杂区，其中，掺杂区包括设置于第三外延层23内自下而上指定结深的第二导电类型第一基区41、第二导电类型增强基区42、以及与第三外延层23上表面齐平的第二导电类型第二基区43、第一导电类型增强源区5和第二导电类型增强短路区6。第二导电类型第二基区43、第二导电类型增强基区42、第二导电类型第一基区41的指定结深基于第三外延层23表面向下依次变深。第二导电类型第一基区41设置在掺杂区的最下方，指定结深最深，第二导电类型第一基区41基于第三外延层表面的指定结深范围设置为0.6μm～1.5μm，掺杂浓度范围设置为1e18cm-3～5e19cm-3；第二导电类型增强基区42设置的指定结深比第二导电类型第一基区41要浅，第二导电类型增强基区42基于第三外延层表面的指定结深范围设置为0.4μm～1μm，掺杂浓度范围设置为1e19cm-3～5e20cm-3，而第二导电类型第二基区43设置的指定结深最浅，其基于第三外延层表面的指定结深范围设置为0.09μm～0.2μm，掺杂浓度范围设置为1e16cm-3～5e17cm-3；同时在平行于衬底表面方向上，第二导电类型增强基区42设置的位置比第二导电类型第一基区41更靠近于栅极10，第二导电类型第二基区43设置的位置又比第二导电类型增强基区42更靠近栅极10。
其中，第一导电类型增强源区5和第二导电类型增强短路区6的上表面与第三外延层23齐平并相互接触，第一导电类型增强源区5和第二导电类型增强短路区6的指定结深相等，它们基于第三外延层表面的的指定结深范围均设置为0.2μm～0.5μm，它们的掺杂浓度均设置为5e18cm-3～5e20cm-3。第一导电类型增强源区5设置的位置比第二导电类型增强短路区6更靠近栅极10，第一导电类型增强源区5下部与第二导电类型增强基区42、第二导电类型第一基区41同时接触，第一导电类型增强源区5的靠近栅极10的一端还与第二导电类型第二基区43接触，第二导电类型增强短路区6下部与第二导电类型第一基区41接触。
在外延层2上表面的中央设置栅极绝缘层7，栅极绝缘层7下表面与第三外延层23、第二导电类型第二基区43及第一导电类型增强源区5同时接触，在栅极绝缘层7之上设置多晶硅层8，并在多晶硅层8之上设置有栅极10；在外延层2上表面的两端设置源极9，源极9与栅极绝缘层7不接触且两者之间设置有介质。源极9的下表面与位于第三外延层23内靠近上表面的第一导电类型增强源区5及第二导电类型增强短路区6接触。
在栅极10、源极9及未被栅极10源极9覆盖的第三外延层23表面设置保护层(未示出)，并在衬底1下方制作漏极金属(未示出)。
相对于传统功率MOSFET器件结构，在本实施例在功率MOSFET器件结构中的新增设置了第二导电类型增强基区42和第二导电类型第二基区43。其中，第二导电类型第二基区43的设置引入了纵向耗尽区电场，使得该区域的横向耗尽区电场与纵向耗尽区电场同时存在，从而使沟道区提前夹断，降低了饱和电流。
当栅极源极电压VGS大于阈值电压Vth时，本实施例功率MOSFET器件结构的电流流通路径如图2中的阴影部分所示；当VDS-VGS≥Vth时，本实施例功率MOSFET器件结构的沟道夹断，沟道电子同时受到横向电场和纵向电场的驱使，沿着Ex和Ey方向流动，如图3所示，在不增加元胞节距的前提下，增加了电流扩展面积，缓减了电流在JFET区域集聚。本实施例功率MOSFET器件结构中新增设置的第二导电类型增强基区42，在正向阻断时，能防止寄生NPN晶体管发生穿通。
当本实施例功率MOSFET器件发生短路故障，即漏极源极电压VDS等于应用电路中的母线电压时，浮空第二导电类型埋区3与外延层2形成的PN结反偏，其耗尽区扩展或交叠，如图5所示，会夹断或窄化电流通路，大大提高了导通路径电阻，限制了短路饱和电流。而当器件正常导通时，外延耗尽区宽度很窄，对正向导通电流通路的影响很小。由于第二导电类型埋区3浮空，所以也不会影响器件耐压性能。在第二导电类型埋区3满足耐压和短路能力的前提下，将其放置在电流扩展较小的区域，能降低对正向导通电阻的影响。
具体地，在本实施例功率MOSFET器件中，当漏极源极偏置电压＜0，栅极电压＞阈值电压时，功率MOSFET器件处于反向导通状态；当漏极源极偏置电压＞0，栅极电压＜阈值电压时，功率MOSFET器件则处于正向阻断状态。
当漏极源极偏置电压＞0，栅极源极偏置电压＞阈值电压时，在器件正常工作情况下，漏极源极电压会随着栅压的增大而降低，器件正常开通，导通电阻的影响较小；关断过程则反之，导通电阻的影响较大。
当栅极源极偏置电压为导通时的栅极源极电压，漏极源极负载短路，即漏极源极电压为母线电压(也即正向阻断电压)时，第二导电类型第二基区43中横向电场和纵向电场同时存在，使得饱和电压减小，从而使饱和电流也减小，且沟道电子受纵向电场的吸引，增加了电流路径和JFET区扩展面积，减缓了电流在JFET区域的集聚；由于浮空第二导电类型埋区3与外延区2之间的耗尽区扩展，电子电流通路会变窄或消失，使得器件饱和电流减小或阻断。
经过上述优化改善后的功率MOSFET器件，短路承受能力比传统的功率MOSFET器件提升了30％，提高了短路承受时间，提升了功率MOSFET器件的性能。
综上所述，本发明实施例具有如下优点：
1、本发明通过在第二外延层设置第二导电类型埋区，当器件发生短路故障时，其与外延层形成PN结反偏，其耗尽区扩展或交叠，夹断或窄化电流通路，大大提高了导通路径电阻，限制了短路饱和电流。
2、本发明通过在第三外延层设置第二导电类型第二基区及第二导电类型增强基区，在不影响正常工作的前提下，短路时引入了纵向耗尽区电场，增加JFET区域通流面积，减缓了电流集聚，且该区域的横向耗尽区电场与纵向耗尽区电场同时存在，使得沟道区通流路径提前夹断或变窄，大幅降低了饱和电流，提升了短路能力；同时，第二导电类型增强源区避免了正向阻断时，寄生NPN晶体管发生穿通。
3、由于沟道区注入能量降低，对器件材料表面的破坏程度减小，提升了沟道迁移率，器件导通电阻呈现正温度系数，在电流密度增加的时候同时也有利于提升短路承受能力。
第二实施例
本实施例提供了一种功率半导体器件，包括以上第一实施例内容中任一项的功率半导体器件的元胞结构。
功率半导体器件的元胞结构形状包括条形、四边形、六边形、八边形、圆形、或者晶格阵列、或者以上各种形状的任意组合。
本实施例的功率半导体器件优点已经在第一实施例中阐述，不再赘述。
第三实施例
图2是本实施例功率MOSFET器件结构剖面示意图；
图9是本实施例功率MOSFET器件的元胞结构的制作方法流程示意图；
图10是本实施例功率MOSFET器件在执行工艺步骤2后的剖面示意图；
图11是本实施例功率MOSFET器件在执行工艺步骤4中形成第二导电类型第一基区后的剖面示意图；
图12是本实施例功率MOSFET器件在执行工艺步骤4中形成第二导电类型增强基区后的剖面示意图；
图13是本实施例功率MOSFET器件在执行工艺步骤4中形成第二导电类型第二基区后的剖面示意图。
本实施例的功率半导体器件结构，如图2所示，包括：第一导电类型衬底1、第一导电类型外延层2(包括第一外延层21、第二外延层22、第三外延层23)、第二导电类型埋区3、第二导电类型第一基区41、第二导电类型增强区42、第二导电类型第二基区43、第一导电类型增强源区5、第二导电类型增强短路区6、栅极绝缘层7、多晶硅层8、源极9、栅极10、漏极(未示出)。
本实施例中各部分的采用的导电类型可设置为第一导电类型或第二导电类型，第一导电类型和第二导电类型为互补的导电类型。本实施例中设置N型为第一导电类型，P型为第二导电类型。
其中，功率半导体器件包括MOSFET或IGBT，本实施例以MOSFET为例进行实施方式说明。衬底材料包括半导体元素，例如单晶、多晶或非晶结构的硅或硅锗，也包括混合的半导体材料，例如碳化硅、氮化镓、三氧化二镓、合金半导体或其组合，在此不做限定。在本实施例中的所述第一导电类型衬底1为已经掺杂的衬底，本实施例中的衬底1优选采用碳化硅衬底，可采用N型或P型碳化硅衬底，在本实施例中以已掺杂的N型衬底为例进行说明。外延层2材料包括硅、碳化硅、氮化镓或三氧化二镓，不做限定。
本实施例提供了一种功率半导体器件的元胞结构的制造方法，包括以下步骤：
步骤1，在衬底1表面之上形成第二外延层22。
具体地，采用外延生长工艺，在碳化硅第一导电类型衬底1表面上自下而上分别形成指定厚度的第一导电类型第一外延层21和第一导电类型第二外延层22。
在衬底1表面与第二外延层22之间还能形成第一外延层21。
步骤2，通过光刻后向第二外延层22上表面注入离子在指定结深处形成第二导电类型埋区3，如图10所示。
具体地，通过先采用光刻工艺在第二延层21上形成需要的窗口，再在第二延层21表面上对应的位置进行离子注入，在第二外延层22内靠近第二外延层22上表面的指定结深处分别形成指定掺杂浓度的第二导电类型埋区3。
步骤3，在第二外延层22表面上形成第三外延层23。
具体地，采用外延生长工艺，在第二外延层22上继续生长形成指定厚度的第一导电类型第三外延层23。
步骤4，通过光刻后向第三外延层23上表面注入离子形成基于第三外延层23表面向下指定结深逐步变浅的第二导电类型第一基区41、第二导电类型增强基区42、第二导电类型第二基区43，如图11、图12、图13所示。
具体地，通过光刻后向第三外延层23上表面注入离子形成基于第三外延层23表面向下指定结深的掺杂区，掺杂区包括第二导电类型第一基区41、第二导电类型增强基区42、第二导电类型第二基区43。通过先采用光刻在第三外延层23上形成需要的窗口，再在第三延层23表面上对应的位置进行离子注入，在第三外延层23上方形成基于第三外延层23表面向下指定结深第二导电类型基区41；然后通过先采用光刻在第三外延层23上形成需要的窗口，再在第三延层23表面上对应的位置进行离子注入，在第三外延层23上方形成基于第三外延层23表面向下指定结深第二导电类型增强基区42，其中第二导电类型增强基区42设置的位置比第二导电类型第一基区41更靠近于栅极10；再通过先采用光刻在第三外延层23上形成需要的窗口，再在第三延层23表面上对应的位置进行离子注入，在第三外延层23上方形成基于第三外延层23表面向下指定结深第二导电类型第二基区43，其中第二导电类型第二基区43设置的位置又比第二导电类型增强基区42更靠近栅极10。
其中，第二导电类型第一基区41设置在掺杂区的最下方，指定结深最深，第二导电类型第一基区41基于第三外延层表面的指定结深范围设置为0.6μm～1.5μm，第二导电类型增强基区42设置的指定结深比第二导电类型第一基区41要浅，第二导电类型增强基区42基于第三外延层表面的指定结深范围设置为0.4μm～1μm，而第二导电类型第二基区43基于第三外延层表面的设置的指定结深最浅，其指定结深范围设置为0.09μm～0.2μm。
步骤5，通过光刻后向第二导电类型第一基区41和第二导电类型增强基区42上方注入离子在指定结深处形成相互接触的第一导电类型增强源区5及第二导电类型增强短路区6。
具体地，通过先采用光刻在第三外延层23上形成需要的窗口，再在第三延层23表面上对应的位置进行离子注入，在第二导电类型第一基区41和第二导电类型增强基区42上方的指定结深处形成相互接触的第一导电类型增强源区5及第二导电类型增强短路区6，并通过高温退火激活上述第二导电类型第一基区41、第二导电类型增强基区42、第二导电类型第二基区43、第一导电类型增强源区5及第二导电类型增强短路区6注入区的杂质。其中第一导电类型增强源区5及第二导电类型增强短路区6指定结深相同。
步骤6，在第三外延层23表面形成与第三外延层23、第二导电类型第二基区43及第一导电类型增强源区5同时接触的栅极绝缘层7，在栅极绝缘层7上形成栅极结构，栅极结构包括多晶硅层8及在多晶硅层8之上的栅极10。
具体地，采用热氧化、光刻和刻蚀工艺，在器件表面生长成一层栅介质材料，刻蚀去除多余栅介质材料，形成与第三外延层23、第二导电类型第二基区43及第一导电类型增强源区5同时接触的栅极绝缘层7；采用淀积、光刻和刻蚀工艺，在器件表面淀积一层多晶硅8，刻蚀去除多余多晶硅，在栅极绝缘层7上形成多晶硅层8；采用淀积、光刻和刻蚀工艺，在多晶硅层8之上形成栅极10。
步骤7，在第三外延层23表面形成与第一导电类型增强源区5、第二导电类型增强短路区6同时接触的源极9，如图2所示，并在栅极10、源极9及未被栅极源极覆盖的第三外延层23表面形成保护层(未示出)；在衬底1下方制作漏极金属(未示出)。
具体地，采用淀积、光刻和刻蚀工艺，在第三外延层23表面形成与第一导电类型增强源区5、第二导电类型增强短路区6同时接触的源极9；采用激光退火、金属加厚、淀积工艺，在衬底1下方形成器件背面的漏极，在栅极10、源极9及未被栅极源极覆盖的第三外延层23表面形成正面保护胶的保护层。
本实施例提供的功率半导体器件的元胞结构的制造方法制造的功率半导体器件具有如下优点：
1、本实施例通过在第二外延层形成第二导电类型埋区3，当器件发生短路故障时，其与外延层形成PN结反偏，其耗尽区扩展或交叠，夹断或窄化电流通路，大大提高了导通路径电阻，限制了短路饱和电流。
2、本实施例通过在第三外延层形成第二导电类型第二基区43及第二导电类型增强源区42，在不影响正常工作的前提下，短路时引入了纵向耗尽区电场，增加JFET区域通流面积，减缓了电流集聚，且该区域的横向耗尽区电场与纵向耗尽区电场同时存在，使得外延沟道区通流路径提前夹断或变窄，大幅降低了饱和电流，提升了短路能力；同时，第二导电类型增强源区避免了正向阻断时，寄生NPN晶体管发生穿通。
3、由于沟道区注入能量降低，对器件材料表面的破坏程度减小，提升了沟道迁移率，器件导通电阻呈现正温度系数，在电流密度增加的时候同时也有利于提升短路承受能力。
虽然本发明公开的实施方式如上，但所述的内容只是为了便于理解本发明而采用的实施方式，并非用以限定本发明。任何本发明所述技术领域内的技术人员，在不脱离本发明所公开的精神和范围的前提下，可以在实施的形式上及细节上作任何的修改与变化，本发明的保护范围并不局限于文中公开的特定实施例，而是包括落入权利要求范围内的所有技术方案。

Claims (10)

1.一种功率半导体器件的元胞结构，其特征在于，包括：
位于第一导电类型衬底表面上的第一导电类型外延层，其中外延层包括设置于所述衬底表面自下而上的第二外延层、第三外延层；
位于所述第二外延层内两端指定结深处且靠近所述第二外延层上表面设置的第二导电类型埋区；
位于所述第三外延层内两端且靠近所述第三外延层上表面设置的掺杂区，其中，所述掺杂区包括设置于所述第三外延层内自下而上指定结深的第二导电类型第一基区、第二导电类型增强基区、以及与所述第三外延层上表面齐平的第二导电类型第二基区、第一导电类型增强源区和第二导电类型增强短路区；所述第二导电类型第二基区基于所述第三外延层表面的指定结深比所述第二导电类型增强基区、所述第二导电类型第一基区的指定结深更浅，以使所述第二导电类型第二基区及所述第二导电类型增强基区，在短路时使横向耗尽区电场和纵向耗尽区电场同时存在，降低短路饱和电流；
位于所述第三外延层上表面中央且与所述第三外延层部分上表面、第二导电类型第二基区及第一导电类型增强源区同时接触的栅极绝缘层，及位于所述栅极绝缘层之上的栅极结构；
位于所述第三外延层上表面两端的源极。
2.根据权利要求1所述的功率半导体器件的元胞结构，其特征在于，
所述第二导电类型第二基区、第二导电类型增强基区和第二导电类型第一基区的指定结深基于所述第三外延层上表面向下依次变深；
所述栅极结构包括多晶硅层和所述多晶硅层之上的栅极。
3.根据权利要求2所述的功率半导体器件的元胞结构，其特征在于，
在平行于衬底表面方向上，所述第二导电类型增强基区比所述第二导电类型第一基区更靠近所述栅极，所述第二导电类型第二基区比所述第二导电类型增强基区更靠近所述栅极。
4.根据权利要求3所述的功率半导体器件的元胞结构，其特征在于，
所述源极同时与位于所述第三外延层内靠近上表面的所述第一导电类型增强源区及第二导电类型增强短路区接触，所述第一导电类型增强源区和第二导电类型增强短路区相互接触。
5.根据权利要求4所述的功率半导体器件的元胞结构，其特征在于，
所述第一导电类型增强源区比所述第二导电类型增强短路区更靠近所述栅极，所述第一导电类型增强源区下部与所述第二导电类型增强基区、第二导电类型第一基区接触；
所述第一导电类型增强源区和所述第二导电类型增强短路区的指定结深相等；
所述外延层还包括设置于所述衬底表面与所述第二外延层之间的第一外延层。
6.根据权利要求5所述的功率半导体器件的元胞结构，其特征在于，
所述衬底的电阻率为0.01～0.03Ω·cm，厚度为200～400μm；
所述第一外延层掺杂浓度为5e16～2e18cm-3；
所述第二外延层和所述第三外延层掺杂浓度均为5e14～5e16cm-3；
所述第二导电类型埋区基于所述第二外延层表面的指定结深为0.6～1.5μm，掺杂浓度为1e18～5e20cm-3；
所述第二导电类型第一基区基于所述第三外延层表面的指定结深为0.6～1.5μm，掺杂浓度为1e18～5e19cm-3；
所述第二导电类型增强基区基于所述第三外延层表面的指定结深为0.4～1μm，掺杂浓度为1e19～5e20cm-3；
所述第二导电类型第二基区基于所述第三外延层表面的指定结深为0.09～0.2μm，掺杂浓度为1e16～5e17cm-3；
所述第一导电类型增强源区和所述第二导电类型增强短路区基于所述第三外延层表面的的指定结深均为0.2～0.5μm，掺杂浓度均为5e18～5e20cm-3；
所述第二导电类型埋区设置为方形或条形时，所述元胞结构中横向及纵向设置的所述第二导电类型埋区数量均大于等于2。
7.一种功率半导体器件，其特征在于，
包括若干如权利要求1至6中任一项所述的功率半导体器件的元胞结构。
8.根据权利要求7所述的功率半导体器件，其特征在于，
所述元胞结构的形状包括条形、四边形、六边形、八边形、圆形、或者晶格阵列、或者以上各种形状的任意组合。
9.一种功率半导体器件的元胞结构的制作方法，其特征在于，包括以下步骤：
在衬底表面之上形成第二外延层；
通过光刻后向所述第二外延层上表面注入离子在指定结深处形成第二导电类型埋区；
在所述第二外延层表面上形成第三外延层；
通过光刻后向所述第三外延层上表面注入离子形成基于所述第三外延层表面向下指定结深逐步变浅的第二导电类型第一基区、第二导电类型增强基区、第二导电类型第二基区；所述第二导电类型第二基区基于所述第三外延层表面的指定结深比所述第二导电类型增强基区、所述第二导电类型第一基区的指定结深更浅，以使所述第二导电类型第二基区及所述第二导电类型增强基区，在短路时使横向耗尽区电场和纵向耗尽区电场同时存在，降低短路饱和电流；
通过光刻后向所述第二导电类型第一基区和第二导电类型增强基区上方注入离子在指定结深处形成相互接触的第一导电类型增强源区及第二导电类型增强短路区；
在所述第三外延层表面形成与所述第三外延层、第二导电类型第二基区及第一导电类型增强源区同时接触的栅极绝缘层，在所述栅极绝缘层上形成栅极结构，所述栅极结构包括多晶硅层及所述多晶硅层之上的栅极；
在所述述第三外延层表面形成与所述第一导电类型增强源区、第二导电类型增强短路区同时接触的源极；在所述衬底下方制作漏极金属。
10.根据权利要求9所述的制作方法，其特征在于，还包括以下步骤：
在所述衬底表面与所述第二外延层之间形成第一外延层。
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