CN111146290B - 一种碳化硅vdmos器件的元胞结构及其制作方法 - Google Patents

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Abstract

本发明公开了一种碳化硅VDMOS器件的元胞结构及其制作方法，在第一导电类型衬底上设置第一导电类型漂移区，在其表面上设置有栅极绝缘层及在绝缘层上设置的栅极，在中心部位，第一导电类型漂移区表面向下设置有第一导电类型JFET注入区，在元胞结构的边缘部位，第一导电类型漂移区的表面设置有对称分布的若干栅结构。通过减少第二导电类型屏蔽区覆盖面积，并在JFET区新设置第一导电类型JFET注入区，以及进一步可设置的第一导电类型外延区，降低了第二导电类型屏蔽区/第一导电类型漂移区结的电容CDB，降低了寄生NPN管开启的概率，且不会降低dV/dt的能力，提升了器件的可靠性，还通过提高JFET区域的浓度降低了JFET区的通态电阻，大幅提高器件的导通能力。

Description

一种碳化硅VDMOS器件的元胞结构及其制作方法
技术领域
本发明涉及功率半导体器件技术领域，尤其涉及一种碳化硅VDMOS器件的元胞结构及其制作方法。
背景技术
碳化硅(SiC)是新型宽禁带半导体材料，具有出色的物理、化学和电性能，有碳化硅的击穿电场强度是传统硅的10倍、导热率是硅的3倍等优异性能，这使得碳化硅在功率半导体器件，特别是大功率和高温应用环境中非常具有吸引力和应用前景。
目前国内的经济模式已经由资源的开发使用转变为资源的有效利用，在节能减排的今天，具有高转换效率的碳化硅器件很有潜力为电力电子应用做出贡献。碳化硅VDMOSFET可以广泛应用于电动汽车、开关电源、工业电源、光伏逆变器、智能家居等领域，碳化硅VDMOSFET的优势之一是制作工艺相对简单。
现有的碳化硅VDMOSFET关断时电场示意图，如图1，包括：N+碳化硅衬底(110)、P型基区(114)、P+源区(115)、N+源区(116)、栅极绝缘层(117)、栅电极(118)、源电极(119)、漏电极(120)。当碳化硅VDMOSFET处于关断状态时由于SiC材料的临界击穿场强是Si器件的10倍，因此SiC器件A点的电势远高于Si器件，A点上的栅极绝缘层会承受一个比较高的电应力，给栅极绝缘层的可靠性带来了严峻的考验。
为了屏蔽在漏极高电压下栅极绝缘层中的高电场，出现了屏蔽型VDMOSFET，结构如图2所示，包括：N+碳化硅衬底(110)、N-碳化硅外延层(122)、P+屏蔽区(112)、P型基区(114)、P+源区(115)、N+源区(116)、栅极绝缘层(117)、栅电极(118)、源电极(119)、漏电极(120)，其中P+屏蔽区位于整个P型基区、N+有源区和P+有源区之下。
由于碳化硅MOSFET的dVD/dt较高，P+屏蔽区浓度较高，会导致P+屏蔽区/N漂移区结的电容CDB增加，当存在漏极端高的dVD/dt时，电流ID借助漏极到P+屏蔽区的CDB流动，ID＝CDB[dVD/dt]，CDB大引起ID增加，容易引起源极N+/P基区结正偏，导致寄生NPN管开启，降低了dV/dt能力；而P+屏蔽区的存在会进一步带来JFET瓶颈区，导致JFET区通态电阻Ron(JFET)增加。
故需要减小栅极绝缘层承受的高电应力，提升栅极绝缘层防止被击穿的能力；同时，降低P+屏蔽区/N漂移区结的电容CDB，使寄生NPN管不容易开启，提高碳化硅MOSFET的dV/dt能力；提升器件的可靠性。同时，也要降低因P+屏蔽而增加的JFET通态电阻。
发明内容
为了解决上述技术问题，本发明提供了一种碳化硅VDMOS器件的元胞结构，一种碳化硅VDMOS器件，一种碳化硅VDMOS器件的元胞结构的制作方法。
第一方面，本发明提供了一种碳化硅VDMOS器件的元胞结构，包括：
位于第一导电类型衬底表面上的第一导电类型漂移区；
位于所述漂移区内且靠近所述漂移区表面设置的第一导电类型JFET注入区；
位于所述漂移区表面内且于所述JFET注入区两侧设置的第二导电类型基区，其中，所述基区的深度大于或等于所述JFET注入区的深度；
位于所述基区与所述JFET注入区之间且靠近所述基区和所述JFET注入区的下部设置的第二导电类型屏蔽区；
位于所述基区表面内的源区，位于所述源区、所述基区以及所述漂移区上的栅极绝缘层，位于所述栅极绝缘层上的栅极，位于所述源区上的源极金属，以及位于所述衬底下方的漏极金属；其中，所述源极金属不与所述栅极绝缘层和栅极接触。
在本发明的实施例中，
所述屏蔽区的一侧与所述基区的下部接触，另一侧与所述漂移区接触。
在本发明的实施例中，
所述源区包括第一导电类型源区和第二导电类型源区；其中，所述第一导电类型源区比第二导电类型源区更靠近所述栅极；
所述栅极绝缘层位于所述源区中的第一导电类型源区、所述基区和所述漂移区上。
在本发明的实施例中，
所述JFET注入区的表面与所述所漂移区的表面齐平；
所述栅极绝缘层与所述源区中的第一导电类型源区、所述基区和所述漂移区以及所述JFET注入区的表面同时接触。
在本发明的实施例中，
位于由所述基区的上部和所述JFET注入区的上方围成的区域中的第一导电类型外延区；其中，所述外延区的浓度大于所述漂移区的浓度；
所述栅极绝缘层与所述源区中的第一导电类型源区、所述基区和所述外延区的表面同时接触。
在本发明的实施例中，
所述外延区的厚度大于所述第一导电类型源区的厚度。
在本发明的实施例中，
所述漂移区的浓度为1×1015cm-3～1.5×1016cm-3，所述漂移区厚度为5～35μm；
所述屏蔽区的浓度为5×1017cm-3～2×1020cm-3；
所述JFET注入区的浓度为1×1016cm-3～5×1018cm-3；
所述外延区的浓度为1×1016cm-3～2×1018cm-3，所述外延区的厚度为0.3～0.8μm。
第二方面，本发明还提供了一种碳化硅VDMOS器件，包括若干如以上内容的碳化硅VDMOS器件的元胞结构。
在本发明的实施例中，
所述元胞结构的形状包括条形、四边形、六边形、八边形、或者晶格阵列、或者以上各形状的任意组合。
在本发明的实施例中，
所述屏蔽区设置为断点分布。
第三方面，本发明还提供了一种碳化硅VDMOS器件的元胞结构的制作方法，包括以下步骤：
在第一导电类型衬底表面上生长第一导电类型漂移区；
通过向所述漂移区表面注入离子在指定深度处形成第二导电类型屏蔽区；
通过向所述漂移区表面注入离子于所述屏蔽区之间且在靠近所述漂移区表面的位置形成第一导电类型JFET注入区；
通过向所述漂移区表面注入离子于所述JFET注入区两侧和所述屏蔽区周边形成第二导电类型基区；其中，所述基区的深度大于或等于所述JFET注入区的深度；
通过向所述基区表面注入离子形成源区；在所述源区、基区以及漂移区上生长栅极绝缘层，在所述栅极绝缘层上制作栅极；在所述源区上制作源极金属；在所述衬底下方制作漏极金属。
第四方面，本发明还提供了一种碳化硅VDMOS器件的元胞结构的制作方法，包括以下步骤：
在第一导电类型衬底表面上生长第一导电类型漂移区的第一层；
通过向所述漂移区的第一层表面注入离子形成第二导电类型屏蔽区；
通过向所述漂移区的第一层表面注入离子于所述屏蔽区之间的位置形成第一导电类型JFET注入区；
在所述漂移区的第一层表面上生长所述漂移区的外延层；
通过向所述漂移区的外延层表面注入离子于所述JFET注入区两侧和所述屏蔽区周边形成第二导电类型基区；其中，所述基区的深度大于或等于所述JFET注入区的深度；
通过向所述基区表面注入离子形成源区；在所述源区、基区以及漂移区上生长栅极绝缘层，在所述栅极绝缘层上制作栅极；在所述源区上制作源极金属；在所述衬底下方制作漏极金属。
第五方面，本发明还提供了一种碳化硅VDMOS器件的元胞结构的制作方法，包括以下步骤：
在第一导电类型衬底表面上生长第一导电类型漂移区的第一层；
通过向所述漂移区的第一层表面注入离子形成第二导电类型屏蔽区；
通过向所述漂移区的第一层表面注入离子于所述屏蔽区之间的位置形成第一导电类型JFET注入区；
通过向所述漂移区的外延层表面注入离子于所述屏蔽区周边形成第二导电类型基区下半部；其中，所述基区的深度大于或等于所述JFET注入区的深度；
在所述漂移区的第一层表面上生长所述漂移区的外延层；
通过向所述漂移区的外延层表面注入离子于所述JFET注入区两侧形成第二导电类型基区上半部；
通过向所述基区表面注入离子形成源区；在所述源区、基区以及漂移区上生长栅极绝缘层，在所述栅极绝缘层上制作栅极；在所述源区上制作源极金属；在所述衬底下方制作漏极金属。
与现有技术相比，本发明的一个或多个实施例可以具有如下优点：
1、本发明通过减少第二导电类型屏蔽区的分布区域，降低了第二导电类型屏蔽区/第一导电类型漂移区结的电容CDB，使得寄生NPN管不容易开启，且不会降低dV/dt的能力，同时使最高电场强度点远离栅极绝缘层从而减小栅极绝缘层承受的高电场强度，进而提升了器件的可靠性。
2、因第二导电类型屏蔽存在导致增加了JFET区通态电阻，本发明还通过提高JFET区域的浓度降低了JFET区的通态电阻，此外，由于第二导电类型屏蔽区浓度较高，关断时的耗尽区只会在第二导电类型屏蔽区中展宽，而不会在栅极绝缘层下第二导电类型基区与第一导电类型源区结合处展宽，沟道做短的同时不担心穿通问题的发生，可大幅提高器件的导通能力。
本发明的其它特征和优点将在随后的说明书中阐述，并且部分地从说明书中变得显而易见，或者通过实施本发明而了解。本发明的目的和其他优点可通过在说明书、权利要求书以及附图中所特别指出的结构来实现和获得。
附图说明
附图用来提供对本发明的进一步理解，并且构成说明书的一部分，与本发明的实施例共同用于解释本发明，并不构成对本发明的限制。在附图中：
图1示出了现有的碳化硅VDMOSFET器件关断时电场示意图；
图2示出了现有的屏蔽型碳化硅VDMOSFET器件的元胞结构剖面结构示意图；
图3是根据本发明实施例1中碳化硅VDMOSFET器件的元胞结构剖面结构示意图；
图4是根据本发明实施例1中碳化硅VDMOSFET器件关断时电场示意图；
图5是根据本发明实施例2中碳化硅VDMOSFET器件的元胞结构剖面结构示意图；
图6是根据本发明实施例2碳化硅VDMOSFET器件关断时电场示意图；
图7是根据本发明实施例3碳化硅VDMOSFET器件的元胞结构制作方法示意图；
图7.1-图7.5是根据本发明实施例3步骤S310-S360的示意图；
图8是根据本发明实施例4碳化硅VDMOSFET器件的元胞结构制作方法示意图；
图8.1-图8.5是根据本发明实施例4步骤S420-S470的示意图；
图9是根据本发明实施例5碳化硅VDMOSFET器件的元胞结构制作方法示意图；
图9.1-图9.4是根据本发明实施例5步骤S540-S580的示意图；
图10是根据本发明一实施例碳化硅VDMOS器件的元胞结构形状为条形示意图；
图11是根据本发明一实施例碳化硅VDMOS器件的元胞结构形状为断点条形示意图；
图12是根据本发明实施例1碳化硅VDMOS器件的元胞结构形状为未设置第一导电类型外延区的各断点图形B-B方向的剖面图；
图13是根据本发明实施例2碳化硅VDMOS器件的元胞结构形状为设置了第一导电类型外延区的各断点图形B-B方向的剖面图；
图14是根据本发明一实施例碳化硅VDMOS器件的元胞结构形状为方形示意图；
图15是根据本发明一实施例碳化硅VDMOS器件的元胞结构形状为断点方形示意图；
图16是根据本发明一实施例碳化硅VDMOS器件的元胞结构形状为六边形示意图；
图17是根据本发明一实施例碳化硅VDMOS器件的元胞结构形状为断点六边形示意图；
具体实施方式
为使本发明的目的、技术方案和优点更加清楚，以下结合附图对本发明作进一步地详细说明，借此对本发明如何应用技术手段来解决技术问题，并达成技术效果的实现过程能充分理解并据以实施。需要说明的是，只要不构成冲突，本发明中的各个实施例以及各实施例中的各个特征可以相互结合，所形成的技术方案均在本发明的保护范围之内。
第一实施例
图3为本实施例碳化硅VDMOSFET剖面结构示意图，
图4为本实施例碳化硅VDMOSFET关断时电场示意图。
本实施提供的一种碳化硅VDMOS器件的元胞结构，如图3，包括：
第一导电类型衬底10、第一导电类型漂移区11、第二导电类型屏蔽区12、第一导电类型JFET注入区13、第二导电类型基区14、第二导电类型源区15、第一导电类型源区16、栅极绝缘层17、栅极18、源电极19、漏电极20。
当碳化硅VDMOSFET关断时电场如图4，其中第一导电类型漂移区11中电场分布为111，第二导电类型基区14中电场分布为141，第二导电类型屏蔽区12中电场分布为121。
具体地，本实施提供的一种碳化硅VDMOS器件的元胞结构，包括：
位于第一导电类型衬底10表面上的第一导电类型漂移区11；
位于第一导电类型漂移区11内且靠近第一导电类型漂移区11表面设置的第一导电类型JFET注入区13；
位于第一导电类型漂移区11表面内且于第一导电类型JFET注入区13两侧设置的第二导电类型基区14，其中，第二导电类型基区14的深度大于或等于第一导电类型JFET注入区13的深度；
位于第二导电类型基区14与第一导电类型JFET注入区13之间且靠近第二导电类型基区14和第一导电类型JFET注入区13的下部设置的第二导电类型屏蔽区12；
位于第二导电类型基区14表面内的源区，位于源区、第二导电类型基区14以及第一导电类型漂移区11上的栅极绝缘层17，位于栅极绝缘层17上的栅极18，位于源区上的源极金属19，以及位于衬底下方的漏极金属20；其中，源极金属19不与栅极绝缘层17和栅极18接触。
在本实施例中，屏蔽区的两侧分别与第二导电类型基区14和第一导电类型JFET注入区13的下部接触。
在本实施例中，源区包括第一导电类型源区16和第二导电类型源区15；其中，第一导电类型源区16比第二导电类型源区15更靠近栅极，第一导电类型源区16的厚度小于第二导电类型源区15的厚度；
栅极绝缘层17位于源区中的第一导电类型源区16、第二导电类型基区14和第一导电类型漂移区11上。
在本实施例中，第一导电类型JFET注入区13的表面与所第一导电类型漂移区11的表面齐平；
栅极绝缘层17与源区中的第一导电类型源区16、第二导电类型基区14和第一导电类型漂移区11以及第一导电类型JFET注入区13的表面同时接触。
各区域设置参数如下：
第一导电类型漂移区11的浓度为1×1015cm-3～1.5×1016cm-3，第一导电类型漂移区11厚度为5～35μm；
第二导电类型屏蔽区12的浓度为5×1017cm-3～2×1020cm-3，第二导电类型屏蔽区的结深为1.0～1.5μm；
第一导电类型JFET注入区13的浓度为1×1016cm-3～5×1018cm-3。
本实施例把现有技术的第二导电类型屏蔽区的覆盖区域大幅度减少，只存在于第一导电类型JFET注入区13和第二导电类型基区14，以及被第一导电类型漂移区11所共同围合的小块区域，第二类型的离子注入窗口长度为0.5～2μm。这样在碳化硅MOSFET关断状态时，第一导电类型漂移区11与第二导电类型基区14这个PN结反偏时来承受耐压，其耗尽区在垂直方向扩展的同时也会横向扩展，横向电场交叠于A点(如图4)，最高电场强度位于A点，第二导电类型屏蔽区12会使的A点位置降低，也是就是说A点会远离栅极绝缘层，从而降低了栅极绝缘层中的高电场强度。第二导电类型屏蔽区12造成的第二导电类型屏蔽区12与第一导电类型漂移区11的PN结电容CDB大，通过减小第二导电类型屏蔽区12覆盖面积以降低高掺杂浓度引起的大电容效应来减小CDB。当CDB减小后，碳化硅MOSFET的dVD/dt较高，ID＝CDB[dVD/dt]减小，第一导电类型源区16与第二导电类型基区14的PN结正偏的几率减小，寄生NPN管不易开启，增加了dV/dt能力。
而现有技术大面积的第二导电类型屏蔽区造成JFET区的通态电阻增加，则通过设置第一导电类型JFET注入区13，并提高JFET注入区的浓度，增加JFET导电能力来降低通态电阻，第一导电类型JFET注入区13注入剂量为5×1011cm-2～3×1013cm-2。而且由于第二导电类型屏蔽区12浓度较高，关断时的耗尽区只会在第二导电类型屏蔽区12中展宽，而不会在第二导电类型基区14的B处展宽(如图4)，沟道做短的同时不担心穿通问题的发生，可大幅提高器件的导通能力。
综上所述，本实施例为了解决由于第二导电类型存在造成dV/dt能力变低及导致JFET区通态电阻Ron(JFET)增大这2个问题，本实施例设置了局部第二导电类型屏蔽区12以及设置了第一导电类型JFET注入区13提高JFET区的掺杂浓度。
1、本实施例通过减少第二导电类型屏蔽区12的分布区域，降低了第二导电类型屏蔽区12/第一导电类型漂移区11结的电容CDB，降低了寄生NPN管开启的概率，且不会降低dV/dt的能力，使最高电场强度点远离栅极绝缘层17从而减小栅极绝缘层17承受的高电场强度，进而提升了器件的可靠性。
2、因第二导电类型屏蔽存在导致增加了JFET区通态电阻，本发明还通过提高JFET区域的浓度降低了JFET区的通态电阻，此外，由于第二导电类型屏蔽区12浓度较高，关断时的耗尽区只会在第二导电类型屏蔽区12中展宽，而不会在栅极绝缘层17下第二导电类型基区14与第一导电类型源区16结合处(即图4中的B点)展宽，沟道做短的同时不担心穿通问题的发生，可大幅提高器件的导通能力。
第二实施例
图5为本实施例碳化硅VDMOSFET剖面结构示意图，
图6为本实施例碳化硅VDMOSFET关断时电场示意图。
本实施提供的一种碳化硅VDMOS器件的元胞结构，如图5，包括：
第一导电类型衬底10、第一导电类型漂移区11、第二导电类型屏蔽区12、第一导电类型JFET注入区13、第一导电类型外延区21、第二导电类型基区14、第二导电类型源区15、第一导电类型源区16、栅极绝缘层17、栅极18、源电极19、漏电极20。
当碳化硅VDMOSFET关断时电场如图6，其中第一导电类型漂移区11中电场分布为111，第二导电类型基区14中电场分布为141，第二导电类型屏蔽区12中电场分布为121。
具体地，本实施提供的一种碳化硅VDMOS器件的元胞结构，包括：
位于第一导电类型衬底10表面上的第一导电类型漂移区11；
位于第一导电类型漂移区11内且靠近第一导电类型漂移区11表面设置的第一导电类型JFET注入区13；
位于第一导电类型漂移区11表面内且于第一导电类型JFET注入区13两侧设置的第二导电类型基区14，其中，第二导电类型基区14的深度大于或等于第一导电类型JFET注入区13的深度；
位于第二导电类型基区14与第一导电类型JFET注入区13之间且靠近第二导电类型基区14和第一导电类型JFET注入区13的下部设置的第二导电类型屏蔽区12；
位于第二导电类型基区14表面内的源区，位于源区、第二导电类型基区14以及第一导电类型漂移区11上的栅极绝缘层17，位于栅极绝缘层17上的栅极18，位于源区上的源极金属19，以及位于衬底下方的漏极金属20；其中，源极金属19不与栅极绝缘层17和栅极18接触。
在本实施例中，屏蔽区的两侧分别与第二导电类型基区14和第一导电类型JFET注入区13的下部接触。
在本实施例中，源区包括第一导电类型源区16和第二导电类型源区15；其中，第一导电类型源区16比第二导电类型源区15更靠近栅极；
栅极绝缘层17位于源区中的第一导电类型源区16、第二导电类型基区14和第一导电类型漂移区11上。
在本实施例中，位于由第二导电类型基区14的上部和第一导电类型JFET注入区13的上方围成的区域中的第一导电类型外延区21；其中，第一导电类型外延区21的浓度大于第一导电类型漂移区11的浓度；
栅极绝缘层17与源区中的第一导电类型源区16、第二导电类型基区14和外延区的表面同时接触。
在本实施例中，第一导电类型外延区21的厚度大于第一导电类型源区16的厚度。
各区域设置参数如下：
第一导电类型漂移区11的浓度为1×1015cm-3～1.5×1016cm-3，第一导电类型漂移区11厚度为5～35μm；
第一导电类型外延区21的浓度为1×1016cm-3～2×1018cm-3，第一导电类型外延区21的厚度为0.3～0.8μm。
第二导电类型屏蔽区12注入剂量为2×1013cm-2～4×1015cm-2，第二导电类型屏蔽区的浓度为5×1017cm-3～2×1020cm-3，第二导电类型屏蔽区的结深为0.4～0.8μm；
第一导电类型JFET注入区13注入剂量为5×1011cm-2～3×1013cm-2，第一导电类型JFET注入区的浓度为1×1016cm-3～5×1018cm-3。
本实施例把现有技术的第二导电类型屏蔽区的覆盖区域大幅度减少，只存在于第一导电类型JFET注入区13和第二导电类型基区14，以及被第一导电类型漂移区11所共同围合的小块区域，第二导电类型屏蔽区12的离子注入窗口长度为0.5～2μm。这样在碳化硅MOSFET关断状态时，第一导电类型漂移区11与第二导电类型基区14这个PN结反偏时来承受耐压，其耗尽区在垂直方向扩展的同时也会横向扩展，横向电场交叠于A点(如图6)，最高电场强度位于A点，第二导电类型屏蔽区12会使的A点位置降低，也是就是说A点会远离栅极绝缘层，从而降低了栅极绝缘层中的高电场强度。第二导电类型屏蔽区12造成的第二导电类型屏蔽区12与第一导电类型漂移区11的PN结电容CDB大，通过减小第二导电类型屏蔽区12覆盖面积以降低高掺杂浓度引起的大电容效应来减小CDB。当CDB减小后，碳化硅MOSFET的dVD/dt较高，ID＝CDB[dVD/dt]减小，第一导电类型源区16与第二导电类型基区14的PN结正偏的几率减小，寄生NPN管不易开启，增加了dV/dt能力。
而现有技术大面积的第二导电类型屏蔽区造成JFET区的通态电阻增加，则通过设置第一导电类型JFET注入区13以及在栅极绝缘层17下方和第一导电类型JFET注入区13之间还设置了第一导电类型外延区，第一导电类型外延区的浓度为1×1016cm-3～2×1018cm-3，降低通态电阻，第一导电类型JFET注入区13注入剂量为5×1011cm-2～3×1013cm-2。而且由于第二导电类型屏蔽区12浓度较高，关断时的耗尽区只会在第二导电类型屏蔽区12中展宽，而不会在第二导电类型基区14的B处展宽(如图6)，沟道做短的同时不担心穿通问题的发生，可大幅提高器件的导通能力。除此之外，第一导电类型外延区21可以使得沟道迁移率增加，进一步提高SiC VDMOS通流密度。
综上所述，本实施例为了解决由于大面积第二导电类型屏蔽区存在造成dV/dt能力变低及通态电阻Rds,on增大这2个问题，本实施例设置了局部第二导电类型屏蔽区12、设置了第一导电类型JFET注入区13以及设置了第一导电类型外延区21。
1、本实施例通过减少第二导电类型屏蔽区12的分布区域，降低了第二导电类型屏蔽区12/第一导电类型漂移区11结的电容CDB，降低了寄生NPN管开启的概率，提高了dV/dt的能力，使最高电场强度点远离栅极绝缘层17从而减小栅极绝缘层17承受的高电场强度，进而提升了器件的可靠性。
2、因第二导电类型屏蔽存在导致增加了通态电阻，本发明还通过提高JFET区域的浓度降低了JFET区的通态电阻。此外，由于第二导电类型屏蔽区12浓度较高，关断时的耗尽区只会在第二导电类型屏蔽区12中展宽，而不会在栅极绝缘层17下第二导电类型基区14与第一导电类型源区16结合处(即图6中的B点)展宽，沟道做短的同时不担心穿通问题的发生，可大幅提高器件的导通能力。
第三实施例
图7为本实施例碳化硅VDMOS器件的元胞结构的制作方法流程示意图。
本发明还提供了一种碳化硅VDMOS器件的元胞结构的制作方法，具体流程如图7，包括以下步骤：
S310，在第一导电类型衬底10上生长第一导电类型漂移区11，如图7.1；
然后形成若干第二导电类型屏蔽区12、第一导电类型JFET注入区13、第二导电类型基区14、第一导电类型源区16和第二导电类型源区15，具体为，
S320，通过向第一导电类型漂移区11表面注入离子在指定深度处形成第二导电类型屏蔽区12；
具体地，使用光罩及采用光刻工艺在第一导电类型漂移区11表面形成第二导电类型屏蔽区12的注入窗口，并用第二导电类型离子注入在指定深度形成第二导电类型屏蔽区12，如图7.2，第二导电类型屏蔽区12的结深为1～1.5μm；
S330，通过向第一导电类型漂移区11表面注入离子于所述屏蔽区之间且在靠近第一导电类型漂移区11表面的位置形成第一导电类型JFET注入区13；
具体地，使用光罩及采用光刻工艺在第一导电类型漂移区11表面形成第一导电类型JFET注入区13的注入窗口，并用第一导电类型离子注入形成第一导电类型JFET注入区13，如图7.3；
S340，通过向第一导电类型漂移区11表面注入离子于第一导电类型JFET注入区13两侧和所述屏蔽区周边形成第二导电类型基区14；其中，所述第二导电类型基区14的深度大于或等于第一导电类型JFET注入区13的深度；
使用光罩及采用光刻工艺在第一导电类型漂移区11两端的表面形成第二导电类型基区14的注入窗口，并用第二导电类型离子注入形成第二导电类型基区14，如图7.4；
通过向第二导电类型基区14表面注入离子形成源区；在所述源区、第二导电类型基区14以及第一导电类型漂移区11上生长栅极绝缘层17，在所述栅极绝缘层17上制作栅极18；在所述源区上制作源极金属19；在第一导电类型衬底10下方制作漏极金属20。
具体步骤如下：
S350，采用光刻工艺在第一导电类型漂移区11表面用第二导电类型离子注入形成第二导电类型源区15和用第一导电类型离子注入形成第一导电类型源区16，如图7.5。
使用光罩及采用光刻工艺具体地步骤为，先在基面上涂覆一层光刻胶，然后采用特定光波的光(如紫外光)透过已刻画需要图案的光罩照射在光刻胶上，再采用显影液溶解掉被照射的区域，这样已刻画需要图案就转移到了光刻胶上，被溶解掉的区域也就形成了上述各步骤所需要的注入窗口。
S360，在第一导电类型漂移区11表面热生长栅极绝缘层17以及在栅极绝缘层17上制作栅极，在第一导电类型漂移区11的第二导电类型源区15和第一导电类型源区16上制作源电极19，在第一导电类型衬底10下方制作漏电极20，如图7.5。
在本实施例中，各区的浓度设置、厚度设置、注入剂量设置、注入窗口长度设置，以及衬底电阻率选择等参数按如下要求进行：
第一导电类型漂移区11的浓度为1×1015cm-3～1.5×1016cm-3，第一导电类型漂移区11厚度为5～35μm；
第二导电类型屏蔽区12注入剂量为2×1013cm-2～4×1015cm-2，第二导电类型屏蔽区的浓度为5×1017cm-3～2×1020cm-3，第二导电类型屏蔽区的结深为1.0～1.5μm，第二导电类型屏蔽区12的注入窗口长度为0.5～2μm；
第一导电类型JFET注入区13注入剂量为5×1011cm-2～3×1013cm-2，第一导电类型JFET注入区的浓度为1×1016cm-3～5×1018cm-3，第一导电类型JFET注入区13的注入窗口长度为1.5～3.5μm；
第一导电类型衬底10的电阻率为0.01～0.03Ω·cm。
第四实施例
图8为本实施例碳化硅VDMOS器件的元胞结构的制作方法流程示意图。
本发明还提供了一种碳化硅VDMOS器件的元胞结构的制作方法，具体流程图如图13，包括以下步骤，
S410，在第一导电类型衬底10上生长第一导电类型漂移区11的第一层，如图7.1；
S420，通过向第一导电类型漂移区11的第一层表面注入离子形成第二导电类型屏蔽区12；
具体地，使用光罩及采用光刻工艺在第一导电类型漂移区11表面形成第二导电类型屏蔽区12的注入窗口，并用第二导电类型离子注入形成第二导电类型屏蔽区12，如图8.1；
S430，通过向第一导电类型漂移区11的第一层表面注入离子于第二导电类型屏蔽区12之间的位置形成第一导电类型JFET注入区13；
具体地，使用光罩及采用光刻工艺在第一导电类型漂移区11表面形成第一导电类型JFET注入区13的注入窗口，并用第一导电类型离子注入形成第一导电类型JFET注入区13，如图8.2；
S440，在第一导电类型漂移区11的第一层表面上生长第一导电类型漂移区的外延层21；
具体地，在第二导电类型屏蔽区12、第一导电类型JFET注入区13和第一导电类型漂移区11的第一层表面上生长第一导电类型外延层，如图8.3；
S450，通过向第一导电类型漂移区11的外延层表面注入离子于所述JFET注入区两侧和所述屏蔽区周边形成第二导电类型基区14；其中，第二导电类型基区14的深度大于或等于第一导电类型JFET注入区13的深度；
具体地，使用光罩及采用光刻工艺在第一导电类型外延层表面形成第二导电类型基区14的注入窗口，并用第二导电类型离子注入形成第二导电类型基区14，如图8.4；
通过向第二导电类型基区14表面注入离子形成源区；在所述源区、第二导电类型基区14以及第一导电类型漂移区11上生长栅极绝缘层17，在所述栅极绝缘层17上制作栅极18；在所述源区上制作源极金属19；在第一导电类型衬底10下方制作漏极金属20。
具体步骤如下：
S460，采用光刻工艺在第一导电类型漂移区11表面用第二导电类型离子注入形成第二导电类型源区15和用第一导电类型离子注入形成第一导电类型源区16，如图8.5。
S470，在第一导电类型漂移区11表面热生长栅极绝缘层17以及在栅极绝缘层17上制作栅极18，在第一导电类型漂移区11的第二导电类型源区15和第一导电类型源区16上制作源电极19，在第一导电类型衬底10下方制作漏电极20，如图8.5。
在本实施例中，各区的浓度设置、厚度设置、注入剂量设置、注入窗口长度设置，以及衬底电阻率选择等参数按如下要求进行：
第一导电类型漂移区11的浓度为1×1015cm-3～1.5×1016cm-3，第一导电类型漂移区11厚度为5～35μm；
第二导电类型屏蔽区12注入剂量为2×1013cm-2～4×1015cm-2，第二导电类型屏蔽区12的注入窗口长度为0.5～2μm，第二导电类型屏蔽区12的注入结深为0.4～0.8μm；
第一导电类型JFET注入区13注入剂量为5×1011cm-2～3×1013cm-2，第一导电类型JFET注入区13的注入窗口长度为1.5～3.5μm，第一导电类型JFET注入区13的注入结深为0.2～0.5μm；
第一导电类型外延区的浓度为1×1016cm-3～2×1018cm-3，第一导电类型外延区厚度为0.3～0.8μm；
第一导电类型衬底10的电阻率为0.01～0.03Ω·cm。
本发明的实施例3和实施例4把现有技术的第二导电类型屏蔽区的覆盖区域大幅度减少，只存在于第一导电类型JFET注入区13和第二导电类型基区14，以及被第一导电类型漂移区11所共同围合的小块区域，第二导电类型屏蔽区12的离子注入窗口长度为0.5～2μm。这样在碳化硅MOSFET关断状态时，第一导电类型漂移区11与第二导电类型基区14这个PN结反偏时来承受耐压，其耗尽区在垂直方向扩展的同时也会横向扩展，横向电场交叠于A点(如图6)，最高电场强度位于A点，第二导电类型屏蔽区12会使的A点位置降低，也是就是说A点会远离栅极绝缘层，从而降低了栅极绝缘层中的高电场强度。第二导电类型屏蔽区12造成的第二导电类型屏蔽区12与第一导电类型漂移区11的PN结电容CDB大，通过减小第二导电类型屏蔽区12覆盖面积以降低高掺杂浓度引起的大电容效应来减小CDB。当CDB减小后，碳化硅MOSFET的dVD/dt较高，ID＝CDB[dVD/dt]减小，第一导电类型源区16与第二导电类型基区14的PN结正偏的几率减小，寄生NPN管不易开启，提高了dV/dt能力。
在实施例3中，现有技术大面积的第二导电类型屏蔽区造成JFET区的通态电阻增加，则通过设置第一导电类型JFET注入区13，并提高JFET注入区的浓度，增加JFET导电能力来降低通态电阻，第一导电类型JFET注入区13注入剂量为5×1011cm-2～3×1013cm-2。而且由于第二导电类型屏蔽区12浓度较高，关断时的耗尽区只会在第二导电类型屏蔽区12中展宽，而不会在第二导电类型基区14的B处展宽(如图4)，沟道做短的同时不担心穿通问题的发生，可大幅提高器件的导通能力。
在实施例4中，现有技术大面积的第二导电类型屏蔽区造成JFET区的通态电阻增加，则通过设置第一导电类型JFET注入区13以及在栅极绝缘层17下方和第一导电类型JFET注入区13之间还设置了第一导电类型外延区，第一导电类型外延区21的浓度为1×1016cm-3～2×1018cm-3，进一步提高了JFET注入区的浓度，增加了JFET导电能力来降低通态电阻，第一导电类型JFET注入区13注入剂量为5×1011cm-2～3×1013cm-2。而且由于第二导电类型屏蔽区12浓度较高，关断时的耗尽区只会在第二导电类型屏蔽区12中展宽，而不会在第二导电类型基区14的B处展宽(如图6)，沟道做短的同时不担心穿通问题的发生，可大幅提高器件的导通能力。除此之外，第一导电类型外延区21可以使得沟道迁移率增加，进一步提高SiC VDMOS通流密度。
综上所述，本发明的实施例为了解决由于第二导电类型存在造成dV/dt能力变低及导致JFET区通态电阻Ron(JFET)增大这2个问题，本实施例设置了局部第二导电类型屏蔽区12、设置了第一导电类型JFET注入区13以及设置了第一导电类型外延区进一步来提高JFET区的掺杂浓度。
1、本实施例通过减少第二导电类型屏蔽区12的分布区域，降低了第二导电类型屏蔽区12/第一导电类型漂移区11结的电容CDB，降低了寄生NPN管开启的概率，且不会降低dV/dt的能力，使最高电场强度点远离栅极绝缘层17从而减小栅极绝缘层17承受的高电场强度，进而提升了器件的可靠性。
2、因第二导电类型屏蔽存在导致增加了JFET区通态电阻，本发明还通过提高JFET区域的浓度降低了JFET区的通态电阻，此外，由于第二导电类型屏蔽区12浓度较高，关断时的耗尽区只会在第二导电类型屏蔽区12中展宽，而不会在栅极绝缘层17下第二导电类型基区14与第一导电类型源区16结合处(即图6中的B点)展宽，沟道做短的同时不担心穿通问题的发生，可大幅提高器件的导通能力。
第五实施例
图9为本实施例碳化硅VDMOS器件的元胞结构的制作方法流程示意图。
本发明还提供了一种碳化硅VDMOS器件的元胞结构的制作方法，具体流程如图9，包括以下步骤：
S510，在第一导电类型衬底10上生长第一导电类型漂移区11的第一层，如图7.1；
S520，通过向第一导电类型漂移区11的第一层表面注入离子形成第二导电类型屏蔽区12。
具体地，使用光罩及采用光刻工艺在第一导电类型漂移区11表面形成第二导电类型屏蔽区12的注入窗口，并用第二导电类型离子注入形成第二导电类型屏蔽区12，如图8.1；
S530，通过向第一导电类型漂移区11的第一层表面注入离子于第二导电类型屏蔽区12之间的位置形成第一导电类型JFET注入区13。
具体地，使用光罩及采用光刻工艺在第一导电类型漂移区11表面形成第一导电类型JFET注入区13的注入窗口，并用第一导电类型离子注入形成第一导电类型JFET注入区13，如图8.2；
S540，通过向第一导电类型漂移区11的外延层表面注入离子于第二导电类型屏蔽区周边形成第二导电类型基区14的下半部分；
具体地，使用光罩及采用光刻工艺在第一导电类型漂移区11表面形成第二导电类型基区14的注入窗口，并用第二导电类型离子注入形成第二导电类型基区14的下半部，其中，第二导电类型基区14下半部的深度大于第一导电类型JFET注入区13的深度，如图9.1。
S550，在第一导电类型漂移区11的第一层表面上生长第一导电类型漂移区的外延层21；
具体地，在位于第一导电类型漂移区11第一层中的第二导电类型屏蔽区12、第一导电类型JFET注入区13、第一导电类型漂移区11以及第二导电类型基区14下半部的上方生长第一导电类型外延层，如图9.2。
S560，通过向第一导电类型漂移区11的外延层表面注入离子于所述JFET注入区两侧和所述屏蔽区周边形成第二导电类型基区14的上半部分；
具体地，使用光罩及采用光刻工艺在第一导电类型外延层表面形成第二导电类型基区14上半部分的注入窗口，并用第二导电类型离子注入形成第二导电类型基区14的上半部分，如图9.3。
通过向第二导电类型基区14表面注入离子形成源区；在所述源区、第二导电类型基区14以及第一导电类型漂移区11上生长栅极绝缘层17，在所述栅极绝缘层17上制作栅极18；在所述源区上制作源极金属19；在第一导电类型衬底10下方制作漏极金属20。
具体步骤如下：
S570，采用光刻工艺在第一导电类型漂移区11表面用第二导电类型离子注入形成第二导电类型源区15和用第一导电类型离子注入形成第一导电类型源区16，如图9.4。
S580，在第一导电类型漂移区11表面热生长栅极绝缘层17以及在栅极绝缘层17上制作栅极18，在第一导电类型漂移区11的第二导电类型源区15和第一导电类型源区16上制作源电极19，在第一导电类型衬底10下方制作漏电极20，如图9.4。
该实施例的好处，提高了沟道迁移率，进一步降低了Rds,on。
1、本实施例通过减少第二导电类型屏蔽区12的分布区域，降低了第二导电类型屏蔽区12与第一导电类型漂移区11结的电容CDB，降低了寄生NPN管开启的概率，提高了dV/dt的能力，使最高电场强度点远离栅极绝缘层17从而减小栅极绝缘层17承受的高电场强度，进而提升了器件的可靠性。
2、由于第二导电类型屏蔽区12增加了器件的通态电阻，本实施例通过提高JFET区域的浓度降低了JFET区的通态电阻，提高了沟道迁移率，进一步降低了Rds,on。此外，由于第二导电类型屏蔽区12浓度较高，关断时的耗尽区只会在第二导电类型屏蔽区12中展宽，而不会在栅极绝缘层17下第二导电类型基区14与第一导电类型源区16结合处(即图6中的B点)展宽，沟道做短的同时不担心穿通问题的发生，可大幅提高器件的导通能力。
第六实施例
本发明的其他实施例中，还提供了一种碳化硅VDMOS器件，包括若干如以上4个实施例内容的碳化硅VDMOS器件的元胞结构。
在本实施例中，碳化硅VDMOS器件的元胞结构的形状包括条形(如图10)、四边形(如图14)、六边形(如图16)。第二导电类型屏蔽区12设置为断点分布，如断点条形(如图11)、断点四边形(如图15)、断点六边形(如图17)。其中，断点设置即为第二导电类型屏蔽区12不连续设置，为了更直观显示第二导电类型屏蔽区12、第一导电类型JFET注入区13和第二导电类型基区14，各元胞结构形状图均省去剖面图上部的栅极绝缘层17、栅极、源电极19、第一导电类型源区16和第二导电类型源区15。
其中，图3也是碳化硅VDMOS器件的元胞结构形状为未设置第一导电类型外延区的各断点图形A-A方向的剖面图，图5也是碳化硅VDMOS器件的元胞结构形状设置了第一导电类型外延区的各断点图形A-A方向的剖面图，图12是碳化硅VDMOS器件的元胞结构形状为未设置第一导电类型外延区的各断点图形B-B方向的剖面图，图13是碳化硅VDMOS器件的元胞结构形状设置了第一导电类型外延区的各断点图形B-B方向的剖面图，两者共同点是由于第二导电类型屏蔽区12断点设置，在剖面图中第二导电类型屏蔽区12断点设置的区域被第二导电类型基区14遮挡了。
虽然本发明公开的实施方式如上，但所述的内容只是为了便于理解本发明而采用的实施方式，并非用以限定本发明。任何本发明所述技术领域内的技术人员，在不脱离本发明所公开的精神和范围的前提下，可以在实施的形式上及细节上作任何的修改与变化，本发明的保护范围并不局限于文中公开的特定实施例，而是包括落入权利要求范围内的所有技术方案。

Claims (13)

1.一种碳化硅VDMOS器件的元胞结构，其特征在于，包括：
位于第一导电类型衬底表面上的第一导电类型漂移区；
位于所述漂移区内且靠近所述漂移区表面设置的第一导电类型JFET注入区；
位于所述漂移区表面内且于所述JFET注入区两侧设置的第二导电类型基区，其中，所述基区的深度大于或等于所述JFET注入区的深度；
位于所述基区与所述JFET注入区之间且靠近所述基区和所述JFET注入区的下部设置的第二导电类型屏蔽区，所述第二导电类型屏蔽区的覆盖区域大幅度减少，只存在于所述第一导电类型JFET注入区和所述第二导电类型基区，以及被所述第一导电类型漂移区所共同围合的小块区域；
位于所述基区表面内的源区，位于所述源区、所述基区以及所述漂移区上的栅极绝缘层，位于所述栅极绝缘层上的栅极，位于所述源区上的源极金属，以及位于所述衬底下方的漏极金属；其中，所述源极金属不与所述栅极绝缘层和栅极接触。
2.根据权利要求1所述的碳化硅VDMOS器件的元胞结构，其特征在于，
所述屏蔽区的一侧与所述基区的下部接触，另一侧与所述漂移区接触。
3.根据权利要求2所述的碳化硅VDMOS器件的元胞结构，其特征在于，
所述源区包括第一导电类型源区和第二导电类型源区；其中，所述第一导电类型源区比第二导电类型源区更靠近所述栅极；
所述栅极绝缘层位于所述源区中的第一导电类型源区、所述基区和所述漂移区上。
4.根据权利要求3所述的碳化硅VDMOS器件的元胞结构，其特征在于：
所述JFET注入区的表面与所述漂移区的表面齐平；
所述栅极绝缘层与所述源区中的第一导电类型源区、所述基区和所述漂移区以及所述JFET注入区的表面同时接触。
5.根据权利要求3所述的碳化硅VDMOS器件的元胞结构，其特征在于，还包括：
位于由所述基区的上部和所述JFET注入区的上方围成的区域中的第一导电类型外延区；其中，所述外延区的浓度大于所述漂移区的浓度；
所述栅极绝缘层与所述源区中的第一导电类型源区、所述基区和所述外延区的表面同时接触。
6.根据权利要求5所述的碳化硅VDMOS器件的元胞结构，其特征在于，
所述外延区的厚度大于所述第一导电类型源区的厚度。
7.根据权利要求6所述的碳化硅VDMOS器件的元胞结构，其特征在于，
所述漂移区的浓度为1×1015cm-3～1.5×1016cm-3，所述漂移区厚度为5～35μm；
所述屏蔽区的浓度为5×1017cm-3～2×1020cm-3，所述屏蔽区的结深为0.4～1.5μm；
所述JFET注入区的浓度为1×1016cm-3～5×1018cm-3；
所述外延区的浓度为1×1016cm-3～2×1018cm-3，所述外延区的厚度为0.3～0.8μm。
8.一种碳化硅VDMOS器件，其特征在于，
包括若干如权利要求1至7中任一项所述的碳化硅VDMOS器件的元胞结构。
9.根据权利要求8所述的碳化硅VDMOS器件，其特征在于，
所述元胞结构的形状包括条形、四边形、六边形、八边形、圆形、或者晶格阵列、或者以上各种形状的任意组合。
10.根据权利要求9所述的碳化硅VDMOS器件，其特征在于，
所述屏蔽区设置为断点分布。
11.一种如权利要求1至4中任一项所述的碳化硅VDMOS器件的元胞结构的制作方法，其特征在于，包括以下步骤：
在第一导电类型衬底表面上生长第一导电类型漂移区；
通过向所述漂移区表面注入离子在指定深度处形成第二导电类型屏蔽区；
通过向所述漂移区表面注入离子于所述屏蔽区之间且在靠近所述漂移区表面的位置形成第一导电类型JFET注入区；
通过向所述漂移区表面注入离子于所述JFET注入区两侧和所述屏蔽区周边形成第二导电类型基区；其中，所述基区的深度大于或等于所述JFET注入区的深度；
通过向所述基区表面注入离子形成源区；在所述源区、基区以及漂移区上生长栅极绝缘层，在所述栅极绝缘层上制作栅极；在所述源区上制作源极金属；在所述衬底下方制作漏极金属；
其中，所述第二导电类型屏蔽区的覆盖区域大幅度减少，只存在于所述第一导电类型JFET注入区和所述第二导电类型基区，以及被所述第一导电类型漂移区所共同围合的小块区域。
12.一种如权利要求1至3以及5中任一项所述的碳化硅VDMOS器件的元胞结构的制作方法，其特征在于，包括以下步骤：
在第一导电类型衬底表面上生长第一导电类型漂移区的第一层；
通过向所述漂移区的第一层表面注入离子形成第二导电类型屏蔽区；
通过向所述漂移区的第一层表面注入离子于所述屏蔽区之间的位置形成第一导电类型JFET注入区；
在所述漂移区的第一层表面上生长所述漂移区的外延层；
通过向所述漂移区的外延层表面注入离子于所述JFET注入区两侧和所述屏蔽区周边形成第二导电类型基区；其中，所述基区的深度大于或等于所述JFET注入区的深度；
通过向所述基区表面注入离子形成源区；在所述源区、基区以及漂移区上生长栅极绝缘层，在所述栅极绝缘层上制作栅极；在所述源区上制作源极金属；在所述衬底下方制作漏极金属；
其中，所述第二导电类型屏蔽区的覆盖区域大幅度减少，只存在于所述第一导电类型JFET注入区和所述第二导电类型基区，以及被所述第一导电类型漂移区所共同围合的小块区域。
13.一种如权利要求1至3以及5中任一项所述的碳化硅VDMOS器件的元胞结构的制作方法，其特征在于，包括以下步骤：
在第一导电类型衬底表面上生长第一导电类型漂移区的第一层；
通过向所述漂移区的第一层表面注入离子形成第二导电类型屏蔽区；
通过向所述漂移区的第一层表面注入离子于所述屏蔽区之间的位置形成第一导电类型JFET注入区；
通过向所述漂移区的外延层表面注入离子于所述屏蔽区周边形成第二导电类型基区下半部；其中，所述基区的深度大于或等于所述JFET注入区的深度；
在所述漂移区的第一层表面上生长所述漂移区的外延层；
通过向所述漂移区的外延层表面注入离子于所述JFET注入区两侧形成第二导电类型基区上半部；
通过向所述基区表面注入离子形成源区；在所述源区、基区以及漂移区上生长栅极绝缘层，在所述栅极绝缘层上制作栅极；在所述源区上制作源极金属；在所述衬底下方制作漏极金属；
其中，所述第二导电类型屏蔽区的覆盖区域大幅度减少，只存在于所述第一导电类型JFET注入区和所述第二导电类型基区，以及被所述第一导电类型漂移区所共同围合的小块区域。
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* Cited by examiner, † Cited by third party
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CN112670344B (zh) * 2020-12-10 2022-07-22 复旦大学 一种渐变沟道的SiC MOSFET及其自对准工艺
CN114203825B (zh) * 2021-12-13 2023-03-24 无锡新洁能股份有限公司 一种垂直型碳化硅功率mosfet器件及其制造方法
CN116613215A (zh) * 2023-06-26 2023-08-18 陕西亚成微电子股份有限公司 一种线性平面功率vdmos结构及其制备方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102194883A (zh) * 2010-03-19 2011-09-21 株式会社东芝 半导体器件及其制造方法
JP2015073051A (ja) * 2013-10-04 2015-04-16 住友電気工業株式会社 炭化珪素半導体装置およびその製造方法
JP2016195226A (ja) * 2015-04-01 2016-11-17 富士電機株式会社 半導体装置

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9768259B2 (en) * 2013-07-26 2017-09-19 Cree, Inc. Controlled ion implantation into silicon carbide using channeling and devices fabricated using controlled ion implantation into silicon carbide using channeling

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102194883A (zh) * 2010-03-19 2011-09-21 株式会社东芝 半导体器件及其制造方法
JP2015073051A (ja) * 2013-10-04 2015-04-16 住友電気工業株式会社 炭化珪素半導体装置およびその製造方法
JP2016195226A (ja) * 2015-04-01 2016-11-17 富士電機株式会社 半導体装置

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