JP2005505918A - フローティングアイランドを形成するための雛壇状のトレンチを有する電圧維持層を備える半導体パワーデバイスの製造方法 - Google Patents
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Abstract
半導体パワーデバイスの製造方法を提供する。この製造方法では、まず、第１の伝導性を有する基板を準備し、この基板上に電圧維持領域を形成する。電圧維持領域の形成では、まず、基板上に、第１の伝導性を有するエピタキシャル層を成長させ、エピタキシャル層内に少なくとも１つの雛壇状のトレンチを形成する。雛壇状のトレンチは、幅が異なる複数の部分を有し、これらの部分間に少なくとも１つの環状の棚を画定する。次に、トレンチの壁及び底部に沿ってバリア材を堆積させる。次に、少なくとも１つの環状の棚及びトレンチの底部に堆積されたバリア層を介して、隣接するエピタキシャル層の部分に第２の伝導性を有する不純物を打ち込む。不純物を拡散させ、エピタキシャル層内に少なくとも１つの環状のドープ領域を形成する。更に、エピタキシャル層内の環状のドープ領域の下方に位置する少なくとも１つの他の領域を形成してもよい。続いて、雛壇状のトレンチ内にフィラ材料を堆積させ、雛壇状のトレンチを実質的に埋め込み、電圧維持領域が完成する。そして、電圧維持領域上に、第２の伝導性を有する少なくとも１つの領域を形成し、領域と電圧維持領域との間に接合を画定する。
Description
【関連出願】
【０００１】
本出願は、２００１年１０月４日に米国特許商標庁に出願された、米国特許出願番号第０９／９７０，９７２号「フローティングアイランド電圧維持層を有する半導体パワーデバイスの製造方法（Method for Fabricating a Power Semiconductor Device Having a Floating Island Voltage Sustaining Layer）」に関連する。
【技術分野】
【０００２】
本発明は、半導体パワーデバイスに関し、詳しくは、逆の伝導性にドープされたフローティングアイランドを用いて電圧維持層（voltage sustaining layer）を形成した金属酸化膜半導体電界効果トランジスタ及びこの他の半導体パワーデバイスに関する。
【背景技術】
【０００３】
縦型の二重拡散金属酸化膜半導体（Double-diffused Metal Oxide Semiconductor：以下、ＤＭＯＳという。）、Ｖ溝ＤＭＯＳ（V-groove DMOS）、トレンチＭＯＳ電界効果トランジスタ（Field Effect Transistor：以下、ＦＥＴという。）、絶縁ゲートバイポーラトランジスタ（Insulated Gate Bipolar Transistor：以下、ＩＧＢＴという。）並びにダイオード及びバイポーラトランジスタ等の半導体パワーデバイスは、自動車の電気系統、電源装置、モータ駆動装置及び他の電源制御装置等の用途に採用されている。このような半導体パワーデバイスは、オフ状態では高い耐電圧を維持し、オン状態では低い電圧降下と高い飽和電流密度を有する必要がある。
【０００４】
図１は、ｎチャネルパワーＭＯＳＦＥＴの典型的な構造を示す図である。ｎ＋にドープされたシリコン基板１０２上に形成されたｎ−エピタキシャルシリコン層１０１は、半導体デバイス内の２つのＭＯＳＦＥＴセルに対応するｐボディ領域１０５ａ、１０６ｂと、ｎ＋ソース領域１０７、１０８とを備える。ｐボディ領域５、６は、更に深いｐボディ領域１０５ｂ、１０６ｂとを含んでいてもよい。ｎ＋ソース領域１０７、１０８とｐボディ領域１０５ａ、１０６ｂを接続するために、ソース及びボディ電極１１２がエピタキシャル層１０１の表面の特定の部分に広がっている。両セル用のｎ型ドレインは、図１に示す半導体の上側の表面に延びているｎ型エピタキシャル層１０１の部分で形成される。ドレイン電極は、ｎ＋にドープされたシリコン基板１０２の底部に設けられている。絶縁層と導電層、例えば酸化層とポリシリコン層からなる絶縁ゲート電極１１８は、チャネルが形成されるボディ上及びエピタキシャル層のドレイン部分の上に設けられている。
【０００５】
図１に示す従来のＭＯＳＦＥＴのオン抵抗は、主にエピタキシャル層１０１のドリフト領域の抵抗（drift zone resistance）によって決定される。エピタキシャル層１０１は、ｎ＋にドープされたシリコン基板１０２とｐ＋にドープされた深いボディ領域１０５ｂ、１０６ｂとの間に印加される逆電圧に耐えなければならないので、電圧維持層（a voltage sustaining layer）と呼ばれることもある。一方、ドリフト領域の抵抗は、エピタキシャル層１０１のドープ濃度及び厚みによって決定される。なお、半導体デバイスの降伏電圧を高めるためには、エピタキシャル層１０１のドープ濃度を低くするとともに、エピタキシャル層１０１の厚みを増加させる必要がある。図２に示す曲線は、従来のＭＯＳＦＥＴの単位面積当たりのオン抵抗を降伏電圧の関数として示している。この曲線から分かるように、降伏電圧を高くすると、半導体デバイスのオン抵抗は、急激に高くなってしまう。ＭＯＳＦＥＴを高い電圧、特に数百ボルト以上の電圧で動作させる場合、このオン抵抗の急激な上昇が問題となる。
【０００６】
図３は、高い電圧で動作するとともに、オン抵抗が低くなるように設計されたＭＯＳＦＥＴを示している。このＭＯＳＦＥＴは、セザック（Cezac）他著、ＩＳＰＳＤ会報（Proceedings of the ISPSD）、２０００年５月、６９〜７２頁、及びチェン（Chen）他著、電子機器に関するＩＥＥＥトランザクション第４７−６（IEEE Transactions on Electron Devices Vol. 47, No. 6）、２０００年６月、１２８０〜１２８５頁に開示されており、これらの文献の全体は、引用によって本願に援用されるものとする。このＭＯＳＦＥＴは、電圧維持領域３０１のドリフト領域に縦方向に分離されて形成された一連のｐ＋にドープされた層（所謂「フローティングアイランド（floating island）」）３１０１、３１０２、３１０３、・・・、３１０ｎを備えている点を除いて、図１に示す従来のＭＯＳＦＥＴと略同じ構造を有している。フローティングアイランド３１０１、３１０２、３１０３、・・・、３１０ｎは、フローティングアイランドがない構造の場合よりも発生する電界は低い。発生する電界を低くすることにより、電圧維持領域３０１の一部を構成するエピタキシャル層において用いられる不純物濃度をより高くすることができる。フローティングアイランド３１０１、３１０２、３１０３、・・・、３１０ｎは、鋸歯状の電界プロファイルを生成し、これらの電界を積分することにより、従来の半導体デバイスで用いられていた不純物濃度より高い不純物濃度で、維持電圧を得ることができる。不純物濃度を高くすることにより、フローティングアイランドの層が全くない半導体デバイスに比べてオン抵抗が低い半導体デバイスを製造することができる。
【０００７】
図３に示す構造は、複数回のエピタキシャル成長工程と、これに続く適切な不純物の導入を含む一連の処理によって形成される。ここで、エピタキシャル成長工程は、高価な工程であり、したがって、複数回のエピタキシャル成長工程を必要とする構造は、製造原価が高くなる。
【０００８】
そこで、図３に示すようなＭＯＳＦＥＴ構造を有する半導体パワーデバイスの製造方法であって、エピタキシャル成長工程の実施回数を減らし、より安価に半導体パワーデバイスを製造できる製造方法の実現が望まれている。
【発明の開示】
【課題を解決するための手段】
【０００９】
本発明は、半導体パワーデバイスの製造方法を提供する。この製造方法では、まず、第１の伝導性を有する基板を準備し、この基板上に電圧維持領域（voltage sustaining region）を形成する。電圧維持領域の形成では、まず、基板上に、第１の伝導性を有するエピタキシャル層を成長させ、エピタキシャル層内に少なくとも１つの雛壇状のトレンチ（terraced trench）を形成する。雛壇状のトレンチは、幅が異なる複数の部分を有し、これらの部分間に少なくとも１つの環状の棚を画定する。次に、トレンチの壁及び底部に沿ってバリア材を堆積させる。次に、少なくとも１つの環状の棚及びトレンチの底部に堆積されたバリア層を介して、隣接するエピタキシャル層の部分に第２の伝導性を有する不純物を打ち込む。不純物を拡散させ、エピタキシャル層内に少なくとも１つの環状のドープ領域を形成する。更に、エピタキシャル層内の環状のドープ領域の下方に位置する少なくとも１つの他の領域を形成してもよい。続いて、雛壇状のトレンチ内にフィラ材料を堆積させ、雛壇状のトレンチを実質的に埋め込み、電圧維持領域が完成する。そして、電圧維持領域上に、第２の伝導性を有する少なくとも１つの領域を形成し、領域と電圧維持領域との間に接合を画定する。
【００１０】
本発明によって製造される半導体パワーデバイスは、縦型二重拡散金属酸化膜半導体（縦型ＤＭＯＳ）、Ｖ溝二重拡散金属酸化膜半導体（Ｖ溝ＤＭＯＳ）、トレンチ二重拡散金属酸化膜半導体電界効果トランジスタ（トレンチＤＭＯＳ ＭＯＳＦＥＴ）、絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）、バイポーラトランジスタ、及びダイオードからなるグループから選択してもよい。
【発明を実施するための最良の形態】
【００１１】
図４は、同時に継続中の米国特許出願番号第［ＧＳ１５８］号明細書に開示されている半導体パワーデバイスを示している。このデバイスでは、トレンチの断面を円形に形成しており、したがって、フローティングアイランドはドーナツ状の形状を有している。勿論、トレンチは、正方形、長方形又は六角形等、円形以外の形状を有していてもよく、このトレンチの断面形状がフローティングアイランドの形状を決定する。ｎ＋シリコン基板４０２上に形成されたｎ型エピタキシャルシリコン層４０１は、ｐボディ領域４０５ａと、半導体デバイス内の２つのＭＯＳＦＥＴセルに対応するｎ＋ソース領域４０７とを備える。図４に示すように、ｐボディ領域４０５ａは、深いｐボディ領域４０５ｂを備えていてもよい。ｎ＋ソース領域４０７とボディ領域４０５ａを接続するために、ソース及びボディ電極４１２がエピタキシャル層４０１の表面の特定の部分に広がっている。両セル用のｎ型ドレインは、半導体上表面に延びているｎ型エピタキシャル層４０１の部分によって形成される。ドレイン電極は、ｎ＋シリコン基板４０２の底部に設けられている。ボディのチャネル及びドレイン部分の上には、酸化層とポリシリコン層からなる絶縁ゲート電極４１８が形成されている。エピタキシャルシリコン層４０１によって画定される半導体デバイスの電圧維持領域内には、一連のフローティングアイランド４１０が形成されている。フローティングアイランド４１０は、半導体デバイスの上側から見て、アレー状に配列されている。例えば、図４に示す実施例では、「ｙ軸」方向において、フローティングアイランドには、４１０１１、４１０１２、４１０１３、・・・、４１０１ｍといった符号を付しており、「ｚ軸」方向には、４１０１１、４１０２１、４１０３１、４１０ｍ１といった符号を付している。ゲート電極４１８の真下に位置するフローティングアイランド４１０の列は、設けても設けなくてもよく、これらは、半導体デバイスの幾何学的構造（geometry）及びエピタキシャル層４１０の抵抗率に対する要求に応じて設けられる。
【００１２】
図４に示す半導体デバイスでは、フローティングアイランドの水平方向の行、例えば、フローティングアイランド４１０１１、４１０１２、４１０１３、・・・、４１０１Ｍからなる行は、それぞれ個別の打込み工程によって形成される。この製造方法では、例えば図３を用いて説明したような従来の製造方法に比べて、必要なエピタキシャル成長工程の回数を減らすことができるが、ここで、必要な打込み工程の回数を減らすことによって、より単純な製造方法を実現することが望まれる。
【００１３】
本発明では、ｐ型フローティングアイランドを共通の軸を有する環状の棚（coaxially located annular ledges）として形成する。以下、このようなフローティングアイランドを半導体パワーデバイスの電圧維持層内に形成する手法について説明する。まず、半導体デバイスの電圧維持層となるエピタキシャル層内に雛壇状のトレンチ（terraced trench）を形成する。雛壇状のトレンチは、エピタキシャル層内の異なる深さにエッチングされた共通の軸を有する２つ以上のトレンチから形成される。各トレンチの直径は、エピタキシャル層において、各トレンチが、より深いトレンチより長い直径を有するように形成される。隣り合うトレンチは、水平面において連結され、隣り合うトレンチの直径の差の結果、環状の棚が画定される。ｐ型の不純物は、１回の打込み工程によって、各環状の棚とトレンチにおける最も深い位置である底部とに同時に打ち込まれる。必要であれば、最下位のトレンチは、底部にドープ領域の環状リングを形成するように更にエッチングしてもよい。打ち込まれた材料は、棚とトレンチの底部に隣接し及びこれらの下方の電圧維持領域内の部分に拡散する。これにより、打ち込まれた材料は、共通の軸を有する複数の環状リングとして一連のフローティングアイランドを形成する。最後に、半導体デバイスの特性に悪い影響を与えない材料をトレンチに埋め込む。トレンチに埋め込む材料の具体例としては、高抵抗ポリシリコン、シリコン酸化物のような誘電体、又はこの他の材料及びこれらの材料の組合せがある。
【００１４】
本発明に基づく半導体パワーデバイスの製造工程の具体例について、図５（ａ）〜図５（ｆ）を用いて説明する。
【００１５】
まず、従来と同様に、ｎ＋にドープされた基板５０２上にｎ型エピタキシャル層５０１を成長させる。エピタキシャル層５０１の厚さは、抵抗率が５〜４０Ωｃｍ、４００〜８００Ｖの半導体デバイスでは、代表的に、１５〜５０μｍである。次に、エピタキシャル層５０１の表面を誘電体層で覆うことによって、誘電体マスキング層を形成し、続いて周知の手法により、この誘電体マスキング層をトレンチ５２０１の位置を画定するマスク部分を残して露光し、パターンを形成する。次に、反応性イオンエッチングによって、マスク開口部を介してトレンチ５２０１を例えば５〜１５μｍの深さにドライエッチングする。詳しくは、等間隔で設けられるフローティングアイランドの水平方向の行の所望の数を「ｘ」とすると、トレンチ５２０は、まず、後に形成されるボディ領域の底部とｎ＋にドープされた基板５０２の上面との間に存在するエピタキシャル層５０１の部分の厚さの約１／（ｘ＋１）の深さにエッチングする。ここで、必要に応じて、各トレンチ５２０の側壁を平滑にしてもよい。この場合、まず、反応性イオンエッチングプロセスによる損傷を防ぐために、トレンチ５２０の側壁から薄い二酸化シリコン層（通常５００〜１０００Å）を、化学的なドライエッチングによって取り除く。次に、犠牲二酸化シリコン層をトレンチ５２０１上に成長させる。そして、トレンチ５２０１の側壁を可能な限り平坦にするために、犠牲二酸化シリコン層及び残留するマスクの一部を、バッファードフッ酸を用いたエッチング（buffered oxide etch）又はフッ化水素酸を用いたエッチング（HF etch）によって除去する。
【００１６】
次に、図５（ｂ）に示すように、トレンチ５２０１内に二酸化シリコン層５２４１を成長させる。二酸化シリコン層（以下、酸化層とも呼ぶ。）５２４１の厚さは、このトレンチ５２０１と、次に形成されるトレンチとの間の直径の差（したがって、この結果形成される環状の棚の径方向の幅）を決定する。次に、トレンチ５２０１の底部から酸化層５２４１を取り除く。
【００１７】
次に、図５（ｃ）に示すように、トレンチ５２０１の露出された底部を介して、第２のトレンチ５２０２をエッチングする。この実施例では、トレンチ５２０２の厚さは、トレンチ５２０１の厚さと同じになるように形成する。すなわち、トレンチ５２０２は、ボディ領域の底部とｎ＋にドープされた基板５０２の上面との間に存在するエピタキシャル層５０１の部分の厚さの約１／（ｘ＋１）の深さにエッチングする。これにより、トレンチ５２０２の底部は、ボディ領域の底部から２／（ｘ＋１）の深さに位置することとなる。
【００１８】
次に、図５（ｄ）に示すように、まず、トレンチ５２０２の壁に酸化層５２４２を成長させることによって、第３のトレンチ５２０３（図５（ｅ）及び図５（ｆ）に最も明瞭に示されている。）を形成する。ここでも、二酸化シリコン層５２４２の厚さは、トレンチ５２０２と、トレンチ５２０３との間の直径の差（したがって、この結果形成される環状の棚の径方向の幅）を決定する。次に、トレンチ５２０２の底部から酸化層５２４２を取り除く。このプロセスは、所望の数のトレンチが形成され、したがって、所望の数の環状の棚が形成できるようになるまで必要な回数繰り返し行う。例えば、図５（ｄ）では、４個のトレンチ５２０１〜５２０４（図５（ｅ）に最も明瞭に示されている。）が形成されている。
【００１９】
次に、図５（ｅ）に示すように、４個のトレンチ５２０１〜５２０４の側壁に形成された各酸化層をエッチングによって取り除くことにより、環状の棚５４６１〜５４６３を形成する。次に、トレンチ５２０１〜５２０４内に、実質的に均一の厚さを有する酸化層５４０を形成する。酸化層５４０の厚さは、打ち込まれた原子が、トレンチ５２０１〜５２０４の側壁に隣接するシリコンに透過することを防止するのに十分な厚みであって、且つ環状の棚５４６１〜５４６３及びトレンチ底部５５５において、打ち込まれた原子が酸化層５４０の一部を透過できる厚さにする必要がある。
【００２０】
トレンチ５２０１〜５２０４の直径は、最終的に形成される環状の棚５４６１〜５４６３及びトレンチ底部５５５が同じ表面積を有するように選択する。これにより、環状の棚５４６１〜５４６３及びトレンチ底部５５５に不純物が打ち込まれると、この結果形成される各フローティングアイランドの水平面は、同じ電荷を有するようになる。
【００２１】
次に、図５（ｆ）に示すように、棚５４６１〜５４６３及びトレンチ底部５５５に設けられた酸化層５４０を介して、ホウ素等の不純物を打ち込む。不純物の総ドーズ量は及び打込みエネルギは、後に拡散工程を行った後に、エピタキシャル層５０１に残留する不純物の量が、最終的な半導体デバイスで要求される降伏電圧を満足するように選択する。次に、高温拡散工程を行い、先に打ち込まれた不純物５２８を縦方向（vertically）及び横方向（laterally）にドライブイン（drive-in）し、これにより共通の軸を有するフローティングアイランド５５０１〜５５０４を形成する。
【００２２】
次に、半導体デバイスの特性に悪影響を与えない材料を個々のトレンチ５２０１〜５２０４から形成される雛壇状のトレンチに埋め込む。このような材料としては、以下に限定されるものではないが、例えば、熱成長される二酸化シリコン、及び二酸化シリコン、窒化シリコンのような堆積される誘電体、並びにこれらの又は他の材料の熱成長層及び堆積層の組合せ等がある。そして、図５（ｆ）に示すように、この構造体の表面を平坦化（planarize）する。図５（ｇ）は、図５（ｆ）と同様の構造において、トレンチ底部を更にエッチングし、この底部に不純物を含む底部環状リングを形成した構成例を示している。
【００２３】
図５（ｆ）及び図５（ｇ）に示す構造体を製造する上述した処理工程のシーケンスにより、数多くの様々な半導体パワーデバイスに一連の環状のフローティングアイランドを有する電圧維持領域を作ることができる。上述のように、このような電力用半導体素子としては、ＤＭＯＳ、Ｖ溝ＤＭＯＳ、トレンチＤＭＯＳ、ＭＯＳＦＥＴ、ＩＧＢＴ、及びこの他のＭＯＳゲートデバイスが含まれる。例えば、図４は、図５に示す電圧維持領域上に形成することができるＭＯＳＦＥＴの具体例を示している。なお、図５（ａ）〜図５（ｇ）では、単一の雛壇状のトレンチを示しているが、本発明では、単一又は複数の雛壇状のトレンチを用いて、いかなる数のフローティングアイランドの列を形成してもよい。
【００２４】
図５に示すような電圧維持領域及びフローティングアイランドを形成した後、次のような工程によって図４に示すようなＭＯＳＦＥＴが完成する。まず、アクティブ領域のマスクを形成した後、ゲート酸化層を成長させる。次に、多結晶シリコンを堆積させ、不純物をドープし、酸化させる。次に、ポリシリコン層をマスクし、ゲート領域を形成する。次に、従来と同様のマスキング工程、打込み工程及び拡散工程を用いて、深いｐ＋にドープされたボディ領域４０５ｂを形成する。深いｐ＋にドープされたボディ領域４０５ｂは、例えば、２０〜２００ＫｅＶで、ドーズ量を約１×１０１４〜５×１０１５／ｃｍ２として、ホウ素を打ち込む。同様の手法により、浅いボディ領域４０５ａも形成する。浅いボディ領域４０５ａには、２０〜１００ＫｅＶで、ドーズ量を約１×１０１３〜５×１０１４／ｃｍ２として、ホウ素を打ち込む。
【００２５】
次に、フォトレジストマスキングプロセスによってソース領域４０７を画定するパターンのマスク層を形成する。続いて、打込み及び拡散によってソース領域４０７を形成する。ソース領域４０７には、例えば、２０〜１００ＫｅＶで、代表的には２×１０１５〜１．２×１０１６／ｃｍ２の濃度でヒ素を打ち込む。打込みの後、ヒ素は、約０．５〜２．０μｍの深さに拡散する。ボディ領域の深さは、代表的には約１〜３μｍとし、深いｐ＋にドープされたボディ領域４０５ｂは、（これを設ける場合は）これより若干深く形成する。最後に、従来の方法でマスク層を除去する。ＤＭＯＳトランジスタは、従来の方法で酸化層を形成及びパターン化し、コンタクト開口部（contact opening）を形成することにより完成する。更に、金属層を蒸着させ、マスキングして、ソース及びボディ領域とゲート電極とを画定する。マスクは、パッドコンタクトを画定するためにも使用する。そして、基板の底面にドレインコンタクト層を形成する。
【００２６】
ここでは、パワーＭＯＳＦＥＴを製造するための特定の一連のプロセスについて説明したが、本発明の範囲内で他のプロセスを用いることもできる。例えば、深いｐ＋にドープされたボディ領域４０５ｂは、ゲート領域を画定する以前に形成してもよい。更に、トレンチを形成する前に深いｐ＋にドープされたボディ領域４０５ｂを形成してもよい。幾つかのＤＭＯＳ構造では、ｐ＋にドープされたボディ領域は、ｐ−にドープされたボディ領域よりも浅く形成してもよく、更に幾つかの具体例では、ｐ＋にドープされたボディ領域を設けなくてもよい。
【００２７】
以上、様々な実施例を詳細に図示し、説明したが、上述の説明から、本発明に基づくこれらの実施例を修正及び変更することができ、このような修正及び変更は、請求の範囲に基づく本発明の主旨及び範囲から逸脱するものではない。特定の一実施例においては、本発明に基づく方法を用いて、各半導体領域の伝導性が上述の実施例とは逆の半導体パワーデバイスを製造することもできる。更に、本発明に基づく半導体パワーデバイスを製造するために必要な工程を縦型ＤＭＯＳトランジスタを例に説明したが、ここに開示した手法を用いて、例えばダイオード、バイポーラトランジスタ、パワーＪＦＥＴ、ＩＧＢＴ、ＭＣＴ及びこの他のＭＯＳゲートパワーデバイスを始めとするこの他のＤＭＯＳ ＦＥＴ及びこの他の半導体パワーデバイスを製造することもできる。
【図面の簡単な説明】
【００２８】
【図１】従来のパワーＭＯＳＦＥＴ構造の断面図である。
【図２】従来のパワーＭＯＳＦＥＴの単位面積当たりのオン抵抗を降伏電圧の関数として示すグラフ図である。
【図３】図１に示す構造に比べて、同じ電圧で、より低い単位面積当たりのオン抵抗で動作するよう設計された、
ボディ領域の下方に設けられたフローティングアイランドを有する電圧維持領域を含むＭＯＳＦＥＴ構造を示す図である。
【図４】ボディ領域の下方及びボディ領域間に設けられたフローティングアイランドを有する電圧維持領域を備えるＭＯＳＦＥＴの断面図である。
【図５ａ】本発明に基づいて電圧維持領域を作成するためのプロセスを説明する図である。
【図５ｂ】本発明に基づいて電圧維持領域を作成するためのプロセスを説明する図である。
【図５ｃ】本発明に基づいて電圧維持領域を作成するためのプロセスを説明する図である。
【図５ｄ】本発明に基づいて電圧維持領域を作成するためのプロセスを説明する図である。
【図５ｅ】本発明に基づいて電圧維持領域を作成するためのプロセスを説明する図である。
【図５ｆ】本発明に基づいて電圧維持領域を作成するためのプロセスを説明する図である。
【図５ｇ】本発明に基づいて電圧維持領域を作成するためのプロセスを説明する図である。
【０００１】
本出願は、２００１年１０月４日に米国特許商標庁に出願された、米国特許出願番号第０９／９７０，９７２号「フローティングアイランド電圧維持層を有する半導体パワーデバイスの製造方法（Method for Fabricating a Power Semiconductor Device Having a Floating Island Voltage Sustaining Layer）」に関連する。
【技術分野】
【０００２】
本発明は、半導体パワーデバイスに関し、詳しくは、逆の伝導性にドープされたフローティングアイランドを用いて電圧維持層（voltage sustaining layer）を形成した金属酸化膜半導体電界効果トランジスタ及びこの他の半導体パワーデバイスに関する。
【背景技術】
【０００３】
縦型の二重拡散金属酸化膜半導体（Double-diffused Metal Oxide Semiconductor：以下、ＤＭＯＳという。）、Ｖ溝ＤＭＯＳ（V-groove DMOS）、トレンチＭＯＳ電界効果トランジスタ（Field Effect Transistor：以下、ＦＥＴという。）、絶縁ゲートバイポーラトランジスタ（Insulated Gate Bipolar Transistor：以下、ＩＧＢＴという。）並びにダイオード及びバイポーラトランジスタ等の半導体パワーデバイスは、自動車の電気系統、電源装置、モータ駆動装置及び他の電源制御装置等の用途に採用されている。このような半導体パワーデバイスは、オフ状態では高い耐電圧を維持し、オン状態では低い電圧降下と高い飽和電流密度を有する必要がある。
【０００４】
図１は、ｎチャネルパワーＭＯＳＦＥＴの典型的な構造を示す図である。ｎ＋にドープされたシリコン基板１０２上に形成されたｎ−エピタキシャルシリコン層１０１は、半導体デバイス内の２つのＭＯＳＦＥＴセルに対応するｐボディ領域１０５ａ、１０６ｂと、ｎ＋ソース領域１０７、１０８とを備える。ｐボディ領域５、６は、更に深いｐボディ領域１０５ｂ、１０６ｂとを含んでいてもよい。ｎ＋ソース領域１０７、１０８とｐボディ領域１０５ａ、１０６ｂを接続するために、ソース及びボディ電極１１２がエピタキシャル層１０１の表面の特定の部分に広がっている。両セル用のｎ型ドレインは、図１に示す半導体の上側の表面に延びているｎ型エピタキシャル層１０１の部分で形成される。ドレイン電極は、ｎ＋にドープされたシリコン基板１０２の底部に設けられている。絶縁層と導電層、例えば酸化層とポリシリコン層からなる絶縁ゲート電極１１８は、チャネルが形成されるボディ上及びエピタキシャル層のドレイン部分の上に設けられている。
【０００５】
図１に示す従来のＭＯＳＦＥＴのオン抵抗は、主にエピタキシャル層１０１のドリフト領域の抵抗（drift zone resistance）によって決定される。エピタキシャル層１０１は、ｎ＋にドープされたシリコン基板１０２とｐ＋にドープされた深いボディ領域１０５ｂ、１０６ｂとの間に印加される逆電圧に耐えなければならないので、電圧維持層（a voltage sustaining layer）と呼ばれることもある。一方、ドリフト領域の抵抗は、エピタキシャル層１０１のドープ濃度及び厚みによって決定される。なお、半導体デバイスの降伏電圧を高めるためには、エピタキシャル層１０１のドープ濃度を低くするとともに、エピタキシャル層１０１の厚みを増加させる必要がある。図２に示す曲線は、従来のＭＯＳＦＥＴの単位面積当たりのオン抵抗を降伏電圧の関数として示している。この曲線から分かるように、降伏電圧を高くすると、半導体デバイスのオン抵抗は、急激に高くなってしまう。ＭＯＳＦＥＴを高い電圧、特に数百ボルト以上の電圧で動作させる場合、このオン抵抗の急激な上昇が問題となる。
【０００６】
図３は、高い電圧で動作するとともに、オン抵抗が低くなるように設計されたＭＯＳＦＥＴを示している。このＭＯＳＦＥＴは、セザック（Cezac）他著、ＩＳＰＳＤ会報（Proceedings of the ISPSD）、２０００年５月、６９〜７２頁、及びチェン（Chen）他著、電子機器に関するＩＥＥＥトランザクション第４７−６（IEEE Transactions on Electron Devices Vol. 47, No. 6）、２０００年６月、１２８０〜１２８５頁に開示されており、これらの文献の全体は、引用によって本願に援用されるものとする。このＭＯＳＦＥＴは、電圧維持領域３０１のドリフト領域に縦方向に分離されて形成された一連のｐ＋にドープされた層（所謂「フローティングアイランド（floating island）」）３１０１、３１０２、３１０３、・・・、３１０ｎを備えている点を除いて、図１に示す従来のＭＯＳＦＥＴと略同じ構造を有している。フローティングアイランド３１０１、３１０２、３１０３、・・・、３１０ｎは、フローティングアイランドがない構造の場合よりも発生する電界は低い。発生する電界を低くすることにより、電圧維持領域３０１の一部を構成するエピタキシャル層において用いられる不純物濃度をより高くすることができる。フローティングアイランド３１０１、３１０２、３１０３、・・・、３１０ｎは、鋸歯状の電界プロファイルを生成し、これらの電界を積分することにより、従来の半導体デバイスで用いられていた不純物濃度より高い不純物濃度で、維持電圧を得ることができる。不純物濃度を高くすることにより、フローティングアイランドの層が全くない半導体デバイスに比べてオン抵抗が低い半導体デバイスを製造することができる。
【０００７】
図３に示す構造は、複数回のエピタキシャル成長工程と、これに続く適切な不純物の導入を含む一連の処理によって形成される。ここで、エピタキシャル成長工程は、高価な工程であり、したがって、複数回のエピタキシャル成長工程を必要とする構造は、製造原価が高くなる。
【０００８】
そこで、図３に示すようなＭＯＳＦＥＴ構造を有する半導体パワーデバイスの製造方法であって、エピタキシャル成長工程の実施回数を減らし、より安価に半導体パワーデバイスを製造できる製造方法の実現が望まれている。
【発明の開示】
【課題を解決するための手段】
【０００９】
本発明は、半導体パワーデバイスの製造方法を提供する。この製造方法では、まず、第１の伝導性を有する基板を準備し、この基板上に電圧維持領域（voltage sustaining region）を形成する。電圧維持領域の形成では、まず、基板上に、第１の伝導性を有するエピタキシャル層を成長させ、エピタキシャル層内に少なくとも１つの雛壇状のトレンチ（terraced trench）を形成する。雛壇状のトレンチは、幅が異なる複数の部分を有し、これらの部分間に少なくとも１つの環状の棚を画定する。次に、トレンチの壁及び底部に沿ってバリア材を堆積させる。次に、少なくとも１つの環状の棚及びトレンチの底部に堆積されたバリア層を介して、隣接するエピタキシャル層の部分に第２の伝導性を有する不純物を打ち込む。不純物を拡散させ、エピタキシャル層内に少なくとも１つの環状のドープ領域を形成する。更に、エピタキシャル層内の環状のドープ領域の下方に位置する少なくとも１つの他の領域を形成してもよい。続いて、雛壇状のトレンチ内にフィラ材料を堆積させ、雛壇状のトレンチを実質的に埋め込み、電圧維持領域が完成する。そして、電圧維持領域上に、第２の伝導性を有する少なくとも１つの領域を形成し、領域と電圧維持領域との間に接合を画定する。
【００１０】
本発明によって製造される半導体パワーデバイスは、縦型二重拡散金属酸化膜半導体（縦型ＤＭＯＳ）、Ｖ溝二重拡散金属酸化膜半導体（Ｖ溝ＤＭＯＳ）、トレンチ二重拡散金属酸化膜半導体電界効果トランジスタ（トレンチＤＭＯＳ ＭＯＳＦＥＴ）、絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）、バイポーラトランジスタ、及びダイオードからなるグループから選択してもよい。
【発明を実施するための最良の形態】
【００１１】
図４は、同時に継続中の米国特許出願番号第［ＧＳ１５８］号明細書に開示されている半導体パワーデバイスを示している。このデバイスでは、トレンチの断面を円形に形成しており、したがって、フローティングアイランドはドーナツ状の形状を有している。勿論、トレンチは、正方形、長方形又は六角形等、円形以外の形状を有していてもよく、このトレンチの断面形状がフローティングアイランドの形状を決定する。ｎ＋シリコン基板４０２上に形成されたｎ型エピタキシャルシリコン層４０１は、ｐボディ領域４０５ａと、半導体デバイス内の２つのＭＯＳＦＥＴセルに対応するｎ＋ソース領域４０７とを備える。図４に示すように、ｐボディ領域４０５ａは、深いｐボディ領域４０５ｂを備えていてもよい。ｎ＋ソース領域４０７とボディ領域４０５ａを接続するために、ソース及びボディ電極４１２がエピタキシャル層４０１の表面の特定の部分に広がっている。両セル用のｎ型ドレインは、半導体上表面に延びているｎ型エピタキシャル層４０１の部分によって形成される。ドレイン電極は、ｎ＋シリコン基板４０２の底部に設けられている。ボディのチャネル及びドレイン部分の上には、酸化層とポリシリコン層からなる絶縁ゲート電極４１８が形成されている。エピタキシャルシリコン層４０１によって画定される半導体デバイスの電圧維持領域内には、一連のフローティングアイランド４１０が形成されている。フローティングアイランド４１０は、半導体デバイスの上側から見て、アレー状に配列されている。例えば、図４に示す実施例では、「ｙ軸」方向において、フローティングアイランドには、４１０１１、４１０１２、４１０１３、・・・、４１０１ｍといった符号を付しており、「ｚ軸」方向には、４１０１１、４１０２１、４１０３１、４１０ｍ１といった符号を付している。ゲート電極４１８の真下に位置するフローティングアイランド４１０の列は、設けても設けなくてもよく、これらは、半導体デバイスの幾何学的構造（geometry）及びエピタキシャル層４１０の抵抗率に対する要求に応じて設けられる。
【００１２】
図４に示す半導体デバイスでは、フローティングアイランドの水平方向の行、例えば、フローティングアイランド４１０１１、４１０１２、４１０１３、・・・、４１０１Ｍからなる行は、それぞれ個別の打込み工程によって形成される。この製造方法では、例えば図３を用いて説明したような従来の製造方法に比べて、必要なエピタキシャル成長工程の回数を減らすことができるが、ここで、必要な打込み工程の回数を減らすことによって、より単純な製造方法を実現することが望まれる。
【００１３】
本発明では、ｐ型フローティングアイランドを共通の軸を有する環状の棚（coaxially located annular ledges）として形成する。以下、このようなフローティングアイランドを半導体パワーデバイスの電圧維持層内に形成する手法について説明する。まず、半導体デバイスの電圧維持層となるエピタキシャル層内に雛壇状のトレンチ（terraced trench）を形成する。雛壇状のトレンチは、エピタキシャル層内の異なる深さにエッチングされた共通の軸を有する２つ以上のトレンチから形成される。各トレンチの直径は、エピタキシャル層において、各トレンチが、より深いトレンチより長い直径を有するように形成される。隣り合うトレンチは、水平面において連結され、隣り合うトレンチの直径の差の結果、環状の棚が画定される。ｐ型の不純物は、１回の打込み工程によって、各環状の棚とトレンチにおける最も深い位置である底部とに同時に打ち込まれる。必要であれば、最下位のトレンチは、底部にドープ領域の環状リングを形成するように更にエッチングしてもよい。打ち込まれた材料は、棚とトレンチの底部に隣接し及びこれらの下方の電圧維持領域内の部分に拡散する。これにより、打ち込まれた材料は、共通の軸を有する複数の環状リングとして一連のフローティングアイランドを形成する。最後に、半導体デバイスの特性に悪い影響を与えない材料をトレンチに埋め込む。トレンチに埋め込む材料の具体例としては、高抵抗ポリシリコン、シリコン酸化物のような誘電体、又はこの他の材料及びこれらの材料の組合せがある。
【００１４】
本発明に基づく半導体パワーデバイスの製造工程の具体例について、図５（ａ）〜図５（ｆ）を用いて説明する。
【００１５】
まず、従来と同様に、ｎ＋にドープされた基板５０２上にｎ型エピタキシャル層５０１を成長させる。エピタキシャル層５０１の厚さは、抵抗率が５〜４０Ωｃｍ、４００〜８００Ｖの半導体デバイスでは、代表的に、１５〜５０μｍである。次に、エピタキシャル層５０１の表面を誘電体層で覆うことによって、誘電体マスキング層を形成し、続いて周知の手法により、この誘電体マスキング層をトレンチ５２０１の位置を画定するマスク部分を残して露光し、パターンを形成する。次に、反応性イオンエッチングによって、マスク開口部を介してトレンチ５２０１を例えば５〜１５μｍの深さにドライエッチングする。詳しくは、等間隔で設けられるフローティングアイランドの水平方向の行の所望の数を「ｘ」とすると、トレンチ５２０は、まず、後に形成されるボディ領域の底部とｎ＋にドープされた基板５０２の上面との間に存在するエピタキシャル層５０１の部分の厚さの約１／（ｘ＋１）の深さにエッチングする。ここで、必要に応じて、各トレンチ５２０の側壁を平滑にしてもよい。この場合、まず、反応性イオンエッチングプロセスによる損傷を防ぐために、トレンチ５２０の側壁から薄い二酸化シリコン層（通常５００〜１０００Å）を、化学的なドライエッチングによって取り除く。次に、犠牲二酸化シリコン層をトレンチ５２０１上に成長させる。そして、トレンチ５２０１の側壁を可能な限り平坦にするために、犠牲二酸化シリコン層及び残留するマスクの一部を、バッファードフッ酸を用いたエッチング（buffered oxide etch）又はフッ化水素酸を用いたエッチング（HF etch）によって除去する。
【００１６】
次に、図５（ｂ）に示すように、トレンチ５２０１内に二酸化シリコン層５２４１を成長させる。二酸化シリコン層（以下、酸化層とも呼ぶ。）５２４１の厚さは、このトレンチ５２０１と、次に形成されるトレンチとの間の直径の差（したがって、この結果形成される環状の棚の径方向の幅）を決定する。次に、トレンチ５２０１の底部から酸化層５２４１を取り除く。
【００１７】
次に、図５（ｃ）に示すように、トレンチ５２０１の露出された底部を介して、第２のトレンチ５２０２をエッチングする。この実施例では、トレンチ５２０２の厚さは、トレンチ５２０１の厚さと同じになるように形成する。すなわち、トレンチ５２０２は、ボディ領域の底部とｎ＋にドープされた基板５０２の上面との間に存在するエピタキシャル層５０１の部分の厚さの約１／（ｘ＋１）の深さにエッチングする。これにより、トレンチ５２０２の底部は、ボディ領域の底部から２／（ｘ＋１）の深さに位置することとなる。
【００１８】
次に、図５（ｄ）に示すように、まず、トレンチ５２０２の壁に酸化層５２４２を成長させることによって、第３のトレンチ５２０３（図５（ｅ）及び図５（ｆ）に最も明瞭に示されている。）を形成する。ここでも、二酸化シリコン層５２４２の厚さは、トレンチ５２０２と、トレンチ５２０３との間の直径の差（したがって、この結果形成される環状の棚の径方向の幅）を決定する。次に、トレンチ５２０２の底部から酸化層５２４２を取り除く。このプロセスは、所望の数のトレンチが形成され、したがって、所望の数の環状の棚が形成できるようになるまで必要な回数繰り返し行う。例えば、図５（ｄ）では、４個のトレンチ５２０１〜５２０４（図５（ｅ）に最も明瞭に示されている。）が形成されている。
【００１９】
次に、図５（ｅ）に示すように、４個のトレンチ５２０１〜５２０４の側壁に形成された各酸化層をエッチングによって取り除くことにより、環状の棚５４６１〜５４６３を形成する。次に、トレンチ５２０１〜５２０４内に、実質的に均一の厚さを有する酸化層５４０を形成する。酸化層５４０の厚さは、打ち込まれた原子が、トレンチ５２０１〜５２０４の側壁に隣接するシリコンに透過することを防止するのに十分な厚みであって、且つ環状の棚５４６１〜５４６３及びトレンチ底部５５５において、打ち込まれた原子が酸化層５４０の一部を透過できる厚さにする必要がある。
【００２０】
トレンチ５２０１〜５２０４の直径は、最終的に形成される環状の棚５４６１〜５４６３及びトレンチ底部５５５が同じ表面積を有するように選択する。これにより、環状の棚５４６１〜５４６３及びトレンチ底部５５５に不純物が打ち込まれると、この結果形成される各フローティングアイランドの水平面は、同じ電荷を有するようになる。
【００２１】
次に、図５（ｆ）に示すように、棚５４６１〜５４６３及びトレンチ底部５５５に設けられた酸化層５４０を介して、ホウ素等の不純物を打ち込む。不純物の総ドーズ量は及び打込みエネルギは、後に拡散工程を行った後に、エピタキシャル層５０１に残留する不純物の量が、最終的な半導体デバイスで要求される降伏電圧を満足するように選択する。次に、高温拡散工程を行い、先に打ち込まれた不純物５２８を縦方向（vertically）及び横方向（laterally）にドライブイン（drive-in）し、これにより共通の軸を有するフローティングアイランド５５０１〜５５０４を形成する。
【００２２】
次に、半導体デバイスの特性に悪影響を与えない材料を個々のトレンチ５２０１〜５２０４から形成される雛壇状のトレンチに埋め込む。このような材料としては、以下に限定されるものではないが、例えば、熱成長される二酸化シリコン、及び二酸化シリコン、窒化シリコンのような堆積される誘電体、並びにこれらの又は他の材料の熱成長層及び堆積層の組合せ等がある。そして、図５（ｆ）に示すように、この構造体の表面を平坦化（planarize）する。図５（ｇ）は、図５（ｆ）と同様の構造において、トレンチ底部を更にエッチングし、この底部に不純物を含む底部環状リングを形成した構成例を示している。
【００２３】
図５（ｆ）及び図５（ｇ）に示す構造体を製造する上述した処理工程のシーケンスにより、数多くの様々な半導体パワーデバイスに一連の環状のフローティングアイランドを有する電圧維持領域を作ることができる。上述のように、このような電力用半導体素子としては、ＤＭＯＳ、Ｖ溝ＤＭＯＳ、トレンチＤＭＯＳ、ＭＯＳＦＥＴ、ＩＧＢＴ、及びこの他のＭＯＳゲートデバイスが含まれる。例えば、図４は、図５に示す電圧維持領域上に形成することができるＭＯＳＦＥＴの具体例を示している。なお、図５（ａ）〜図５（ｇ）では、単一の雛壇状のトレンチを示しているが、本発明では、単一又は複数の雛壇状のトレンチを用いて、いかなる数のフローティングアイランドの列を形成してもよい。
【００２４】
図５に示すような電圧維持領域及びフローティングアイランドを形成した後、次のような工程によって図４に示すようなＭＯＳＦＥＴが完成する。まず、アクティブ領域のマスクを形成した後、ゲート酸化層を成長させる。次に、多結晶シリコンを堆積させ、不純物をドープし、酸化させる。次に、ポリシリコン層をマスクし、ゲート領域を形成する。次に、従来と同様のマスキング工程、打込み工程及び拡散工程を用いて、深いｐ＋にドープされたボディ領域４０５ｂを形成する。深いｐ＋にドープされたボディ領域４０５ｂは、例えば、２０〜２００ＫｅＶで、ドーズ量を約１×１０１４〜５×１０１５／ｃｍ２として、ホウ素を打ち込む。同様の手法により、浅いボディ領域４０５ａも形成する。浅いボディ領域４０５ａには、２０〜１００ＫｅＶで、ドーズ量を約１×１０１３〜５×１０１４／ｃｍ２として、ホウ素を打ち込む。
【００２５】
次に、フォトレジストマスキングプロセスによってソース領域４０７を画定するパターンのマスク層を形成する。続いて、打込み及び拡散によってソース領域４０７を形成する。ソース領域４０７には、例えば、２０〜１００ＫｅＶで、代表的には２×１０１５〜１．２×１０１６／ｃｍ２の濃度でヒ素を打ち込む。打込みの後、ヒ素は、約０．５〜２．０μｍの深さに拡散する。ボディ領域の深さは、代表的には約１〜３μｍとし、深いｐ＋にドープされたボディ領域４０５ｂは、（これを設ける場合は）これより若干深く形成する。最後に、従来の方法でマスク層を除去する。ＤＭＯＳトランジスタは、従来の方法で酸化層を形成及びパターン化し、コンタクト開口部（contact opening）を形成することにより完成する。更に、金属層を蒸着させ、マスキングして、ソース及びボディ領域とゲート電極とを画定する。マスクは、パッドコンタクトを画定するためにも使用する。そして、基板の底面にドレインコンタクト層を形成する。
【００２６】
ここでは、パワーＭＯＳＦＥＴを製造するための特定の一連のプロセスについて説明したが、本発明の範囲内で他のプロセスを用いることもできる。例えば、深いｐ＋にドープされたボディ領域４０５ｂは、ゲート領域を画定する以前に形成してもよい。更に、トレンチを形成する前に深いｐ＋にドープされたボディ領域４０５ｂを形成してもよい。幾つかのＤＭＯＳ構造では、ｐ＋にドープされたボディ領域は、ｐ−にドープされたボディ領域よりも浅く形成してもよく、更に幾つかの具体例では、ｐ＋にドープされたボディ領域を設けなくてもよい。
【００２７】
以上、様々な実施例を詳細に図示し、説明したが、上述の説明から、本発明に基づくこれらの実施例を修正及び変更することができ、このような修正及び変更は、請求の範囲に基づく本発明の主旨及び範囲から逸脱するものではない。特定の一実施例においては、本発明に基づく方法を用いて、各半導体領域の伝導性が上述の実施例とは逆の半導体パワーデバイスを製造することもできる。更に、本発明に基づく半導体パワーデバイスを製造するために必要な工程を縦型ＤＭＯＳトランジスタを例に説明したが、ここに開示した手法を用いて、例えばダイオード、バイポーラトランジスタ、パワーＪＦＥＴ、ＩＧＢＴ、ＭＣＴ及びこの他のＭＯＳゲートパワーデバイスを始めとするこの他のＤＭＯＳ ＦＥＴ及びこの他の半導体パワーデバイスを製造することもできる。
【図面の簡単な説明】
【００２８】
【図１】従来のパワーＭＯＳＦＥＴ構造の断面図である。
【図２】従来のパワーＭＯＳＦＥＴの単位面積当たりのオン抵抗を降伏電圧の関数として示すグラフ図である。
【図３】図１に示す構造に比べて、同じ電圧で、より低い単位面積当たりのオン抵抗で動作するよう設計された、
ボディ領域の下方に設けられたフローティングアイランドを有する電圧維持領域を含むＭＯＳＦＥＴ構造を示す図である。
【図４】ボディ領域の下方及びボディ領域間に設けられたフローティングアイランドを有する電圧維持領域を備えるＭＯＳＦＥＴの断面図である。
【図５ａ】本発明に基づいて電圧維持領域を作成するためのプロセスを説明する図である。
【図５ｂ】本発明に基づいて電圧維持領域を作成するためのプロセスを説明する図である。
【図５ｃ】本発明に基づいて電圧維持領域を作成するためのプロセスを説明する図である。
【図５ｄ】本発明に基づいて電圧維持領域を作成するためのプロセスを説明する図である。
【図５ｅ】本発明に基づいて電圧維持領域を作成するためのプロセスを説明する図である。
【図５ｆ】本発明に基づいて電圧維持領域を作成するためのプロセスを説明する図である。
【図５ｇ】本発明に基づいて電圧維持領域を作成するためのプロセスを説明する図である。
Claims (41)
- Ａ．第１の伝導性を有する基板を準備する工程と、
Ｂ．
１．上記基板上に、第１の伝導性を有するエピタキシャル層を成長させる工程と、
２．上記エピタキシャル層内に、幅が異なる複数の部分を有し、該部分間に少なくとも１つの環状の棚を画定する少なくとも１つの雛壇状のトレンチを形成する工程と、
３．上記トレンチの壁及び底部に沿ってバリア材を堆積させる工程と、
４．上記少なくとも１つの環状の棚及びトレンチの底部に堆積された上記バリア層を介して、隣接するエピタキシャル層の部分に第２の伝導性を有する不純物を打ち込む工程と、
５．上記不純物を拡散させ、上記エピタキシャル層内に少なくとも１つの環状のドープ領域と、該エピタキシャル層内の該環状のドープ領域の下方に位置する少なくとも１つの他の領域とを形成する工程と、
６．上記雛壇状のトレンチ内にフィラ材料を堆積させ、該雛壇状のトレンチを実質的に埋め込む工程と
によって上記基板上に電圧維持領域を形成する工程と、
Ｃ．上記電圧維持領域上に、上記第２の伝導性を有する少なくとも１つの領域を形成し、該領域と電圧維持領域との間に接合を画定する工程とを有する半導体パワーデバイスの製造方法。 - 上記少なくとも１つの雛壇状のトレンチを形成する工程は、最も幅広の部分から最も幅狭の部分の順に、雛壇状のトレンチの複数の部分を順次エッチングする工程を有することを特徴とする請求項１記載の半導体パワーデバイスの製造方法。
- 上記最も幅狭の部分は、上記エピタキシャル層内において、上記最も幅広の部分より上記基板に近い深さに位置することを特徴とする請求項２記載の半導体パワー半導体デバイスの製造方法。
- 上記雛壇状のトレンチの複数の部分は、互いに共通の軸を有するよう配置されていることを特徴とする請求項１記載の半導体パワーデバイスの製造方法。
- 上記雛壇状のトレンチの複数の部分は、少なくとも２つの環状の棚を画定する、互いに幅が異なる少なくとも３つの部分を含み、上記少なくとも１つの環状のドープ領域は、少なくとも２つの環状のドープ領域を含むことを特徴とする請求項１記載の半導体パワーデバイスの製造方法。
- 上記雛壇状のトレンチの複数の部分は、少なくとも２つの環状の棚を画定する、互いに幅が異なる少なくとも３つの部分を含み、上記少なくとも１つの環状のドープ領域は、少なくとも２つの環状のドープ領域を含むことを特徴とする請求項４記載の半導体パワーデバイスの製造方法。
- 上記少なくとも１つの雛壇状のトレンチを形成する工程は、最も幅広の部分から最も幅狭の部分の順に、該雛壇状のトレンチの上記少なくとも３つの部分を順次エッチングする工程を有することを特徴とする請求項６記載の半導体パワーデバイスの製造方法。
- 上記最も幅狭の部分は、上記エピタキシャル層内において、上記最も幅広の部分より上記基板に近い深さに位置することを特徴とする請求項７記載の半導体パワー半導体デバイスの製造方法。
- 上記工程Ｃは、更に
ゲート誘電体領域上にゲート導電層を形成する工程と、
上記エピタキシャル層内に第２の伝導性を有する第１及び第２のボディ領域を形成し、該第１及び第２のボディ領域間にドリフト領域を画定する工程と、
上記第１及び第２のボディ領域内に第１の伝導性を有する第１及び第２のソース領域をそれぞれ形成する工程とを有することを特徴とする請求項１記載の半導体パワーデバイスの製造方法。 - 上記バリア材は、酸化物材料であることを特徴とする請求項１記載の半導体パワーデバイスの製造方法。
- 上記酸化物材料は、二酸化シリコンであることを特徴とする請求項１０記載の半導体パワーデバイスの製造方法。
- 上記エピタキシャル層は、所定の厚みを有し、ｘを上記電圧維持領域に形成すべき環状のドープ領域の所定数以上の整数として、上記所定の厚みの実質的に１／（ｘ＋１）に等しい距離分上記雛壇状のトレンチの第１の部分をエッチングする工程を更に有する請求項１記載の半導体パワーデバイスの製造方法。
- 上記トレンチに埋め込む材料は、誘電体材料であることを特徴とする請求項１記載の半導体パワーデバイスの製造方法。
- 上記誘電体材料は、二酸化シリコンであることを特徴とする請求項１３記載の半導体パワーデバイスの製造方法。
- 上記誘電体材料は、窒化シリコンであることを特徴とする請求項１３記載の半導体パワーデバイスの製造方法。
- 上記不純物は、ホウ素であることを特徴とする請求項１記載の半導体パワーデバイスの製造方法。
- 上記ボディ領域は、深いボディ領域を有することを特徴とする請求項９記載の半導体パワーデバイスの製造方法。
- 上記雛壇状のトレンチは、上記複数の部分のうちの少なくとも第１の部分を画定するマスク層を設け、該マスク層によって画定された第１の部分をエッチングすることによって形成されることを特徴とする請求項１記載の半導体パワーデバイスの製造方法。
- 上記雛壇状のトレンチの第１の部分の壁に沿って、所定の厚さの酸化層を堆積させる工程を更に有する請求項１８記載の半導体パワーデバイスの製造方法。
- 上記酸化層は、第２のマスク層として機能し、上記雛壇状のトレンチの第１の部分の底面を介して、該第２のマスク層によって画定された該雛壇状のトレンチの第２の部分をエッチングする工程を更に有する請求項１９記載の半導体パワーデバイスの製造方法。
- 上記酸化層の所定の厚さは、上記環状の棚の表面積と、非環状の領域の表面積とが互いに実質的に等しくなるように選択されることを特徴とする請求項２０記載の半導体パワーデバイスの製造方法。
- 上記ボディ領域は、上記基板に不純物を打ち込み、拡散させることによって形成されることを特徴とする請求項９記載の半導体パワーデバイスの製造方法。
- 上記半導体パワーデバイスは、縦型二重拡散金属酸化膜半導体、Ｖ溝二重拡散金属酸化膜半導体、トレンチ二重拡散金属酸化膜半導体電界効果トランジスタ、絶縁ゲートバイポーラトランジスタ、及びバイポーラトランジスタからなるグループから選択されることを特徴とする請求項１記載の半導体パワーデバイスの製造方法。
- 請求項１記載の半導体パワーデバイスの製造方法に基づいて製造された半導体パワーデバイス。
- 請求項７記載の半導体パワーデバイスの製造方法に基づいて製造された半導体パワーデバイス。
- 請求項９記載の半導体パワーデバイスの製造方法に基づいて製造された半導体パワーデバイス。
- 第１の伝導性を有する基板と、
上記基板上に形成された電圧維持領域とを備え、
上記電圧維持領域は、
第１の伝導性を有するエピタキシャル層と、
上記エピタキシャル層内に形成された、幅が異なる複数の部分を有し、該部分間に少なくとも１つの環状の棚を画定する少なくとも１つの雛壇状のトレンチと、
上記エピタキシャル層内の上記環状の棚の下方の及び隣接する部分に形成された、第２の伝導性を有する不純物がドープされた少なくとも１つの環状のドープ領域と、
上記雛壇状のトレンチに埋め込まれたフィラ材料と、
上記電圧維持領域上に形成され、第２の伝導性を有し、該電圧維持領域との間に接合を画定する少なくとも１つのアクティブ領域とを有することを特徴とする半導体パワーデバイス。 - 上記雛壇状のトレンチの複数の部分は、最も幅狭の部分と、最も幅広の部分とを含み、該最も幅狭の部分は、上記エピタキシャル層内において、上記最も幅広の部分より上記基板に近い深さに位置することを特徴とする２７記載の半導体パワーデバイス。
- 上記雛壇状のトレンチの複数の部分は、互いに共通の軸を有するよう配置されていることを特徴とする請求項２８記載の半導体パワーデバイス。
- 上記雛壇状のトレンチの複数の部分は、少なくとも２つの環状の棚を画定する、互いに幅が異なる少なくとも３つの部分を含み、上記少なくとも１つの環状のドープ領域は、少なくとも２つの環状のドープ領域を含むことを特徴とする請求項２７記載の半導体パワーデバイス。
- 上記雛壇状のトレンチの複数の部分は、少なくとも２つの環状の棚を画定する、互いに幅が異なる少なくとも３つの部分を含み、上記少なくとも１つの環状のドープ領域は、少なくとも２つの環状のドープ領域を含むことを特徴とする請求項２９記載の半導体パワーデバイス。
- 上記エピタキシャル層は、所定の厚みを有し、ｘを上記電圧維持領域に形成すべき環状のドープ領域の所定数以上の整数として、上記所定の厚みの実質的に１／（ｘ＋１）に等しい距離分エッチングされて形成された、上記雛壇状のトレンチの第１の部分を備える請求項２７記載の半導体パワーデバイス。
- 上記トレンチに埋め込む材料は、誘電体材料であることを特徴とする請求項２７記載の半導体パワーデバイス。
- 上記誘電体材料は、二酸化シリコンであることを特徴とする請求項３３記載の半導体パワーデバイス。
- 上記誘電体材料は、窒化シリコンであることを特徴とする請求項３３記載の半導体パワーデバイス。
- 上記不純物は、ホウ素であることを特徴とする請求項２７記載の半導体パワーデバイス。
- 上記少なくとも２つの環状の棚の表面積は、互いに実質的に等しいことを特徴とする請求項３１記載の半導体パワーデバイス。
- 上記少なくとも１つのアクティブ領域は、
ゲート誘電体及び該ゲート誘電体上に形成されたゲート導電層と、
上記エピタキシャル層内に形成され、第２の伝導性タイプを有し、ドリフト領域を画定する第１及び第２のボディ領域と、
上記第１及び第２のボディ領域内にそれぞれ形成された第１及び第２のソース領域とを備えることを特徴とする請求項２７記載の半導体パワーデバイス。 - 上記ボディ領域は、深いボディ領域を有することを特徴とする請求項３８記載の半導体パワーデバイス。
- 上記雛壇状のトレンチは、円形の断面を有することを特徴とする請求項２７記載の半導体パワーデバイス。
- 上記トレンチは、正方形、長方形、八角形、及び六角形からなるグループから選択される断面形状を有していることを特徴とする請求項２７記載の半導体パワーデバイス。
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