JPH08162547A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH08162547A JPH08162547A JP6297118A JP29711894A JPH08162547A JP H08162547 A JPH08162547 A JP H08162547A JP 6297118 A JP6297118 A JP 6297118A JP 29711894 A JP29711894 A JP 29711894A JP H08162547 A JPH08162547 A JP H08162547A
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- oxide film
- semiconductor memory
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Abstract
(57)【要約】
【目的】 本発明は溝形状内に浮遊ゲ−ト電極を形成す
ることにより、高密度な半導体記憶装置を提供する。 【構成】 半導体記憶装置は、溝部の下方の両側壁に設
けられた第１のゲ−ト酸化膜１６及び浮遊ゲ−ト電極と
なる第１の多結晶シリコン層１７と、溝部の上方の両側
壁に設けられた第２のゲ−ト酸化膜２０と及び浮遊ゲ−
ト電極となる第２の多結晶シリコン層２１と、多結晶シ
リコン間絶縁膜２３を介して溝部を埋め込むように設け
られた制御ゲ−ト電極となる第３の多結晶シリコン層２
４とを有する。
ることにより、高密度な半導体記憶装置を提供する。 【構成】 半導体記憶装置は、溝部の下方の両側壁に設
けられた第１のゲ−ト酸化膜１６及び浮遊ゲ−ト電極と
なる第１の多結晶シリコン層１７と、溝部の上方の両側
壁に設けられた第２のゲ−ト酸化膜２０と及び浮遊ゲ−
ト電極となる第２の多結晶シリコン層２１と、多結晶シ
リコン間絶縁膜２３を介して溝部を埋め込むように設け
られた制御ゲ−ト電極となる第３の多結晶シリコン層２
４とを有する。
Description
【０００１】
【産業上の利用分野】本発明は不揮発性半導体記憶装置
に関し、特にＥＥＰＲＯＭ（ElectricallyErasable Pro
grammable ROM ）に関する。
に関し、特にＥＥＰＲＯＭ（ElectricallyErasable Pro
grammable ROM ）に関する。
【０００２】
【従来の技術】従来のＥＥＰＲＯＭは、図２５に示され
る様に、Ｐ型半導体基板１０１上に形成されたフィ−ル
ド酸化膜１０２で囲まれたチャネル領域上に設けられた
ゲ−ト絶縁膜１０３と、Ｐ型半導体基板１０１内に形成
された拡散層（図示せず）と、ゲ−ト酸化膜上に形成さ
れた浮遊ゲ−ト電極１０４と、浮遊ゲ−ト電極１０４を
被覆する多結晶シリコン間絶縁膜１０５と、多結晶シリ
コン間絶縁膜１０５上に形成された制御ゲ−ト電極１０
６とからなる。
る様に、Ｐ型半導体基板１０１上に形成されたフィ−ル
ド酸化膜１０２で囲まれたチャネル領域上に設けられた
ゲ−ト絶縁膜１０３と、Ｐ型半導体基板１０１内に形成
された拡散層（図示せず）と、ゲ−ト酸化膜上に形成さ
れた浮遊ゲ−ト電極１０４と、浮遊ゲ−ト電極１０４を
被覆する多結晶シリコン間絶縁膜１０５と、多結晶シリ
コン間絶縁膜１０５上に形成された制御ゲ−ト電極１０
６とからなる。
【０００３】このような構造のＥＥＰＲＯＭを用いた不
揮発性半導体記憶装置において、高集積化を図るため素
子密度を上げるには、フィ−ルド酸化膜上で形成される
浮遊ゲ−ト電極間隔を狭くすること、及びチャネル領域
で形成される浮遊ゲ−ト電極間隔を狭くすることが必要
となり、共に加工技術の最小寸法により決定される。つ
まり、最小加工ピッチで１セルしか形成できない。これ
により、高集積化は加工技術、特にリソグラフィ技術レ
ベルに依存し、集積度を上げるためには、チップサイズ
が大きくなるという問題が生じる。
揮発性半導体記憶装置において、高集積化を図るため素
子密度を上げるには、フィ−ルド酸化膜上で形成される
浮遊ゲ−ト電極間隔を狭くすること、及びチャネル領域
で形成される浮遊ゲ−ト電極間隔を狭くすることが必要
となり、共に加工技術の最小寸法により決定される。つ
まり、最小加工ピッチで１セルしか形成できない。これ
により、高集積化は加工技術、特にリソグラフィ技術レ
ベルに依存し、集積度を上げるためには、チップサイズ
が大きくなるという問題が生じる。
【０００４】
【発明が解決しようとする課題】本発明は、溝部内に浮
遊ゲ−ト電極を複数個形成することにより、高密度な不
揮発性半導体記憶装置を提供することを目的とする。
遊ゲ−ト電極を複数個形成することにより、高密度な不
揮発性半導体記憶装置を提供することを目的とする。
【０００５】
【課題を解決するための手段】本発明による不揮発性半
導体記憶装置は半導体基板に設けられた溝部と、その溝
部の両側壁に形成された複数のゲ−ト酸化膜及び浮遊ゲ
−ト電極と、上記浮遊ゲ−ト電極を被覆する絶縁膜と、
上記絶縁膜を介して上記浮遊ゲ−ト電極上に上記溝部を
埋め込むように形成された制御ゲ−ト電極とを有する。
上記溝部内に複数個の浮遊ゲ−ト電極を形成し、上記複
数個の浮遊ゲ−ト電極は互いに分離される。例えば、４
つの浮遊ゲ−ト電極を溝部の側壁に上下２段構造に形成
する。
導体記憶装置は半導体基板に設けられた溝部と、その溝
部の両側壁に形成された複数のゲ−ト酸化膜及び浮遊ゲ
−ト電極と、上記浮遊ゲ−ト電極を被覆する絶縁膜と、
上記絶縁膜を介して上記浮遊ゲ−ト電極上に上記溝部を
埋め込むように形成された制御ゲ−ト電極とを有する。
上記溝部内に複数個の浮遊ゲ−ト電極を形成し、上記複
数個の浮遊ゲ−ト電極は互いに分離される。例えば、４
つの浮遊ゲ−ト電極を溝部の側壁に上下２段構造に形成
する。
【０００６】
【作用】上記不揮発性半導体記憶装置によれば、１つの
溝部内に複数個の浮遊ゲ−ト電極を形成するため、加工
技術の最小ピッチ内で複数個のメモリセルを形成するこ
とにより、高集積化をはかることができる。
溝部内に複数個の浮遊ゲ−ト電極を形成するため、加工
技術の最小ピッチ内で複数個のメモリセルを形成するこ
とにより、高集積化をはかることができる。
【０００７】
【実施例】以下、本発明による不揮発性半導体記憶装置
を図面を参照して説明する。第１の実施例を図１乃至図
１８を参照して説明する。図１に示される様に、本発明
による不揮発性半導体記憶装置におけるメモリセルアレ
イは、列状に設けられた溝部１４と、行状に設けられた
制御ゲ−ト電極２４（右下がりの斜線）と、該制御ゲ−
ト電極２４と交差する部分の溝部１４の内部に複数個設
けられた浮遊ゲ−ト電極１７，２１（右上がりの斜線）
と、制御ゲ−ト電極２４の両側であってかつ溝部１４の
両側に設けられた拡散層２８とからなる。
を図面を参照して説明する。第１の実施例を図１乃至図
１８を参照して説明する。図１に示される様に、本発明
による不揮発性半導体記憶装置におけるメモリセルアレ
イは、列状に設けられた溝部１４と、行状に設けられた
制御ゲ−ト電極２４（右下がりの斜線）と、該制御ゲ−
ト電極２４と交差する部分の溝部１４の内部に複数個設
けられた浮遊ゲ−ト電極１７，２１（右上がりの斜線）
と、制御ゲ−ト電極２４の両側であってかつ溝部１４の
両側に設けられた拡散層２８とからなる。
【０００８】先ず、不揮発性半導体記憶装置の電極構造
を図２より説明する。同図は図１中のＸ−Ｘ´断面を示
した図である。不揮発性半導体記憶装置は、半導体基板
１１内に設けられた溝部１４（図４）と、溝部１４の下
方の両側壁に設けられた２つの第１のゲ−ト酸化膜１６
と、第１のゲ−ト酸化膜１６上にそれぞれ設けられた浮
遊ゲ−ト電極となる２つの第１の多結晶シリコン層１７
と、溝部１４の上方の両側壁に設けられた２つの第２の
ゲ−ト酸化膜２０と、第２のゲ−ト酸化膜２０上にそれ
ぞれ設けられた浮遊ゲ−ト電極となる２つの第２の多結
晶シリコン層２１と、第１，第２の多結晶シリコン層１
７，２１上に設けられた多結晶シリコン間絶縁膜２３
と、溝部１４を埋め込むように多結晶シリコン間絶縁膜
２３上に設けられた制御ゲ−ト電極となる第３の多結晶
シリコン層２４とを有する。
を図２より説明する。同図は図１中のＸ−Ｘ´断面を示
した図である。不揮発性半導体記憶装置は、半導体基板
１１内に設けられた溝部１４（図４）と、溝部１４の下
方の両側壁に設けられた２つの第１のゲ−ト酸化膜１６
と、第１のゲ−ト酸化膜１６上にそれぞれ設けられた浮
遊ゲ−ト電極となる２つの第１の多結晶シリコン層１７
と、溝部１４の上方の両側壁に設けられた２つの第２の
ゲ−ト酸化膜２０と、第２のゲ−ト酸化膜２０上にそれ
ぞれ設けられた浮遊ゲ−ト電極となる２つの第２の多結
晶シリコン層２１と、第１，第２の多結晶シリコン層１
７，２１上に設けられた多結晶シリコン間絶縁膜２３
と、溝部１４を埋め込むように多結晶シリコン間絶縁膜
２３上に設けられた制御ゲ−ト電極となる第３の多結晶
シリコン層２４とを有する。
【０００９】このように、溝部１４は上方及び下方の開
口幅が同じ段差のないストレ−トな形状である。また、
１つの溝部の両側壁に４つの浮遊ゲ−ト電極（第１及び
第２の多結晶シリコン層１７，２１）を上下２段構造に
形成する。更に、制御ゲ−ト電極（第３の多結晶シリコ
ン層２４）は浮遊ゲ−ト電極形成後の溝部を埋め込むよ
うに形成される。
口幅が同じ段差のないストレ−トな形状である。また、
１つの溝部の両側壁に４つの浮遊ゲ−ト電極（第１及び
第２の多結晶シリコン層１７，２１）を上下２段構造に
形成する。更に、制御ゲ−ト電極（第３の多結晶シリコ
ン層２４）は浮遊ゲ−ト電極形成後の溝部を埋め込むよ
うに形成される。
【００１０】次に、不揮発性半導体記憶装置の拡散層構
造を図３より説明する。同図は図１中のＹ−Ｙ´断面を
示した図である。不揮発性半導体記憶装置は半導体基板
１１に設けられた溝部１４と、溝部１４の両側壁から半
導体基板１１中に上下２段構造に設けられた拡散層２８
と、溝部１４を埋め込む層間絶縁膜３０とを有する。こ
のように、１つの溝部１４に４つの拡散層２８を形成す
る。
造を図３より説明する。同図は図１中のＹ−Ｙ´断面を
示した図である。不揮発性半導体記憶装置は半導体基板
１１に設けられた溝部１４と、溝部１４の両側壁から半
導体基板１１中に上下２段構造に設けられた拡散層２８
と、溝部１４を埋め込む層間絶縁膜３０とを有する。こ
のように、１つの溝部１４に４つの拡散層２８を形成す
る。
【００１１】以下、不揮発性半導体記憶装置の形成方法
を説明する。まず、電極部分の形成方法を図４乃至図１
２を参照して説明する。Ｐ型の半導体基板１１上にエッ
チング特性の異なる第１の酸化膜１２及び第１の窒化膜
１３を形成する。第１の窒化膜１３上に図示しないレジ
ストパタ−ンを形成し、上記レジストパタ−ンを用いて
第１の窒化膜１３及び第１の酸化膜１２と半導体基板１
１を順次エッチングして、半導体基板１１に溝部１４を
形成する（図４）。
を説明する。まず、電極部分の形成方法を図４乃至図１
２を参照して説明する。Ｐ型の半導体基板１１上にエッ
チング特性の異なる第１の酸化膜１２及び第１の窒化膜
１３を形成する。第１の窒化膜１３上に図示しないレジ
ストパタ−ンを形成し、上記レジストパタ−ンを用いて
第１の窒化膜１３及び第１の酸化膜１２と半導体基板１
１を順次エッチングして、半導体基板１１に溝部１４を
形成する（図４）。
【００１２】全面に第２の酸化膜１５を堆積して、続い
てエッチバックを施して溝部１４の底部に残るように形
成する。その後、溝部１４の両側壁にトンネル酸化膜と
なる第１のゲ−ト酸化膜１６を形成する（図５）。
てエッチバックを施して溝部１４の底部に残るように形
成する。その後、溝部１４の両側壁にトンネル酸化膜と
なる第１のゲ−ト酸化膜１６を形成する（図５）。
【００１３】次に、溝部１４の側壁を含む全面に浮遊ゲ
−ト電極となる第１の多結晶シリコン層１７を形成し、
続いて溝部１４を埋め込むように全面に第３の酸化膜１
８を堆積後、該第３の酸化膜１８をエッチバックして溝
部１４の内部のみに残す（図６）。
−ト電極となる第１の多結晶シリコン層１７を形成し、
続いて溝部１４を埋め込むように全面に第３の酸化膜１
８を堆積後、該第３の酸化膜１８をエッチバックして溝
部１４の内部のみに残す（図６）。
【００１４】その後、第１の多結晶シリコン層１７を溝
部１４の底部から１／３程度の高さとなるまでエッチバ
ックすると同時に、第１のゲ−ト酸化膜１６を同様にエ
ッチバックする。次いで、溝部１４を埋め込むように全
面に第４の酸化膜１９を形成する（図７）。
部１４の底部から１／３程度の高さとなるまでエッチバ
ックすると同時に、第１のゲ−ト酸化膜１６を同様にエ
ッチバックする。次いで、溝部１４を埋め込むように全
面に第４の酸化膜１９を形成する（図７）。
【００１５】次に、第４の酸化膜１９を、溝部１４の底
部から２／３程度の高さとなるまでエッチバックする
（図８）。露出した溝部１４の両側壁に第２のゲ−ト酸
化膜２０を形成する。その後、浮遊ゲ−ト電極となる第
２の多結晶シリコン層２１を溝部１４を埋め込むように
全面に形成する（図９）。
部から２／３程度の高さとなるまでエッチバックする
（図８）。露出した溝部１４の両側壁に第２のゲ−ト酸
化膜２０を形成する。その後、浮遊ゲ−ト電極となる第
２の多結晶シリコン層２１を溝部１４を埋め込むように
全面に形成する（図９）。
【００１６】第２の多結晶シリコン層２１を溝部１４の
みに残るようにエッチバックする。その後、第１の窒化
膜１３及び第３の酸化膜１８を除去する（図１０）。更
に、溝部１４の底部の第１の多結晶シリコン層１７をＲ
ＩＥ法によりエッチングして、第１の多結晶シリコン層
１７を溝部の中央部分で分離する。その時、第２の多結
晶シリコン層２１の上部も同時にエッチングされる（図
１１）。
みに残るようにエッチバックする。その後、第１の窒化
膜１３及び第３の酸化膜１８を除去する（図１０）。更
に、溝部１４の底部の第１の多結晶シリコン層１７をＲ
ＩＥ法によりエッチングして、第１の多結晶シリコン層
１７を溝部の中央部分で分離する。その時、第２の多結
晶シリコン層２１の上部も同時にエッチングされる（図
１１）。
【００１７】第２の多結晶シリコン層２１の表面に第５
の酸化膜２２を形成する。第１の多結晶シリコン層１
７、第４の酸化膜１９及び第２の多結晶シリコン層２１
を含む全面を被覆するように多結晶シリコン間絶縁膜２
３を形成する。その後、溝部１４を埋め込むと共に全面
に、つまり多結晶シリコン間絶縁膜２３上に制御ゲ−ト
電極となる第３の多結晶シリコン層２４を形成する（図
１２）。
の酸化膜２２を形成する。第１の多結晶シリコン層１
７、第４の酸化膜１９及び第２の多結晶シリコン層２１
を含む全面を被覆するように多結晶シリコン間絶縁膜２
３を形成する。その後、溝部１４を埋め込むと共に全面
に、つまり多結晶シリコン間絶縁膜２３上に制御ゲ−ト
電極となる第３の多結晶シリコン層２４を形成する（図
１２）。
【００１８】尚、このような構造の電極は、図１に示す
列状の溝部全体に形成されており、第３の多結晶シリコ
ン層２４は全面に形成された状態である。次に、拡散層
の形成方法を図１３乃至図１８を参照して説明する。但
し、図１３乃至図１８は、図１中のＹ−Ｙ´の断面図で
ある。
列状の溝部全体に形成されており、第３の多結晶シリコ
ン層２４は全面に形成された状態である。次に、拡散層
の形成方法を図１３乃至図１８を参照して説明する。但
し、図１３乃至図１８は、図１中のＹ−Ｙ´の断面図で
ある。
【００１９】まず、図１に示される制御ゲ−ト電極の領
域をレジストで覆い、該レジストをマスクに用いて、拡
散層となる領域に設けられている第３の多結晶シリコン
層２４、多結晶シリコン間絶縁膜２３、第５の酸化膜２
２、第１の酸化膜１２、第２の多結晶シリコン層２１、
第２のゲ−ト酸化膜２０、第４の酸化膜１９、第１の多
結晶シリコン層１７、第１のゲ−ト酸化膜１６及び第２
の酸化膜１５の一部をエッチング除去する。その後、上
記レジストを剥離する。この結果、図１中の制御ゲ−ト
電極の領域は図１２に示されるような電極構造であり、
拡散層の領域は図１３に示されるような溝部１４が露出
した状態である。
域をレジストで覆い、該レジストをマスクに用いて、拡
散層となる領域に設けられている第３の多結晶シリコン
層２４、多結晶シリコン間絶縁膜２３、第５の酸化膜２
２、第１の酸化膜１２、第２の多結晶シリコン層２１、
第２のゲ−ト酸化膜２０、第４の酸化膜１９、第１の多
結晶シリコン層１７、第１のゲ−ト酸化膜１６及び第２
の酸化膜１５の一部をエッチング除去する。その後、上
記レジストを剥離する。この結果、図１中の制御ゲ−ト
電極の領域は図１２に示されるような電極構造であり、
拡散層の領域は図１３に示されるような溝部１４が露出
した状態である。
【００２０】次に、溝部１４を含む半導体基板１１上に
第６の酸化膜２５を形成する。第４の多結晶シリコン層
２６を堆積する。続いて、第４の多結晶シリコン層２６
を電極構造部分に形成された第１の多結晶シリコン層１
７と同じ高さまでエッチバックする（図１４）。
第６の酸化膜２５を形成する。第４の多結晶シリコン層
２６を堆積する。続いて、第４の多結晶シリコン層２６
を電極構造部分に形成された第１の多結晶シリコン層１
７と同じ高さまでエッチバックする（図１４）。
【００２１】第２の窒化膜２７を全面に形成後、上記溝
部１４を開口するようにレジストパタ−ン３７を形成す
る。そのレジストパタ−ン３７をマスクに用いて、第２
の窒化膜２７を電極構造部分に形成された第４の酸化膜
１９と同じ高さまでエッチバックする（図１５）。
部１４を開口するようにレジストパタ−ン３７を形成す
る。そのレジストパタ−ン３７をマスクに用いて、第２
の窒化膜２７を電極構造部分に形成された第４の酸化膜
１９と同じ高さまでエッチバックする（図１５）。
【００２２】レジストパタ−ン３７を剥離後、溝部１４
の第４の多結晶シリコン層２６を第２の酸化膜１５まで
エッチバックし、第４の多結晶シリコン層２６の一部を
溝部１４の底部に残す。更に、溝部１４の両側壁に露出
する第６の酸化膜２５を除去する（図１６）。
の第４の多結晶シリコン層２６を第２の酸化膜１５まで
エッチバックし、第４の多結晶シリコン層２６の一部を
溝部１４の底部に残す。更に、溝部１４の両側壁に露出
する第６の酸化膜２５を除去する（図１６）。
【００２３】その後、気相拡散法により、溝部１４内の
露出した両側壁から半導体基板１１内に砒素（Ａｓ）を
拡散してＮ型の拡散層２８を形成する。それにより、１
つの溝部１４に４つの拡散層２８を形成する（図１
７）。
露出した両側壁から半導体基板１１内に砒素（Ａｓ）を
拡散してＮ型の拡散層２８を形成する。それにより、１
つの溝部１４に４つの拡散層２８を形成する（図１
７）。
【００２４】第２の窒化膜２７及び第６の酸化膜２５を
除去した後に、溝部１４の側壁に第７の酸化膜２９を形
成する。その後、溝部１４内部を埋め込むと同時に全面
に層間絶縁膜３０を形成する（図１８）。
除去した後に、溝部１４の側壁に第７の酸化膜２９を形
成する。その後、溝部１４内部を埋め込むと同時に全面
に層間絶縁膜３０を形成する（図１８）。
【００２５】このような方法により、第１実施例の不揮
発性半導体記憶装置の拡散層部分を形成することができ
る。ここでは拡散層２８の形成に気相拡散法を用いた
が、Ａｓを含むＣＶＤ膜を堆積し、固相拡散する方法で
も構わない。また、不純物はＡｓに限定するものではな
い。溝部１４の底部にある第４の多結晶シリコン層２６
は、拡散層２８を形成した後に除去しても構わない。
発性半導体記憶装置の拡散層部分を形成することができ
る。ここでは拡散層２８の形成に気相拡散法を用いた
が、Ａｓを含むＣＶＤ膜を堆積し、固相拡散する方法で
も構わない。また、不純物はＡｓに限定するものではな
い。溝部１４の底部にある第４の多結晶シリコン層２６
は、拡散層２８を形成した後に除去しても構わない。
【００２６】本発明による第２の実施例を図１９乃至図
２４を参照して説明する。但し、第１の実施例と異なる
ところのみ説明する。先ず、不揮発性半導体記憶装置の
電極構造を図１９より説明する。同図は図１中のＸ−Ｘ
´断面に相当する図である。不揮発性半導体記憶装置
は、半導体基板１１内に設けられた段差形状の溝部１４
と、溝部１４の下方の両側壁に設けられた２つの第１の
ゲ−ト酸化膜１６と、第１のゲ−ト酸化膜１６上にそれ
ぞれ設けられ浮遊ゲ−ト電極となる２つの第１の多結晶
シリコン層１７、溝部１４の上方の両側壁に設けられた
２つの第３のゲ−ト酸化膜３２と、第１の多結晶シリコ
ン層１７と電気的に分離すると共に第３のゲ−ト酸化膜
３２上にそれぞれ設けられた浮遊ゲ−トとなる２つの第
５の多結晶シリコン層３３と、少なくとも第１及び第５
の多結晶シリコン層１７，３３上に設けられた多結晶シ
リコン間絶縁膜３５と、溝部１４を埋め込むように多結
晶シリコン間絶縁膜３５上に設けられた制御ゲ−トとな
る第６の多結晶シリコン層３６とを有する。
２４を参照して説明する。但し、第１の実施例と異なる
ところのみ説明する。先ず、不揮発性半導体記憶装置の
電極構造を図１９より説明する。同図は図１中のＸ−Ｘ
´断面に相当する図である。不揮発性半導体記憶装置
は、半導体基板１１内に設けられた段差形状の溝部１４
と、溝部１４の下方の両側壁に設けられた２つの第１の
ゲ−ト酸化膜１６と、第１のゲ−ト酸化膜１６上にそれ
ぞれ設けられ浮遊ゲ−ト電極となる２つの第１の多結晶
シリコン層１７、溝部１４の上方の両側壁に設けられた
２つの第３のゲ−ト酸化膜３２と、第１の多結晶シリコ
ン層１７と電気的に分離すると共に第３のゲ−ト酸化膜
３２上にそれぞれ設けられた浮遊ゲ−トとなる２つの第
５の多結晶シリコン層３３と、少なくとも第１及び第５
の多結晶シリコン層１７，３３上に設けられた多結晶シ
リコン間絶縁膜３５と、溝部１４を埋め込むように多結
晶シリコン間絶縁膜３５上に設けられた制御ゲ−トとな
る第６の多結晶シリコン層３６とを有する。
【００２７】このように、本実施例における溝部１４
は、下方より上方の開口幅が広い段差のある形状であ
る。第１の実施例と同様に、１つの溝部１４の両側壁に
４つの浮遊ゲ−ト電極（第１及び第５の多結晶シリコン
層１７，３３）を上下２段構造に形成し、制御ゲ−ト電
極（第６の多結晶シリコン層３６）を浮遊ゲ−ト電極形
成後の溝部１４を埋め込むように形成する。
は、下方より上方の開口幅が広い段差のある形状であ
る。第１の実施例と同様に、１つの溝部１４の両側壁に
４つの浮遊ゲ−ト電極（第１及び第５の多結晶シリコン
層１７，３３）を上下２段構造に形成し、制御ゲ−ト電
極（第６の多結晶シリコン層３６）を浮遊ゲ−ト電極形
成後の溝部１４を埋め込むように形成する。
【００２８】次に、不揮発性半導体記憶装置の拡散層構
造を図２０より説明する。半導体基板１１内に設けられ
た段差形状の溝部１４と、溝部１４の両側壁から半導体
基板１１中に上下２段構造に設けられた拡散層２８と、
溝部１４を埋め込む絶縁膜とからなる。
造を図２０より説明する。半導体基板１１内に設けられ
た段差形状の溝部１４と、溝部１４の両側壁から半導体
基板１１中に上下２段構造に設けられた拡散層２８と、
溝部１４を埋め込む絶縁膜とからなる。
【００２９】以下、上記電極の形成方法を説明する。ま
ず、図８に示される様に、半導体基板１１に設けられた
溝部１４に第４の酸化膜１９を形成するまで、第１実施
例と同様に形成する。その後、第１の窒化膜１３をマス
クに用いて、第１の酸化膜１２を等方性エッチングによ
り横方向に後退させる（図２１）。
ず、図８に示される様に、半導体基板１１に設けられた
溝部１４に第４の酸化膜１９を形成するまで、第１実施
例と同様に形成する。その後、第１の窒化膜１３をマス
クに用いて、第１の酸化膜１２を等方性エッチングによ
り横方向に後退させる（図２１）。
【００３０】次に、第１の酸化膜１２をマスクに用い
て、半導体基板１１を第４の酸化膜１９と一部が重なる
深さまでエッチングし、溝部１４の上方の開口幅を広げ
る。拡大した溝部１４の底部に、第３の窒化膜３１を第
４の酸化膜１９と同じ高さとなるように形成する。溝部
１４の上方の両側壁に第３のゲ−ト酸化膜３２を形成す
る。溝部１４を埋め込むように浮遊ゲ−ト電極となる第
５の多結晶シリコン層３３を堆積し、エッチバックする
（図２２）。
て、半導体基板１１を第４の酸化膜１９と一部が重なる
深さまでエッチングし、溝部１４の上方の開口幅を広げ
る。拡大した溝部１４の底部に、第３の窒化膜３１を第
４の酸化膜１９と同じ高さとなるように形成する。溝部
１４の上方の両側壁に第３のゲ−ト酸化膜３２を形成す
る。溝部１４を埋め込むように浮遊ゲ−ト電極となる第
５の多結晶シリコン層３３を堆積し、エッチバックする
（図２２）。
【００３１】第５の多結晶シリコン層３３の表面に第８
の酸化膜３４を形成する。第３の酸化膜１８を除去後、
異方性エッチングにより溝部１４の底部の第１の多結晶
シリコン層１７をエッチバックして、第１の多結晶シリ
コン層１７を溝部１４の両側壁に分離する（図２３）。
の酸化膜３４を形成する。第３の酸化膜１８を除去後、
異方性エッチングにより溝部１４の底部の第１の多結晶
シリコン層１７をエッチバックして、第１の多結晶シリ
コン層１７を溝部１４の両側壁に分離する（図２３）。
【００３２】その後、第１の多結晶シリコン層１７、第
３の酸化膜１８及び第３のゲ−ト酸化膜３２の表面を含
む全面に多結晶シリコン間絶縁膜３５を形成する。その
後、溝部１４を埋め込みかつ多結晶シリコン間絶縁膜３
５上に制御ゲ−ト電極となる第６の多結晶シリコン層３
６を形成する（図２４）。
３の酸化膜１８及び第３のゲ−ト酸化膜３２の表面を含
む全面に多結晶シリコン間絶縁膜３５を形成する。その
後、溝部１４を埋め込みかつ多結晶シリコン間絶縁膜３
５上に制御ゲ−ト電極となる第６の多結晶シリコン層３
６を形成する（図２４）。
【００３３】尚、第２の実施例における拡散層の形成方
法は、溝部形状が異なるが、第１の実施例と同様の手順
である。第２の実施例に示す不揮発性半導体装置である
と、溝部の下方の側壁に形成された浮遊ゲ−ト電極と、
溝部の上方の側壁に形成された浮遊ゲ−ト電極との間の
絶縁膜を厚くできるため、反転層の形成に対し閾値が上
がり効果的である。
法は、溝部形状が異なるが、第１の実施例と同様の手順
である。第２の実施例に示す不揮発性半導体装置である
と、溝部の下方の側壁に形成された浮遊ゲ−ト電極と、
溝部の上方の側壁に形成された浮遊ゲ−ト電極との間の
絶縁膜を厚くできるため、反転層の形成に対し閾値が上
がり効果的である。
【００３４】上述した第１及び第２の実施例では、溝部
内に４つの浮遊ゲ−トを形成しているが、これに限定す
るものではなく、実施例に記した手法を繰り返すことに
より、更に多くの浮遊ゲ−トを形成することも可能であ
る。また、本実施例でトンネル酸化膜にシリコン酸化膜
をしようしたが、その材質及び組成を指定するものでは
なく、同様に浮遊ゲ−ト電極及び制御ゲ−ト電極も多結
晶シリコンに限定するものではない。半導体基板もＰ型
シリコンに限定するものではなく、その導電型及び材質
は他の半導体基板でもかまわない。
内に４つの浮遊ゲ−トを形成しているが、これに限定す
るものではなく、実施例に記した手法を繰り返すことに
より、更に多くの浮遊ゲ−トを形成することも可能であ
る。また、本実施例でトンネル酸化膜にシリコン酸化膜
をしようしたが、その材質及び組成を指定するものでは
なく、同様に浮遊ゲ−ト電極及び制御ゲ−ト電極も多結
晶シリコンに限定するものではない。半導体基板もＰ型
シリコンに限定するものではなく、その導電型及び材質
は他の半導体基板でもかまわない。
【００３５】
【発明の効果】本発明によれば、従来と同一設計基準で
より高集積な不揮発性半導体記憶装置の提供が可能であ
る。従来はピッチ内で１つのセル（浮遊ゲ−ト）しか形
成されなかったのに対し、本発明では溝形状加工のピッ
チを最小もしくは加工技術にあった寸法をとることによ
り、ピッチ内で複数個の浮遊ゲ−ト電極を形成すること
が可能となる。
より高集積な不揮発性半導体記憶装置の提供が可能であ
る。従来はピッチ内で１つのセル（浮遊ゲ−ト）しか形
成されなかったのに対し、本発明では溝形状加工のピッ
チを最小もしくは加工技術にあった寸法をとることによ
り、ピッチ内で複数個の浮遊ゲ−ト電極を形成すること
が可能となる。
【図１】第１の実施例の半導体記憶装置を示すパタ−ン
図。
図。
【図２】図１中のＸ−Ｘ´断面を示し、半導体記憶装置
の電極構造を示す断面図。
の電極構造を示す断面図。
【図３】図１中のＹ−Ｙ´断面を示し、半導体記憶装置
の拡散層構造を示す断面図。
の拡散層構造を示す断面図。
【図４】図２に示す半導体記憶装置の電極の形成方法を
示す第１の工程断面図。
示す第１の工程断面図。
【図５】図２に示す半導体記憶装置の電極の形成方法を
示す第２の工程断面図。
示す第２の工程断面図。
【図６】図２に示す半導体記憶装置の電極の形成方法を
示す第３の工程断面図。
示す第３の工程断面図。
【図７】図２に示す半導体記憶装置の電極の形成方法を
示す第４の工程断面図。
示す第４の工程断面図。
【図８】図２に示す半導体記憶装置の電極の形成方法を
示す第５の工程断面図。
示す第５の工程断面図。
【図９】図２に示す半導体記憶装置の電極の形成方法を
示す第６の工程断面図。
示す第６の工程断面図。
【図１０】図２に示す半導体記憶装置の電極の形成方法
を示す第７の工程断面図。
を示す第７の工程断面図。
【図１１】図２に示す半導体記憶装置の電極の形成方法
を示す第８の工程断面図。
を示す第８の工程断面図。
【図１２】図２に示す半導体記憶装置の電極の形成方法
を示す第９の工程断面図。
を示す第９の工程断面図。
【図１３】図３に示す半導体記憶装置の拡散層の形成方
法を示す第１の工程断面図。
法を示す第１の工程断面図。
【図１４】図３に示す半導体記憶装置の拡散層の形成方
法を示す第２の工程断面図。
法を示す第２の工程断面図。
【図１５】図３に示す半導体記憶装置の拡散層の形成方
法を示す第３の工程断面図。
法を示す第３の工程断面図。
【図１６】図３に示す半導体記憶装置の拡散層の形成方
法を示す第４の工程断面図。
法を示す第４の工程断面図。
【図１７】図３に示す半導体記憶装置の拡散層の形成方
法を示す第５の工程断面図。
法を示す第５の工程断面図。
【図１８】図３に示す半導体記憶装置の拡散層の形成方
法を示す第６の工程断面図。
法を示す第６の工程断面図。
【図１９】第２の実施例の半導体記憶装置の電極構造を
示す断面図。
示す断面図。
【図２０】第２の実施例の半導体記憶装置の拡散層の構
造を示す断面図。
造を示す断面図。
【図２１】図１９に示す半導体記憶装置の電極の形成方
法を示す第１の工程断面図。
法を示す第１の工程断面図。
【図２２】図１９に示す半導体記憶装置の電極の形成方
法を示す第２の工程断面図。
法を示す第２の工程断面図。
【図２３】図１９に示す半導体記憶装置の電極の形成方
法を示す第３の工程断面図。
法を示す第３の工程断面図。
【図２４】図１９に示す半導体記憶装置の電極の形成方
法を示す第４の工程断面図。
法を示す第４の工程断面図。
【図２５】従来の半導体記憶装置を示す断面図。
１１…半導体基板、１２…第１の酸化膜、１３…第１の
窒化膜、１４…溝部、１５…第２の酸化膜、１６…第１
のゲ−ト酸化膜、１７…第１の多結晶シリコン層（溝部
下方の浮遊ゲ−ト電極）、１８…第３の酸化膜、１９…
第４の酸化膜、２０…第２のゲ−ト酸化膜、２１…第２
の多結晶シリコン層（溝部上方の浮遊ゲ−ト電極）、２
２…第５の酸化膜、２３…多結晶シリコン間絶縁膜、２
４…第３の多結晶シリコン層（制御ゲ−ト電極）、２５
…第６の酸化膜、２６…第４の多結晶シリコン層、２７
…第２の窒化膜、２８…拡散層、、２９…第７の酸化
膜、３０…層間絶縁膜、３１…第３の窒化膜、３２…第
３のゲ−ト酸化膜、３３…第５の多結晶シリコン層（溝
部上方の浮遊ゲ−ト電極）、３４…第８の酸化膜、３５
…多結晶シリコン間絶縁膜、３６…第６の多結晶シリコ
ン層（制御ゲ−ト電極）、３７…レジストパタ−ン。
窒化膜、１４…溝部、１５…第２の酸化膜、１６…第１
のゲ−ト酸化膜、１７…第１の多結晶シリコン層（溝部
下方の浮遊ゲ−ト電極）、１８…第３の酸化膜、１９…
第４の酸化膜、２０…第２のゲ−ト酸化膜、２１…第２
の多結晶シリコン層（溝部上方の浮遊ゲ−ト電極）、２
２…第５の酸化膜、２３…多結晶シリコン間絶縁膜、２
４…第３の多結晶シリコン層（制御ゲ−ト電極）、２５
…第６の酸化膜、２６…第４の多結晶シリコン層、２７
…第２の窒化膜、２８…拡散層、、２９…第７の酸化
膜、３０…層間絶縁膜、３１…第３の窒化膜、３２…第
３のゲ−ト酸化膜、３３…第５の多結晶シリコン層（溝
部上方の浮遊ゲ−ト電極）、３４…第８の酸化膜、３５
…多結晶シリコン間絶縁膜、３６…第６の多結晶シリコ
ン層（制御ゲ−ト電極）、３７…レジストパタ−ン。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/115
Claims (3)
- 【請求項１】 半導体基板に設けられた溝部と、上記溝
部の両側壁にそれぞれ設けられかつ１つの側壁に対して
少なくとも２つ以上設けられた複数のゲ−ト絶縁膜と、
上記ゲ−ト絶縁膜上に設けられかつ各々分離して設けら
れた複数の浮遊ゲ−ト電極と、上記複数の浮遊ゲ−ト電
極を被覆する絶縁膜と、上記絶縁膜を介し上記複数の浮
遊ゲ−ト電極上に設けられかつ上記溝部を埋め込む制御
ゲ−ト電極とを具備することを特徴とする半導体記憶装
置。 - 【請求項２】 上記溝部は、側壁がストレ−ト形状であ
ることを特徴とする請求項１記載の半導体記憶装置。 - 【請求項３】 上記溝部は、側壁が段差形状であること
を特徴とする請求項１記載の半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6297118A JPH08162547A (ja) | 1994-11-30 | 1994-11-30 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6297118A JPH08162547A (ja) | 1994-11-30 | 1994-11-30 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08162547A true JPH08162547A (ja) | 1996-06-21 |
Family
ID=17842450
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6297118A Pending JPH08162547A (ja) | 1994-11-30 | 1994-11-30 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08162547A (ja) |
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6157061A (en) * | 1997-08-29 | 2000-12-05 | Nec Corporation | Nonvolatile semiconductor memory device and method of manufacturing the same |
| EP1271652A2 (en) * | 2001-06-22 | 2003-01-02 | Fujio Masuoka | A semiconductor memory and its production process |
| DE10130765A1 (de) * | 2001-06-26 | 2003-01-09 | Infineon Technologies Ag | Transistor-Anordnung, Verfahren zum Betreiben einer Transistor-Anordnung als Datenspeicher und Verfahren zum Herstellen einer Transistor-Anordnung |
| WO2004023562A1 (de) * | 2002-09-05 | 2004-03-18 | Infineon Technologies Ag | Halbleiterspeicher mit vertikalen speichertransistoren und verfahren zu dessen herstellung |
| JP2005505918A (ja) * | 2001-10-04 | 2005-02-24 | ゼネラル セミコンダクター，インク． | フローティングアイランドを形成するための雛壇状のトレンチを有する電圧維持層を備える半導体パワーデバイスの製造方法 |
| US7052958B1 (en) | 2002-03-19 | 2006-05-30 | International Business Machines Corporation | FinFET CMOS with NVRAM capability |
| JP2006140482A (ja) * | 2004-11-09 | 2006-06-01 | Samsung Electronics Co Ltd | フラッシュメモリ素子及びその動作方法 |
| US7064035B2 (en) | 2002-11-05 | 2006-06-20 | Macronix International Co., Ltd. | Mask ROM and fabrication thereof |
| US7315059B2 (en) | 2003-05-27 | 2008-01-01 | Fujio Masuoka | Semiconductor memory device and manufacturing method for the same |
| EP2988331A1 (en) * | 2000-08-14 | 2016-02-24 | SanDisk 3D LLC | Semiconductor memory device |
-
1994
- 1994-11-30 JP JP6297118A patent/JPH08162547A/ja active Pending
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| Publication number | Priority date | Publication date | Assignee | Title |
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| US9559110B2 (en) | 2000-08-14 | 2017-01-31 | Sandisk Technologies Llc | Dense arrays and charge storage devices |
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| US10008511B2 (en) | 2000-08-14 | 2018-06-26 | Sandisk Technologies Llc | Dense arrays and charge storage devices |
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| EP1271652A3 (en) * | 2001-06-22 | 2004-05-06 | Fujio Masuoka | A semiconductor memory and its production process |
| US6933556B2 (en) | 2001-06-22 | 2005-08-23 | Fujio Masuoka | Semiconductor memory with gate at least partially located in recess defined in vertically oriented semiconductor layer |
| WO2003003472A3 (de) * | 2001-06-26 | 2003-10-30 | Infineon Technologies Ag | Transistor-anordnung, verfahren zum betreiben einer transistor-anordnung als datenspeicher und verfahren zum herstellen einer transistor-anordnung |
| US7154138B2 (en) | 2001-06-26 | 2006-12-26 | Infineon Technologies Ag | Transistor-arrangement, method for operating a transistor arrangement as a data storage element and method for producing a transistor-arrangement |
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| US7265413B2 (en) | 2002-09-05 | 2007-09-04 | Infineon Technologies Ag | Semiconductor memory with vertical memory transistors and method for fabricating it |
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| JP2006140482A (ja) * | 2004-11-09 | 2006-06-01 | Samsung Electronics Co Ltd | フラッシュメモリ素子及びその動作方法 |
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