CN109300893A - 功率器件保护芯片及其制备方法 - Google Patents
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Abstract
本发明提供一种功率器件保护芯片，其包括衬底，形成在衬底上的外延层，间隔形成在外延层内的整流区，整流区包括自外延层的上表面向外延层内形成的第一沟槽、自第一沟槽的底部向外延层内形成的第二沟槽及自第二沟槽的底部向外延层内形成的第三沟槽，第一沟槽、第二沟槽及第三沟槽连通且宽度依次减小，第一沟槽、第二沟槽及第三沟槽的侧壁均形成有阻挡层，第一沟槽、第二沟槽及第三沟槽内均填充有金属层，第一沟槽、第二沟槽及第三沟槽内的金属层与外延层之间的肖特基势垒高度依次减小，位于两个整流区之间自外延层的上表面延伸至衬底的隔离区。本发明还提供功率器件保护芯片的制备方法，增强了功率器件保护芯片的可靠性，降低了制备成本。
Description
技术领域
本发明涉及半导体芯片制造工艺技术领域,尤其涉及功率器件保护芯片及其制备方法。
背景技术
随着半导体器件日益趋向小型化、高密度和多功能，电子器件越来越容易受到电压浪涌的影响，从静电放电到闪电等各种电压浪涌都能诱导瞬态电流尖峰。静电放电(ESD)以及其他一些电压浪涌形式随机出现的瞬态电压存在于各种电子器件中。
浪涌保护芯片是一种用来保护敏感半导体器件，使其免遭瞬态电压浪涌破坏而特别设计的固态半导体器件，它具有箝位系数小、体积小、响应快、漏电流小和可靠性高等优点，因而在电压瞬变和浪涌防护上得到了广泛的应用。基于不同的应用，浪涌保护芯片不仅用于保护敏感电路免遭浪涌的冲击，还可以通过改变浪涌放电通路和自身的箝位电压来起到电路保护作用。在高频电路中，由于浪涌保护芯片也会存在寄生电容而导致电路信号衰减较大，甚至影响整个电路的稳定性。
发明内容
有鉴于此，本发明提供一种降低寄生电容、稳定性高、防浪涌能力强的功率器件保护芯片，来解决上述存在的技术问题，一方面，本发明采用以下技术方案来实现。
一种功率器件保护芯片，其包括：
第一导电类型的衬底；
形成在所述衬底上的第二导电类型的外延层；
间隔形成在所述外延层内的整流区，所述整流区包括自所述外延层的上表面向所述外延层内形成的第一沟槽、自所述第一沟槽的底部向所述外延层内形成的第二沟槽及自所述第二沟槽的底部向所述外延层内形成的第三沟槽，所述第一沟槽、所述第二沟槽及所述第三沟槽连通且宽度依次减小，所述第一沟槽、所述第二沟槽及所述第三沟槽的侧壁均形成有阻挡层，所述第一沟槽、所述第二沟槽及所述第三沟槽内均填充有金属层，所述第一沟槽、所述第二沟槽及所述第三沟槽内的金属层与所述外延层之间的肖特基势垒高度依次减小；
位于两个所述整流区之间自所述外延层的上表面延伸至所述衬底的隔离区。
本发明提供一种功率器件保护芯片的有益效果为：通过在所述衬底上形成外延层，在所述外延层内间隔形成整流区，在所述整流区依次形成深度相同的第一沟槽、第二沟槽及第三沟槽，并在所述第一沟槽、所述第二沟槽及所述第三沟槽内依次形成位于所述第一沟槽、所述第二沟槽及所述第三沟槽的侧壁的阻挡层，分别在所述第一沟槽、所述第二沟槽及所述第三沟槽内填充金属层，降低了所述整流区的寄生电容，从而防止所述功率器件保护芯片导通时控制电流的流向，阻断电流出现不均匀，从而提高所述功率器件保护芯片的稳定性。所述第一沟槽、所述第二沟槽及所述第三沟槽内填充的金属层分别与所述外延层形成肖特基接触，降低了寄生电容，减少了所述功率器件保护芯片的导通损耗，同样也增加了所述功率器件保护芯片内的电流支路实现分流，从而提高所述功率器件保护芯片的防浪涌能力。在所述整流区之间形成延伸至所述衬底的隔离区，使所述整流区的电流阻断，确保了所述功率器件保护芯片的可靠性。
另一方面，本发明还提供了一种功率器件保护芯片的制备方法，其特征在于，包括以下工艺步骤：
S501：提供一个第一导电类型的衬底；
S502：在所述衬底上形成第二导电类型的外延层；
S503：在所述外延层内形成自所述外延层的上表面向所述外延层内的第一沟槽、自所述第一沟槽的底部向所述外延层内形成第二沟槽及自所述第二沟槽的底部向所述外延层内形成第三沟槽，所述第一沟槽、所述第二沟槽及所述第三沟槽连通且宽度依次减小；
S504：先在所述第一沟槽之间形成位于所述外延层的上表面延伸至所述衬底的隔离区，接着在所述第一沟槽、所述第二沟槽及所述第三沟槽的侧壁均形成阻挡层；
S505：分别在所述第一沟槽、第二沟槽及第三沟槽内填充金属层形成整流区，所述第一沟槽、所述第二沟槽及所述第三沟槽内的金属层与所述外延层之间的肖特基势垒高度依次减小。
本发明通过在第一导电类型的衬底上形成第二导电类型的外延层，在所述外延层内间隔形成整流区，在所述整流区之间形成隔离区，所述整流区包括三个沿垂直于所述衬底的下表面的方向上设置的第一沟槽、第二沟槽及第三沟槽，分别在所述第一沟槽的侧壁、第二狗操的侧壁及第三沟槽的侧壁形成阻挡层，在所述第一沟槽、所述第二沟槽及所述第三沟槽内用填充相应的金属层与所述外延层之间形成肖特基接触，从而得到肖特基势垒二极管，在所述功率器件保护芯片导通时，所述第三沟槽内填充的金属层与所述外延层对应的肖特基二极管优先导通，具有较低的导通电压，降低了寄生电容。在所述外延层内形成的多个并联的肖特基二极管的支路实现分流，从而增强所述功率器件保护芯片的防浪涌能力，所述隔离区自所述外延层延伸至所述衬底，有效阻断了所述外延层内的电流不均匀的流通路径，从而提高了所述功率器件保护芯片的工作稳定性。随着所述第三沟槽内填充金属层对应的肖特基接触的导通，所述第二沟槽及所述第一沟槽内填充的金属层分别对应的肖特基接触依次导通，确保了电流的稳定性，同时也提高了所述功率器件芯片保护芯片的可靠性，本发明仅在所述外延层内形成所述整流区及隔离区，未额外增加所述功率器件保护芯片的面积，减少了制备成本。
附图说明
为了更清楚地说明本发明实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为本发明功率器件保护芯片的结构示意图；
图2至图8为本发明功率器件保护芯片的制备过程图；
图9为本发明功率器件保护芯片的制备流程图；
图10为本发明功率器件保护芯片的等效电路图。
图中：功率器件保护芯片1；衬底10；外延层20；整流区30；第一沟槽31；第二沟槽32；第三沟槽33；第四沟槽34；阻挡层35；隔离区40；第一氧化硅层41；第二氧化硅层42；金属层50；第一金属层51；第二金属层52；第三金属层53；第一金属区61；第二金属区62。
具体实施方式
为了能够更清楚地理解本发明的具体技术方案、特征和优点，下面结合附图和具体实施方式对本发明进行进一步的详细描述。
在本发明的描述中，需要说明的是，术语“上”、“下”、“左”、“右”、“横向”、“纵向”、“水平”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，或者是该发明产品使用时惯常摆放的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。此外，术语“第一”、“第二”、“第三”等仅用于区分描述，而不能理解为指示或暗示相对重要性。
参阅图1，一方面，本发明提供一种功率器件保护芯片1，采用以下技术方案来实现。
一种功率器件保护芯片1，其包括：
第一导电类型的衬底10；
形成在所述衬底10上的第二导电类型的外延层20；
间隔形成在所述外延层20内的整流区30，所述整流区30包括自所述外延层20的上表面向所述外延层20内形成的第一沟槽31、自所述第一沟槽31的底部向所述外延层20内形成的第二沟槽32及自所述第二沟槽32的底部向所述外延层20内形成的第三沟槽33，所述第一沟槽31、所述第二沟槽32及所述第三沟槽33连通且宽度依次减小，所述第一沟槽31、所述第二沟槽32及所述第三沟槽33的侧壁均形成有阻挡层35，所述第一沟槽31、所述第二沟槽32及所述第三沟槽33内均填充有金属层50，所述第一沟槽31、所述第二沟槽32及所述第三沟槽33内的金属层50与所述外延层20之间的肖特基势垒高度依次减小；
位于两个所述整流区30之间自所述外延层20的上表面延伸至所述衬底10的隔离区40。
本发明在通过在所述衬底10上形成外延层20，在所述外延层20内间隔形成整流区30，在所述整流区30依次形成深度相同的第一沟槽31、第二沟槽32及第三沟槽33，并在所述第一沟槽31、所述第二沟槽32及所述第三沟槽33内依次形成位于所述第一沟槽31、所述第二沟槽32及所述第三沟槽33的侧壁的阻挡层35，分别在所述第一沟槽31、所述第二沟槽32及所述第三沟槽33内填充金属层50，降低了所述整流区30的寄生电容，从而防止所述功率器件保护芯片1导通时控制电流的流向，确保在所述功率器件保护芯片1内的电流分布均匀，从而提高所述功率器件保护芯片1的稳定性。所述第一沟槽31、所述第二沟槽32及所述第三沟槽33内填充的金属层50分别与所述外延层20形成肖特基接触，降低了寄生电容，减少了所述功率器件保护芯片1的导通损耗，同样也增加了所述功率器件保护芯片1内的电流支路实现分流，从而提高所述功率器件保护芯片1的防浪涌能力。在所述整流区30之间形成延伸至所述衬底10的隔离区40，使两个所述整流区30的电流阻断，增强了所述功率器件保护芯片1的可靠性。
进一步地，所述第一沟槽31、所述第二沟槽32及所述第三沟槽33的深度均相同。在本实施方式中，所述第一沟槽31、所述第二沟槽32及所述第三沟槽33的深度相同，便于依次在所述外延层20内制备形成，提高制备效率，后续在所述第一沟槽31、所述第二沟槽32及所述第三沟槽33内同时沉积氧化硅，减少制备工艺，降低制备成本。
进一步地，所述隔离区40包括宽度小于所述第三沟槽33的宽度的一半的第四沟槽34及填充在所述第四沟槽34内的第一氧化硅层41。在本实施方式中，所述第四沟槽34位于所述整流区30之间，所述第四沟槽34的宽度小于所述第三沟槽33的宽度的一半，在后续向所述第一沟槽31、所述第二沟槽32、所述第三沟槽33及所述第四沟槽34内可同时沉积氧化硅，且所述第四沟槽34优先填满，在所述功率器件保护芯片1导通时，所述隔离区40将两个所述整流区30的电流彻底隔离，从而提高了所述功率器件保护芯片1的可靠性.
进一步地，所述功率器件保护芯片1还包括间隔形成在所述外延层20的上表面的第二氧化硅层42、形成在所述第二氧化硅层42的上表面并延伸至所述整流区30的上表面的第一金属区61、形成在所述衬底10的下表面的第二金属区62，部分所述第二氧化硅层42与所述隔离区40垂直相连。在本实施方式中，在所述外延层20的上表面形成间隔排列的第二氧化硅层42相当于增加了隔离层，有效防止所述功率器件保护芯片1在导通时出现漏电及电流分布不均匀的情况，在所述衬底10的上表面形成第一金属区61及所述衬底10的下表面形成第二金属区62，作为后续接入至电路中的电极，以实现所述功率器件保护芯片1保护敏感电路的作用。
参阅图2至图8及图9，另一方面，本发明还提供一种功率器件保护芯片1的制备方法，其包括以下具体步骤：
S501：提供一个第一导电类型的衬底10；
参阅图2，具体的，提供一个第一导电类型的衬底10，所述衬底10的材料可以是硅或锗，在本实施方式中，选用高纯度硅作为衬底10的材料，如此，便于实现，且可以降低制造成本。
S502：在所述衬底10上形成第二导电类型的外延层20；
再次参阅图2；外延生长可以是同质外延层，也可以是异质外延层，本实施方式中优选同质外延，即所述衬底为第一导电类型，所述外延层20为第二导电类型，在其他实施方式中，根据实际情况，所述衬底10与所述外延层20的导电类型可以相同也可以不同。同样实现外延生长也有很多方法，包括分子束外延，超高真空化学气相沉积，常压及减压外延等，可以得到满足要求的所述外延层20。本实施方式中，采用低压同质外延，外延：是指在单晶衬底上、按衬底10晶向生长单晶薄膜的工艺过程。同质外延：生长外延层20和衬底10是同一种材料，这种工艺为同质外延，这类工艺简单，但成本较高。异质外延：外延生长的薄膜材料和衬底10材料不同，或者说生长化学组分、甚至是物理结构和衬底完全不同的外延层20，相应的工艺就叫做异质外延，这类工艺复杂、成本较低，可以得到满足要求的一定厚度的外延层20，便于后续制备工艺。
S503：在所述外延层20内形成自所述外延层20的上表面向所述外延层20内的第一沟槽、自所述第一沟槽的底部向所述外延层内形成第二沟槽及自所述第二沟槽的底部向所述外延层内形成第三沟槽，所述第一沟槽、所述第二沟槽及所述第三沟槽连通且宽度依次减小；
参阅图3，具体的，先在所述外延层20上间隔涂覆光刻胶，对未被光刻胶覆盖的所述外延层20进行光刻，依次形成所述第一沟槽31、所述第二沟槽32及所述第三沟槽33。在本实施方式中，形成所述第一沟槽31的具体过程为：在所述外延层20上形成刻蚀阻挡层(图未示)，然后在刻蚀阻挡层上形成光刻胶层(图未示)，之后采用具有所述第一沟槽31图形的掩膜版对所述光刻胶层进行曝光，再进行显影，得到具有所述第一沟槽31图形的光刻胶层。以具有所述第一沟槽31图形的光刻胶层为掩膜，采用反应离子刻蚀法等刻蚀方法，在刻蚀阻挡层上蚀刻形成所述第一沟槽31的图形开口(图未示)。然后以具有所述第一沟槽31图形开口的刻蚀阻挡层为掩膜，采用湿法刻蚀或干法刻蚀等方法，去除未被刻蚀阻挡层覆盖的所述外延层20区域，进而在所述外延层20内形成所述第一沟槽31，此后可采用化学清洗等方法去除光刻胶层和刻蚀阻挡层。在上述过程中，为了保证曝光精度，还可在光刻胶层和刻蚀阻挡层之间形成抗反射层。在完成所述第一沟槽31之后，接着在所述第一沟槽31内采用上述相同的光刻技术形成与所述第一沟槽31的深度相同但宽度小于所述第一沟槽31的第二沟槽32，完成后采用上述相同的光刻技术形成与所述第二沟槽32的深度相同但宽度小于所述第二沟槽32的第三沟槽33，在垂直于所述衬底10的上表面的方向上，所述第一沟槽31、所述第二沟槽32及所述第三沟槽33呈梯形结构排列，便于后续在所述第一沟槽31、所述第二沟槽32及所述第三沟槽33内填充金属及形成氧化硅侧墙，所述氧化硅侧墙可以防止电流向所述外延层内流通不均匀，从而提高所述功率器件保护芯片1的工作性能。
S504：先在所述第一沟槽之间形成位于所述外延层的上表面延伸至所述衬底的隔离区，接着在所述第一沟槽、所述第二沟槽及所述第三沟槽的侧壁均形成阻挡层；
参阅图4，具体的，在本实施方式中，先在所述外延层20上间隔涂覆光刻胶，采用干法刻蚀技术在所述整流区30之间的外延层20进行光刻，形成延伸至所述衬底10的第四沟槽34。形成所述第四沟槽34的具体过程为：在所述外延层20上形成刻蚀阻挡层(图未示)，然后在刻蚀阻挡层上形成光刻胶层(图未示)，之后采用具有所述第四沟槽图形的掩膜版对所述光刻胶层进行曝光，再进行显影，得到具有所述第四沟槽34图形的光刻胶层。以具有所述第四沟槽34图形的光刻胶层为掩膜，采用反应离子刻蚀法等刻蚀方法，在刻蚀阻挡层上蚀刻形成所述第四沟槽34的图形开口(图未示)。然后以具有所述第四沟槽34图形开口的刻蚀阻挡层为掩膜，采用湿法刻蚀或干法刻蚀等方法，去除未被刻蚀阻挡层覆盖的所述外延层20区域，进而在所述外延层20内形成所述第四沟槽34，此后可采用化学清洗等方法去除光刻胶层和刻蚀阻挡层。在上述过程中，为了保证曝光精度，还可在光刻胶层和刻蚀阻挡层之间形成抗反射层。形成所述第四沟槽34的宽度小于所述第三沟槽33的宽度的一半，便于后续在所述第一沟槽31、所述第二沟槽32、所述第三沟槽33及所述第四沟槽34内同时沉积氧化硅，使所述第四沟槽34内充满氧化硅，便于在所述功率器件芯片保护芯片1导通时，所述隔离区40能有效隔离所述整流区30的电流，提高了所述功率器件保护芯片1的稳定性。
此外，参阅图5及图6，具体的，先在所述第一沟槽31、所述第二沟槽32、所述第三沟槽33、所述第四沟槽34及所述外延层20上采用化学气相沉积技术沉积氧化硅，直至在所述第四沟槽34内充满氧化硅，之后采用干法刻蚀去除所述第一沟槽31、所述第二沟槽32、所述第三沟槽33、所述第四沟槽34的底部及所述外延层20上的氧化硅。在本实施方式中，采用低压化学气相沉积法将气源在低压条件下进行热分解，从而使所述第四沟槽34内充满氧化硅，之后采用干法刻蚀去除相应的氧化硅形成位于所述第一沟槽31、所述第二沟槽32、所述第三沟槽33的侧壁的阻挡层35及所述第四沟槽34内的第一氧化硅层41，所述阻挡层35的材料可以是氮化硅、氧化硅等具有阻挡电流绝缘的材料。本实施方式中优选氧化硅，可以通过沉积工艺在相应的沟槽内均形成氧化硅，从而提高所述功率器件保护芯片1的制备效率，同时也便于后续在所述第一沟槽31、所述第二沟槽32及所述第三沟槽33内填充金属并与所述外延层20形成相应的肖特基接触。
S505：分别在所述第一沟槽31、所述第二沟槽32及所述第三沟槽33内填充金属层50形成整流区30，所述第一沟槽31、所述第二沟槽32及所述第三沟槽33内的金属层50与所述外延层20之间的肖特基势垒高度依次减小；
参阅图7，具体的，所述金属层50包括第一金属层51、与所述第一金属层51的上表面连接的第二金属层52及与所述第二金属层52的上表面连接的第三金属层53，先在所述第三沟槽33内采用磁控溅射填充金属，之后采用干法刻蚀去除所述第二沟槽32的底部的金属形成第一金属层51，完成后在所述第二沟槽33内采用磁控溅射填充金属，之后采用干法刻蚀去除所述第一沟槽31的底部的金属形成第二金属层52，最后在所述第一沟槽31内采用磁控溅射填充金属，之后采用干法刻蚀去除所述第一沟槽31的上表面的金属形成第三金属层53。在本实施方式中，所述金属层50的材料可以相同，也可以不同，只需所述金属层的材料为贵金属，如金、银和铜等与P型硅或N型硅形成肖特基接触，且所述第一沟槽31、所述第二沟槽32及所述第三沟槽33内的金属层50与所述外延层20形成的肖特基势垒高度依次减小，即所述第三沟槽33内的金属层50与所述外延层20形成的肖特基接触导通压降最小优先导通，在后续所述功率器件保护芯片1导通时，所述第一金属层51与所述外延层20的肖特基接触形成肖特基二极管优先导通，所述第二金属层52及所述第三金属层53分别与所述外延层20形成的肖特基接触依次导通，从而增强了所述功率器件保护芯片1的防浪涌能力。
S506：在所述第一沟槽31、所述隔离区40及所述外延层20的上表面沉积一层氧化硅，刻蚀去除所述第一沟槽31的上表面对应的氧化硅形成间隔排列在所述外延层20上的第二氧化硅层42，之后在所述第二氧化硅层42的上表面形成并延伸至所述第一沟槽31的上表面的第一金属区61，在所述衬底10的下表面形成第二金属区62，最后得到功率器件保护芯片1。
参阅图8，具体的，先在所述第一沟槽31、所述隔离区34及所述外延层20的上表面采用化学气相沉积法沉积一层氧化硅，之后采用干法刻蚀对所述整流区30的上表面对应的氧化硅进行光刻，对应位置露出部分所述第一沟槽31内的金属层50，完成后采用蒸镀方法在所述第一沟槽31内的金属层50的上表面及第二氧化硅层42的上表面形成第一金属区61及所述衬底10的下表面形成第二金属区62。在本实施方式中，优选采用直接镀铝法在所述衬底10的上表面及所述衬底10的下表面形成金属铝，铝相对于其他金属较常见价廉，先将所述衬底10的表面涂覆一层胶层，再经过真空镀膜机直接镀铝，使所述衬底10的上表面及所述衬底10的下表面形成一层金属铝膜，然后将镀铝的所述衬底10经过回潮处理。其中，采用直接镀铝法具有生产工艺简单，成本较低的特点，进而提高了所述功率器件保护芯片1的制备效率。
需要说明的是，在本实施方式中，为了提高所述功率器件保护芯片1的制备效率，在形成所述第一沟槽31、所述第二沟槽32及所述第三沟槽33之后制备所述隔离区40，所述第一沟槽31、所述第二沟槽32、所述第三沟槽33及所述第四沟槽34同时沉积氧化硅。在其他实施方式中，形成所述第四沟槽34之后沉积氧化硅，再向所述第一沟槽31、所述第二沟槽32及所述第三沟槽33进行氧化硅工艺。
参阅图10，在本实施方式中，第一导电类型为N型，第二导电类型为P型，所述第一金属区61为所述功率器件保护芯片1的阳极，所述第二金属区62为所述功率器件保护芯片1的阴极。
本发明通过在第一导电类型的衬底10上形成第二导电类型的外延层20，在所述外延层20内间隔形成整流区30，在所述整流区30之间形成隔离区40，所述整流区30包括三个延伸至所述衬底10的第一沟槽31、第二沟槽32及第三沟槽33，分别在所述第一沟槽31的侧壁、所述第二沟槽32的侧壁及所述第三沟槽33的侧壁形成阻挡层35，所述第一沟槽31、所述第二金属层32及所述第三沟槽33内填充的金属层50的下表面分别与所述外延层10之间形成肖特基接触，从而得到肖特基势垒二极管。在所述功率器件保护芯片1导通时，所述第三沟槽33内填充的金属层50对应的肖特基二极管优先导通，具有较低的导通电压，降低了寄生电容。所述第一沟槽31、所述第二沟槽32及所述第三沟槽33内填充的金属层50与所述外延层20形成的肖特基势垒高度依次减小，在所述外延层20内形成的多个并联的肖特基二极管的支路实现分流，从而增强所述功率器件保护芯片1的防浪涌能力，所述隔离区40延伸至所述衬底10，有效阻断了所述外延层20内的电流路径，从而提高了所述功率器件保护芯片1的工作稳定性。随着所述第二沟槽32及所述第一沟槽31内填充的金属层50分别与所述外延层20形成的肖特基接触依次导通，确保了电流的稳定性，同时也提高了所述功率器件芯片保护芯片1的可靠性，本发明仅在所述外延层20内形成所述整流区30及隔离区40，未额外增加所述功率器件保护芯片1的面积，减少了制备成本。
对于本领域的技术人员而言，阅读上述说明后，各种变化和修正无疑将显而易见。因此，所附的权利要求书应看作是涵盖本发明的真实意图和范围的全部变化和修正。在权利要求书范围内任何和所有等价的范围与内容，都应认为仍属本发明的意图和范围内。
Claims (10)
1.一种功率器件保护芯片，其特征在于：其包括：
第一导电类型的衬底；
形成在所述衬底上的第二导电类型的外延层；
间隔形成在所述外延层内的整流区，所述整流区包括自所述外延层的上表面向所述外延层内形成的第一沟槽、自所述第一沟槽的底部向所述外延层内形成的第二沟槽及自所述第二沟槽的底部向所述外延层内形成的第三沟槽，所述第一沟槽、所述第二沟槽及所述第三沟槽连通且宽度依次减小，所述第一沟槽、所述第二沟槽及所述第三沟槽的侧壁均形成有阻挡层，所述第一沟槽、所述第二沟槽及所述第三沟槽内均填充有金属层，所述第一沟槽、所述第二沟槽及所述第三沟槽内的金属层与所述外延层之间的肖特基势垒高度依次减小；
位于两个所述整流区之间自所述外延层的上表面延伸至所述衬底的隔离区。
2.根据权利要求1所述的功率器件保护芯片，其特征在于：所述第一沟槽、所述第二沟槽及所述第三沟槽的深度均相同。
3.根据权利要求1所述的功率器件保护芯片，其特征在于：所述隔离区包括宽度小于所述第三沟槽的宽度的一半的第四沟槽及填充在所述第四沟槽内的第一氧化硅层。
4.根据权利要求1所述的功率器件保护芯片，其特征在于：所述功率器件保护芯片还包括间隔形成在所述外延层的上表面的第二氧化硅层、形成在所述第二氧化硅层的上表面并延伸至所述第一沟槽的上表面的第一金属区、形成在所述衬底的下表面的第二金属区，部分所述第二氧化硅层与所述隔离区垂直相连。
5.一种如权利要求1所述的功率器件保护芯片的制备方法，其特征在于，其包括以下工艺步骤：要与器件对应，整体修改
S501：提供一个第一导电类型的衬底；
S502：在所述衬底上形成第二导电类型的外延层；
S503：在所述外延层内形成自所述外延层的上表面向所述外延层内的第一沟槽、自所述第一沟槽的底部向所述外延层内形成第二沟槽及自所述第二沟槽的底部向所述外延层内形成第三沟槽，所述第一沟槽、所述第二沟槽及所述第三沟槽连通且宽度依次减小；
S504：先在所述第一沟槽之间形成位于所述外延层的上表面延伸至所述衬底的隔离区，接着在所述第一沟槽、所述第二沟槽及所述第三沟槽的侧壁均形成阻挡层；
S505：分别在所述第一沟槽、所述第二沟槽及所述第三沟槽内填充金属层形成整流区，所述第一沟槽、所述第二沟槽及所述第三沟槽内的金属层与所述外延层之间的肖特基势垒高度依次减小。
6.根据权利要求5所述的功率器件保护芯片的制备方法，其特征在于：所述步骤S504中，先在所述外延层上光刻形成宽度小于所述第三沟槽的宽度的一半的第四沟槽，之后在所述第一沟槽、所述第二沟槽、所述第三沟槽、所述第四沟槽内及所述外延层上沉积氧化硅，在所述第四沟槽内沉积第一氧化硅层形成所述隔离区。
7.根据权利要求5所述的功率器件保护芯片的制备方法，其特征在于，还包括：
S506：在所述第一沟槽、所述隔离区及所述外延层的上表面沉积一层氧化硅，刻蚀去除所述整流区的上表面对应的氧化硅形成间隔排列在所述外延层上的第二氧化硅层，之后在所述第二氧化硅层的上表面形成并延伸至所述整流区的上表面的第一金属区，在所述衬底的下表面形成第二金属区，最后得到功率器件保护芯片。
8.根据权利要求5所述的功率器件保护芯片的制备方法，其特征在于：所述第一沟槽、所述第二沟槽及所述第三沟槽的深度相同，所述第一沟槽的宽度小于所述第一沟槽之间的距离。
9.根据权利要求5所述的功率器件保护芯片的制备方法，其特征在于：所述步骤S505中，采用磁控溅射先在所述第三沟槽内填充金属层形成第一金属层，接着在所述第二沟槽内填充金属形成第二金属层，最后在所述第一沟槽内填充金属形成第三金属层。
10.根据权利要求9所述的功率器件保护芯片的制备方法，其特征在于：所述第一金属层、所述第二金属层及所述第三金属层的材料相同。
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| JPS5832430A (ja) * | 1981-08-21 | 1983-02-25 | Toshiba Corp | 半導体装置の製造方法 |
| CN1565051A (zh) * | 2001-10-04 | 2005-01-12 | 通用半导体公司 | 具有带易于浮岛形成的台阶式沟槽的电压维持层的功率半导体器件的制造方法 |
| CN108133884A (zh) * | 2017-12-08 | 2018-06-08 | 扬州国宇电子有限公司 | 肖特基势垒整流器及其制备方法 |
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2018
- 2018-09-29 CN CN201811151166.8A patent/CN109300893A/zh not_active Withdrawn
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