CN109244069A - 瞬态电压抑制器及其制备方法 - Google Patents
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Abstract
本发明提供一种瞬态电压抑制器，其包括衬底、间隔形成在衬底的上表面并延伸至衬底内的多个沟槽区，每个沟槽区包括间隔排列的一个第一沟槽及一个第二沟槽，第一沟槽内填充有第一多晶硅层，第二沟槽内填充有第二多晶硅层，形成在衬底的上表面并覆盖沟槽区的第三多晶硅层，形成在第三多晶硅层的上表面的第一金属层，间隔形成在衬底的下表面并延伸至衬底内的多个第一注入区，多个第一注入区与多个沟槽区一一对应设置，形成在多个第一注入区之间的第二导电类型的多个第二注入区，形成在衬底的下表面并覆盖第一注入区及第二注入区的下表面的第二金属层。本发明还提供瞬态电压抑制器的制备方法，提高了瞬态电压抑制器的防浪涌能力和工作功率。
Description
技术领域
本发明涉及一种半导体器件工艺制造的技术领域，尤其涉及瞬态电压抑制器及其制备方法。
背景技术
瞬态电压抑制器(Transient Voltage Suppressor，TVS)是一种钳位过压保护器件，它能够在很短的时间内将浪涌电压固定在一个比较低的电压水平，使后端电路免受过压损坏，其主要应用在各类接口电路当中，如手机、平板、电视机、电脑主机中均有大量瞬态电压抑制器。目前随着电子产品的不断发展，尤其是在大功率电源及电源管理芯片领域，相应的对瞬态电压抑制器提出了更高的技术要求，其不仅要求瞬态电压抑制器能够承受高达数千瓦的浪涌电流，且同时又对瞬态电压抑制器的体积大小有明确的限制。
目前，传统的大功率瞬态电压抑制器的实现方法主要通过增大PN结面积，且该工艺为传统的平面工艺，为了增加结面积，通常会将PN结的掺杂面积不断扩大，以此来提高瞬态电压抑制器的防浪涌能力。此种方法具有明显的局限性，由于当PN结面积不断增大时，意味着器件的面积变大，封装时采用的封装外壳也会随着增大，而这与电子产品对器件小型化的要求相违背，还会因器件尺寸过大而无法焊接在具有高密度电子元器件的电路板上，甚至会影响器件在电路板上的正常使用。
发明内容
有鉴于此，本发明提供一种提高防浪涌能力、未额外增加器件的面积、增大功率的瞬态电压抑制器，来解决上述存在的技术问题，一方面，本发明采用以下技术方案来实现。
一种瞬态电压抑制器，其包括第一导电类型的衬底；
间隔形成在所述衬底的上表面并延伸至所述衬底内的多个沟槽区，每个所述沟槽区包括间隔排列的一个第一沟槽及一个第二沟槽，所述第一沟槽内填充有第二导电类型的第一多晶硅层，所述第二沟槽内填充有第二导电类型的第二多晶硅层；
形成在所述衬底的上表面并覆盖所述沟槽区的第二导电类型的第三多晶硅层；
形成在所述第三多晶硅层的上表面的第一金属层；
间隔形成在所述衬底的下表面并延伸至所述衬底内的第一导电类型的多个第一注入区，多个所述第一注入区与多个所述沟槽区一一对应设置；
形成在多个所述第一注入区之间的第二导电类型的多个第二注入区；
形成在所述衬底的下表面并覆盖所述第一注入区及所述第二注入区的下表面的第二金属层。
本发明提供一种瞬态电压抑制器的有益效果为：通过在衬底内形成间隔排列的多个沟槽区，位于所述沟槽区的间隔排列的第一沟槽及第二沟槽，在所述第一沟槽内形成第一多晶硅层、第二沟槽内形成第二多晶硅层，所述衬底与所述第一多晶硅层、所述第二多晶硅层及所述第三多晶硅层的导电类型不同，在垂直于所述衬底的上表面的方向上，所述第一多晶硅层、所述第二多晶硅层及所述第三多晶硅层分别与所述衬底形成PN结，在所述瞬态电压抑制器导通时实现分压，从而增强所述瞬态电压抑制器的防浪涌能力。在所述衬底的下表面形成多个间隔排列的第一导电类型的第一注入区，在所述第一注入区的两侧形成第二导电类型的第二注入区，在垂直于所述衬底的下表面的方向上，所述第一注入区、所述第二注入区分别与所述衬底形成PN结，从而增加所述瞬态电压抑制器经受大浪涌电流时，有更多的电流路径，提高了所述瞬态电压抑制器的浪涌电流和工作功率，在平行于所述衬底的下表面的方向上，所述第一注入区与所述第二注入区的导电类型不同且间隔交替排列，所述第一注入区与所述第二注入区形成发射结(图未示)，所述第二注入区、所述衬底与所述第一注入区及所述第二注入区形成三极管(图未示)进入工作放大模式，集电极的电流随着基极电流的增加而急剧增大，因此，所述瞬态电压抑制器的电流泄放能力得到进一步提升，增强了所述瞬态电压抑制器的工作性能和稳定性。
另一方面，本发明还提供一种瞬态电压抑制器的制备方法，其包括以下工艺步骤：
S401：提供一个第一导电类型的衬底，在所述衬底上形成一层氧化层；
S402：对所述氧化层进行光刻，在所述衬底的上表面刻蚀形成延伸至所述衬底内的多个沟槽区，每个所述沟槽区包括间隔排列的一个第一沟槽及一个第二沟槽，接着去除所述氧化层，在所述第一沟槽内填充第二导电类型的第一多晶硅层及所述第二沟槽内填充第二导电类型的第二多晶硅层，在所述衬底的上表面形成覆盖所述沟槽区的第二导电类型的第三多晶硅层；
S403：在所述衬底的下表面进行光刻，注入第一导电类型离子形成间隔排列并延伸至所述衬底内的多个第一注入区，多个所述第一注入区与多个所述沟槽区一一对应设置；
S404：在多个所述第一注入区之间进行光刻，注入第二导电类型的离子形成第二注入区；
S405：对所述衬底的上表面及所述衬底的下表面进行金属蒸镀，在所述第三多晶硅层的上表面形成第一金属层及所述衬底的下表面形成覆盖所述第一注入区及所述第二注入区的第二金属层，最后得到瞬态电压抑制器。
本发明通过所述衬底内形成多个间隔排列的沟槽区，在所述沟槽区形成与所述衬底的导电类型不同的第一多晶硅层及第二多晶硅层，在所述衬底的上表面形成与所述第一多晶硅层的导电类型相同的第三多晶硅层，在所述瞬态电压抑制器遭受大浪涌电流时，所述第一多晶硅层、第二多晶硅层及第三多晶硅层分别与所述衬底形成PN结实现分压，从而提高所述瞬态电压抑制器的击穿电压。在所述衬底的下表面形成间隔排列的第一导电类型的第一注入区，在所述第一注入区的两侧形成第二导电类型的第二注入区，所述第一注入区与所述沟槽区对应设置，当电压大于所述衬底的压降时，所述衬底与所述第二注入区形成发射结，所述第一注入区、所述衬底与所述第一注入区及所述第二注入区形成三极管并进入工作放大模式，集电极电流随着基极电流的增加而增大，使所述瞬态电压抑制器的电流泄放能力增强，从而提高所述瞬态电压抑制器的浪涌电流和工作功率，由于在所述衬底的上表面和所述衬底的下表面形成多个PN结，未额外增加所述瞬态电压抑制器的面积，提高所述瞬态电压抑制器的集成度，进一步提高所述瞬态电压抑制器的可靠性。
附图说明
图1为本发明瞬态电压抑制器的结构示意图；
图2至图8为本发明瞬态电压抑制器的制备过程图；
图9为本发明瞬态电压抑制器的制备流程图；
图10为本发明瞬态电压抑制器的等效电路图。
图中：瞬态电压抑制器1；衬底10；氧化层20；沟槽区30；第一沟槽31；第二沟槽32；第一多晶硅层33；第二多晶硅层34；第三多晶硅层35；第四多晶硅层36；第一注入区41；第二注入区42；第一金属层51；第二金属层52。
具体实施方式
在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员来说显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。
在本发明的描述中，需要说明的是，术语“上”、“下”、“左”、“右”、“横向”、“纵向”、“水平”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，或者是该发明产品使用时惯常摆放的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。此外，术语“第一”、“第二”、“第三”等仅用于区分描述，而不能理解为指示或暗示相对重要性。
参阅图1，一种瞬态电压抑制器1，其包括第一导电类型的衬底10；
间隔形成在所述衬底10的上表面并延伸至所述衬底10内的多个沟槽区30，每个所述沟槽区30包括间隔排列的一个第一沟槽31及一个第二沟槽32，所述第一沟槽31内填充有第二导电类型的第一多晶硅层33，所述第二沟槽32内填充有第二导电类型的第二多晶硅层34；
形成在所述衬底10的上表面并覆盖所述沟槽区30的第二导电类型的第三多晶硅层35；
形成在所述第三多晶硅层35的上表面的第一金属层51；
间隔形成在所述衬底10的下表面并延伸至所述衬底10内的第一导电类型的多个第一注入区41，多个所述第一注入区41与多个所述沟槽区30一一对应设置；
形成在多个所述第一注入区41之间的第二导电类型的多个第二注入区42；
形成在所述衬底10的下表面并覆盖所述第一注入区41及所述第二注入区42的下表面的第二金属层52。
本发明通过在衬底10内形成间隔排列的多个沟槽区30，位于所述沟槽区30的间隔排列的第一沟槽31及第二沟槽32，在所述第一沟槽31内形成第一多晶硅层33、第二沟槽32内形成第二多晶硅层34，所述衬底10与所述第一多晶硅层33、第二多晶硅层34及第三多晶硅层35的导电类型不同，在垂直于所述衬底10的上表面的方向上，所述第一多晶硅层33、第二多晶硅层34及第三多晶硅层35分别与所述衬底形成PN结，在所述瞬态电压抑制器1导通时实现分压，从而增强所述瞬态电压抑制器1的防浪涌能力。在所述衬底10的下表面形成多个间隔排列的第一导电类型的第一注入区41，在所述第一注入区41的两侧形成第二导电类型的第二注入区42，在垂直于所述衬底10的下表面的方向上，所述第一注入区41、所述第二注入区42分别与所述衬底10形成PN结，从而增加所述瞬态电压抑制器1经受大浪涌电流时，有更多的同流路径，提高了所述瞬态电压抑制器1的浪涌电流和工作功率，在平行于所述衬底10的下表面的方向上，所述第一注入区41与所述第二注入区42的导电类型不同且间隔交替排列，所述第一注入区41与所述第二注入区42形成发射结(图未示)，此时形成的三极管(图未示)进入工作放大模式，集电极的电流随着基极电流的增加而急剧增大，因此，所述瞬态电压抑制器1的电流泄放能力得到进一步提升，增强了所述瞬态电压抑制器1的工作性能和稳定性。
进一步地，所述沟槽区30的间距与所述第一沟槽31及所述第二沟槽32之间的间距相同，且所述第一沟槽31及所述第二沟槽32的深度也相同。在本实施方式中，所述第一沟槽31及所述第二沟槽32的深度相同，所述第一沟槽31与所述第二沟槽32之间的间距也相同，便于制备工艺，提高所述瞬态电压抑制器1的制备效率。只需刻蚀一次就可以形成所有所述沟槽区30，可以保证每个所述沟槽区30及所述沟槽区30的周围的电流分担均匀，从而达到增大泄放电流的目的。便于后续在所述瞬态电压抑制器1遭受大浪涌电流时，在所述衬底10的上表面形成多个PN结和多条电流路径，使电流在所述衬底10内均衡流通，从而提高所述瞬态电压抑制器1的可靠性。
进一步地，在平行于所述衬底10的下表面的方向上，所述第一注入区41与所述第二注入区42的高度相同，所述第一注入区41的浓度小于所述第二注入区42的浓度。在本实施方式中，所述第一注入区41与所述第二注入区42的导电类型不同，所述衬底10与所述第一注入区41的导电类型为P型，所述第二注入区42的导电类型为N型，便于后续所述第二注入区42、所述衬底10与所述第一注入区41及所述第二注入区42形成NPN三极管，且该三极管的集电极和基极为短路引出，这样保证每个三极管可以同时起到放大电流的作用，进一步提高所述瞬态电压抑制器1的电流放大能力。
参阅图2至图8及图9，另一方面，本发明还提供一种瞬态电压抑制器1的制备方法，其包括以下工艺步骤：
S401：提供一个第一导电类型的衬底10，在所述衬底10上形成一层氧化层20；
参阅图2，具体的，提供一个第一导电类型的衬底10，在所述衬底10上形成氧化层20。其中，所述衬底10可以是硅衬底、锗硅衬底、Ⅲ-Ⅴ族元素化合物衬底10或本领域技术人员公知的其他半导体材料衬底10，本实施方式中采用的是硅作为所述衬底10的材料。更具体地，本实施方式中采用的衬底10中可以形成有MOS场效应含硅材料或硅化合物等，对于双极型电路提供的所述衬底10通常为P(111)晶向的衬底10。在所述衬底10表面形成氧化层20的技术有多种：热氧化生长，热分解淀积，外延生长，真空蒸发，反应溅射及阳极氧化法等。其中热生长氧化在集成电路工艺中较为普遍，其操作简便，且氧化层致密，可以作为扩散掩蔽层，通过光刻易形成定域或扩散图形等，本实施方式中优选热生长氧化形成在所述衬底10上的氧化层20，所述衬底的电阻率为0.0145～0.15欧姆*厘米，厚度为180～220微米的P型硅片，所述氧化层20的厚度为200埃。
可以理解，在所述衬底10上生长一层氧化层可以作为制备刻蚀的掩蔽层，而且在制备工艺中，也保证了所述衬底10表面不受周围气氛影响，在后续制备工艺中保护所述衬底10的作用，降低所述衬底10的上表面的应力，提高所述瞬态电压抑制器1的工作性能。
S402：对所述氧化层20进行光刻，在所述衬底10的上表面刻蚀形成延伸至所述衬底10内的多个沟槽区30，每个所述沟槽区30包括间隔排列的一个第一沟槽31及一个第二沟槽32，接着去除所述氧化层20，在所述第一沟槽31内填充第二导电类型的第一多晶硅层33及所述第二沟槽32内填充第二导电类型的第二多晶硅层34，在所述衬底10的上表面形成覆盖所述沟槽区30的第二导电类型的第三多晶硅层35；
参阅图3、图4及图5，具体的，先在所述衬底10的上表面间隔涂覆光刻胶，在未被光刻胶覆盖的位置进行光刻形成多个间隔排列的第一沟槽31及第二沟槽32，之后去除光刻胶，在所述第一沟槽31内沉积第二导电类型的第一多晶硅层33及所述第二沟槽32内形成第二导电类型的第二多晶层34，在所述衬底10的上表面形成覆盖所述沟槽区30的第二导电类型的第三多晶硅层35及所述衬底10的下表面形成第二导电类型的第四多晶硅层36，之后采用湿法腐蚀去除所述第四多晶硅层36。在本实施方式中，形成所述第一沟槽31的具体过程为：在所述衬底10上形成刻蚀阻挡层(图未示)，然后在刻蚀阻挡层上涂覆光刻胶层(图未示)，之后采用具有所述第一沟槽31图形的掩膜版对所述光刻胶层进行曝光，再进行显影，得到具有所述第一沟槽31图形的光刻胶层。以具有所述第一沟槽31图形的光刻胶层为掩膜，采用反应离子刻蚀法等刻蚀方法，在刻蚀阻挡层上刻蚀形成所述第一沟槽31的图形开口(图未示)。然后以具有所述第一沟槽31图形开口的刻蚀阻挡层为掩膜，采用湿法刻蚀或干法刻蚀等方法，去除未被刻蚀阻挡层覆盖的所述衬底10区域，进而在所述衬底10内形成所述沟槽30，所述第一沟槽31的宽度通常为1～2微米之间。此后可采用化学清洗等方法去除光刻胶层和刻蚀阻挡层。在上述过程中，为了保证曝光精度，还可在光刻胶层和刻蚀阻挡层之间形成抗反射层。采用上述相同的方法还形成所述第二沟槽32，之后采用湿法腐蚀去除所述氧化层，接着采用化学气相沉积方法在所述第一沟槽31内形成第一多晶硅层33及所述第二沟槽32内形成第二多晶硅层34，再采用化学气相沉积方法同时在所述衬底10的上表面及所述衬底10的下表面形成第三多晶硅层35，并在扩散源为三氯氧磷、温度为1050～1150℃、扩散时间为60分钟的条件下进行第二导电类型的离子扩散，在本实施方式中优选所述第一沟槽31及所述第二沟槽32的深度为8～10微米，宽度为1.5微米，所述第一沟槽30与所属第二沟槽32的间距为8～10微米，所述第三多晶硅层35的厚度为0.3～0.6微米。
此外，在所述衬底10内形成间隔排列的结深和间距相同的沟槽区30，在所述第一沟槽31内及所述第二沟槽32内形成第二导电类型的第一多晶硅层33及第二多晶硅层34，在所述瞬态电压抑制器1遭受大浪涌电流时，在垂直于所述衬底10的上表面的方向上，所述第一多晶硅层333及所述第二多晶硅层34分别与所述衬底10的导电类型不同形成多个二极管结构，相当于在所述衬底10内形成多条导电路径实现分压，可以实现所述沟槽区30及所述沟槽区30的周围的电流均匀流通，增大所述瞬态电压抑制器1的泄放电流，从而增强所述瞬态电压抑制器1的防浪涌能力。在平行于所述衬底10的上表面的方向上，所述第一多晶硅层33及所述第二多晶硅层34为N型重掺杂相当于发射极，这样可以获得优于硅的注入效率和电流增益，同时由于多晶硅的电阻有正温度系数，产生负反馈效应，有利于减小发射极电流的集边效应，使电流在所述衬底10内分布更加均匀，从而提高了所述瞬态电压抑制器1的驱动性能和稳定性，有效改善所述瞬态电压抑制器1的二次击穿特性。
S403：在所述衬底10的下表面进行光刻，注入第一导电类型离子形成间隔排列并延伸至所述衬底10内的多个第一注入区41，多个所述第一注入区41与多个所述沟槽区30一一对应设置；
参阅图6，具体的，先在所述衬底10的下表面间隔涂覆光刻胶，在未被光刻胶覆盖的位置进行光刻，注入第一导电类型的离子形成间隔排列在所述衬底10的下表面的第一注入区41，之后去除光刻胶。在本实施方式中，第一导电类型的离子为硼，所述第一注入区41的面积为所述衬底10的下表面的面积的60％～75％，注入剂量为2E15～1E16，注入能量为100～120KeV(千电子伏特)。在所述衬底10的下表面形成间隔排列并延伸至所述衬底10的第一注入区41，便于后续形成三极管结构，从而提高所述瞬态电压抑制器1的工作性能。
S404：在多个所述第一注入区41之间进行光刻，注入第二导电类型的离子形成第二注入区42；
参阅图7，具体的，在形成所述第一注入区41之后，先在所述第一注入区41的两侧进行光刻，注入第二导电类型的离子形成第二注入区42，之后对所述第一注入区41及所述第二注入区42进行热过程推进，推进条件950℃，时间为45～60分钟，气氛为纯氮气。在本实施方式中，第二导电类型的离子为磷，所述第二注入区42的面积为所述衬底10的下表面的面积的25％～40％，注入的剂量为1E16～5E16，注入能量为80～100KeV，形成的所述第二注入区42与所述第一注入区41间隔交替排列，在平行于所述衬底10的下表面的方向上，所述第一注入区41与所述第二注入区42的高度相同，且所述第一注入区41与所述第二注入区42的导电类型不同，在所述瞬态电压抑制器1导通时，所述第一注入区41、衬底10及第二注入区42形成三极管结构，从而提高所述瞬态电压抑制器1的工作功率。
S405：对所述衬底10的上表面及所述衬底10的下表面进行金属蒸镀，在所述第三多晶硅层35的上表面形成第一金属层51及所述衬底10的下表面形成覆盖所述第一注入区41及所述第二注入区42的第二金属层52，最后得到瞬态电压抑制器1。
参阅图8，具体的，先将所述衬底10进行清洗，分别经过双氧水、氢氟酸和纯水清洗，去除表面颗粒和原生氧化层(图未示)，使所述衬底10的上表面及所述衬底10的下表面清洁干净，接着采用蒸镀方法在所述第三多晶硅层35的上表面形成第一金属层51及所述衬底10的下表面形成覆盖所述第一注入区41及所述第二注入区42的第二金属层52。在本实施方式中，优选采用直接镀铝法，在所述第三多晶硅层35的上表面形成金属铝，铝相对于其他金属较常见价廉，先将所述衬底10的表面涂覆一层胶层，再经过真空镀膜机直接镀铝，使所述衬底10的表面形成一层金属铝膜，然后将镀铝的所述衬底10经过回潮处理。其中，采用直接镀铝法具有生产工艺较简单，成本较低的特点，进而提高了所述瞬态电压抑制器1的制备效率。
参阅图10，在本实施方式中，所述第一导电类型为P型，所述第二导电类型为N型，所述第一金属层51为所述瞬态电压抑制器1的阴极，所述第二金属层52为所述瞬态电压抑制器1的阳极。
本发明通过所述衬底10内形成多个间隔排列的沟槽区30，在所述沟槽区30形成与所述衬底10的导电类型不同的第一多晶硅层33及第二多晶硅层34，在所述衬底10的上表面形成与所述第一多晶硅层33的导电类型相同的第三多晶硅层35，在所述瞬态电压抑制器1遭受大浪涌电流时，所述第一多晶硅层33、所述第二多晶硅层34及所述第三多晶硅层35分别与所述衬底10形成PN结实现分压，从而提高所述瞬态电压抑制器1的击穿电压。在所述衬底10的下表面形成间隔排列的第一导电类型的第一注入区41，在所述第一注入区41的两侧形成第二导电类型的第二注入区42，所述第一注入区41与所述沟槽区30对应设置，当电压大于所述衬底10的压降时，所述衬底与所述第二注入区形成发射结，所述第二注入区42、所述衬底10与所述第一注入区41、所述第二注入区42之间形成三极管并进入工作放大模式，集电极电流随着基极电流的增加而增大，使所述瞬态电压抑制器1的电流泄放能力增强，从而提高所述瞬态电压抑制器1的浪涌电流和工作功率，由于在所述衬底10的上表面和所述衬底10的下表面形成多个PN结，未额外增加所述瞬态电压抑制器1的面积，提高所述瞬态电压抑制器1的集成度，进一步提高所述瞬态电压抑制器1的可靠性。
以上所述实施例仅表达了本发明的优选实施方式，其描述较为具体和详细，但并不能因此而理解为对本发明专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干变形、改进及替代，这些都属于本发明的保护范围。因此，本发明专利的保护范围应以所附权利要求为准。
Claims (10)
1.一种瞬态电压抑制器，其特征在于：其包括：
第一导电类型的衬底；
间隔形成在所述衬底的上表面并延伸至所述衬底内的多个沟槽区，每个所述沟槽区包括间隔排列的一个第一沟槽及一个第二沟槽，所述第一沟槽内填充有第二导电类型的第一多晶硅层，所述第二沟槽内填充有第二导电类型的第二多晶硅层；
形成在所述衬底的上表面并覆盖所述沟槽区的第二导电类型的第三多晶硅层；
形成在所述第三多晶硅层的上表面的第一金属层；
间隔形成在所述衬底的下表面并延伸至所述衬底内的第一导电类型的多个第一注入区，多个所述第一注入区与多个所述沟槽区一一对应设置；
形成在多个所述第一注入区之间的第二导电类型的多个第二注入区；
形成在所述衬底的下表面并覆盖所述第一注入区及所述第二注入区的下表面的第二金属层。
2.根据权利要求1所述的瞬态电压抑制器，其特征在于：所述沟槽区的间距与所述第一沟槽及所述第二沟槽之间的间距相同，且所述第一沟槽及所述第二沟槽的深度也相同。
3.根据权利要求1所述的瞬态电压抑制器，其特征在于：在平行于所述衬底的下表面的方向上，所述第一注入区的高度与所述第二注入区的高度相同，所述第一注入区的浓度小于所述第二注入区的浓度。
4.一种如权利要求1所述的瞬态电压抑制器的制备方法，其特征在于，其包括以下工艺步骤：
S401：提供一个第一导电类型的衬底，在所述衬底上形成一层氧化层；
S402：对所述氧化层进行光刻，在所述衬底的上表面刻蚀形成延伸至所述衬底内的多个沟槽区，每个所述沟槽区包括间隔排列的一个第一沟槽及一个第二沟槽，接着去除所述氧化层，在所述第一沟槽内填充第二导电类型的第一多晶硅层及所述第二沟槽内填充第二导电类型的第二多晶硅层，在所述衬底的上表面形成覆盖所述沟槽区的第二导电类型的第三多晶硅层；
S403：在所述衬底的下表面进行光刻，注入第一导电类型离子形成间隔排列并延伸至所述衬底内的多个第一注入区，多个所述第一注入区与多个所述沟槽区一一对应设置；
S404：在多个所述第一注入区之间进行光刻，注入第二导电类型的离子形成多个第二注入区；
S405：对所述衬底的上表面及所述衬底的下表面进行金属蒸镀，在所述第三多晶硅层的上表面形成第一金属层及所述衬底的下表面形成覆盖所述第一注入区及所述第二注入区的下表面的第二金属层，最后得到瞬态电压抑制器。
5.根据权利要求4所述的瞬态电压抑制器的制备方法，其特征在于：所述步骤S401中，所述衬底的电阻率为0.0145～0.15欧姆*厘米、厚度为180～220微米的硅片，所述氧化层的厚度为200埃。
6.根据权利要求4所述的瞬态电压抑制器的制备方法，其特征在于：所述步骤S402中，在所述衬底的下表面形成第二大点类型的第四多晶硅层，之后去除所述第四多晶硅层，所述沟槽区的深度及所述沟槽区之间的距离均为8～10微米。所述第一沟槽及所述第二沟槽的宽度为1.5微米。
7.根据权利要求6所述的瞬态电压抑制器的制备方法，其特征在于：形成所述第一多晶硅层、所述第二多晶硅层及所述第三多晶硅层之后，进行第二导电类型的离子扩散，扩散源为三氯氧磷，扩散时间为60分钟，温度1050～1150℃，所述第三多晶硅层的厚度为0.3～0.6微米。
8.根据权利要求4所述的瞬态电压抑制器的制备方法，其特征在于：所述步骤S403中，所述第一注入区的面积为所述衬底的下表面面积的60％～75％，注入的第一导电类型离子为硼，注入剂量为2E15～1E16，注入能量为100～120KeV。
9.根据权利要求4所述的瞬态电压抑制器的制备方法，其特征在于：所述步骤S404中，所述第二注入区的面积为所述衬底的下表面的面积的25％～40％，注入的第二导电类型离子为磷，注入剂量为2E15～1E16，注入能量为100～120KeV。
10.根据权利要求4所述的瞬态电压抑制器的制备方法，其特征在于：在执行所述步骤S405之前，对所述衬底进行清洗，再去除所述衬底的下表面的原生氧化层。
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