CN108054164A - 瞬态电压抑制器及其制作方法 - Google Patents
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- 230000001052 transient effect Effects 0.000 title claims abstract description 42
- 238000002360 preparation method Methods 0.000 title abstract description 3
- 238000000407 epitaxy Methods 0.000 claims abstract description 64
- 238000002347 injection Methods 0.000 claims abstract description 53
- 239000007924 injection Substances 0.000 claims abstract description 53
- 239000000758 substrate Substances 0.000 claims abstract description 30
- 238000009792 diffusion process Methods 0.000 claims abstract description 29
- 239000002184 metal Substances 0.000 claims description 28
- 238000004519 manufacturing process Methods 0.000 claims description 18
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 8
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 8
- 150000002500 ions Chemical class 0.000 claims description 6
- 238000003032 molecular docking Methods 0.000 claims description 6
- 230000015572 biosynthetic process Effects 0.000 claims description 5
- 238000000034 method Methods 0.000 claims description 5
- 239000000203 mixture Substances 0.000 claims description 4
- 238000000137 annealing Methods 0.000 claims description 3
- 229920002120 photoresistant polymer Polymers 0.000 claims description 3
- 238000005516 engineering process Methods 0.000 description 6
- 238000010586 diagram Methods 0.000 description 4
- 239000004065 semiconductor Substances 0.000 description 4
- 230000002457 bidirectional effect Effects 0.000 description 3
- 230000003071 parasitic effect Effects 0.000 description 3
- 230000006872 improvement Effects 0.000 description 2
- 238000005457 optimization Methods 0.000 description 2
- 239000000243 solution Substances 0.000 description 2
- 230000003068 static effect Effects 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 230000007812 deficiency Effects 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000008569 process Effects 0.000 description 1
- 230000001681 protective effect Effects 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
- H01L27/0255—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using diodes as protective elements
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
-
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
- H01L27/0296—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices involving a specific disposition of the protective devices
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- Engineering & Computer Science (AREA)
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- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
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- Microelectronics & Electronic Packaging (AREA)
- Manufacturing & Machinery (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
本发明提供一种瞬态电压抑制器及其制作方法。所所述瞬态电压抑制器包括P型衬底、形成于所述P型衬底上的N型外延层、形成于所述N型外延层表面的第一沟槽与第二沟槽、形成于所述第一沟槽表面的第一P型扩散区、形成于所述第二沟槽表面的第二P型扩散区、形成于所述第一沟槽与第二沟槽中及所述N型外延层上的P型外延层、贯穿所述P型外延层且延伸至所述第一沟槽与第二沟槽之间的N型外延层中的N型注入区、及形成于所述N型注入区表面的P型注入区。
Description
【技术领域】
本发明涉及半导体芯片制造技术领域，特别地，涉及一种瞬态电压抑制器及其制作方法。
【背景技术】
瞬态电压抑制器(TVS)是一种用来保护敏感半导体器件，使其免遭瞬态电压浪涌破坏而特别设计的固态半导体器件，它具有箝位系数小、体积小、响应快、漏电流小和可靠性高等优点，因而在电压瞬变和浪涌防护上得到了广泛的应用。低电容TVS适用于高频电路的保护器件，因为它可以减少寄生电容对电路的干扰，降低高频电路信号的衰减。
静电放电(ESD)以及其他一些电压浪涌形式随机出现的瞬态电压，通常存在于各种电子器件中。随着半导体器件日益趋向小型化、高密度和多功能，电子器件越来越容易受到电压浪涌的影响，甚至导致致命的伤害。从静电放电到闪电等各种电压浪涌都能诱导瞬态电流尖峰，瞬态电压抑制器(TVS)通常用来保护敏感电路受到浪涌的冲击。基于不同的应用，瞬态电压抑制器可以通过改变浪涌放电通路和自身的箝位电压来起到电路保护作用。为了节省芯片面积，并且获得更高的抗浪涌能力，沟槽TVS的概念已经被提出和研究。沟槽TVS的结面形成于纵向的沟槽的侧壁，这样，在相同的芯片面积下，它有更多的有效结面积,即更强的放电能力。沟槽TVS的小封装尺寸对应用于保护高端IC非常关键。
然而，目前常用的沟槽TVS只能实现单向保护，如果需要进行双向保护可能需要将多个TVS串联或并联在一起，增大了器件面积和制造成本。
【发明内容】
针对现有方法的不足，提出了一种瞬态电压抑制器，可提高器件性能，降低器件制造成本。
一种瞬态电压抑制器，其包括P型衬底、形成于所述P型衬底上的N型外延层、形成于所述N型外延层表面的第一沟槽与第二沟槽、形成于所述第一沟槽表面的第一P型扩散区、形成于所述第二沟槽表面的第二P型扩散区、形成于所述第一沟槽与第二沟槽中及所述N型外延层上的P型外延层、贯穿所述P型外延层且延伸至所述第一沟槽与第二沟槽之间的N型外延层中的N型注入区、及形成于所述N型注入区表面的P型注入区，所述P型注入区与所述N型注入区构成第一二极管，所述N型注入区下方的N型外延层与所述P型衬底构成第二二极管，所述第一沟槽上方的P型外延层、所述第一沟槽中的P型外延层、所述第一P型扩散区与所述N型外延层构成第三二极管，所述第一沟槽下方的N型外延层与所述P型衬底构成第四二极管，所述第二沟槽上方的P型外延层、所述第二沟槽中的P型外延层、所述第二P型扩散区与所述N型外延层构成第五二极管，所述第一沟槽下方的N型外延层与所述P型衬底构成第六二极管。
在一种实施方式中，所述瞬态电压抑制器还包括形成于所述P型注入区、所述P型外延层、所述N型注入区上的第一金属层，所述第一金属层用于连接外部电路。
在一种实施方式中，所述瞬态电压抑制器还包括形成于所述P型衬底远离所述N型外延层一侧的第二金属层，所述第二金属层用于连接外部电路。
在一种实施方式中，所述N型注入区下方的N型外延层的厚度大于所述第一P型扩散区下方的N型外延层的厚度以及大于所述第二P型扩散区下方的N型外延层的厚度。
在一种实施方式中，所述第一二极管与所述第二二极管的负极对接，所述第一二极管与所述第二二极管组成第一支路，所述第三二极管与所述第四二极管的负极对接，所述第三二极管与所述第四二极管组成第二支路，所述第五二极管与所述第六二极管的负极对接，所述第五二极管与所述第六二极管组成第三支路，所述第一支路、第二支路及第三支路并联。
一种瞬态电压抑制器的制作方法，其包括以下步骤：
提供P型衬底，在所述P型衬底上形成N型外延层，在所述N型外延层表面形成氧化硅层，形成贯穿所述氧化硅层且延伸至所述N型外延层中的第一沟槽与第二沟槽；
利用所述第一沟槽与第二沟槽进行P型扩散，从而在所述第一沟槽的表面形成第一P型扩散区及在所述第二沟槽的表面形成第二P型扩散区；
去除氧化硅层，在所述第一沟槽与第二沟槽中、所述N型外延层表面形成P型外延层；
对所述第一沟槽与所述第二沟槽之间的P型外延层及部分N型外延层进行N型离子注入与热退火，从而形成贯穿所述P型外延层且延伸至所述N型外延层中的N型注入区；及
使用光刻胶作为掩膜，在所述N型注入区表面进行P型离子注入，从而在所述N型注入区表面形成P型注入区。
在一种实施方式中，所述制作方法还包括以下步骤：在所述P型注入区、所述P型外延层、所述N型注入区上的形成第一金属层，所述第一金属层用于连接外部电路。
在一种实施方式中，所述方法还包括如下步骤：在所述P型衬底远离所述N型外延层一侧形成第二金属层，所述第二金属层用于连接外部电路。
在一种实施方式中，所述N型注入区下方的N型外延层的厚度大于所述第一P型扩散区下方的N型外延层的厚度以及大于所述第二P型扩散区下方的N型外延层的厚度。
在一种实施方式中，所述第一二极管与所述第二二极管的负极对接，所述第一二极管与所述第二二极管组成第一支路，所述第三二极管与所述第四二极管的负极对接，所述第三二极管与所述第四二极管组成第二支路，所述第五二极管与所述第六二极管的负极对接，所述第五二极管与所述第六二极管组成第三支路，所述第一支路、第二支路及第三支路并联。
本发明提出的瞬态电压抑制器，在传统保护器件结构基础上，通过优化设计和工艺改进使多个二极管集成到一起，器件面积小，工艺难度低，减小了器件制造成本。另外，三支保护支路并联，降低了寄生电容。此外，改进后的结构能实现双路双向保护功能，器件的保护特性和可靠性都得到了提升。
【附图说明】
为了更清楚地说明本发明实施例中的技术方案，下面将对实施例描述中所使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其它的附图，其中：
图1是本发明瞬态电压抑制器的结构示意图。
图2是图1所示瞬态电压抑制器的等效电路示意图。
图3是图1所示瞬态电压抑制器的制作方法的流程图。
图4-图8是图3所示制作方法的各步骤的结构示意图。
【主要元件符号说明】
瞬态电压抑制器100；P型衬底101；N型外延层102、形成于所述N型外延层102；第一沟槽103；第二沟槽104；第一P型扩散区105；第二P型扩散区106；P型外延层107；N型注入区108；P型注入区109；第一金属层110；第二金属层111。所述第一金属层110与所述第二金属层111；第一二极管121；第二二极管122；第三二极管123；第四二极管124；第五二极管125；第六二极管126；步骤S1-S6
【具体实施方式】
下面将对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅是本发明的一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其它实施例，都属于本发明保护的范围。
为解决现有技术瞬态电压抑制器面积大，工艺难度高，器件制造成本高等技术问题，本发明提供一种改进后的瞬态电压抑制器100，请参阅图1，图1是本发明瞬态电压抑制器100的结构示意图。所述瞬态电压抑制器100包括P型衬底101、形成于所述P型衬底101上的N型外延层102、形成于所述N型外延层102表面的第一沟槽103与第二沟槽104、形成于所述第一沟槽103表面的第一P型扩散区105、形成于所述第二沟槽104表面的第二P型扩散区106、形成于所述第一沟槽103与第二沟槽104中及所述N型外延层102上的P型外延层107、贯穿所述P型外延层107且延伸至所述第一沟槽105与第二沟槽106之间的N型外延层102中的N型注入区108、及形成于所述N型注入区108表面的P型注入区109、形成于所述P型注入区109、所述P型外延层107、所述N型注入区108上的第一金属层110、形成于所述P型衬底101远离所述N型外延层102一侧的第二金属层111。所述第一金属层110与所述第二金属层111用于连接外部电路。
本实施方式中，所述N型注入区108下方的N型外延层102的厚度大于所述第一P型扩散区105下方的N型外延层102的厚度以及大于所述第二P型扩散区106下方的N型外延层102的厚度。
进一步地，请参阅图2，图2是图1所示瞬态电压抑制器100的等效电路示意图。所述P型注入区109与所述N型注入区108构成第一二极管121，所述N型注入区108下方的N型外延层102与所述P型衬底101构成第二二极管122，所述第一沟槽103上方的P型外延层107、所述第一沟槽103中的P型外延层107、所述第一P型扩散区105与所述N型外延层102构成第三二极管123，所述第一沟槽103下方的N型外延层102与所述P型衬底101构成第四二极管124，所述第二沟槽104上方的P型外延层107、所述第二沟槽104中的P型外延层107、所述第二P型扩散区106与所述N型外延层102构成第五二极管125，所述第一沟槽104下方的N型外延层102与所述P型衬底101构成第六二极管126。
所述第一二极管121与所述第二二极管122的负极对接，所述第一二极管121与所述第二二极管122组成第一支路，所述第三二极管123与所述第四二极管124的负极对接，所述第三二极管123与所述第四二极管124组成第二支路，所述第五二极管125与所述第六二极管126的负极对接，所述第五二极管125与所述第六二极管126组成第三支路，所述第一支路、第二支路及第三支路并联。
请参阅图3-图8，图3是图1所示瞬态电压抑制器100的制作方法的流程图，图4-图8是图3所示制作方法的各步骤的结构示意图。所述瞬态电压抑制器100的制作方法包括以下步骤S1-S6。
步骤S1，请参阅图4，提供P型衬底101，在所述P型衬底101上形成N型外延层102，在所述N型外延层102表面形成氧化硅层131，形成贯穿所述氧化硅层131且延伸至所述N型外延层102中的第一沟槽103与第二沟槽104。
步骤S2，请参阅图5，利用所述第一沟槽103与第二沟槽104进行P型扩散，从而在所述第一沟槽103的表面形成第一P型扩散区105及在所述第二沟槽104的表面形成第二P型扩散区106。
步骤S3，请参阅图6，去除氧化硅层131，在所述第一沟槽103与第二沟槽104中、所述N型外延层102表面形成P型外延层107；
步骤S4，请参阅图7，对所述第一沟槽103与所述第二沟槽104之间的P型外延层107及部分N型外延层102进行N型离子注入与热退火，从而形成贯穿所述P型外延层107且延伸至所述N型外延层102中的N型注入区108。
步骤S5，请参阅图8，使用光刻胶作为掩膜，在所述N型注入区108表面进行P型离子注入，从而在所述N型注入区108表面形成P型注入区109。
步骤S6，请参阅图1，在所述P型注入区109、所述P型外延层107、所述N型注入区108上的形成第一金属层110，及在所述P型衬底101远离所述N型外延层102一侧形成第二金属层111，所述第一金属层110用于连接外部电路，所述第二金属层111用于连接外部电路。
本发明提出的瞬态电压抑制器100，在传统保护器件结构基础上，通过优化设计和工艺改进使多个二极管集成到一起，器件面积小，工艺难度低，减小了器件制造成本。另外，三支保护支路并联，降低了寄生电容。此外，改进后的结构能实现双路双向保护功能，器件的保护特性和可靠性都得到了提升。
以上所述的仅是本发明的实施方式，在此应当指出，对于本领域的普通技术人员来说，在不脱离本发明创造构思的前提下，还可以做出改进，但这些均属于本发明的保护范围。
Claims (10)
1.一种瞬态电压抑制器，其特征在于：所述瞬态电压抑制器包括P型衬底、形成于所述P型衬底上的N型外延层、形成于所述N型外延层表面的第一沟槽与第二沟槽、形成于所述第一沟槽表面的第一P型扩散区、形成于所述第二沟槽表面的第二P型扩散区、形成于所述第一沟槽与第二沟槽中及所述N型外延层上的P型外延层、贯穿所述P型外延层且延伸至所述第一沟槽与第二沟槽之间的N型外延层中的N型注入区、及形成于所述N型注入区表面的P型注入区，所述P型注入区与所述N型注入区构成第一二极管，所述N型注入区下方的N型外延层与所述P型衬底构成第二二极管，所述第一沟槽上方的P型外延层、所述第一沟槽中的P型外延层、所述第一P型扩散区与所述N型外延层构成第三二极管，所述第一沟槽下方的N型外延层与所述P型衬底构成第四二极管，所述第二沟槽上方的P型外延层、所述第二沟槽中的P型外延层、所述第二P型扩散区与所述N型外延层构成第五二极管，所述第一沟槽下方的N型外延层与所述P型衬底构成第六二极管。
2.如权利要求1所述的瞬态电压抑制器，其特征在于：所述瞬态电压抑制器还包括形成于所述P型注入区、所述P型外延层、所述N型注入区上的第一金属层，所述第一金属层用于连接外部电路。
3.如权利要求2所述的瞬态电压抑制器，其特征在于：所述瞬态电压抑制器还包括形成于所述P型衬底远离所述N型外延层一侧的第二金属层，所述第二金属层用于连接外部电路。
4.如权利要求1所述的瞬态电压抑制器，其特征在于：所述N型注入区下方的N型外延层的厚度大于所述第一P型扩散区下方的N型外延层的厚度以及大于所述第二P型扩散区下方的N型外延层的厚度。
5.如权利要求1所述的瞬态电压抑制器，其特征在于：所述第一二极管与所述第二二极管的负极对接，所述第一二极管与所述第二二极管组成第一支路，所述第三二极管与所述第四二极管的负极对接，所述第三二极管与所述第四二极管组成第二支路，所述第五二极管与所述第六二极管的负极对接，所述第五二极管与所述第六二极管组成第三支路，所述第一支路、第二支路及第三支路并联。
6.一种瞬态电压抑制器的制作方法，其包括以下步骤：
提供P型衬底，在所述P型衬底上形成N型外延层，在所述N型外延层表面形成氧化硅层，形成贯穿所述氧化硅层且延伸至所述N型外延层中的第一沟槽与第二沟槽；
利用所述第一沟槽与第二沟槽进行P型扩散，从而在所述第一沟槽的表面形成第一P型扩散区及在所述第二沟槽的表面形成第二P型扩散区；
去除氧化硅层，在所述第一沟槽与第二沟槽中、所述N型外延层表面形成P型外延层；
对所述第一沟槽与所述第二沟槽之间的P型外延层及部分N型外延层进行N型离子注入与热退火，从而形成贯穿所述P型外延层且延伸至所述N型外延层中的N型注入区；及
使用光刻胶作为掩膜，在所述N型注入区表面进行P型离子注入，从而在所述N型注入区表面形成P型注入区。
7.如权利要求6所述的瞬态电压抑制器的制作方法，其特征在于：所述制作方法还包括以下步骤：在所述P型注入区、所述P型外延层、所述N型注入区上的形成第一金属层，所述第一金属层用于连接外部电路。
8.如权利要求7所述的瞬态电压抑制器的制作方法，其特征在于：所述方法还包括如下步骤：在所述P型衬底远离所述N型外延层一侧形成第二金属层，所述第二金属层用于连接外部电路。
9.如权利要求6所述的瞬态电压抑制器的制作方法，其特征在于：所述N型注入区下方的N型外延层的厚度大于所述第一P型扩散区下方的N型外延层的厚度以及大于所述第二P型扩散区下方的N型外延层的厚度。
10.如权利要求6所述的瞬态电压抑制器的制作方法，其特征在于：所述第一二极管与所述第二二极管的负极对接，所述第一二极管与所述第二二极管组成第一支路，所述第三二极管与所述第四二极管的负极对接，所述第三二极管与所述第四二极管组成第二支路，所述第五二极管与所述第六二极管的负极对接，所述第五二极管与所述第六二极管组成第三支路，所述第一支路、第二支路及第三支路并联。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201711314661.1A CN108054164B (zh) | 2017-12-12 | 2017-12-12 | 瞬态电压抑制器及其制作方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201711314661.1A CN108054164B (zh) | 2017-12-12 | 2017-12-12 | 瞬态电压抑制器及其制作方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN108054164A true CN108054164A (zh) | 2018-05-18 |
| CN108054164B CN108054164B (zh) | 2020-08-28 |
Family
ID=62123529
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201711314661.1A Expired - Fee Related CN108054164B (zh) | 2017-12-12 | 2017-12-12 | 瞬态电压抑制器及其制作方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN108054164B (zh) |
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| SE01 | Entry into force of request for substantive examination | ||
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| TA01 | Transfer of patent application right | ||
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| GR01 | Patent grant | ||
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