CN108063138B - 瞬态电压抑制器及其制作方法 - Google Patents

Abstract

本发明提供一种瞬态电压抑制器及其制作方法。所述瞬态电压抑制器包括P型衬底、形成于所述P型衬底上的N型外延层、贯穿所述N型外延层并延伸至所述P型衬底的第一P型多晶硅及第二P型多晶硅、形成于所述N型外延层远离所述P型衬底的表面的第一沟槽与第二沟槽、形成于所述第一沟槽内表面的第一N型掺杂区、形成于所述第二沟槽内表面的第二N型掺杂区、形成于所述第一沟槽中的所述第一N型掺杂区表面的第三P型多晶硅、形成于所述第二沟槽中的所述第二N型掺杂区表面的第四P型多晶硅，所述第三P型多晶硅还与所述第四P型多晶硅连接。所述瞬态电压抑制器具有器件面积小，工艺难度低，制造成本低、保护特性和可靠性较高的优点。

Description

瞬态电压抑制器及其制作方法

【技术领域】

本发明涉及半导体芯片制造技术领域，特别地，涉及一种瞬态电压抑制器及其制作方法。

【背景技术】

瞬态电压抑制器(TVS)是一种用来保护敏感半导体器件，使其免遭瞬态电压浪涌破坏而特别设计的固态半导体器件，它具有箝位系数小、体积小、响应快、漏电流小和可靠性高等优点，因而在电压瞬变和浪涌防护上得到了广泛的应用。静电放电(ESD)以及其他一些电压浪涌形式随机出现的瞬态电压，通常存在于各种电子器件中。随着半导体器件日益趋向小型化、高密度和多功能，电子器件越来越容易受到电压浪涌的影响，甚至导致致命的伤害。从静电放电到闪电等各种电压浪涌都能诱导瞬态电流尖峰，瞬态电压抑制器通常用来保护敏感电路受到浪涌的冲击。基于不同的应用，瞬态电压抑制器可以通过改变浪涌放电通路和自身的箝位电压来起到电路保护作用。

低电容瞬态电压抑制器适用于高频电路的保护器件，因为它可以减少寄生电容对电路的干扰，降低高频电路信号的衰减。为了改善瞬态电压抑制器的反向特性，提高器件可靠性。通常采用保护环结构和金属场板结构。但是这两种结构引入的附加电容大，而且器件面积大，降低了器件性能，提高了器件制造成本。特别是，一种目前常用的瞬态电压抑制器的结构的输入/输出电容就相当于一个齐纳二极管的电容，容易存在附加电容较大、器件面积较大、低了器件性能、提高器件制造成本等技术问题。

【发明内容】

针对现有方法的不足，提出了一种具有较小电容的瞬态电压抑制器，且提高了器件性能，降低了器件制造成本。

一种瞬态电压抑制器，其特包括P型衬底、形成于所述P型衬底上的N型外延层、贯穿所述N型外延层并延伸至所述P型衬底的第一P型多晶硅及第二P型多晶硅、形成于所述N型外延层远离所述P型衬底的表面的第一沟槽与第二沟槽、形成于所述第一沟槽内表面的第一N型掺杂区、形成于所述第二沟槽内表面的第二N型掺杂区、形成于所述第一沟槽中的所述第一N型掺杂区表面的第三P型多晶硅、形成于所述第二沟槽中的所述第二N型掺杂区表面的第四P型多晶硅，所述第三P型多晶硅还与所述第四P型多晶硅连接。

作为一种实施方式，所述瞬态电压抑制器中，所述瞬态电压抑制器还包括第一部分金属层、第二部分金属层及第三部分金属层，所述第三P型多晶硅与所述第四P型多晶硅通过所述第一部分金属层连接且作为所述瞬态电压抑制器的第一接线端，所述第一P型多晶硅与所述第二部分金属层连接且作为所述瞬态电压抑制器的第二接线端，所述第二P型多晶硅与所述第三部分金属层连接且作为所述瞬态电压抑制器的第三接线端。

作为一种实施方式，所述瞬态电压抑制器中，所述瞬态电压抑制器还包括形成于所述N型外延层表面的氧化层，所述氧化层包括贯穿的第一通孔、第二通孔、第三通孔及第四通孔，所述第一部分金属层、第二部分金属层及第三部分金属层形成于所述氧化层表面，所述第一部分金属层分别通过所述第三通孔、第四通孔与所述第三P型多晶硅、第四P型多晶硅连接，所述第二部分金属层通过所述第三通孔与所述第一P型多晶硅连接，所述第三部分金属层通过所述第四通孔与所述第二P型多晶硅连接。

作为一种实施方式，所述瞬态电压抑制器中，所述第一接线端为所述瞬态电压抑制器的输出端，所述第二接线端为所述瞬态电压抑制器的一个输入端，所述第二接线端为所述瞬态电压抑制器的另一个输入端。

作为一种实施方式，所述瞬态电压抑制器中，述第二P型多晶硅、所述P型衬底于所述N型外延层形成第二二极管，所述N型外延层、所述第一N型掺杂区、所述第三P型多晶硅形成第三二极管；所述N型延层、所述第二N型掺杂区、所述第四P型多晶硅形成第四二极管，所述第三二极管与所述第四二极管均为PIN二极管，所述第一二极管与所述第二二极管为齐纳二极管。

一种瞬态电压抑制器的制作方法，其包括如下步骤：

提供P型衬底，在所述P型衬底制作N型外延层，在所述N型外延层表面形成氧化层；

利用第一光刻胶作为掩膜，刻蚀所述氧化层从而在所述氧化层中形成贯穿的第一通孔与第二通孔，去除第一光刻胶，通过所述第一通孔与第二通孔对所述N型外延层进行沟槽蚀刻从而形成贯穿所述N型外延层并延伸至所述P型衬底的两个深沟槽；

在所述两个深沟槽中填充P型多晶硅从而在所述两个深沟槽中分别形成第一P型多晶硅与第二P型多晶硅；

利用第二光刻胶作为掩膜，刻蚀所述氧化层从而在所述氧化层中形成贯穿的第三通孔与第四通孔，去除第二光刻胶，通过所述第三通孔与所述第四通孔对所述N型外延层进行沟槽蚀刻从而在所述N型外延层内形成与所述第三通孔对应的第一沟槽及与所述第四通孔对应的第二沟槽；

在所述第一沟槽内表面形成第一N型掺杂区及在所述第二沟槽内表面分别形成第二N型掺杂区；及

在所述第一沟槽中所述第一N型掺杂区表面形成第三P型多晶硅及在所述第二沟槽中所述第二N型掺杂区表面形成第四P型多晶硅，其中所述第三P型多晶硅还用于与所述第四P型多晶硅相连。

作为一种实施方式，所述制作方法还包括以下步骤：

在所述氧化层上形成第一部分金属层、第二部分金属层及第三部分金属层，其中，所述第一部分金属层分别通过所述第三通孔、第四通孔与所述第三P型多晶硅、第四P型多晶硅连接且作为所述瞬态电压抑制器的第一接线端，所述第二部分金属层通过所述第三通孔与所述第一P型多晶硅连接且作为所述瞬态电压抑制器的第二接线端，所述第三部分金属层通过所述第四通孔与所述第二P型多晶硅连接且作为所述瞬态电压抑制器的第三接线端。

作为一种实施方式，在所述两个深沟槽中填充P型多晶硅从而在所述两个深沟槽中分别形成第一P型多晶硅与第二P型多晶硅的步骤包括：

在所述两个深沟槽及所述氧化层表面形成第一P型多晶硅层；

去除所述氧化层表面的第一P型多晶硅层，且所述两个深沟槽中留下的所述第一P型多晶硅层分别作为所述第一P型多晶硅及所述第二P型多晶硅。

作为一种实施方式，在所述第一沟槽内表面形成第一N型掺杂区及在所述第二沟槽内表面分别形成第二N型掺杂区的步骤包括：

通过所述第一沟槽及所述第二沟槽对所述N型外延层进行N型扩散从而在所述第一沟槽与所述第二沟槽表面形成所述第一N型掺杂区与所述第二N型掺杂区。

作为一种实施方式，在所述第一沟槽中所述第一N型掺杂区表面形成第三P型多晶硅及在所述第二沟槽中所述第二N型掺杂区表面形成第四P型多晶硅的步骤包括：

在所述氧化层上、所述第一、第二、第三及第四通孔中、所述第一沟槽的第一N型掺杂区上、所述第二沟槽的第二N型掺杂区上形成第二P型多晶硅层；

去除所述氧化层表面、所述第一、第二、第三及第四通孔中的第二P型多晶硅层，从而形成位于所述第一沟槽中的第一N型掺杂区上的第三P型多晶硅及位于所述第二沟槽中的第二N型掺杂区上的第四P型多晶硅。

相较于现有技术，本发明提出了一种瞬态电压抑制器及其制作方法中，所述瞬态电压抑制器通过工艺改进，其等效电路相当于四支二极管集成到一起，降低了器件寄生电容，器件面积小，工艺难度低，减小了器件制造成本。改进后的瞬态电压抑制器的保护特性和可靠性都得到了提升。特别是，所述第一N型掺杂区与所述第二N型掺杂区位于所述N型外延层与所述第三P型多晶硅与所述第四P型多晶硅之间，相当于形成了PIN二极管，由于PIN二极管的电容远小于齐纳二极管，因此两者串联后，大幅减小了所述瞬态电压抑制器的输入/输出电容，使得器件面积较小，工艺难度较低，提高了器件的性能，减小了器件制造成本。

【附图说明】

为了更清楚地说明本发明实施例中的技术方案，下面将对实施例描述中所使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其它的附图，其中：

图1是本发明瞬态电压抑制器的结构示意图。

图2是图1所示瞬态电压抑制器的等效电路示意图。

图3是图1所示瞬态电压抑制器的制作方法的流程图。

图4-图14是图3所示制作方法的各步骤的结构示意图。

【主要元件符号说明】

瞬态电压抑制器100；P型衬底101；N型外延层102；第一P型多晶硅103；第二P型多晶硅104；第一沟槽105；第二沟槽106；第一N型掺杂区107；第二N型掺杂区108；第三P型多晶硅109；第四P型多晶硅110；氧化层111；第一通孔112；第二通孔113；第三通孔114；第四通孔115；第一部分金属层116；第二部分金属层117；第三部分金属层118；第一接线端121；第二接线端122；第二接线端123；第一二极管131；第二二极管132；第三二极管133；第四二极管134；步骤S1～S7

【具体实施方式】

下面将对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅是本发明的一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其它实施例，都属于本发明保护的范围。

为解决现有技术瞬态电压抑制器面积大，工艺难度高，器件制造成本高等技术问题，本发明提供一种改进后的瞬态电压抑制器，请参阅图1，图1是本发明瞬态电压抑制器100的结构示意图。所述瞬态电压抑制器100包括P型衬底101、形成于所述P型衬底101上的N型外延层102、贯穿所述N型外延层102并延伸至所述P型衬底101的第一P型多晶硅103及第二P型多晶硅104、形成于所述N型外延层102远离所述P型衬底101的表面的第一沟槽105与第二沟槽106、形成于所述第一沟槽105内表面的第一N型掺杂区107、形成于所述第二沟槽106内表面的第二N型掺杂区108、形成于所述第一沟槽105中的所述第一N型掺杂区107表面的第三P型多晶硅109、形成于所述第二沟槽106中的所述第二N型掺杂区108表面的第四P型多晶硅110、形成于所述N型外延层102表面的氧化层111、贯穿所述氧化层111的第一通孔112、第二通孔113、第三通孔114及第四通孔115、形成于所述氧化层111上的第一部分金属层116、第二部分金属层117及第三部分金属层118。

所述第三P型多晶硅109还与所述第四P型多晶硅110连接，具体地，所述第三P型多晶硅109与所述第四P型多晶硅110通过所述第一部分金属层116连接且作为所述瞬态电压抑制器100的第一接线端121，所述第一P型多晶硅103与所述第二部分金属层117连接且作为所述瞬态电压抑制器100的第二接线端122，所述第二P型多晶硅104与所述第三部分金属层118连接且作为所述瞬态电压抑制器100的第三接线端123。其中，所述第一部分金属层116分别通过所述第三通孔114、第四通孔115与所述第三P型多晶硅109、第四P型多晶硅110连接，所述第二部分金属层117通过所述第一通孔112与所述第一P型多晶硅109连接，所述第三部分金属层118通过所述第二通孔113与所述第二P型多晶硅110连接。

本实施方式中，所述第一接线端121为所述瞬态电压抑制器100的输出端，所述第二接线端122为所述瞬态电压抑制器100的一个输入端，所述第二接线端123为所述瞬态电压抑制器100的另一个输入端。所述氧化层111的材料可以包括二氧化硅。

进一步地，请参阅图2，图2是图1所示瞬态电压抑制器100的等效电路示意图。所述第一P型多晶硅103、所述P型衬底101于所述N型外延层102可以形成第一二极管131；所述第二P型多晶硅104、所述P型衬底101于所述N型外延层102可以形成第二二极管132，所述N型外延层102、所述第一N型掺杂区107、所述第三P型多晶硅109可以形成第三二极管133；所述N型延层102、所述第二N型掺杂区108、所述第四P型多晶硅110可以形成第四二极管134。其中，所述第三二极管133与所述第四二极管134中，所述第一N型掺杂区107与所述第二N型掺杂区109位于PN结之间，使得所述第三二极管133与所述第四二极管134形成PIN二极管。所述第一二极管131与所述第二二极管132可以是齐纳二极管。由于PIN二极管的电容远小于齐纳二极管，因此两者串联后，大幅减小了所述瞬态电压抑制器100的输入/输出电容，使得器件面积较小，工艺难度较低，提高了器件的性能，减小了器件制造成本。

请参阅图3-图14，图3是图1所示瞬态电压抑制器100的制作方法的流程图，图4-图14是图3所示制作方法的各步骤的结构示意图。所述瞬态电压抑制器100的制作方法包括以下步骤S1～S7。

步骤S1，请参阅图4，提供P型衬底101，在所述P型衬底101制作N型外延层102，在所述N型外延层102表面形成氧化层111。所述P型衬底101为P型硅片。所述氧化层111的材料可以为二氧化硅，具体地，本实施方式中，所述氧化层111可以通过对所述N型外延层102的上表面进行热氧化而形成。

步骤S2，请参阅图5及图6，利用第一光刻胶作为掩膜，刻蚀所述氧化层111从而在所述氧化层111中形成贯穿的第一通孔112与第二通孔113，去除第一光刻胶，通过所述第一通孔112与第二通孔113对所述N型外延层102进行沟槽蚀刻从而形成贯穿所述N型外延层102并延伸至所述P型衬底101的两个深沟槽。其中，刻蚀所述氧化层111可以采用干法蚀刻方法。

步骤S3，请参阅图7及图8，在所述两个深沟槽中填充P型多晶硅从而在所述两个深沟槽中分别形成第一P型多晶硅103与第二P型多晶硅104。

所述步骤S3可以包括以下步骤：

在所述两个深沟槽及所述氧化层111表面形成第一P型多晶硅层；及

去除所述氧化层111表面的第一P型多晶硅层，且所述两个深沟槽中留下的所述第一P型多晶硅层分别作为所述第一P型多晶硅103及所述第二P型多晶硅104。

步骤S4，请参阅图9、图10及图11，利用第二光刻胶作为掩膜，刻蚀所述氧化层111从而在所述氧化层111中形成贯穿的第三通孔114与第四通孔115，去除第二光刻胶，通过所述第三通孔114与所述第四通孔115对所述N型外延层102进行沟槽蚀刻从而在所述N型外延层102内形成与所述第三通孔114对应的第一沟槽105及与所述第四通孔115对应的第二沟槽106。其中，刻蚀所述氧化层111可以采用干法蚀刻方法。

步骤S5，请参阅图12，在所述第一沟槽105内表面形成第一N型掺杂区107及在所述第二沟槽106内表面分别形成第二N型掺杂区108。

所述步骤S5中，通过所述第一沟槽105及所述第二沟槽106对所述N型外延层102进行N型扩散从而在所述第一沟槽105与所述第二沟槽106表面形成所述第一N型掺杂区107与所述第二N型掺杂区106。

步骤S6，请参阅图13及图14，在所述第一沟槽105中所述第一N型掺杂区107表面形成第三P型多晶硅109及在所述第二沟槽106中所述第二N型掺杂区108表面形成第四P型多晶硅110。

所述步骤S6可以包括如下步骤：

在所述氧化层111上、所述第一、第二、第三及第四通孔112-115中、所述第一沟槽105的第一N型掺杂区107上、所述第二沟槽106的第二N型掺杂区108上形成第二P型多晶硅层；及

去除所述氧化层111表面、所述第一、第二、第三及第四通孔112-115中的第二P型多晶硅层，从而形成位于所述第一沟槽105中的第一N型掺杂区107上的第三P型多晶硅109及位于所述第二沟槽106中的第二N型掺杂区108上的第四P型多晶硅110。

步骤S7，请参阅图1，在所述氧化层111上形成第一部分金属层116、第二部分金属层117及第三部分金属层118，其中，所述第一部分金属层116分别通过所述第三通孔114、第四通孔115与所述第三P型多晶硅109、第四P型多晶硅110连接且作为所述瞬态电压抑制器100的第一接线端121，所述第二部分金属层117通过所述第一通孔112与所述第一P型多晶硅103连接且作为所述瞬态电压抑制器100的第二接线端122，所述第三部分金属层118通过所述第二通孔113与所述第二P型多晶硅104连接且作为所述瞬态电压抑制器100的第三接线端123。

相较于现有技术，本发明提出了一种瞬态电压抑制器100及其制作方法中，所述瞬态电压抑制器100通过工艺改进，其等效电路相当于四支二极管131-134集成到一起，降低了器件寄生电容，器件面积小，工艺难度低，减小了器件制造成本。改进后的瞬态电压抑制器100的保护特性和可靠性都得到了提升。特别是，所述第一N型掺杂区107与所述第二N型掺杂区108位于所述N型外延层102与所述第三P型多晶硅109与所述第四P型多晶硅110之间，相当于形成了PIN二极管，由于PIN二极管的电容远小于齐纳二极管，因此两者串联后，大幅减小了所述瞬态电压抑制器100的输入/输出电容，使得器件面积较小，工艺难度较低，提高了器件的性能，减小了器件制造成本。

以上所述的仅是本发明的实施方式，在此应当指出，对于本领域的普通技术人员来说，在不脱离本发明创造构思的前提下，还可以做出改进，但这些均属于本发明的保护范围。

Claims (10)

1.一种瞬态电压抑制器，其特征在于：所述瞬态电压抑制器包括P型衬底、形成于所述P型衬底上的N型外延层、贯穿所述N型外延层并延伸至所述P型衬底的第一P型多晶硅及第二P型多晶硅、形成于所述N型外延层远离所述P型衬底的表面的第一沟槽与第二沟槽、形成于所述第一沟槽内表面的第一N型掺杂区、形成于所述第二沟槽内表面的第二N型掺杂区、形成于所述第一沟槽中的所述第一N型掺杂区表面的第三P型多晶硅、形成于所述第二沟槽中的所述第二N型掺杂区表面的第四P型多晶硅，所述第三P型多晶硅还与所述第四P型多晶硅连接。

2.如权利要求1所述的瞬态电压抑制器，其特征在于：所述瞬态电压抑制器还包括第一部分金属层、第二部分金属层及第三部分金属层，所述第三P型多晶硅与所述第四P型多晶硅通过所述第一部分金属层连接且作为所述瞬态电压抑制器的第一接线端，所述第一P型多晶硅与所述第二部分金属层连接且作为所述瞬态电压抑制器的第二接线端，所述第二P型多晶硅与所述第三部分金属层连接且作为所述瞬态电压抑制器的第三接线端。

3.如权利要求2所述的瞬态电压抑制器，其特征在于：所述瞬态电压抑制器还包括形成于所述N型外延层表面的氧化层，所述氧化层包括贯穿的第一通孔、第二通孔、第三通孔及第四通孔，所述第一部分金属层、第二部分金属层及第三部分金属层形成于所述氧化层表面，所述第一部分金属层分别通过所述第三通孔、第四通孔与所述第三P型多晶硅、第四P型多晶硅连接，所述第二部分金属层通过所述第三通孔与所述第一P型多晶硅连接，所述第三部分金属层通过所述第四通孔与所述第二P型多晶硅连接。

4.如权利要求2所述的瞬态电压抑制器，其特征在于：所述第一接线端为所述瞬态电压抑制器的输出端，所述第二接线端为所述瞬态电压抑制器的一个输入端，所述第二接线端为所述瞬态电压抑制器的另一个输入端。

5.如权利要求1所述的瞬态电压抑制器，其特征在于：所述第二P型多晶硅、所述P型衬底于所述N型外延层形成第二二极管，所述N型外延层、所述第一N型掺杂区、所述第三P型多晶硅形成第三二极管；所述N型延层、所述第二N型掺杂区、所述第四P型多晶硅形成第四二极管，所述第三二极管与所述第四二极管均为PIN二极管，所述第二二极管为齐纳二极管。

6.一种瞬态电压抑制器的制作方法，其包括如下步骤：

提供P型衬底，在所述P型衬底制作N型外延层，在所述N型外延层表面形成氧化层；

利用第一光刻胶作为掩膜，刻蚀所述氧化层从而在所述氧化层中形成贯穿的第一通孔与第二通孔，去除第一光刻胶，通过所述第一通孔与第二通孔对所述N型外延层进行沟槽蚀刻从而形成贯穿所述N型外延层并延伸至所述P型衬底的两个深沟槽；

在所述两个深沟槽中填充P型多晶硅从而在所述两个深沟槽中分别形成第一P型多晶硅与第二P型多晶硅；

利用第二光刻胶作为掩膜，刻蚀所述氧化层从而在所述氧化层中形成贯穿的第三通孔与第四通孔，去除第二光刻胶，通过所述第三通孔与所述第四通孔对所述N型外延层进行沟槽蚀刻从而在所述N型外延层内形成与所述第三通孔对应的第一沟槽及与所述第四通孔对应的第二沟槽；

在所述第一沟槽内表面形成第一N型掺杂区及在所述第二沟槽内表面分别形成第二N型掺杂区；及

在所述第一沟槽中所述第一N型掺杂区表面形成第三P型多晶硅及在所述第二沟槽中所述第二N型掺杂区表面形成第四P型多晶硅，其中所述第三P型多晶硅还用于与所述第四P型多晶硅相连。

7.如权利要求6所述的瞬态电压抑制器的制作方法，其特征在于：所述制作方法还包括以下步骤：

在所述氧化层上形成第一部分金属层、第二部分金属层及第三部分金属层，其中，所述第一部分金属层分别通过所述第三通孔、第四通孔与所述第三P型多晶硅、第四P型多晶硅连接且作为所述瞬态电压抑制器的第一接线端，所述第二部分金属层通过所述第三通孔与所述第一P型多晶硅连接且作为所述瞬态电压抑制器的第二接线端，所述第三部分金属层通过所述第四通孔与所述第二P型多晶硅连接且作为所述瞬态电压抑制器的第三接线端。

8.如权利要求6所述的瞬态电压抑制器的制作方法，其特征在于：在所述两个深沟槽中填充P型多晶硅从而在所述两个深沟槽中分别形成第一P型多晶硅与第二P型多晶硅的步骤包括：

在所述两个深沟槽及所述氧化层表面形成第一P型多晶硅层；

去除所述氧化层表面的第一P型多晶硅层，且所述两个深沟槽中留下的所述第一P型多晶硅层分别作为所述第一P型多晶硅及所述第二P型多晶硅。

9.如权利要求6所述的瞬态电压抑制器的制作方法，其特征在于：在所述第一沟槽内表面形成第一N型掺杂区及在所述第二沟槽内表面分别形成第二N型掺杂区的步骤包括：

通过所述第一沟槽及所述第二沟槽对所述N型外延层进行N型扩散从而在所述第一沟槽与所述第二沟槽表面形成所述第一N型掺杂区与所述第二N型掺杂区。

10.如权利要求6所述的瞬态电压抑制器的制作方法，其特征在于：在所述第一沟槽中所述第一N型掺杂区表面形成第三P型多晶硅及在所述第二沟槽中所述第二N型掺杂区表面形成第四P型多晶硅的步骤包括：

在所述氧化层上、所述第一、第二、第三及第四通孔中、所述第一沟槽的第一N型掺杂区上、所述第二沟槽的第二N型掺杂区上形成第二P型多晶硅层；

去除所述氧化层表面、所述第一、第二、第三及第四通孔中的第二P型多晶硅层，从而形成位于所述第一沟槽中的第一N型掺杂区上的第三P型多晶硅及位于所述第二沟槽中的第二N型掺杂区上的第四P型多晶硅。

Images