TWI737915B - 暫態電壓抑制元件 - Google Patents

暫態電壓抑制元件 Download PDF

Info

Publication number
TWI737915B
TWI737915B TW107119389A TW107119389A TWI737915B TW I737915 B TWI737915 B TW I737915B TW 107119389 A TW107119389 A TW 107119389A TW 107119389 A TW107119389 A TW 107119389A TW I737915 B TWI737915 B TW I737915B
Authority
TW
Taiwan
Prior art keywords
doped region
region
transient voltage
area
doped
Prior art date
Application number
TW107119389A
Other languages
English (en)
Other versions
TW202005042A (zh
Inventor
劉育弦
陳志豪
Original Assignee
源芯半導體股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 源芯半導體股份有限公司 filed Critical 源芯半導體股份有限公司
Priority to TW107119389A priority Critical patent/TWI737915B/zh
Priority to CN201810810782.3A priority patent/CN110571280A/zh
Priority to US16/178,607 priority patent/US10629583B2/en
Publication of TW202005042A publication Critical patent/TW202005042A/zh
Application granted granted Critical
Publication of TWI737915B publication Critical patent/TWI737915B/zh

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/861—Diodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
    • H01L23/585—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries comprising conductive layers or plates or strips or rods or rings
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
    • H01L23/60—Protection against electrostatic charges or discharges, e.g. Faraday shields
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
    • H01L23/62—Protection against overvoltage, e.g. fuses, shunts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
    • H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
    • H01L27/0255—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using diodes as protective elements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/0814—Diodes only
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/861—Diodes
    • H01L29/8611—Planar PN junction diodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/861—Diodes
    • H01L29/866—Zener diodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

一種暫態電壓抑制元件，包括基底與第一暫態電壓抑制器。基底包括元件區與密封環區。密封環區環繞元件區。第一暫態電壓抑制器位於元件區中。第一暫態電壓抑制器包括具有第一導電型的第一井區、具有第二導電型的第一摻雜區以及具有第二導電型的第二摻雜區。第一井區位於元件區的基底中。第一摻雜區位於第一井區中。第二摻雜區位於第一井區中。具有第二導電型的第三摻雜區位於密封環區的基底中，第三摻雜區與第一摻雜區電性連接。

Description

暫態電壓抑制元件
本發明是有關於一種積體電路，且特別是有關於一種暫態電壓抑制元件。
一般而言，電子產品很容易受到突如其來且無法控制的靜電放電（ElectroStatic Discharge，ESD）或突波（Surge）的衝擊，而造成電子產品受到傷害而無法復原的問題。目前，對於電子產品的靜電放電或突波問題，使用暫態電壓抑制器（Transient Voltage Suppressor，TVS）是較為有效的解決方法。
隨著科技的進步，各類電子產品皆朝向高速、高效能、且輕薄短小的趨勢發展。在此趨勢下，暫態電壓抑制器對於靜電放電與突波的防護能力受到元件尺寸的縮小而隨之變弱，故無法承受較大功率的能量。因此，如何在有限的布局面積下提升元件對於靜電放電與突波的防護能力將成為重要的一門課題。
本發明提供一種暫態電壓抑制元件，其將密封環區中的摻雜區與暫態電壓抑制器電性連接，以增加元件有效面積，進而提升靜電放電與突波的耐受能力。
本發明提供一種暫態電壓抑制元件，包括基底與第一暫態電壓抑制器。基底包括元件區與密封環區。密封環區環繞元件區。第一暫態電壓抑制器位於元件區中。第一暫態電壓抑制器包括具有第一導電型的第一井區、具有第二導電型的第一摻雜區以及具有第二導電型的第二摻雜區。第一井區位於元件區的基底中。第一摻雜區位於第一井區中。第二摻雜區位於第一井區中。具有第二導電型的第三摻雜區位於密封環區的基底中，第三摻雜區與第一摻雜區電性連接。
在本發明的一實施例中，第二摻雜區位於第一摻雜區與第三摻雜區之間。
在本發明的一實施例中，第一摻雜區、第二摻雜區以及第三摻雜區彼此分離。
在本發明的一實施例中，第一摻雜區與第二摻雜區之間的第一井區上無閘極結構。
在本發明的一實施例中，暫態電壓抑制元件更包括：第二暫態電壓抑制器位於元件區中。第二暫態電壓抑制器包括具有第一導電型的第二井區、具有第二導電型的第五摻雜區以及具有第二導電型的第六摻雜區。第二井區位於元件區的基底中。第五摻雜區位於第二井區中。第六摻雜區位於第二井區中。具有第二導電型的第七摻雜區位於密封環區的基底中。
在本發明的一實施例中，第一摻雜區、第三摻雜區、第五摻雜區以及第七摻雜區電性連接至第一電壓，而第二摻雜區與第六摻雜區電性連接至第二電壓。第一電壓與第二電壓不同。
在本發明的一實施例中，第一摻雜區、第三摻雜區以及第六摻雜區電性連接至第一電壓，而第二摻雜區、第五摻雜區以及第七摻雜區電性連接至第二電壓。第一電壓與第二電壓不同。
在本發明的一實施例中，基底更包括切割道區。切割道區與密封環區相鄰，密封環區位於元件區與切割道區之間。
在本發明的一實施例中，暫態電壓抑制元件更包括具有第二導電型的第四摻雜區位於切割道區的基底中。第四摻雜區位於第三摻雜區旁且互相接觸。
在本發明的一實施例中，暫態電壓抑制元件更包括金屬層配置在基底上，第四摻雜區上無金屬層。
在本發明的一實施例中，第二暫態電壓抑制器的數量為多個。多個第二暫態電壓抑制器中的多個第二井區彼此分離，而不互相連接。
在本發明的一實施例中，第一暫態電壓抑制器與第二暫態電壓抑制器為具有雙向放電的稽納二極體（Zener diode with bi-directional discharge）。
在本發明的一實施例中，第一井區與第二井區皆為電性浮置。
在本發明的一實施例中，基底具有第二導電型，且為電性浮置。
基於上述，本發明將密封環區中的第三摻雜區與暫態電壓抑制器電性連接，以增加元件有效面積，進而提升靜電放電與突波的耐受能力。另外，本發明之暫態電壓抑制元件亦可在切割道區的基底中形成第四摻雜區，使得第四摻雜區與第三摻雜區互相接觸，以分流靜電放電電流或突波電流。
此外，由於暫態電壓抑制器的數量為多個，且多個暫態電壓抑制器皆為具有雙向放電的稽納二極體，其可將靜電放電電流或突波電流分流至元件區的兩側處的密封環區中的第三摻雜區與切割道區中的第四摻雜區，以降低等效電容，進而提升操作速度。
為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。
參照本實施例之圖式以更全面地闡述本發明。然而，本發明亦可以各種不同的形式體現，而不應限於本文中之實施例。圖式中的層與區域的厚度會為了清楚起見而放大。相同或相似之標號表示相同或相似之元件，以下段落將不再一一贅述。
在以下的實施例中，當第一導電型為P型，第二導電型為N型；當第一導電型為N型，第二導電型為P型。在本實施例中，可以第一導電型為P型，第二導電型為N型為例來實施。但本發明並不以此為限。
圖1是本發明第一實施例的一種暫態電壓抑制元件的上視示意圖。雖然圖1中僅繪示出1個元件區R1，但本發明不以此為限。在其他實施例中，亦可具有多個元件區R1，其藉由網格狀的切割道區R3彼此分隔。
請參照圖1，本發明第一實施例提供一種暫態電壓抑制元件1包括基底100。基底100包括元件區R1、密封環區R2以及切割道區R3。如圖1所示，密封環區R2是密閉環狀區域，其環繞元件區R1。切割道區R3與密封環區R2相鄰。切割道區R3亦是密閉環狀區域，其環繞密封環區R2，使得密封環區R2位於元件區R1與切割道區R3之間。在一實施例中，元件區R1用以配置暫態電壓抑制器、二極體等元件。密封環區R2提供保留空間以保護元件區R1中的內部電路不會受到因來自晶粒切割（die sawing）而造成損壞。切割道區R3於晶粒切割製程中提供給切割刀通過的空間，以將一整片晶圓切割為多個晶粒（或多個元件區R1）。
圖2A是圖1的線A-A’的剖面示意圖。圖2A可視為圖1的暫態電壓抑制元件1的一種剖面示意圖。
請參照圖2A，本實施例的暫態電壓抑制元件1a包括第一暫態電壓抑制器10位於元件區R1的基底100中。在本實施例中，第一暫態電壓抑制器10為具有雙向放電的稽納二極體（Zener diode with bi-directional discharge），但本發明不以此為限。
在一實施例中，基底100為電性浮置。基底100例如為半導體基底、半導體化合物基底或是絕緣層上有半導體基底（Semiconductor Over Insulator，SOI）。在本實施例中，基底100可具有N型摻雜。但本發明並不以此為限，在其他實施例中，基底100亦可具有P型摻雜。
具體來說，第一暫態電壓抑制器10包括具有第一導電型的第一井區102、具有第二導電型的第一摻雜區104以及具有第二導電型的第二摻雜區106。
第一井區102位於元件區R1的基底100中。在一實施例中，第一井區102是P型井區且為電性浮置。
第一摻雜區104位於第一井區102中；第二摻雜區106位於第一井區102中。在一實施例中，第一摻雜區104與第二摻雜區106彼此分離而不相連。第一摻雜區104與第一井區102具有不同導電型，其構成一個二極體。第二摻雜區106與第一井區102亦具有不同導電型，構成另一個二極體。第一摻雜區104的摻雜濃度與第二摻雜區106的摻雜濃度相同，但本發明不以此為限。
如圖2A所示，除了第一摻雜區104之外以及第二摻雜區106之外，第一井區102中並未具有第二導電型的摻雜區（亦即N型摻雜區）。在一實施例中，第一摻雜區104與第二摻雜區106之間的第一井區102上，沒有閘極結構存在。也就是說，第一井區102、第一摻雜區104以及第二摻雜區106的組合會形成二極體元件，而不會形成場效電晶體元件。
本實施例的暫態電壓抑制元件1a還包括具有第二導電型的第三摻雜區108位於密封環區R2的基底100中。如圖2A所示，第二摻雜區106位於第一摻雜區104與第三摻雜區108之間。第一摻雜區104、第二摻雜區106以及第三摻雜區108彼此分離而不相連。第三摻雜區108與第一摻雜區104電性連接至第一電壓V1；第二摻雜區106則電性連接至第二電壓V2。在一實施例中，第一電壓V1與第二電壓V2不同。舉例來說，當第一電壓V1為電源電壓（VDD）時，第二電壓V2則為接地電壓（GND）。在另一實施例中，當第一電壓V1為接地電壓時，第二電壓V2則為電源電壓。
另一方面，本實施例將密封環區R2中的第三摻雜區108與第一暫態電壓抑制器10的第一摻雜區104電性連接，以增加元件有效面積，進而提升靜電放電與突波的耐受能力。也就是說，本實施例的暫態電壓抑制元件1a可在有限的布局面積內提升元件對於靜電放電與突波的防護能力。
此外，圖2A的暫態電壓抑制元件1a還包括金屬層114、116、118分別配置於第一摻雜區104、第二摻雜區106以及第三摻雜區108上，以降低摻雜區與導線之間的電阻值。在一實施例中，金屬層114、116、118的材料包括包括鋁、鈦、銅、鎳、鎢或其合金，但並不侷限於上述材料。
圖2B是圖1的線B-B’的剖面示意圖。順帶一提的是，圖2B可視為圖1的暫態電壓抑制元件1的另一種剖面示意圖。
請參照圖2A與圖2B，基本上，圖2B的暫態電壓抑制元件1b與圖2A的暫態電壓抑制元件1a相似。上述兩者的不同之處在於：圖2B的暫態電壓抑制元件1b更包括第二暫態電壓抑制器20位於元件區R1的基底100中。在本實施例中，第二暫態電壓抑制器20為具有雙向放電的稽納二極體，但本發明不以此為限。
具體來說，第二暫態電壓抑制器20包括具有第一導電型的第二井區202、具有第二導電型的第五摻雜區214以及具有第二導電型的第六摻雜區216。
第二井區202位於元件區R1的基底100中。在一實施例中，如圖2B所示，第二井區202與第一井區102彼此分離而不相連。在一實施例中，第二井區202是P型井區且為電性浮置。
第五摻雜區204位於第二井區202中；第六摻雜區206位於第二井區202中。在一實施例中，第五摻雜區204與第六摻雜區206彼此分離而不相連。在本實施例中，第五摻雜區204與第二井區202具有不同導電型，可構成一個二極體。第六摻雜區206與第二井區202亦具有不同導電型，亦構成另一個二極體。同樣地，如圖2B所示，第五摻雜區204與第六摻雜區206之間的第二井區202上，沒有閘極結構存在。
另外，圖2B的暫態電壓抑制元件1b還包括具有第二導電型的第七摻雜區208位於密封環區R2的基底100中。如圖2B所示，第六摻雜區206位於第五摻雜區204與第七摻雜區208之間。第五摻雜區204、第六摻雜區206以及第七摻雜區208彼此分離而不相連。第一摻雜區104、第三摻雜區108、第五摻雜區204以及第七摻雜區208電性連接至第一電壓V1；而第二摻雜區106與第六摻雜區206電性連接至第二電壓V2。在一實施例中，第一電壓V1與第二電壓V2不同。舉例來說，當第一電壓V1為電源電壓時，第二電壓V2則為接地電壓，反之亦然。
如圖1與圖2B所示，第三摻雜區108與第七摻雜區208可彼此相連，以沿著密封環區R2而形成一環狀摻雜區。環狀摻雜區環繞元件區R1中的第一暫態電壓抑制器10與第二暫態電壓抑制器20。
雖然圖2B中僅繪示1個第二暫態電壓抑制器20，但本發明不以此為限。在其他實施例中，第二暫態電壓抑制器20的數量可以是多個。多個第二暫態電壓抑制器20中的多個第二井區202彼此分離，而不互相連接。
由於第二暫態電壓抑制器20的數量為多個。多個第二暫態電壓抑制器20皆為具有雙向放電的稽納二極體，且與第一暫態電壓抑制器10串聯在一起。此組態可將靜電放電電流或突波電流分流至元件區R1的兩側的密封環區R2中的第三摻雜區108與第七摻雜區208，以降低等效電容，進而提升操作速度。
如圖2B所示，暫態電壓抑制元件1b還包括金屬層214、216、218分別配置於第五摻雜區204、第六摻雜區206以及第七摻雜區208上，以降低摻雜區與導線之間的電阻值。在一實施例中，金屬層214、216、218的材料包括鋁、鈦、銅、鎳、鎢或其合金，但並不侷限於上述材料。
圖2C是圖1的線B-B’的剖面示意圖。圖2C可視為圖1的暫態電壓抑制元件1的又一種剖面示意圖。
請參照圖2B與圖2C，基本上，圖2C的暫態電壓抑制元件1c與圖2B的暫態電壓抑制元件1b相似。上述兩者的不同之處在於：圖2C的暫態電壓抑制元件1c更包括具有第二導電型的第四摻雜區110與具有第二導電型的第八摻雜區210。第四摻雜區110位於切割道區R3的基底100中，且位於第三摻雜區108旁並與第三摻雜區108互相接觸。第八摻雜區210位於切割道區R3的基底100中，且位於第七摻雜區208旁並與第七摻雜區208互相接觸。如圖1與圖2C所示，第四摻雜區110與第八摻雜區210可彼此相連，以沿著切割道區R3而形成一環狀摻雜區。環狀摻雜區環繞密封環區R2。在一實施例中，第四摻雜區110可藉由第三摻雜區108電性連接至第一電壓V1。相似地，第八摻雜區210亦可藉由第七摻雜區208電性連接至第一電壓V1。也就是說，密封環區R2中的第三摻雜區108與第七摻雜區208以及切割道區R3中的第四摻雜區110與第八摻雜區210具有相同的電位。
在一實施例中，切割道區R3中的第四摻雜區110與第八摻雜區210上並未具有金屬層，以避免進行晶粒切割製程時，金屬層會沾黏到刀刃上，而導致爆刀或晶裂的現象。另外，第四摻雜區110與第三摻雜區108互相接觸，且第八摻雜區210與第七摻雜區208互相接觸，其可分流靜電放電電流或突波電流，藉此提升靜電放電或突波的防護能力。
此外，由於第二暫態電壓抑制器20的數量為多個。多個第二暫態電壓抑制器20皆為具有雙向放電的稽納二極體，且與第一暫態電壓抑制器10串聯在一起。此組態可將靜電放電電流或突波電流分流至元件區R1的兩側的密封環區R2中的第三摻雜區108與第七摻雜區208以及切割道區R3中的第四摻雜區110與第八摻雜區210，以降低等效電容，進而提升操作速度。
圖3是本發明第二實施例的一種暫態電壓抑制元件的上視示意圖。圖4A是圖3的線B-B’的剖面示意圖。
請參照圖1與圖3，基本上，第二實施例的暫態電壓抑制元件2與第一實施例的暫態電壓抑制元件1相似。上述兩者不同之處在於：第二實施例的暫態電壓抑制元件2的密封環區R2不是一密閉環狀區域。第二實施例的暫態電壓抑制元件2的密封環區R2分成兩個區域R2-1、R2-2，其分別配置在元件區R1的兩側。第二實施例的暫態電壓抑制元件2的切割道區R3亦分成兩個區域R3-1、R3-2，其分別配置在密封環區R2的兩個區域R2-1、R2-2旁。
請同時參照圖1與圖4A，第三摻雜區108配置在區域R2-1的基底100中；而第七摻雜區208配置在區域R2-2的基底100中。第三摻雜區108與第七摻雜區208彼此分離而不相連。在一實施例中，如圖4A所示，第一摻雜區104、第三摻雜區108以及第六摻雜區206電性連接至第一電壓V1；而第二摻雜區106、第五摻雜區204以及第七摻雜區208電性連接至第二電壓V2。在一實施例中，第一電壓V1與第二電壓V2不同。當第一電壓V1為電源電壓時，第二電壓V2則為接地電壓，反之亦然。換言之，第二實施例的暫態電壓抑制元件2的第三摻雜區108的電位可不同於第七摻雜區208的電位。
圖4B是圖3的線B-B’的剖面示意圖。
請參照圖4A與圖4B，基本上，圖4B的暫態電壓抑制元件2b與圖4A的暫態電壓抑制元件2a相似。上述兩者的不同之處在於：圖4B的暫態電壓抑制元件2b更包括具有第二導電型的第四摻雜區110與具有第二導電型的第八摻雜區210。具體來說，第四摻雜區110位於區域R3-1的基底100中，且位於第三摻雜區108旁並與第三摻雜區108互相接觸。第八摻雜區210位於區域R3-2的基底100中，且位於第七摻雜區208旁並與第七摻雜區208互相接觸。在一實施例中，第四摻雜區110與第八摻雜區210彼此分離而不相連。如圖4B所示，第四摻雜區110可藉由第三摻雜區108電性連接至第一電壓V1。相似地，第八摻雜區210亦可藉由第七摻雜區208電性連接至第二電壓V2。也就是說，第四摻雜區110與第八摻雜區210具有不同的電位。
圖5是本發明第三實施例的一種暫態電壓抑制元件的上視示意圖。
請參照圖1與圖5，基本上，第三實施例的暫態電壓抑制元件3與第一實施例的暫態電壓抑制元件1相似。上述兩者不同之處在於：第三實施例的暫態電壓抑制元件3的密封環區R2不是一密閉環狀區域。詳細地說，第三實施例的暫態電壓抑制元件3的密封環區R2分成多個區域R2-1、R2-2……R2-n，其分別沿著元件區R1的周圍分布。多個區域R2-1、R2-2……R2-n中分別具有多個第三摻雜區。第三摻雜區亦沿著元件區R1的周圍分布。在一實施例中，第三摻雜區可具有相同電位。在另一實施例中，第三摻雜區可具有不同電位。
在替代實施例中，第三實施例的暫態電壓抑制元件3的切割道區R3亦分成多個區域R3-1、R3-2……R3-n，其分別對應於區域R2-1、R2-2……R2-n。多個區域R3-1、R3-2……R3-n中分別具有多個第四摻雜區。第四摻雜區分別配置於第三摻雜區旁。在一實施例中，第四摻雜區可具有相同電位。在另一實施例中，第四摻雜區可具有不同電位。
本發明將密封環區中的第三摻雜區與暫態電壓抑制器電性連接，以增加元件有效面積，進而提升靜電放電與突波的耐受能力。另外，本發明之暫態電壓抑制元件亦可在切割道區的基底中形成第四摻雜區，使得第四摻雜區與第三摻雜區互相接觸，以分流靜電放電電流或突波電流。
此外，由於暫態電壓抑制器的數量為多個，且多個暫態電壓抑制器皆為具有雙向放電的稽納二極體，其可將靜電放電電流或突波電流分流至元件區的兩側處的密封環區中的第三摻雜區與切割道區中的第四摻雜區，以降低等效電容，進而提升操作速度。
雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。
1、1a、1b、1c、2、2a、2b、3‧‧‧暫態電壓抑制元件10‧‧‧第一暫態電壓抑制器20‧‧‧第二暫態電壓抑制器100‧‧‧基底102‧‧‧第一井區104‧‧‧第一摻雜區106‧‧‧第二摻雜區108‧‧‧第三摻雜區110‧‧‧第四摻雜區114、116、118、214、216、218‧‧‧金屬層202‧‧‧第二井區204‧‧‧第五摻雜區206‧‧‧第六摻雜區208‧‧‧第七摻雜區210‧‧‧第八摻雜區R1‧‧‧元件區R2‧‧‧密封環區R2-1、R2-2、R2-n‧‧‧區域R3‧‧‧切割道區R3-1、R3-2、R3-n‧‧‧區域V1‧‧‧第一電壓V2‧‧‧第二電壓
圖1是本發明第一實施例的一種暫態電壓抑制元件的上視示意圖。 圖2A是圖1的線A-A’的剖面示意圖。 圖2B是圖1的線B-B’的剖面示意圖。 圖2C是圖1的線B-B’的剖面示意圖。 圖3是本發明第二實施例的一種暫態電壓抑制元件的上視示意圖。 圖4A是圖3的線B-B’的剖面示意圖。 圖4B是圖3的線B-B’的剖面示意圖。 圖5是本發明第三實施例的一種暫態電壓抑制元件的上視示意圖。
1a‧‧‧暫態電壓抑制元件
10‧‧‧第一暫態電壓抑制器
100‧‧‧基底
102‧‧‧第一井區
104‧‧‧第一摻雜區
106‧‧‧第二摻雜區
108‧‧‧第三摻雜區
114、116、118‧‧‧金屬層
R1‧‧‧元件區
R2‧‧‧密封環區
R3‧‧‧切割道區
V1‧‧‧第一電壓
V2‧‧‧第二電壓

Claims (14)

  1. 一種暫態電壓抑制元件，包括： 基底，包括元件區與密封環區，所述密封環區環繞所述元件區； 第一暫態電壓抑制器，位於所述元件區中，所述第一暫態電壓抑制器包括： 具有第一導電型的第一井區，位於所述元件區的所述基底中； 具有第二導電型的第一摻雜區，位於所述第一井區中；以及 具有所述第二導電型的第二摻雜區，位於所述第一井區中；以及 具有所述第二導電型的第三摻雜區，位於所述密封環區的所述基底中，其中所述第三摻雜區與所述第一摻雜區電性連接。
  2. 如申請專利範圍第1項所述的暫態電壓抑制元件，其中所述第二摻雜區位於所述第一摻雜區與所述第三摻雜區之間。
  3. 如申請專利範圍第1項所述的暫態電壓抑制元件，其中所述第一摻雜區、所述第二摻雜區以及所述第三摻雜區彼此分離。
  4. 如申請專利範圍第1項所述的暫態電壓抑制元件，其中所述第一摻雜區與所述第二摻雜區之間的所述第一井區上無閘極結構。
  5. 如申請專利範圍第1項所述的暫態電壓抑制元件，更包括： 第二暫態電壓抑制器，位於所述元件區中，所述第二暫態電壓抑制器包括： 具有所述第一導電型的第二井區，位於所述元件區的所述基底中； 具有所述第二導電型的第五摻雜區，位於所述第二井區中；以及 具有所述第二導電型的第六摻雜區，位於所述第二井區中；以及 具有所述第二導電型的第七摻雜區，位於所述密封環區的所述基底中。
  6. 如申請專利範圍第5項所述的暫態電壓抑制元件，其中所述第一摻雜區、所述第三摻雜區、所述第五摻雜區以及所述第七摻雜區電性連接至第一電壓，而所述第二摻雜區與所述第六摻雜區電性連接至第二電壓，所述第一電壓與所述第二電壓不同。
  7. 如申請專利範圍第5項所述的暫態電壓抑制元件，其中所述第一摻雜區、所述第三摻雜區以及第六摻雜區電性連接至第一電壓，而所述第二摻雜區、所述第五摻雜區以及所述第七摻雜區電性連接至第二電壓，所述第一電壓與所述第二電壓不同。
  8. 如申請專利範圍第1項所述的暫態電壓抑制元件，其中所述基底更包括切割道區，所述切割道區與所述密封環區相鄰，其中所述所述密封環區位於所述元件區與所述切割道區之間。
  9. 如申請專利範圍第8項所述的暫態電壓抑制元件，更包括具有所述第二導電型的第四摻雜區，位於所述切割道區的所述基底中，其中所述第四摻雜區位於所述第三摻雜區旁且互相接觸。
  10. 如申請專利範圍第9項所述的暫態電壓抑制元件，更包括： 金屬層，配置在所述基底上， 其中所述第四摻雜區上無金屬層。
  11. 如申請專利範圍第5項所述的暫態電壓抑制元件，其中所述第二暫態電壓抑制器的數量為多個，多個第二暫態電壓抑制器中的多個第二井區彼此分離，而不互相連接。
  12. 如申請專利範圍第5項所述的暫態電壓抑制元件，其中所述第一暫態電壓抑制器與所述第二暫態電壓抑制器為具有雙向放電的稽納二極體。
  13. 如申請專利範圍第5項所述的暫態電壓抑制元件，其中所述第一井區與所述第二井區皆為電性浮置。
  14. 如申請專利範圍第1項所述的暫態電壓抑制元件，其中所述基底具有所述第二導電型，且為電性浮置。
TW107119389A 2018-06-05 2018-06-05 暫態電壓抑制元件 TWI737915B (zh)

Priority Applications (3)

Application Number Priority Date Filing Date Title
TW107119389A TWI737915B (zh) 2018-06-05 2018-06-05 暫態電壓抑制元件
CN201810810782.3A CN110571280A (zh) 2018-06-05 2018-07-23 瞬态电压抑制元件
US16/178,607 US10629583B2 (en) 2018-06-05 2018-11-02 Transient voltage suppression device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
TW107119389A TWI737915B (zh) 2018-06-05 2018-06-05 暫態電壓抑制元件

Publications (2)

Publication Number Publication Date
TW202005042A TW202005042A (zh) 2020-01-16
TWI737915B true TWI737915B (zh) 2021-09-01

Family

ID=68695286

Family Applications (1)

Application Number Title Priority Date Filing Date
TW107119389A TWI737915B (zh) 2018-06-05 2018-06-05 暫態電壓抑制元件

Country Status (3)

Country Link
US (1) US10629583B2 (zh)
CN (1) CN110571280A (zh)
TW (1) TWI737915B (zh)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110875304B (zh) * 2018-08-31 2022-06-17 无锡华润上华科技有限公司 瞬态电压抑制器件及其制造方法
US11652097B2 (en) * 2020-11-30 2023-05-16 Amazing Microelectronic Corp. Transient voltage suppression device
CN115995459B (zh) * 2023-03-24 2023-07-25 长鑫存储技术有限公司 电荷导出结构及其导出方法、制备方法和半导体结构

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW201546997A (zh) * 2014-06-13 2015-12-16 Richtek Technology Corp 暫態電壓抑制元件及其製造方法
TW201709471A (zh) * 2015-08-26 2017-03-01 立錡科技股份有限公司 暫態電壓抑制元件及其製造方法
CN107301994A (zh) * 2017-07-12 2017-10-27 邓鹏飞 瞬态电压抑制器及其制作方法
CN108063138A (zh) * 2017-12-14 2018-05-22 深圳市晶特智造科技有限公司 瞬态电压抑制器及其制作方法

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2689317B1 (fr) * 1992-03-26 1994-06-17 Sgs Thomson Microelectronics Circuit integre constituant un reseau de diodes de protection.
US6441439B1 (en) * 2001-05-30 2002-08-27 Winbond Electronic Corp. Low-voltage triggering pseudo bipolar ESD protection device for positive/negative signal input pads
US6788507B2 (en) * 2002-03-17 2004-09-07 United Microelectronics Corp. Electrostatic discharge protection circuit
US7880223B2 (en) 2005-02-11 2011-02-01 Alpha & Omega Semiconductor, Ltd. Latch-up free vertical TVS diode array structure using trench isolation
US8431958B2 (en) * 2006-11-16 2013-04-30 Alpha And Omega Semiconductor Ltd Optimized configurations to integrate steering diodes in low capacitance transient voltage suppressor (TVS)
US9099485B2 (en) 2012-03-13 2015-08-04 Taiwan Semiconductor Manufacturing Company, Ltd. Methods and apparatus of guard rings for wafer-level-packaging
US20140167169A1 (en) * 2012-12-18 2014-06-19 Macronix International Co., Ltd. Esd protection circuit
CN205081096U (zh) 2013-02-28 2016-03-09 株式会社村田制作所 Esd保护器件
US10134722B2 (en) * 2017-04-12 2018-11-20 Hong Kong Applied Science and Technology Research Institute Company Limited Embedded PMOS-trigger silicon controlled rectifier (SCR) with suppression rings for electro-static-discharge (ESD) protection

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW201546997A (zh) * 2014-06-13 2015-12-16 Richtek Technology Corp 暫態電壓抑制元件及其製造方法
TW201709471A (zh) * 2015-08-26 2017-03-01 立錡科技股份有限公司 暫態電壓抑制元件及其製造方法
CN107301994A (zh) * 2017-07-12 2017-10-27 邓鹏飞 瞬态电压抑制器及其制作方法
CN108063138A (zh) * 2017-12-14 2018-05-22 深圳市晶特智造科技有限公司 瞬态电压抑制器及其制作方法

Also Published As

Publication number Publication date
US20190371785A1 (en) 2019-12-05
TW202005042A (zh) 2020-01-16
US10629583B2 (en) 2020-04-21
CN110571280A (zh) 2019-12-13

Similar Documents

Publication Publication Date Title
TWI580001B (zh) 靜電放電保護電路、結構及其製造方法
JP4017187B2 (ja) 静電放電保護回路
TWI667765B (zh) 半導體靜電放電保護元件
TWI737915B (zh) 暫態電壓抑制元件
TWI664709B (zh) 半導體靜電放電保護元件
TWI645534B (zh) 半導體靜電放電保護元件
US9627383B2 (en) Semiconductor device
TWI668833B (zh) 半導體靜電放電保護元件
WO2011108445A1 (ja) Ｅｓｄ保護回路及びこれを備えた半導体装置
JP3729082B2 (ja) 半導体保護回路
US6934136B2 (en) ESD protection of noise decoupling capacitors
CN109314131A (zh) 具有双浮接阱的低电容静电放电(esd)保护结构
TWI697092B (zh) 半導體靜電放電保護電路、半導體靜電放電保護元件及其佈局結構
US6833568B2 (en) Geometry-controllable design blocks of MOS transistors for improved ESD protection
US20170085078A1 (en) Hot plug immunity for circuit protecting against electrostatic discharge events
TWI728090B (zh) 半導體結構
TWI538160B (zh) 靜電放電保護裝置及其應用
US9337077B2 (en) Semiconductor device
JP2009038099A (ja) 半導体装置
US10181466B2 (en) Electrostatic discharge protection apparatus and applications thereof
JP2014056972A (ja) 静電破壊保護回路及び半導体集積回路
TWI574372B (zh) 靜電放電保護裝置及其應用
TWI686915B (zh) 半導體結構
TWI791325B (zh) 靜電放電保護裝置及其操作方法
TWI710095B (zh) 靜電放電保護裝置及其操作方法